CN110534569B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，方法包括：提供半导体衬底，半导体衬底上具有鳍部，鳍部包括若干层沿半导体衬底表面法线方向重叠的第一鳍部层、以及位于相邻两层第一鳍部层之间的第二鳍部层；形成伪栅极结构和位于伪栅极结构两侧的鳍部内的第一凹槽；去除第一凹槽侧壁的部分第一鳍部层以形成第一修正鳍部层和第一鳍部凹槽；在第一鳍部凹槽内形成阻挡层，阻挡层的材料为半导体材料，所述阻挡层内具有第一离子，第一离子填充所述阻挡层材料的原子间隙；在第一凹槽内形成具有源漏离子的源漏掺杂层；形成覆盖伪栅极结构侧壁的介质层；去除伪栅极结构和伪栅极结构覆盖的第二鳍部层形成栅开口；在栅开口内形成栅极结构。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和阻挡层，所述阻挡层覆盖部分所述鳍部的侧壁，且阻挡层表面低于鳍部顶部；位于阻挡层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有技术形成的半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底上具有鳍部，鳍部包括若干层沿半导体衬底表面法线方向重叠的第一鳍部层、以及位于相邻两层第一鳍部层之间的第二鳍部层；形成横跨鳍部的伪栅极结构，伪栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；在伪栅极结构两侧的鳍部内形成第一凹槽；去除第一凹槽侧壁的部分第一鳍部层以形成第一修正鳍部层，并且在相邻第二鳍部层之间形成第一鳍部凹槽，所述第一修正鳍部层侧壁相对于第二鳍部层侧壁凹陷；在第一鳍部凹槽内形成阻挡层，所述阻挡层的材料为半导体材料，所述阻挡层内具有第一离子，所述第一离子填充所述阻挡层材料的原子间隙；形成阻挡层后，在所述第一凹槽内形成源漏掺杂层，所述源漏掺杂层具有源漏离子；形成源漏掺杂层之后，在半导体衬底和鳍部上形成介质层，所述介质层覆盖所述伪栅极结构侧壁；去除伪栅极结构和伪栅极结构覆盖的第二鳍部层，在所述介质层内及相邻的第一修正鳍部层之间形成栅开口；在所述栅开口内形成栅极结构，所述栅极结构包围第一修正鳍部层。
可选的，所述阻挡层的形成步骤包括：形成第一鳍部凹槽后，在所述第一鳍部凹槽和第一凹槽内形成初始阻挡层，所述初始阻挡层覆盖第一凹槽侧壁表面和第一凹槽底部表面；去除部分所述初始阻挡层，暴露出第二鳍部层侧壁，形成所述阻挡层。
可选的，所述初始阻挡层的材料包括硅或硅锗；所述第一离子包括碳离子。
可选的，所述初始阻挡层的形成工艺包括外延生长工艺；在初始阻挡层内掺杂第一离子的工艺为原位掺杂工艺。
可选的，去除部分初始阻挡层的工艺包括：各向同性的干法刻蚀工艺或各向同性的湿法刻蚀工艺。
可选的，形成阻挡层后，形成源漏掺杂层前，还包括：去除第一凹槽侧壁的部分第二鳍部层，在相邻两层第一修正鳍部层之间形成第二鳍部凹槽和第二修正鳍部层；在第二鳍部凹槽内形成隔离层，所述隔离层侧壁和伪栅极结构侧壁齐平。
可选的，所述隔离层的形成方法包括：在所述第一凹槽和第二鳍部凹槽内形成初始隔离层；以所述伪栅极结构为掩膜刻蚀所述初始隔离层直至暴露出第一凹槽底部表面，形成所述隔离层。
可选的，所述初始隔离层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
可选的，所述隔离层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
可选的，形成所述鳍部结构的方法包括：在所述半导体衬底上形成鳍部材料膜，鳍部材料膜若干层沿半导体衬底表面法线方向重叠的第一鳍部膜、以及位于相邻两层第一鳍部层中的第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成鳍部，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层。
可选的，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅锗或单晶硅。
可选的，所述伪栅极结构还包括覆盖伪栅极结构侧壁表面的侧墙。
可选的，去除伪栅极结构和伪栅极结构覆盖的第二鳍部层的步骤包括：形成介质层后，去除伪栅极结构，在介质层中形成初始栅开口；去除初始栅开口暴露出的第二修正鳍部层，使初始栅开口形成所述栅开口。
可选的，所述源漏掺杂层的形成工艺包括外延生长工艺；在源漏掺杂层内掺杂源漏离子的工艺为原位掺杂工艺。
可选的，当所述半导体器件为P型器件时，所述源漏掺杂层的材料包括：硅、锗或硅锗；所述源漏离子为P型离子，所述源漏离子包括硼离子、BF2-离子或铟离子。
可选的，当所述半导体器件为N型器件时，所述源漏掺杂层的材料包括：硅、砷化镓或铟镓砷；所述源漏离子为N型离子，所述源漏离子包括磷离子或砷离子。
可选的，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
可选的，所述栅极结构还包括：位于所述栅开口底部的界面层，所述栅介质层覆盖界面层。
本发明还提供一种半导体器件，包括：半导体衬底；位于半导体衬底上的鳍部，所述鳍部包括若干层沿半导体衬底表面法线方向重叠的第一修正鳍部层；位于所述鳍部上的栅极结构；所述栅极结构还位于相邻两层第一修正鳍部层之间；位于栅极结构和侧墙两侧的源漏掺杂层，所述源漏掺杂层具有源漏离子；位于第一修正鳍部层和源漏掺杂层之间的阻挡层，所述阻挡层的材料为半导体材料，所述阻挡层内具有第一离子，所述第一离子填充所述阻挡层材料的原子间隙；位于半导体衬底、鳍部、栅极结构和源漏掺杂层上的介质层，介质层覆盖栅极结构侧壁和源漏掺杂层侧壁和顶部表面，暴露出栅极结构顶部表面。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，去除部分第一鳍部层形成第一鳍部凹槽和第一修正鳍部层，在第一鳍部凹槽内形成阻挡层，阻挡层位于第一修正鳍部层和后续形成的源漏掺杂层之间，所述阻挡层的材料为半导体材料，阻挡层内具有第一离子，阻挡层中的第一离子填充所述阻挡层材料的原子间隙，阻挡了源漏掺杂层中的源漏离子进入阻挡层，从而减少了源漏掺杂层中的源漏离子进入第一修正鳍部层的原子晶格间隙中，减少源漏离子进入沟道区，降低了短沟道效应的发生概率，提高了半导体器件的性能。
进一步，伪栅极结构覆盖的第二修正鳍部层的位置后续会形成栅极结构，栅极结构和源漏掺杂层之间通过隔离层相隔离，隔离层沿平行于沟道长度方向的尺寸，决定了栅极结构和源漏掺杂层之间的距离，隔离层增大了两者之间的距离，减小了二者之间的寄生电容，从而优化了半导体器件的性能。
附图说明
图1至图3是一种半导体器件形成过程的结构示意图；
图4至图16是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
图1至图3是一种半导体器件形成过程的结构示意图；
参考图1，提供半导体衬底100，半导体衬底100上具有鳍部110和隔离层101，鳍部110包括若干层沿半导体衬底100表面法线方向重叠的第一鳍部层111、以及位于相邻两层第一鳍部层中的第二鳍部层112，鳍部110上具有保护层。
参考图2，形成横跨鳍部110的伪栅极结构120；以所述伪栅极结构120为掩膜，去除伪栅极结构120两侧的鳍部结构110，形成凹槽。
参考图3，在伪栅极结构120两侧的凹槽中外延形成源漏掺杂层150，源漏掺杂层150中具有源漏掺杂离子；形成源漏掺杂层150之后，去除伪栅结构120和第二鳍部层112，形成栅开口；在所述栅开口内形成栅极结构160，所述栅极结构还位于相邻第一鳍部层111之间。
为减小源漏掺杂层与后续形成的插塞之间的接触电阻，一种方法为提高源漏掺杂层的掺杂浓度。源漏掺杂层为高浓度掺杂，高浓度掺杂的掺杂离子容易发生扩散，从而进入沟道区，使得沟道区中具有源漏掺杂离子，从而导致短沟道效应，使得所形成的半导体器件性能较差。
本发明中，通过在第一鳍部层和源漏掺杂层之间形成阻挡层，阻挡层的材料为半导体材料，所述阻挡层内具有第一离子，第一离子填充所述阻挡层材料的原子间隙，使得源漏掺杂层中的源漏离子无法进入到阻挡层的原子晶格间隙中，从而抑制源漏掺杂层中的源漏掺杂离子进入第一鳍部层，减小了短沟道效应，提高了器件的性能。所述方法提供了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图16是本发明一实施例中半导体器件形成过程的结构示意图。
请参考图4和图5，图5为沿图4中M-M1的剖面图，提供半导体衬底200，半导体衬底200上具有鳍部210，鳍部210包括若干层沿半导体衬底表面法线方向重叠的第一鳍部层211、以及位于相邻两层第一鳍部层211中的第二鳍部层212。
所述半导体衬底200可以是单晶硅，多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述半导体衬底200的材料为单晶硅。
形成所述鳍部210的方法包括：在所述半导体衬底200上形成鳍部材料膜，鳍部材料膜包括若干层沿半导体衬底200表面法线方向重叠的第一鳍部膜、以及位于相邻两层第一鳍部膜中的第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成鳍部210，且使第一鳍部膜形成第一鳍部层211，使第二鳍部膜形成第二鳍部层212。
第一鳍部层211和第二鳍部层212的材料不同。具体的，所述第一鳍部层211的材料为单晶硅，所述第二鳍部层212的材料为单晶锗硅；或者所述第一鳍部层211的材料为单晶锗硅，所述第二鳍部层212的材料为单晶硅。
本实施例中，所述第一鳍部层211的材料为单晶硅，所述第二鳍部层212的材料为单晶锗硅。
继续参考图4和图5，在所述半导体衬底200上形成隔离结构201，隔离结构201覆盖鳍部结构210的部分侧壁。
所述隔离结构201的顶部表面低于鳍部210的顶部表面。所述隔离结构201的材料包括氧化硅。
形成所述隔离结构201的方法包括：在所述半导体衬底200上形成覆盖鳍部结构210的隔离结构膜(未图示)；回刻蚀隔离结构膜，形成所述隔离结构201。
形成所述隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成隔离结构膜，使隔离结构膜的填充性能较好。
本实施例中，还包括：在形成所述隔离结构膜之前，在所述鳍部结构210表面形成保护层(未图示)；在回刻蚀隔离结构膜的同时回刻蚀保护层。
所述保护层的材料包括氧化硅或氮化硅。所述保护层的作用包括：在形成隔离结构膜过程中，隔离水汽，避免消耗鳍部结构210。
请参考图6，形成横跨鳍部结构210的伪栅极结构，伪栅极结构覆盖鳍部结构210的部分顶部表面和部分侧壁表面。
所述伪栅极结构包括伪栅极结构本体和覆盖伪栅极结构本体侧壁的侧墙。所述侧墙包括第一侧墙231和第二侧墙241，第一侧墙231位于伪栅极结构本体侧壁，第二侧墙241位于第一侧墙231侧壁。
本实施例中，所述伪栅极结构本体包括：伪栅极层220和位于伪栅极层220顶部表面的保护层202。
所述伪栅极层220的材料包括：多晶硅。
所述保护层202的材料包括：氧化硅或氮化硅。
其他实施例中，所述伪栅极结构本体包括：伪栅氧化层和位于伪栅氧化层表面的伪栅极层。所述伪栅氧化层的材料包括氧化硅。
所述第一侧墙231位于伪栅极结构两侧，覆盖伪栅极结构220侧壁表面。
第一侧墙231在离子注入形成轻掺杂区的过程中保护伪栅极结构，且能够定义轻掺杂区的位置。
所述第一侧墙231的形成步骤包括：在所述隔离结构201、鳍部结构210和伪栅极结构上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，直至暴露出所述鳍部保护层202的顶部表面和伪栅保护层的顶部表面，在鳍部保护层202上形成覆盖于所述伪栅极结构侧壁的第一侧墙231。
所述第一侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述第一侧墙231的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
所述第二侧墙241位于伪栅极结构220和第一侧墙231两侧，覆盖第一侧墙231侧壁表面。
所述第二侧墙用于定义源漏掺杂层的位置。
所述第二侧墙241的形成步骤包括：在所述隔离结构201、鳍部结构210、伪栅极结构和第一侧墙231上形成第二侧墙材料层；回刻蚀所述第二侧墙材料层，直至暴露出所述鳍部保护层202的顶部表面和伪栅保护层的顶部表面，在鳍部保护层202上形成覆盖于所述第一侧墙231侧壁的第二侧墙241。
所述第二侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述第二侧墙241的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
所述第一侧墙和第二侧墙定义了后续形成的栅极结构和源漏掺杂层之间的距离。
请参考图7，形成伪栅极结构之后，在伪栅极结构两侧的鳍部内形成第一凹槽203。
形成所述第一凹槽203的方法包括：以所述伪栅极结构为掩膜，刻蚀所述鳍部210，在伪栅极结构两侧的鳍部210内形成第一凹槽203。
所述第一凹槽203为后续形成源漏掺杂层提供空间。
刻蚀所述鳍部210的工艺包括：各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
本实施例中，刻蚀所述鳍部210的工艺为各向异性的干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。
请参考图8，形成第一凹槽203之后，去除第一凹槽203侧壁的部分第一鳍部层211以形成第一修正鳍部层213，第一修正鳍部层213侧壁相对于第二鳍部层212侧壁凹陷，并且在相邻第二鳍部层212之间形成第一鳍部凹槽204。
所述第一鳍部凹槽204位于相邻第二鳍部层212之间，为后续形成阻挡层提供空间。
所述第一修正鳍部层213的侧壁相对于所述伪栅极层220的侧壁凸出或者平齐。所述第一修正鳍部层213具有垂直于所述伪栅极结构延伸方向且沿鳍部210延伸方向的第一宽度D1，所述伪栅极层220具有垂直于所述伪栅极结构延伸方向且沿鳍部210延伸方向的第二宽度D2；所述第一宽度D1大于或者等于所述第二宽度D2，所述第一宽度D1小于所述第二宽度D2和第一侧墙231厚度以及第二侧墙241厚度的总和。所述第一宽度D1为20nm～40nm，所述第二宽度D2为15nm～28nm。
所述第一宽度D1小于所述第二宽度D2，所述第一修正鳍部层213的宽度小于伪栅极层220的宽度，后续形成的半导体器件的沟道距离变短，载流子通道变小，器件性能变差；所述第一宽度D1过大时，后续形成的阻挡层沿鳍部延伸方向的距离较短，源漏掺杂层离沟道区较近，源漏掺杂层中的源漏离子容易进入到沟道区中，抑制短沟道效应的效果较差。
去除部分所述第一鳍部层211的工艺为湿法刻蚀工艺。所述湿法刻蚀的刻蚀液对硅和硅锗有很好的选择比，能够保证在去除硅的同时，硅锗的形貌不受影响。本实施例中所述湿法刻蚀工艺的参数包括：刻蚀液为四甲基氢氧化铵溶液，温度为20摄氏度～80摄氏度，所述四甲基氢氧化铵溶液的体积百分比为10％～80％。
本实施例中，第一鳍部层211的材料为硅，第二鳍部层212的材料为硅锗，所用四甲基氢氧化铵刻蚀液才有好的选择比。
请参考图9，形成第一鳍部凹槽204后，在所述第一鳍部凹槽204和第一凹槽203内形成初始阻挡层205，所述初始阻挡层205覆盖第一凹槽203侧壁表面和第一凹槽203底部表面。
所述初始阻挡层205的材料为半导体材料，所述初始阻挡层内具有第一离子，所述第一离子填充所述阻挡层材料的原子间隙。
所述初始阻挡层205的材料包括硅或硅锗；所述第一离子包括碳离子。
所述初始阻挡层205的形成工艺包括外延生长工艺；在初始阻挡层205内掺杂第一离子的工艺为原位掺杂工艺。
本实施例中，所述初始阻挡层205的材料为硅，所述第一离子为碳离子。所述第一离子的浓度为1.0E19atm/cm3～1.0E22atm/cm3。采用外延生长工艺形成所述初始阻挡层205，外延形成所述初始阻挡层205的工艺参数包括：采用的气体包括氢气、HCl气体、SiH2Cl2、PH3和CH3SiH3气体，氢气的流量为2000sccm～20000sccm，HCl气体的流量为30sccm～150sccm，SiH2Cl2的流量为50sccm～1000sccm，PH3的流量为10sccm～2000sccm，CH3SiH3的流量为50sccm～5000sccm，腔室压强为10torr～600torr，温度为650摄氏度～850摄氏度。
所述碳离子浓度过高时，容易形成簇缺陷；所述碳离子浓度过低时，后续形成的阻挡层中碳离子的数量有限，则阻挡层材料晶格的能力不足，源漏掺杂层中的源漏离子仍会通过阻挡层进入沟道区的材料晶格中，抑制短沟道效应能力不足。
请参考图10，形成初始阻挡层205后，去除部分所述初始阻挡层205暴露出第二鳍部层212侧壁，形成阻挡层206。
所述阻挡层206位于第一鳍部凹槽204内，所述阻挡层206位于相邻第二鳍部层212之间，阻挡层206侧壁与第二鳍部层212侧壁在同一平面，所述阻挡层206还暴露出第一凹槽204底部部分表面。
所述阻挡层206的材料为半导体材料，所述阻挡层206内具有第一离子，第一离子填充所述阻挡层206材料的原子间隙。
阻挡层206位于第一修正鳍部层213和后续形成的源漏掺杂层之间，所述阻挡层206的材料为半导体材料，阻挡层206内具有第一离子，阻挡层206中的第一离子填充所述阻挡层材料的原子间隙，阻挡了源漏掺杂层中的源漏离子进入阻挡层206，从而减少了源漏掺杂层中的源漏离子进入第一修正鳍部层213的原子晶格间隙中，减少源漏离子进入沟道区，降低了短沟道效应的发生概率，提高了器件的性能。
去除部分初始阻挡层205的工艺包括：各向同性的干法刻蚀工艺或各向同性的湿法刻蚀工艺。
本实施例中，去除部分所述初始阻挡层205的工艺为各向同性的干法刻蚀工艺，所述干法刻蚀工艺参数包括：采用的气体包括CF4气体、CH3F气体和O2，CF4气体的流量为5sccm～100sccm，CH3F气体的流量为8sccm～50sccm，O2的流量为10sccm～100sccm，腔室压强为10mtorr～2000mtorr，源射频功率为50W～300W，偏置电压为30V～100V，时间为4秒～50秒。
其他实施例中，去除部分所述初始阻挡层205的步骤包括：回刻蚀所述初始阻挡层205，暴露出第一凹槽203底部部分表面；以所述伪栅极结构为掩膜，刻蚀去除鳍部210侧壁的初始阻挡层205，形成阻挡层206。所述刻蚀工艺为各向异性的干法刻蚀。
请参考图11，形成阻挡层206后，去除第一凹槽203侧壁的部分第二鳍部层212，在相邻两层第一修正鳍部层213之间形成第二鳍部凹槽207和第二修正鳍部层214。
所述第二鳍部凹槽207位于相邻第一修正鳍部层213之间，为后续形成隔离层提供空间。
所述第二修正鳍部层214的侧壁相对于所述伪栅极层220的侧壁凸出或者平齐。所述第二修正鳍部层214具有垂直于所述伪栅极结构延伸方向且沿鳍部210延伸方向的第三宽度D3，所述伪栅极层220具有垂直于所述伪栅极结构延伸方向且沿鳍部210延伸方向的第二宽度D2；所述第三宽度D3大于或者等于所述第二宽度D2，所述第三宽度D3小于所述第二宽度D2和第一侧墙231厚度以及第二侧墙241厚度的总和。所述第三宽度D3为24nm～56nm。
所述第三宽度D3小于所述第二宽度D2，所述第二修正鳍部层214的宽度小于伪栅极层220的宽度，后续形成的半导体器件的沟道距离变短，载流子通道变小，器件性能变差；所述第三宽度D3过大时，后续形成的隔离层距离较短，后续形成的栅极层和源漏掺杂层之间距离较近，二者之间的寄生电容较大。
第三宽度D3大于第一宽度D1，且第三宽度D3与第一宽度D1的差为4nm～16nm。
去除部分所述第二鳍部层212的工艺为湿法刻蚀工艺。所述湿法刻蚀溶液对硅和硅锗有很好的选择比，能够保证在去除硅锗的同时，硅的形貌不受影响。本实施例中所述湿法刻蚀的参数包括：刻蚀液为HCl气体的溶液，温度为25摄氏度～300摄氏度，所述HCl气体的溶液的体积百分比为20％～90％。
本实施例中，第一鳍部层的材料为硅，第二鳍部层的材料为硅锗，所用用HCl刻蚀液才有好的选择比。
请参考图12，形成第二鳍部凹槽207后，在所述第一凹槽203和第二鳍部凹槽207内形成初始隔离层208。
所述初始隔离层208为后续形成隔离层209提供材料层。
所述初始隔离层208覆盖伪栅极结构顶部表面和侧壁表面，所述初始隔离层208还覆盖第一凹槽203侧壁暴露出的鳍部210的阻挡层206和第二修正鳍部层214的侧壁以及第一凹槽203的底部表面。
所述初始隔离层208的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
所述初始隔离层208的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，采用原子层沉积工艺形成所述初始隔离层208，所述初始隔离层208的材料为氮化硅。所述原子层沉积工艺参数包括：采用的气体为SiH2Cl2和NH3的混合气体，混合气体的流量为1500sccm～4000sccm，压强为1mtorr～10mtorr，温度为200摄氏度～600摄氏度，沉积次数为30次～100次。
原子层沉积工艺具有良好的阶梯覆盖性，成膜均匀，形成的隔离层，在鳍部凹槽内的填充效果好。
其他实施例中，所述初始隔离层208的形成工艺为化学气相沉积工艺，所述初始隔离层的材料为氧化硅。
请参考图13，形成初始隔离层208后，以所述伪栅极结构为掩膜刻蚀所述初始隔离层208直至暴露出第一凹槽203底部表面，形成隔离层209。
所述隔离层209位于第二鳍部凹槽207内，所述隔离层209侧壁和第二侧墙241侧壁齐平；所述隔离层209暴露出伪栅极结构顶部表面、第一凹槽203中暴露出的阻挡层206的侧壁和第一凹槽203底部部分表面。
去除部分所述初始隔离层208的方法包括：回刻蚀所述初始隔离层208，暴露出伪栅极结构顶部表面和第一凹槽203底部部分表面；以所述伪栅极结构为掩膜，刻蚀去除第二侧墙241侧壁和鳍部210侧壁的初始隔离层208，形成隔离层209。
回刻蚀所述初始隔离层208的工艺为各向异性的干法刻蚀，所述干法刻蚀参数包括：采用的气体包括CF4气体和CHF3气体，CF4气体的流量为8sccm～500sccm，CHF3气体的流量为30sccm～200sccm，腔室压强为10mtorr～2000mtorr，源射频功率为100W～1300W，偏置电压为80V～500V，时间为4秒～500秒。
本实施例中，刻蚀去除第二侧墙241侧壁和鳍部210侧壁的初始隔离层208的工艺为各向异性的干法刻蚀，所述干法刻蚀参数包括：采用的气体包括CF4气体、CH2F2气体和O2，CF4气体的流量为30sccm～200sccm，CH2F2气体的流量为8sccm～50sccm，O2的流量为2sccm～30sccm，腔室压强为10mtorr～2000mtorr，源射频功率为100W～1000W，偏置电压为30V～500V，时间为4秒～500秒。
其他实施例中，采用各向同性的干法刻蚀去除第二侧墙241侧壁和鳍部210侧壁的初始隔离层208。
第二修正鳍部层214的侧壁位置和第二侧墙241的侧壁位置决定了隔离层沿平行于沟道长度方向的尺寸，也决定了后续形成的栅极结构和源漏掺杂层之间的距离。
隔离层209宽度过窄，后续栅极结构和源漏掺杂层之间距离较近，二者之间寄生电容较大，隔离层宽度过宽，栅极结构和源漏掺杂层之间距离较远，源漏掺杂层对沟道区的应力较小，不利于半导体器件性能。
所述隔离层209与第二修正鳍部214相连，隔离层209侧壁与阻挡层206侧壁齐平，后续在第一凹槽203内形成源漏掺杂层250后，所述隔离层209和源漏掺杂层250相连，即隔离层209位于源漏掺杂层250和第二修正鳍部层214之间，后续会在第二修正鳍部层214的位置形成栅极结构，栅极结构与源漏掺杂层250通过隔离层209隔离，二者之间距离增大，减小了栅极结构和源漏掺杂层之间的寄生电容，从而优化了半导体器件的性能。
请参考图14，形成隔离层209后，在第一凹槽203内形成源漏掺杂层250，所述源漏掺杂层250具有源漏离子；形成源漏掺杂层250之后，在半导体衬底200、鳍部210和伪栅极结构上形成介质层230，介质层230覆盖所述伪栅极结构侧壁。
所述源漏掺杂层250的形成工艺包括外延生长工艺；在源漏掺杂层250内掺杂源漏离子的工艺为原位掺杂工艺。
当所述半导体器件为P型器件时，所述源漏掺杂层的材料包括：硅、锗或硅锗；所述源漏离子为P型离子，所述源漏离子包括硼离子、BF2-离子或铟离子。当所述半导体器件为N型器件时，所述源漏掺杂层的材料包括：硅、砷化镓或铟镓砷；所述源漏离子为N型离子，所述源漏离子包括磷离子或砷离子。
本实施例中，所述半导体器件为P型器件，所述源漏掺杂层250的材料为硅锗，所述源漏离子为硼离子。其他实施例中，所述半导体器件为N型器件，所述源漏掺杂层250的材料为硅，所述源漏离子为磷离子。在一实施例中，源漏掺杂层采用离子注入工艺而形成。
所述介质层230覆盖鳍部210、源漏掺杂层250和伪栅极结构侧壁，暴露出伪栅极结构顶部表面。
所述介质层230的形成方法包括：在源漏掺杂层250、伪栅极结构、源漏掺杂层250上形成初始介质层(图未示)，初始介质层覆盖伪栅极结构的顶部表面和侧壁表面；平坦化所述初始介质层，直至暴露出伪栅极结构顶部的保护层202的顶部表面，形成介质层230。
所述介质层230的材料包括氧化硅。
请参考图15，形成介质层230后，去除伪栅极层220和伪栅极层220覆盖的第二修正鳍部层214，在所述介质层230内及相邻的第一修正鳍部层213之间形成栅开口260。
去除伪栅极层220和伪栅极层220覆盖的第二修正鳍部层214的步骤包括：去除伪栅极层220，在介质层230中形成初始栅开口；去除初始栅开口暴露出的第二修正鳍部层214，使初始栅开口形成所述栅开口260。
去除伪栅极层220之前还包括去除伪栅极层220顶部的保护层202。
本实施例中，所述第一修正鳍部层213的材料为硅，第二修正鳍部层214的材料为硅锗。去除栅开口260暴露出的第二修正鳍部层214的工艺为干法刻蚀工艺，参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括HCl，稀释气体包括N2，刻蚀气体占据总气体的摩尔百分比为20％～90％，温度为100摄氏度～200摄氏度。
在去除初始栅开口暴露出的第二修正鳍部层214采用的干法刻蚀工艺中，刻蚀气体包括HCl，HCl气体的化学活性较好，和第二修正鳍部层214的反应速率较快，使干法刻蚀工艺对第二修正鳍部层214相对于对第一修正鳍部层213的刻蚀选择比较大。
本实施例中，去除初始栅开口暴露出的第二修正鳍部层214采用的干法刻蚀工艺，对第二修正鳍部层214相对于对第一修正鳍部层213的刻蚀选择比值为50～200。
请参考图16，在所述栅开口260内形成栅极结构270，所述栅极结构270包围第一修正鳍部层213。
所述栅极结构还包括：位于所述栅开口底部的界面层，所述栅介质层覆盖界面层。
所述栅极结构270还位于相邻第一鳍部层211之间，这样使栅极结构270环绕第一鳍部层211，增加了栅极结构270对沟道的控制能力。
所述栅极结构270包括横跨鳍部结构210的栅介质层(未图示)和位于栅介质层上的栅电极层(未图示)。所述栅介质层位于隔离结构201的部分表面、覆盖第一鳍部层211的部分顶部表面和部分侧壁表面。具体的，栅介质层位于栅开口260的侧壁和底部，栅介质层环绕第一鳍部层211；栅电极层位于所述栅开口260中，栅电极层还环绕第一鳍部层211。
所述栅极结构还包括：位于所述栅开口底部的界面层，所述栅介质层覆盖界面层。
本实施例中所述栅介质层材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述界面层的材料包括氧化硅。形成所述界面层的工艺包括氧化工艺。所述界面层的作用包括：修复栅开口260底部第一修正鳍部层213的表面。
本实施例中，还包括：在进行形成界面层的工艺和形成栅介质层材料的工艺后，且在进行形成栅电极层的材料之前，进行退火处理，以使界面层致密化。所述退火处理的温度在1000摄氏度以上，如1200摄氏度。
所述栅电极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，包括：半导体衬底200；位于半导体衬底200上的鳍部210，所述鳍部210包括若干层沿半导体衬底表面法线方向重叠的第一修正鳍部层213；位于所述鳍部210上的栅极结构270；所述栅极结构270还位于相邻两层第一修正鳍部层213之间；位于栅极结构270两侧的鳍部210内的源漏掺杂层250，所述源漏掺杂层250具有源漏离子；位于第一修正鳍部层213和源漏掺杂层250之间的阻挡层206，所述阻挡层206的材料为半导体材料，所述阻挡层206内具有第一离子，第一离子填充阻挡层206材料的原子间隙；位于半导体衬底200、鳍部210、栅极结构270和源漏掺杂层250上的介质层230，介质层230覆盖栅极结构270侧壁和源漏掺杂层250侧壁和顶部表面，暴露出栅极结构270顶部表面。
所述半导体衬底200参照前述实施例的内容，不再详述。
所述栅极结构270的结构和位置参考前述实施例的内容，不再详述。
所述源漏掺杂层250的材料和位置参考前述实施例的内容，不再详述。虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，半导体衬底上具有鳍部，鳍部包括若干层沿半导体衬底表面法线方向重叠的第一鳍部层、以及位于相邻两层第一鳍部层之间的第二鳍部层；
形成横跨鳍部的伪栅极结构，伪栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；
在伪栅极结构两侧的鳍部内形成第一凹槽；
去除第一凹槽侧壁的部分第一鳍部层以形成第一修正鳍部层，并且在相邻第二鳍部层之间形成第一鳍部凹槽，所述第一修正鳍部层侧壁相对于第二鳍部层侧壁凹陷；
在第一鳍部凹槽内形成阻挡层，所述阻挡层的材料为半导体材料，所述阻挡层内具有第一离子，所述第一离子填充所述阻挡层材料的原子间隙；
形成阻挡层后，在所述第一凹槽内形成源漏掺杂层，所述源漏掺杂层具有源漏离子；
形成源漏掺杂层之后，在半导体衬底和鳍部上形成介质层，所述介质层覆盖所述伪栅极结构侧壁；
去除伪栅极结构和伪栅极结构覆盖的第二鳍部层，在所述介质层内及相邻的第一修正鳍部层之间形成栅开口；
在所述栅开口内形成栅极结构，所述栅极结构包围第一修正鳍部层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层的形成步骤包括：形成第一鳍部凹槽后，在所述第一鳍部凹槽和第一凹槽内形成初始阻挡层，所述初始阻挡层覆盖第一凹槽侧壁表面和第一凹槽底部表面；去除部分所述初始阻挡层，暴露出第二鳍部层侧壁，形成所述阻挡层。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述初始阻挡层的材料包括硅或硅锗；所述第一离子包括碳离子。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述初始阻挡层的形成工艺包括外延生长工艺；在初始阻挡层内掺杂第一离子的工艺为原位掺杂工艺。
5.根据权利要求2所述的半导体器件的形成方法，其特征在于，去除部分初始阻挡层的工艺包括：各向同性的干法刻蚀工艺或各向同性的湿法刻蚀工艺。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成阻挡层后，形成源漏掺杂层前，还包括：去除第一凹槽侧壁的部分第二鳍部层，在相邻两层第一修正鳍部层之间形成第二鳍部凹槽和第二修正鳍部层；在第二鳍部凹槽内形成隔离层，所述隔离层侧壁和伪栅极结构侧壁齐平。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述隔离层的形成方法包括：在所述第一凹槽和第二鳍部凹槽内形成初始隔离层；以所述伪栅极结构为掩膜刻蚀所述初始隔离层直至暴露出第一凹槽底部表面，形成所述隔离层。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述初始隔离层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
9.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述隔离层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述鳍部结构的方法包括：在所述半导体衬底上形成鳍部材料膜，鳍部材料膜若干层沿半导体衬底表面法线方向重叠的第一鳍部膜、以及位于相邻两层第一鳍部层中的第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成鳍部，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅锗或单晶硅。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述伪栅极结构还包括覆盖伪栅极结构侧壁表面的侧墙。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除伪栅极结构和伪栅极结构覆盖的第二鳍部层的步骤包括：形成介质层后，去除伪栅极结构，在介质层中形成初始栅开口；去除初始栅开口暴露出的第二修正鳍部层，使初始栅开口形成所述栅开口。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述源漏掺杂层的形成工艺包括外延生长工艺；在源漏掺杂层内掺杂源漏离子的工艺为原位掺杂工艺。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，当所述半导体器件为P型器件时，所述源漏掺杂层的材料包括：硅、锗或硅锗；所述源漏离子为P型离子，所述源漏离子包括硼离子、BF2-离子或铟离子。
16.根据权利要求14所述的半导体器件的形成方法，其特征在于，当所述半导体器件为N型器件时，所述源漏掺杂层的材料包括：硅、砷化镓或铟镓砷；所述源漏离子为N型离子，所述源漏离子包括磷离子或砷离子。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
18.根据权利要求17所述的半导体器件的形成方法，其特征在于，所述栅极结构还包括：位于所述栅开口底部的界面层，所述栅介质层覆盖界面层。
19.一种半导体器件，其特征在于，包括：
半导体衬底；
位于半导体衬底上的鳍部，所述鳍部包括若干层沿半导体衬底表面法线方向重叠的第一修正鳍部层；
位于所述鳍部上的栅极结构；所述栅极结构还位于相邻两层第一修正鳍部层之间；
位于栅极结构和侧墙两侧的源漏掺杂层，所述源漏掺杂层具有源漏离子；
位于第一修正鳍部层和源漏掺杂层之间的阻挡层，所述阻挡层的材料为半导体材料，所述阻挡层内具有第一离子，所述第一离子填充所述阻挡层材料的原子间隙；
位于半导体衬底、鳍部、栅极结构和源漏掺杂层上的介质层，介质层覆盖栅极结构侧壁和源漏掺杂层侧壁和顶部表面，暴露出栅极结构顶部表面。
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