CN110534432B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，方法包括：提供基底，所述基底上具有相邻的第一鳍部和第二鳍部，所述基底上还具有覆盖第一鳍部和第二鳍部部分侧壁的隔离层；在第一鳍部上形成第一掺杂层；在第一鳍部和第二鳍部上形成介质层，介质层覆盖第一掺杂层顶部和侧壁以及第二鳍部顶部和侧壁表面；在介质层内形成第一开口，第一开口与第一掺杂层相邻，第一开口到第一掺杂层的最小距离大于零，第一开口暴露出第二鳍部部分顶部表面；去除所述第一开口暴露出的部分第二鳍部，在第二鳍部内形成第二开口；在第二开口内形成第二掺杂层，第二掺杂层与所述第一掺杂层相邻；形成所述第二掺杂层后，在所述第一开口内形成第二插塞。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有技术形成的半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有相邻的第一鳍部和第二鳍部，所述基底上还具有覆盖第一鳍部和第二鳍部部分侧壁的隔离层；在第一鳍部上形成第一掺杂层；在第一鳍部和第二鳍部上形成介质层，所述介质层覆盖第一掺杂层顶部和侧壁以及第二鳍部顶部和侧壁表面；在所述介质层内形成第一开口，所述第一开口与第一掺杂层相邻，所述第一开口到第一掺杂层的最小距离大于零，所述第一开口暴露出第二鳍部部分顶部表面；去除所述第一开口暴露出的部分第二鳍部，在第二鳍部内形成第二开口；在第二开口内形成第二掺杂层，第二掺杂层与所述第一掺杂层相邻；形成所述第二掺杂层后，在所述第一开口内形成第二插塞。
可选的，还包括：形成第一掺杂层后，形成介质层前，在所述第一掺杂层上和第二鳍部顶部表面和侧壁表面形成保护层；所述第一开口的形成方法包括：在所述保护层上形成介质层，所述介质层覆盖第一掺杂层顶部表面和侧壁顶部表面、第二鳍部顶部表面和第二鳍部侧壁表面；在介质层上形成图形层，所述图形层暴露出部分所述介质层表面；以所述图形层为掩膜刻蚀介质层和保护层，直至暴露出第二鳍部顶部表面，在介质层内形成第一开口，所述第一开口暴露出第二鳍部部分顶部表面和第二鳍部侧壁的保护层顶部表面。
可选的，还包括：还包括：形成第二掺杂层后，去除第二掺杂层侧壁的保护层，在原来第二掺杂层侧壁保护层的位置形成第三开口；形成第三开口后，在所述第一开口和第三开口内形成第二插塞。
可选的，还包括：形成第二插塞后，去除部分介质层和部分第一掺杂层，在所述介质层内形成第四开口，所述第四开口侧壁暴露出第一掺杂层；在第四开口内形成第一插塞。
可选的，形成第二插塞后，形成第四开口之前，还包括：回刻蚀部分第二插塞，在介质层内形成第五开口；在第五开口内形成第二插塞保护层。
可选的，在形成第一掺杂层之前，还包括：在所述基底上形成横跨第一鳍部的第一栅极结构和横跨第二鳍部的第二栅极结构，所述第一栅极结构覆盖第一鳍部的部分顶部表面和部分侧壁表面，所述第二栅极结构覆盖第二鳍部的部分顶部表面和部分侧壁表面。
可选的，所述第一掺杂层的形成步骤包括：形成横跨第一鳍部的第一栅极结构之后，在第一栅极结构两侧的第一鳍部内形成第一凹槽；所述第一掺杂层在所述第一凹槽中形成。
可选的，形成所述第一掺杂层的工艺包括外延生长工艺。
可选的，在外延生长形成第一掺杂层的过程中，还包括对所述第一掺杂层进行原位掺杂，在第一掺杂层内掺杂第一离子。
可选的，当所述第一栅极结构用于形成P型器件时，第一掺杂层的材料包括掺杂有第一离子的硅锗，第一离子的导电类型为P型，所述第一离子包括硼离子、BF2-离子或铟离子；当所述第一栅极结构用于形成N型器件时，第一掺杂层的材料包括掺杂有第一离子的硅，第一离子的导电类型为N型，所述第一离子包括磷离子或砷离子。
可选的，形成所述第二掺杂层的工艺包括外延生长工艺，在外延生长形成第二掺杂层的过程中，还包括对所述第二掺杂层进行原位掺杂；第二掺杂层内具有第二离子。
可选的，当所述第二栅极结构用于形成P型器件时，第二掺杂层的材料包括掺杂有第二离子的硅锗，第二离子的导电类型为P型，所述第二离子包括硼离子、BF2-离子或铟离子；当所述第二栅极结构用于形成N型器件时，第二掺杂层的材料包括掺杂有第二离子的硅，第二离子的导电类型为N型，所述第二离子包括磷离子或砷离子。
可选的，所述介质层的形成方法包括：在第一掺杂层、第二鳍部、第一栅极结构和第二栅极结构上形成初始介质层，所述初始介质层覆盖第一栅极结构和第二栅极结构顶部表面；平坦化所述初始介质层暴露出第一栅极结构和第二栅极结构顶部表面，形成介质层。
可选的，还包括，形成保护层前，在所述第二鳍部顶部和侧壁形成覆盖层；所述保护层位于覆盖层表面；所述第一开口的形成方法包括：在所述保护层上形成介质层，所述介质层覆盖第一掺杂层顶部表面和侧壁顶部表面、第二鳍部顶部表面和第二鳍部侧壁表面；在介质层上形成图形层，所述图形层暴露出部分所述介质层表面；以所述图形层为掩膜刻蚀介质层、保护层和覆盖层，直至暴露出第二鳍部顶部表面，在介质层内形成第一开口，所述第一开口暴露出第二鳍部部分顶部表面、第二鳍部侧壁的覆盖层顶部表面和覆盖层侧壁的保护层顶部表面。
可选的，还包括，形成第二开口后，去除第一开口暴露出的保护层，直至暴露出隔离层顶部表面，在原来第二掺杂层侧壁保护层的位置形成第三开口，所述第三开口暴露出第二掺杂层侧壁的覆盖层侧壁；形成第三开口后，在第二开口内形成第二掺杂层，所述第二掺杂层覆盖覆盖层顶部表面；形成第二掺杂层后，去除第二掺杂层侧壁的覆盖层，在原来覆盖层的位置形成第六开口；形成第六开口后，在第六开口、第三开口和第一开口内形成第二插塞。
可选的，所述覆盖层的材料包括：SiN、SiCN、SiBN或SiON。
可选的，去除第二掺杂层侧壁的覆盖层的工艺包括：各向同性的湿法刻蚀工艺或者各向同性的干法刻蚀工艺。
可选的，所述保护层的材料包括：SiN、SiCN、SiBN或SiON。
本发明还提供一种采用上述任意一项方法形成的半导体器件。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，在相邻鳍部间距离一定的情况下，先形成第一掺杂层，根据第一掺杂层的位置，形成第一开口和第二开口，第一开口到第一掺杂层的最小距离大于零，第二开口位于第一开口底部，第二开口到第一掺杂层的最小距离也大于零，第二开口内形成第二掺杂层，第一掺杂层与第二掺杂层不相连，即相邻的源漏掺杂层不会发生短接，从而使得半导体器件的性能得到提升。
进一步，通过去除所述第二掺杂层侧壁的保护层，在原来第二掺杂层侧壁保护层的位置形成为第三开口，后续在第一开口和第三开口内形成的第二插塞，第二插塞全覆盖所述第二掺杂层的表面，接触面积较大，第二掺杂层与第二插塞的接触电阻减小，从而降低了半导体器件的接触电阻，提高了半导体器件的性能。
进一步的，通过形成保护层和位于保护层和第二鳍部之间的覆盖层，覆盖层位于第二开口侧壁，在第二开口内形成第二掺杂层时限制了第二掺杂层的形状，且由于先去除保护层，在原来第二掺杂层侧壁保护层的位置形成第三开口，第二掺杂层在沿基底法线方向的高度可以尽量高，在第二开口内和部分第一开口内形成体积尽可能大的第二掺杂层，从而增大了第二掺杂层的体积和表面积，从而使得相邻的源漏掺杂层可以实现体积较大且不会发生短接；同时后续去除覆盖层后，在第三开口和第一开口内形成第二插塞，第二插塞全覆盖第二掺杂层，二者之间的接触电阻进一步减小，从而优化了半导体器件的性能。
附图说明
图1至图2是一种半导体器件形成过程的结构示意图；
图3至图17是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
图1至图2是一种半导体器件形成过程的结构示意图；
一种SRAM器件的形成方法，请参考图1和图2，图2为沿图1中A-A1方向的剖面图，包括：提供半导体衬底100，半导体衬底100上具有相邻的第一鳍部110和第二鳍部111、以及覆盖第一鳍部110部分侧壁和第二鳍部111部分侧壁的隔离层101；在隔离层101上形成横跨第一鳍部110和第二鳍部111的第一栅极结构120；在第一栅极结构120两侧的第一鳍部110中形成第一源漏掺杂层130；在第一栅极结构120两侧的第二鳍部111中形成第二源漏掺杂层140，第二源漏掺杂层140和第一源漏掺杂层130相邻。
然而，上述方法形成的SRAM存储器的性能较差，第一栅极结构和第二栅极结构用于形成半导体器件，所述半导体器件位于SRAM器件的存储区，当所述第一栅极结构用于形成上拉晶体管时，所述晶体管的类型为P型，所述第一源漏掺杂层140的外延材料为硅锗，硅锗在外延过程中，不同晶向上的生长速度有差异，在<111>晶向上生长速率最慢，而在其他晶面方向上会生长速率，使外延硅锗时的晶面易于停止在(111)晶面上，从而第一源漏掺杂层的侧壁形成尖端。随着半导体器件向着高密集度发展，组成半导体器件的晶体管之间的距离也越来越小，第二源漏掺杂层150和第一源漏掺杂层140之间的空间越来越小，第二源漏掺杂层150和第一源漏掺杂层140容易连接在一起，使得第二源漏掺杂层150和第一源漏掺杂层140容易发生桥接，桥接后两个无关的器件之间会发生漏电，进而影响所形成的SRAM器件的性能。
为了解决上述技术问题，本发明技术方案通过对先形成第一掺杂层；之后在第一掺杂层和第二鳍部上形成介质层和第一开口，第一开口与第一掺杂层相邻，第一开口到第一掺杂层的最小距离大于零，第一开口暴露出第二鳍部顶部表面；去除第一开口暴露出的第二鳍部，形成第二开口，在第二开口内形成第二掺杂层，从而保证所述第一掺杂层和第二掺杂层不会发生短接，减小了二者之间相连的概率，从而提高了器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图17是本发明一实施例中半导体器件形成过程的结构示意图。
请参考图3和图4，图4中对应A区为图3沿M-M1方向的剖面图，图4中对应B区为图3沿M2-M3方向的剖面图，提供半导体衬底200。
所述半导体衬底200上具有相邻的第一鳍部211、第二鳍部212和隔离层201，所述隔离层201覆盖第一鳍部211和第二鳍部212部分侧壁。
所述半导体衬底200包括A区和B区，所述第一鳍部211位于半导体衬底200的A区，所述第二鳍部212位于半导体衬底200的B区。
本实施例中，所形成的器件为SRAM器件，第一鳍部211用于形成SRAM器件的上拉晶体管，第二鳍部212所形成的器件类型与第一鳍部211所形成的器件类型不同，用于形成SRAM器件的下拉晶体管。
在一实施例中，第一鳍部211用于形成SRAM器件的上拉晶体管，第二鳍部212用于形成SRAM器件的上拉晶体管。另一实施例中，第一鳍部211用于形成SRAM器件的下拉晶体管，第二鳍部212用于形成的器件类型可以与第一鳍部211用于形成的器件的类型相同，也可以不同。
所述半导体衬底200的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料，其中硅材料包括单晶硅、多晶硅或非晶硅。所述半导体衬底200还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料。
本实施例中，所述半导体衬底200的材料为单晶硅。
所述第一鳍部211用于形成第一晶体管，所述第二鳍部212用于形成第二晶体管。本实施例中，第一晶体管211与第二晶体管212相邻。在实际工艺中，根据所要形成的电路布局而决定第二晶体管的种类。本实施例中，第一晶体管为上拉晶体管，故第一晶体管类型为P型，第二晶体管为下拉晶体管，第二晶体管的类型为N型。
本实施例中，所述第一鳍部211和第二鳍部212通过图形化所述半导体衬底200而形成。在其它实施例中，可以是：在所述半导体衬底200上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成第一鳍部211和第二鳍部212。
本实施例中，第一鳍部211和第二鳍部212的材料为单晶硅。在其它实施例中，第一鳍部211和第二鳍部212的材料为单晶锗硅或者其它半导体材料。
本实施例中，还包括：在所述半导体衬底200上形成隔离层201，所述隔离层201覆盖第一鳍部211和第二鳍部212的部分侧壁表面。所述隔离层201的材料包括氧化硅。
请参考图5，图5与图4剖面方向一致，在所述半导体衬底200上形成横跨第一鳍部211的第一栅极结构221，第一栅极结构221横跨第一鳍部211且覆盖第一鳍部211的部分顶部表面和部分侧壁表面；在半导体衬底200上形成横跨第二鳍部212的第二栅极结构222，第二栅极结构222横跨第二鳍部212且覆盖第二鳍部212的部分顶部表面和部分侧壁表面。
第一栅极结构221包括横跨第一鳍部211的第一栅介质层(未图示)、位于第一栅介质层上的第一栅电极层(未图示)以及位于第一栅电极层顶部的第一栅保护层(未图示)。第二栅极结构222包括横跨第二鳍部212的第二栅介质层(未图示)、位于第二栅介质层上的第二栅电极层(未图示)以及位于第二栅电极层顶部的第二栅保护层(未图示)。第一栅介质层位于A区隔离层201部分表面、且覆盖第一鳍部111的部分顶部表面和部分侧壁表面。第二栅介质层位于B区隔离层201部分表面、且覆盖第二鳍部112的部分顶部表面和部分侧壁表面。
本实施例中，第一栅介质层和第二栅介质层的材料为氧化硅。在其它实施例中，第一栅介质层和第二栅介质层的材料为高K介质材料(K大于3.9)。第一栅电极层和第二栅电极层的材料为多晶硅。所述第一栅保护层和第二栅保护层的材料为SiN、SiCN、SiBN或SiON。
请参考图6，图6和图3剖面方向一致，形成第一栅极结构221和第二栅极结构222后，在第一栅极结构221两侧的第一鳍部211内形成第一掺杂层231。
本实施例中，形成第一掺杂层231之前，还包括在第二鳍部212顶部和侧壁表面以及B区隔离层202表面形成覆盖层202。
所述覆盖层202的材料包括SiN、SiCN、SiBN或SiON。形成覆盖层202的工艺为沉积工艺，如原子层沉积工艺或等离子体化学气相沉积工艺。
本实施例中，所述覆盖层202的材料为SiN。所述覆盖层202的厚度为15埃～20埃。所述覆盖层202的工艺为原子层沉积工艺，所述原子层沉积工艺的参数包括：采用的气体为SiH2Cl2和NH3的混合气体，混合气体的流量为1500sccm～4000sccm，压强为1mtorr～10mtorr，温度为200摄氏度～600摄氏度，沉积次数为10次～80次
所述覆盖层202的形成方法包括：形成第一栅极结构211和第二栅极结构222后，在半导体衬底200、第一鳍部211、第一栅极结构221、第二鳍部212和第二栅极结构222表面形成初始覆盖层(未图示)；形成初始覆盖层后，在初始覆盖层上形成第一图形化层，所述第一图形化层暴露出部分所述初始覆盖层表面，以所述第一图形化层为掩膜，刻蚀所述初始覆盖层，在第二鳍部212顶部和侧壁形成覆盖层202。
其他实施例中，不形成所述覆盖层202。
形成覆盖层202后，在第一栅极结构221两侧的第一鳍部211内形成第一源漏凹槽；形成第一源漏凹槽后，在第一源漏凹槽内形成第一掺杂层231。
形成所述第一掺杂层231的工艺为外延生长工艺。在外延生长形成第一掺杂层231的过程中，还包括对所述第一掺杂层231进行原位掺杂，所述掺杂离子为第一离子。
当所述第一栅极结构用于形成P型器件时，第一掺杂层的材料包括掺杂有第一离子的硅锗，第一离子的导电类型为P型，所述第一离子包括硼离子、BF2-离子或铟离子；当所述第一栅极结构用于形成N型器件时，第一掺杂层的材料包括掺杂有第一离子的硅，第一离子的导电类型为N型，所述第一离子包括磷离子或砷离子。
本实施例中，所述第一晶体管的类型为P型，所述第一掺杂层231的材料为掺杂有第一离子的硅锗，所述第一离子为硼离子。第一掺杂层231的材料为硅锗，硅锗在外延过程中，不同晶向上的生长速度有差异，在111晶向上生长最慢，外延晶面会停止在111晶面上，而在其他面上会继续生长，从而形成尖端，即第一掺杂层231具有尖端。
请参考图7，形成第一掺杂层231后，在第一掺杂层231和第二鳍部212顶部和侧壁形成保护层203。
本实施例中，所述保护层203覆盖第一鳍部211顶部和侧壁表面、第一栅极结构221顶部和侧壁表面、第一掺杂层231顶部和侧壁表面和覆盖层202顶部和侧壁表面。
所述保护层203在后续形成介质层时保护第一掺杂层。
所述保护层203的材料包括SiN、SiCN、SiBN或SiON。形成保护层203的工艺为沉积工艺，如原子层沉积工艺或等离子体化学气相沉积工艺。
本实施例中，所述保护层203的材料为SiN。所述保护层203的厚度为20埃～80埃。所述保护层203的工艺为原子层沉积工艺，所述原子层沉积工艺的参数包括：采用的气体为SiH2Cl2和NH3的混合气体，混合气体的流量为1500sccm～4000sccm，压强为1mtorr～10mtorr，温度为200摄氏度～600摄氏度，沉积次数为20次～100次。
其他实施例中，不形成所述覆盖层202，则所述保护层203覆盖第一鳍部211顶部和侧壁表面、第一栅极结构221顶部和侧壁表面、第一掺杂层231顶部和侧壁表面、第二栅极结构222顶部和侧壁表面和第二鳍部212顶部和侧壁表面。
请参考图8，形成保护层203后，在第一掺杂层231和第二鳍部212上形成介质层204，所述介质层204覆盖第一掺杂层231和第二鳍部212顶部表面。
所述介质层204后续作为半导体器件的层间介质层。
所述介质层204的形成方法包括：在第一掺杂层231、第二鳍部212、第一栅极结构211和第二栅极结构212上形成初始介质层(未图示)，所述初始介质层覆盖第一栅极结构221和第二栅极结构222顶部表面；平坦化所述初始介质层暴露出第一栅极结构221和第二栅极结构222顶部表面，形成介质层204。
所述介质层204的材料包括氧化硅。
所述初始介质层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
请参考图9，形成介质层204后，在介质层204内形成第一开口205，所述第一开口205与第一掺杂层231相邻，所述第一开口205到第一掺杂层231的最小距离大于零，所述第一开口205暴露出第二鳍部212顶部表面。
所述第一开口205与第一掺杂层231相邻，所述第一开口205到第一掺杂层231的最小距离大于零，后续形成的第二开口位于第一开口底部，第二开口到第一掺杂层的最小距离也大于零，第二开口内形成第二掺杂层，第一掺杂层与第二掺杂层不相连，即相邻的源漏掺杂层不会发生短接，从而使得半导体器件的性能得到提升。
所述第一开口205为后续形成第二插塞提供空间。
具体的，在第二栅极结构222两侧的介质层204内形成第一开口205，所述第一开口205暴露出第二栅极结构222两侧的第二鳍部212的顶部表面。
本实施例中，形成所述第一开口205的方法包括：在介质层204上形成图形化层，所述图形化层暴露出部分所述介质层204表面；以所述图形化层为掩膜，刻蚀所述介质层204和第二鳍部212顶部的覆盖层202和保护层203，直至暴露出第二鳍部212的顶部表面，形成所述第一开口205。
其他实施例中，不形成覆盖层202，形成所述第一开口205的方法包括：在介质层204上形成图形化层，所述图形化层暴露出部分所述介质层204表面；以所述图形化层为掩膜，刻蚀所述介质层204和第二鳍部212顶部保护层203，直至暴露出第二鳍部212的顶部表面，形成所述第一开口205，实施第一开口205暴露出第二鳍部212部分顶部表面和第二鳍部212侧壁的保护层203顶部表面。
请参考图10，形成第一开口205后，去除部分第一开口205暴露出的第二鳍部212，在第二鳍部212内形成第二开口206。
所述第二开口206为后续形成第二掺杂层提供空间。
所述第二开口206底部表面与隔离层201的顶部表面齐平。
所述第二开口206位于第一开口205底部，暴露出覆盖层202的部分侧壁。
所述第一开口205的底部暴露出部分覆盖层202和部分保护层203的顶部表面。
所述第一开口205与第一掺杂层231相邻，所述第一开口205到第一掺杂层231的最小距离大于零，第二开口206位于第一开口205底部，第二开口205到第一掺杂层231的最小距离也大于零，第二开口206内形成第二掺杂层232，第一掺杂层231与第二掺杂层232不相连，即相邻的源漏掺杂层不会发生短接，从而使得半导体器件的性能得到提升。
去除部分第一开口205暴露出的第二鳍部212的工艺为各向异性的湿法刻蚀工艺或各向异性的干法刻蚀工艺。
在一实施例中，不形成覆盖层202，则在形成第二开口206后，在第二开口206内形成第二掺杂层231；形成第二掺杂层232后，去除第一开口205底部暴露出的部分保护层203，直至暴露出隔离层201的顶部表面，在原来第二掺杂层侧壁保护层的位置形成第三开口208；形成第三开口208后，在第三开口208和第一开口205内形成第二插塞242。
通过去除所述第二掺杂层侧壁的保护层，在原来第二掺杂层侧壁保护层的位置形成为第三开口，后续在第一开口和第三开口内形成的第二插塞，第二插塞全覆盖所述第二掺杂层的表面，接触面积较大，第二掺杂层与第二插塞的接触电阻减小，从而降低了半导体器件的接触电阻，提高了半导体器件的性能。
本实施例中，形成覆盖层202，在去除第一开口205底部暴露出的部分保护层后，直至暴露出隔离层201的顶部表面，在原来第二掺杂层侧壁保护层的位置形成第三开口208；形成第三开口208后，再形成第二掺杂层232。
第二鳍部侧壁的覆盖层202能够限制形成的第二掺杂层232的生长方向和形状，能尽量提高第二掺杂层232在沿沿基底法线方向的高度，从而增大第二掺杂层232的体积。具体请参考图11至图13。
请参考图11，形成第二开口206后，去除第一开口205底部暴露出的部分保护层203，直至暴露出隔离层201的顶部表面，在原来第二掺杂层侧壁保护层的位置形成第三开口208。
本实施例中，去除第一开口205底部暴露出的部分保护层203，直至暴露出隔离层201的顶部表面，在第二开口206侧壁形成侧墙207。
所述第三开口208为后续形成第二插塞提供空间。
本实施例中，所述第三开口208的形成方法包括：在所述介质层204表面形成第三图形化层，所述第三图形化层暴露出部分所述介质层204的表面，以所述第三图形化层为掩膜，刻蚀所述部分保护层203，直至暴露出隔离层201的顶部表面，在原来第二掺杂层侧壁保护层的位置形成第三开口208。
所述第三图形化层的材料包括光刻胶。形成第三开口208后，还包括去除所述第三图形化层，去除所述第三图形化层的工艺包括灰化工艺。
所述侧墙207为图9中第一开口205暴露出的第二鳍部212侧壁的覆盖层202的一部分。所述侧墙207的材料与覆盖层相同包括：SiN、SiCN、SiBN或SiON。
本实施例中，所述侧墙207的材料为SiN。
所述侧墙207在后续形成第二掺杂层232的过程中限制第二掺杂层的形成形状。
请参考图12，形成侧墙207后，在第二开口206内形成第二掺杂层232，所述第二掺杂层232与第一掺杂层231相邻。
形成所述第二掺杂层232的工艺为外延生长工艺。在外延生长形成第二掺杂层232的过程中，还包括对所述第二掺杂层232进行原位掺杂，所述掺杂离子为第一离子。
当所述第二晶体管的类型为P型时，第二掺杂层232的材料包括掺杂有第二离子的硅锗，第二离子的导电类型为P型，所述第二离子包括硼离子、BF2-离子或铟离子；当所述第二晶体管的类型为N型时，第二掺杂层232的材料包括掺杂有第二离子的硅，第二离子的导电类型为N型，所述第二离子包括磷离子或砷离子。
本实施例中，所述第二晶体管的类型为N型，所述第二掺杂层232的材料为掺杂有第二离子的硅，所述第二离子为磷离子。
本实施例中，所述第二掺杂层232还位于第一开口205内。
所述第二掺杂层232的形状受第二开口206侧壁的侧墙207的限制，形成于第二开口206内，为使得第二掺杂层232的体积尽可能的较大，第二掺杂层232在沿半导体衬底法线方向上的高度尽量高，所述第二掺杂层232覆盖所述侧墙207的顶部表面。
从而实现在相邻鳍部间距离一定的情况下，先形成较大体积的第一掺杂层，根据第一掺杂层的位置，形成第一开口和第二开口，第一开口到第一掺杂层的最小距离大于零，第二开口位于第一开口底部，第二开口到第一掺杂层的最小距离也大于零，第二开口内形成第二掺杂层，第一掺杂层与第二掺杂层不相连，即相邻的源漏掺杂层不会发生短接。
请参考图13，形成第二掺杂层232后，去除覆盖第二掺杂层232侧壁的侧墙207，在原来侧墙207的位置形成第六开口209。
所述第六开口209暴露出第二掺杂层232的侧壁表面，后续在第六开口209、第三开口208和第一开口205内形成第二插塞，所述第二插塞全覆盖所述第二掺杂层232，增大了第二掺杂层232和后续形成的第二插塞的接触面积，减小了二者之间的接触电阻，从而提高了半导体器件的性能。
通过形成位于保护层203和第二鳍部212之间的覆盖层202，覆盖层202位于第二开口206侧壁，在第二开口206内形成第二掺杂层232时限制了第二掺杂层232的形状，且由于先去除保护层203，在原来第二掺杂层232侧壁保护层203的位置形成第三开口208，第二掺杂层232在沿基底法线方向的高度可以尽量高，在第二开口206内和部分第一开口205内形成体积尽可能大的第二掺杂层232，从而增大了第二掺杂层232的体积和表面积，从而使得相邻的源漏掺杂层可以实现体积较大且不会发生短接。
去除覆盖第二掺杂层232侧壁的侧墙207的工艺包括：各向同性的湿法刻蚀工艺或者各向同性的干法刻蚀工艺。
本实施例中，去除覆盖第二掺杂层232侧壁的侧墙207的工艺为各向同性的干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的气体包括He气体、NF3和NH3，He气体的流量为600sccm～2000sccm，NF3气体的流量为200sccm～500sccm，NH3的流量为20sccm～200sccm，腔室压强为2torr～10torr，时间为20秒～100秒。
请参考图14，形成第六开口209后，在第六开口209内、第三开口208内和第一开口205内形成初始第二插塞242。
所述初始第二插塞为后续形成第二插塞提供材料层。
所述初始第二插塞242的形成方法包括：在介质层204和第六开口209内、第三开口208内和第一开口205内形成初始第二插塞材料层(未图示)，所述初始第二插塞材料层覆盖介质层204且填充满所述第六开口209、第三开口208和第一开口205；形成初始第二插塞材料层后，平坦化所述初始第二插塞材料层，直至暴露出介质层204顶部表面，形成初始第二插塞242。
所述初始第二插塞材料层的材料包括：钨。
本实施例中，所述初始第二插塞材料层的材料为钨。
本实施例中，形成所述初始第二插塞242之前还包括：在第二掺杂层232表面形成第二金属硅化物层(未图示)。
所述第二金属硅化物层的形成方法包括：在第二掺杂层232表面形成第二金属层；形成第二金属层后，对所述第二金属层进行第一退火处理，在第二掺杂层232表面形成第二金属硅化物层。
所述第一退火处理使得第二金属层内的金属原子扩散至第二掺杂层232而与第二掺杂层232材料反应形成第二金属硅化物层，以降低第二插塞和第二掺杂层之间的接触电阻。
所述第二金属层的材料包括：Ti，Co或Ni。
所述第二金属层还位于介质层上。形成所述第二金属层的工艺为沉积工艺，如溅射工艺。
本实施例中，在进行第一退火处理之前，还包括在第二金属层表面形成第二阻挡层(未图示)。所述第二阻挡层的材料包括氮化钛或氮化钽。形成所述第二阻挡层的工艺为沉积工艺，如溅射工艺。
第二阻挡层在第一退火之前形成，在进行第一退火的过程中，第二阻挡层能够保护第二金属层，阻挡第一退火对第二金属层造成氧化。
其他实施例中，不形成所述第二阻挡层。
请参考图15，形成初始第二插塞242后，去除部分初始第二插塞形成第二插塞252；形成第二插塞252后，在第二插塞252顶部形成第二插塞保护层262。
所述第二插塞保护层262在后续形成第一插塞的过程中保护第二插塞252。
所述第二插塞保护层的形成方法包括：回刻蚀部分初始第二插塞242以形成第二插塞252和第五开口，所述第五开口位于介质层204内；在第五开口内和介质层204上形成第二插塞保护材料层(未图示)；形成第二插塞保护材料层后，平坦化所述第二插塞保护材料层，直至暴露出介质层204顶部表面，形成第二插塞保护层262。
所述第二插塞保护层262的材料包括氮化硅。
所述第二插塞保护材料层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
请参考图16，形成第二插塞保护层262后，去除部分介质层204和部分第一掺杂层231，在所述介质层204内形成第四开口210，所述第四开口210侧壁暴露出部分第一掺杂层231。
所述第四开口210底部暴露出第一鳍部211顶部表面。
所述第四开口210为后续形成第一插塞231提供空间。
本实施例中，形成第四开口210后，还包括在第四开口210内形成第一金属层，所述第一金属层位于第四开口210的侧壁和底部；形成第一金属层后，对所述第一金属层和第一掺杂层231进行第二退火处理，在第四开口210内的第一掺杂层231表面形成第一金属硅化物层。
所述第二退火处理使得第一金属层内的金属原子扩散至第一掺杂层231而与第一掺杂层231材料反应形成第一金属硅化物层，以降低第一插塞和第一掺杂层之间的接触电阻。
所述第一金属层的材料包括：Ti，Co或Ni。
所述第一金属层还位于介质层上。形成所述第一金属层的工艺为沉积工艺，如溅射工艺。
本实施例中，在进行第二退火之前，还在第一金属层表面形成第一阻挡层(未图示)。所述第一阻挡层的材料包括氮化钛或氮化钽。形成所述第一阻挡层的工艺为沉积工艺，如溅射工艺。
第一阻挡层在第二退火之前形成，在进行第二退火的过程中，第一阻挡层能够保护第一金属层，阻挡第二退火对第一金属层造成氧化。
其他实施例中，不形成第一阻挡层。
请参考图17，形成第四开口210后，在第四开口210内形成第一插塞261。
所述第一插塞261的形成方法包括：在介质层204和第四开口2140内形成第一插塞材料层(未图示)，所述第一插塞材料层覆盖介质层204且填充满所述第四开口210；形成第一插塞材料层后，平坦化所述第一插塞材料层，直至暴露出第二插塞262顶部表面，形成第一插塞261。
形成第一插塞材料层的工艺为沉积工艺，如化学气相沉积工艺。
所述第一插塞261的材料为金属，如钨。
本实施例中，所述第一插塞261的材料为钨。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底上具有相邻的第一鳍部和第二鳍部，所述基底上还具有覆盖第一鳍部和第二鳍部部分侧壁的隔离层；
在第一鳍部上形成第一掺杂层；
在第一鳍部和第二鳍部上形成介质层，所述介质层覆盖第一掺杂层顶部和侧壁以及第二鳍部顶部和侧壁表面；
在所述介质层内形成第一开口，所述第一开口与第一掺杂层相邻，所述第一开口到第一掺杂层的最小距离大于零，所述第一开口暴露出第二鳍部部分顶部表面；
去除所述第一开口暴露出的部分第二鳍部，在第二鳍部内形成第二开口；
在第二开口内形成第二掺杂层，第二掺杂层与所述第一掺杂层相邻；
形成所述第二掺杂层后，在所述第一开口内形成第二插塞。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：形成第一掺杂层后，形成介质层前，在所述第一掺杂层上和所述第二鳍部顶部表面和侧壁表面形成保护层；所述第一开口的形成方法包括：在所述保护层上形成介质层，所述介质层覆盖第一掺杂层顶部表面和侧壁顶部表面、第二鳍部顶部表面和第二鳍部侧壁表面；在介质层上形成图形层，所述图形层暴露出部分所述介质层表面；以所述图形层为掩膜刻蚀介质层和保护层，直至暴露出第二鳍部顶部表面，在介质层内形成第一开口，所述第一开口暴露出第二鳍部部分顶部表面和第二鳍部侧壁的保护层顶部表面。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，还包括：形成第二掺杂层后，去除第二掺杂层侧壁的保护层，在原来第二掺杂层侧壁保护层的位置形成第三开口；形成第三开口后，在所述第一开口和第三开口内形成第二插塞。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：形成第二插塞后，去除部分介质层和部分第一掺杂层，在所述介质层内形成第四开口，所述第四开口侧壁暴露出第一掺杂层；在第四开口内形成第一插塞。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，形成第二插塞后，形成第四开口之前，还包括：回刻蚀部分第二插塞，在介质层内形成第五开口；在第五开口内形成第二插塞保护层。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成第一掺杂层之前，还包括：在所述基底上形成横跨第一鳍部的第一栅极结构和横跨第二鳍部的第二栅极结构，所述第一栅极结构覆盖第一鳍部的部分顶部表面和部分侧壁表面，所述第二栅极结构覆盖第二鳍部的部分顶部表面和部分侧壁表面。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述第一掺杂层的形成步骤包括：形成横跨第一鳍部的第一栅极结构之后，在第一栅极结构两侧的第一鳍部内形成第一凹槽；所述第一掺杂层在所述第一凹槽中形成。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，形成所述第一掺杂层的工艺包括外延生长工艺。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，在外延生长形成第一掺杂层的过程中，还包括对所述第一掺杂层进行原位掺杂，在第一掺杂层内掺杂第一离子。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，当所述第一栅极结构用于形成P型器件时，第一掺杂层的材料包括掺杂有第一离子的硅锗，第一离子的导电类型为P型，所述第一离子包括硼离子、BF2-离子或铟离子；当所述第一栅极结构用于形成N型器件时，第一掺杂层的材料包括掺杂有第一离子的硅，第一离子的导电类型为N型，所述第一离子包括磷离子或砷离子。
11.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第二掺杂层的工艺包括外延生长工艺，在外延生长形成第二掺杂层的过程中，还包括对所述第二掺杂层进行原位掺杂；第二掺杂层内具有第二离子。
12.如权利要求11所述的半导体器件的形成方法，其特征在于，当第二栅极结构用于形成P型器件时，第二掺杂层的材料包括掺杂有第二离子的硅锗，第二离子的导电类型为P型，所述第二离子包括硼离子、BF2-离子或铟离子；当所述第二栅极结构用于形成N型器件时，第二掺杂层的材料包括掺杂有第二离子的硅，第二离子的导电类型为N型，所述第二离子包括磷离子或砷离子。
13.如权利要求6所述的半导体器件的形成方法，其特征在于，所述介质层的形成方法包括：在第一掺杂层、第二鳍部、第一栅极结构和第二栅极结构上形成初始介质层，所述初始介质层覆盖第一栅极结构和第二栅极结构顶部表面；平坦化所述初始介质层暴露出第一栅极结构和第二栅极结构顶部表面，形成介质层。
14.如权利要求3所述的半导体器件的形成方法，其特征在于，还包括，形成保护层前，在所述第二鳍部顶部和侧壁形成覆盖层；所述保护层位于覆盖层表面；所述第一开口的形成方法包括：在所述保护层上形成介质层，所述介质层覆盖第一掺杂层顶部表面和侧壁顶部表面、第二鳍部顶部表面和第二鳍部侧壁表面；在介质层上形成图形层，所述图形层暴露出部分所述介质层表面；以所述图形层为掩膜刻蚀介质层、保护层和覆盖层，直至暴露出第二鳍部顶部表面，在介质层内形成第一开口，所述第一开口暴露出第二鳍部部分顶部表面、第二鳍部侧壁的覆盖层顶部表面和覆盖层侧壁的保护层顶部表面。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，还包括，形成第二开口后，去除第一开口暴露出的保护层，直至暴露出隔离层顶部表面，在原来第二掺杂层侧壁保护层的位置形成第三开口，所述第三开口暴露出第二掺杂层侧壁的覆盖层侧壁；形成第三开口后，在第二开口内形成第二掺杂层，所述第二掺杂层覆盖覆盖层顶部表面；形成第二掺杂层后，去除第二掺杂层侧壁的覆盖层，在原来覆盖层的位置形成第六开口；形成第六开口后，在第六开口、第三开口和第一开口内形成第二插塞。
16.如权利要求14所述的半导体器件的形成方法，其特征在于，所述覆盖层的材料包括：SiN、SiCN、SiBN或SiON。
17.如权利要求15所述的半导体器件的形成方法，其特征在于，去除第二掺杂层侧壁的覆盖层的工艺包括：各向同性的湿法刻蚀工艺或者各向同性的干法刻蚀工艺。
18.如权利要求2所述的半导体器件的形成方法，其特征在于，所述保护层的材料包括：SiN、SiCN、SiBN或SiON。
19.一种根据权利要求1至18任意一项所述的形成方法形成的半导体器件。
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