TW201436052A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明提供一種半導體裝置，包括：一基底，具有N型鰭式場效電晶體區；閘極結構，形成於鰭結構上，其中鰭結構具有含結晶矽之材料；通道區，設於鰭結構中，其中通道區被閘極結構環繞；摻雜源極區或汲極區，其中摻雜源極區或汲極區藉由間隔結構與通道區分離；及輕摻雜汲極區，設於源極區或汲極區與通道區之間，其中輕摻雜汲極區位於間隔結構之下，其中摻雜源極區或汲極區的N型摻質的平均摻雜濃度顯著地高於輕摻雜汲極區的N型摻質的平均摻雜濃度。本發明亦提供此半導體裝置之製造方法。

Description

半導體裝置及其製造方法
本發明係有關於半導體裝置及其製造方法，且特別係有關於一種鰭式場效電晶體及其製造方法。
半導體積體電路工業已經歷了快速的成長。在半導體工業成長的歷程中，通常裝置的功能密度逐漸增加且元件的尺寸或結構逐漸縮小。此微小化過程通常藉由增加生產效率、降低成本、及/或增進性能以提供效益。此微小化過程亦增加了IC製程及製造的複雜度，且為了實現此微小化，IC之製造技術亦需有相應的發展。
為了因應提升IC性能及縮小IC結構之需求，半導體工業發展出多閘極裝置。此多閘極裝置包括多閘極鰭式電晶體，亦稱為鰭式場效電晶體裝置，如此稱之係因為此鰭式場效電晶體裝置之通道係形成於自基底延伸出的鰭之上。鰭式場效電晶體裝置可藉由將閘極設於包含通道區之鰭的側壁及/或上方縮小裝置中閘極的寬度。
本發明提供一種半導體裝置，包括：一基底，具有N型鰭式場效電晶體(N-type fin field-effect-transistor， N-finFET)區；閘極結構，形成於鰭結構上，其中鰭結構具有含結晶矽(crystalline silicon)之材料，且其中部分鰭結構突出於鄰近的隔離結構上；通道區，設於鰭結構中，其中通道區被閘極結構環繞；摻雜源極區或汲極區，其中摻雜源極區或汲極區藉由間隔結構(spacer structure)與通道區分離；及輕摻雜汲極(lightly doped drain，LDD)區，設於源極區或汲極區與通道區之間，其中輕摻雜汲極區位於間隔結構之下，其中摻雜源極區或汲極區的N型摻質的平均摻雜濃度顯著地高於輕摻雜汲極區的N型摻質的平均摻雜濃度。
本發明更提供一種半導體裝置之製造方法，包括：提供一基底，基底具有鰭(fin)及閘極結構；形成間隔物(spacer)於上述各閘極結構上；蝕刻鰭(fin)未被閘極結構覆蓋的部分，以於鰭中形成低於位於鰭之間的隔離結構的露出表面的凹口，其中凹口低於隔離結構的露出表面；藉由磊晶成長至少含矽材料於上述凹口中以形成與閘極結構相應之摻雜源極區或汲極區；及對基底進行退火步驟，使上述摻雜源極區或汲極區中的摻質被驅入(drive)位於間隔物下且設於鰭之中的輕摻雜汲極(lightly doped drain，LDD)區以摻雜上述輕摻雜汲極區。
本發明又提供一種半導體裝置之製造方法，包括：提供一基底，基底具有鰭(fin)及閘極結構；摻雜輕摻雜汲極區，輕摻雜汲極區設於鰭之中且鄰近第二閘極結構；形成間隔物(spacer)於上述各閘極結構上；蝕刻鰭(fin)未被閘極結構覆蓋的部分，以於鰭中形成低於位於鰭之間的隔離結構的露出 表面的凹口，其中凹口低於隔離結構的露出表面；藉由磊晶成長至少含矽材料於上述凹口中以形成與閘極結構相應之摻雜源極區或汲極區；及對基底進行退火步驟，使上述摻雜源極區或汲極區中的摻質被驅入(drive)位於間隔物下且設於鰭之中的輕摻雜汲極(lightly doped drain，LDD)區以摻雜上述輕摻雜汲極區。
為讓本發明之上述和其它目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
100‧‧‧半導體裝置結構
102‧‧‧基底
104‧‧‧鰭
106‧‧‧隔離結構
108‧‧‧閘極結構
110S‧‧‧源極區
110D‧‧‧汲極區
110S’‧‧‧源極區
110D’‧‧‧汲極區
111‧‧‧間隔物
112‧‧‧通道區
113‧‧‧輕摻雜汲極區
114‧‧‧開口
115‧‧‧閘極介電層
116‧‧‧偏移間隔層
117‧‧‧閘極電極層
118‧‧‧隔離結構的上表面
119‧‧‧離子佈植步驟
120‧‧‧硬罩幕層
122‧‧‧頂面
123‧‧‧側壁
124‧‧‧虛線輪廓
125‧‧‧主間隔層
127‧‧‧凹口
131‧‧‧剖面
132‧‧‧剖面
150‧‧‧電晶體區
215‧‧‧含矽材料
215A‧‧‧第一含矽材料
215B‧‧‧第二含矽材料
216‧‧‧表面
217‧‧‧虛線
221‧‧‧界面
501‧‧‧輪廓
502‧‧‧輪廓
503‧‧‧輪廓
504‧‧‧輪廓
(100)‧‧‧位向
(110)‧‧‧位向
HG‧‧‧高度
HF‧‧‧高度
H1‧‧‧厚度
H2‧‧‧厚度
H3‧‧‧厚度
H4‧‧‧厚度
HR‧‧‧深度
HT‧‧‧總厚度
HSD‧‧‧高度
L‧‧‧長度
θ‧‧‧角度
DS‧‧‧距離
DT‧‧‧距離
WI‧‧‧距離
W‧‧‧寬度
W1‧‧‧距離
第1A圖係根據本發明實施例之半導體裝置結構的透視圖；第1B圖係根據本發明實施例之電晶體區的上視圖；第2圖係根據本發明實施例之摻雜電晶體區中輕摻雜汲極區及源極/汲極區之流程圖；第3A-3J圖係根據本發明實施例之第2圖之流程中各階段電晶體區的剖面圖；第4圖係根據本發明實施例之二階段預熱毫秒退火之溫度圖；第5圖係根據本發明實施例之四個摻質分佈；第6A圖係(100)位向及(110)位向的結晶矽結構；第6B圖係根據本發明實施例之第3I圖的電晶體區，並附有電晶體區表面的結晶位向；第7圖係根據本發明實施例之在摻雜汲極區具有兩含矽材 料之第3I圖所示結構的剖面圖。
需注意的是，本揭露之係以多閘極電晶體或稱作鰭式場效電晶體之鰭式多閘極電晶體作為實施例。此裝置可包括P型金氧半鰭式場效電晶體裝置或N型金氧半鰭式場效電晶體裝置。此鰭式場效電晶體裝置可為雙閘極裝置、三閘極裝置及/或其它結構。鰭式場效電晶體裝置可包含於積體電路中，例如為微處理器(microprocessor)、記憶裝置及/或其它積體電路。本技術領域中具有通常知識者可瞭解的是其它半導體裝置之實施例亦可使用本揭露之裝置。
第1A圖係根據本發明實施例之半導體裝置結構100的透視圖。半導體裝置結構100包括鰭式場效電晶體結構。半導體裝置結構100包括基底102、多個鰭104、多個隔離結構106、及閘極結構108，設於各個鰭104上。閘極結構108可包括閘極介電層115、閘極電極層117、及/或一或多個額外膜層。硬罩幕層120係設於閘極電極層117上。硬罩幕層120係係用於圖案化閘極結構108，例如以蝕刻方式來圖案化。在某些實施例中，硬罩幕層120為介電材料，例如為氧化矽。第1A圖之透視圖係繪示進行閘極結構108之圖案化(或形成)步驟之後的階段。第1A圖僅繪示一個閘極結構108，然而其可包括額外的閘極結構(未繪示)，此額外的閘極結構與第1A圖所示之閘極結構108相似且與閘極結構108平行。
每一個鰭104包括源極區110S及汲極區110D，其中源極區及汲極區係形成於鰭104之中、之上及/或其周圍。鰭104 的通道區112位於閘極結構108的下方。如第1圖所示，鰭104的通道區112具有長度L(閘極長度)及寬度W(閘極寬度)。在某些實施例中，長度L(閘極長度)為約10nm至約30nm。在某些實施例中，寬度W(閘極寬度)為約10nm至約20nm。閘極結構108的高度HG(閘極高度)係為鰭104頂部至閘極結構108頂部的長度。在某些實施例中，高度HG(閘極高度)為約50nm至約80nm。鰭104的高度HF(鰭高度)係為隔離結構106之表面至鰭104頂部的長度。在某些實施例中，高度HF(鰭高度)為約25nm至約35nm。
基底102可為矽基底。或者，基底102可包括其它例如為Ge的元素半導體、化合物半導體或合金半導體，其中化合物半導體包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦，其中合金半導體包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP或上述之組合。在一實施例中，基底102係為絕緣層上覆半導體(semiconductor on insulator，SOI)。
隔離結構106可為介電材料，例如為氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃、低介電常數介電材料及/或其它適合的絕緣材料。隔離結構106可為淺溝槽絕緣(shallow trench isolation，STI)元件。在一實施例中，隔離結構為淺溝槽絕緣元件，其係藉由於基底102中蝕刻溝槽形成。接著，可填充隔離材料於此溝槽中，接著進行化學機械研磨。亦可使用其它隔離結構106及/或鰭結構104之製造技術。隔離結構106可包括多層結構，例如其可具有一或多層襯層。
鰭結構104可提供主動區，使一個或多個裝置可形 成於其上。在一實施例中，電晶體裝置的通道區112形成於鰭104中。鰭104可包括矽或其它例如為Ge的元素半導體、化合物半導體或合金半導體，其中化合物半導體包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦，其中合金半導體包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP或上述之組合。鰭104可由包括微影步驟及蝕刻步驟的適合製程製造。微影步驟可包括形成光阻層並覆蓋基底(例如覆蓋於矽層上)，曝光以圖案化此光阻，進行曝光後烘烤步驟，將此光阻顯影以形成包括此光阻的罩幕元件。此罩幕元件可於後續的蝕刻步驟中保護基底的區域，此蝕刻步驟可於隔離結構106中形成凹口並留下突出的鰭。可藉由反應性離子蝕刻及/或其它適合的步驟蝕刻以形成此凹口。鰭104亦可藉由其它許多實施例之方法形成於基底102上。
閘極結構108包括閘極介電層115、閘極電極層117、及/或一或多個額外膜層。在一實施例中，閘極結構108係犧牲閘極結構，例如形成於取代閘極製程(replacement gate process)中並用以形成金屬閘極結構。在一實施例中，閘極結構108包括多晶矽層(如閘極電極層117)。
閘極結構108的閘極介電層115可包括氧化矽。此氧化矽可藉由適合之氧化方法及/或沉積方法形成。或者，閘極結構108的閘極介電層115可包括高介電常數介電層，例如為HfO2。另外，高介電常數介電層可選擇性地包括其它高介電常數介電材料，例如為TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、上述之組合、或其它適合的材料。高介電常數介電層 可藉由原子層沉積及/或其它適合的方法形成。
在一實施例中，閘極結構108可為金屬閘極結構。此金屬閘極結構可包括界面層、閘極介電層、功函數層、填充金屬層及/或其它適合作為金屬閘極結構的材料。在其它實施例中，閘極結構108更包括一蓋層、蝕刻停止層及/或其它適合的材料。此界面層可包括例如為氧化矽或氮氧化矽的介電材料。此界面介電層可藉由化學氧化法、熱氧化法、原子層沉積、化學氣相沉積及/或其它適合的製程形成。
作為範例且可包含在閘極結構108的P型功函數金屬包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其它適合的P型功函數材料、或上述之組合。作為範例且可包含在閘極結構108的N型功函數金屬包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其它適合的N型功函數材料、或上述之組合。功函數的數值與功函數層的材料組成有關，因此，可選擇第一功函數層的材料以調控其功函數的數值，並達到將形成於各區域中的裝置所需的臨界電壓(threshold voltage)。此功函數層可藉由化學氣相沉積、物理氣相沉積及/或其它適合的步驟沉積。填充金屬層可包括Al、W、Cu及/或其它適合的材料。此填充金屬可藉由化學氣相沉積、物理氣相沉積、電鍍及/或其它適合的步驟形成。填充金屬可沉積於功函數金屬層上，並藉此填充溝槽或開口的剩餘部分，其中此溝槽或開口係藉由移除虛置閘極結構形成。
上述半導體裝置結構100包括鰭104及閘極結構108。半導體裝置結構100需要額外的製程以形成各元件，例如 使用此結構100的電晶體的輕摻雜汲極區及摻雜源極/汲極區。輕摻雜汲極區設於通道區旁且位於間隔物(spacer)下。在此「輕摻雜汲極區」係用以表示設於源極及汲極區旁的輕摻雜區。
第1B圖係根據本發明實施例繪示之形成有一個第1A圖之鰭104的電晶體區150的上視圖，且第1B圖係沿著隔離結構106的上表面118之水平面繪示。電晶體區150包括摻雜源極區110S’及摻雜汲極區110D’，其分別與第1A圖表面118的源極區110S及摻雜汲極區110D具有相同的截面。
電晶體區150亦包括通道區112，其為鰭104的一部分且三側被閘極結構108圍繞，如第1A圖所示。通道區112具有長度L(閘極長度)及寬度W(閘極寬度)。電晶體區150亦包括閘極介電層115及閘極電極層117。第1B圖顯示輕摻雜汲極區113設於源極區110S與通道區112之間，及設於汲極區110D與通道區112之間。輕摻雜汲極區113具有寬度W及長度LS，長度LS係由間隔物(spacer)111之寬度定義。在某些實施例中，長度LS為約5nm至約10nm。第1B圖以虛線顯示另一閘極結構108。此另一閘極結構108已描述於先前段落，其與閘極結構108相似且與之平行。此另一閘極結構108並未繪示於第1A圖。
電晶體區150具有未繪示於第1A圖的元件，例如輕摻雜汲極區113及間隔物111。電晶體區150亦具有與第1A圖所示之元件不同之元件，例如摻雜源極/汲極區110S’、110D’(描述於下)。形成輕摻雜汲極區113、間隔物111及摻雜源極/汲極區110S’、110D’之製程步驟及結構將描述於下。摻雜輕摻雜汲極 區113是製造鰭式場效電晶體裝置的一項挑戰，因為當要進行離子佈植時，輕摻雜汲極區113會被高的閘極結構遮蔽。由於電漿摻雜具有相對較大的電漿護套厚度(sheath thickness)(毫米等級，mm)，相鄰的閘極結構108之間的微小間隙(奈米等級，nm)亦限制了電漿摻雜的使用。因此，業界亟須一種摻雜輕摻雜汲極區113的機制以製造更先進的鰭式場效電晶體裝置。
第2圖係根據本發明實施例之摻雜電晶體區150中的輕摻雜汲極區及源極/汲極區之製程流程200。第3A-3J圖係根據本發明實施例之第2圖之流程中各階段電晶體區的剖面圖。以下敘述之流程及結構主要為N型鰭式場效電晶體裝置。然而，至少部分於下敘述之實施例可應用於P型鰭式場效電晶體裝置。
製程流程200以步驟201開始，步驟201提供如第1A圖所示之具有鰭及閘極結構之基底。此基底經由各製造流程以形成其結構，例如鰭104、隔離結構106及閘極結構108。
第3A圖係根據本發明實施例沿著第1A圖之剖面131所繪製之電晶體區150的剖面圖。第3A圖顯示兩個相鄰的閘極結構108。如上所述，其可具有與第1A圖之閘極結構108相似且平行之額外的閘極結構。第3A圖顯示兩個相鄰的閘極結構108形成於鰭104上且藉由一源極/汲極區分離，此源極/汲極區可為源極區110S或汲極區110D。為了方便討論，我們將源極/汲極區標示為汲極區110D以與上述第1B圖相應。每個閘極結構108包括閘極電極層117及閘極介電層115。硬罩幕層120形成於閘極電極層117上。硬罩幕層120係用於協助閘極結構108之圖 案化。在某些實施例中，硬罩幕層120之厚度H1為約70nm至約100nm。在某些實施例中，閘極電極層117之厚度H2為約80nm至約100nm。在某些實施例中，閘極介電層115之厚度H3為約2nm至約3nm。第3A圖所示之通道長度L等同於閘極結構108之閘極電極層117的寬度。直接位於閘極結構108之下的通道區112亦標示於第3A圖中。
第3B圖係根據本發明實施例沿著第1A圖之剖面132所繪製之電晶體區150的剖面圖。第3B圖顯示兩個相鄰的鰭104，此兩個相鄰的鰭104藉由隔離結構106彼此分離(或隔離)。每個鰭104的兩側皆具有隔離結構106。每個鰭104皆具有突出於鄰近的隔離結構106的表面118的部分。此鰭104之突出部分為汲極區110D。每個汲極區110D具有高度HF及寬度W(亦稱為閘極寬度)。在某些實施例中，高度HF為約25nm至約35nm。汲極區110D之高度HF亦標示於第3A圖中。虛線118表示隔離結構106表面的高度。兩個相鄰的汲極區110D(或鰭104的上部)之間的距離WI為約10nm至約20nm。
如前段關於第1B圖之描述，輕摻雜汲極區113需藉由摻雜該區來形成。輕摻雜汲極區113於此階段尚未摻雜，其設於鰭104中且位於閘極介電層115的邊緣旁邊。第3A圖以箭頭指出輕摻雜汲極區113。在許多技術中，摻雜製程係使用離子佈植。離子佈植具有方向性且會被陰影效應(shadowing effect)影響，例如被位於輕摻雜汲極區113上的開口114的高長寬比(aspect ratio)影響。圍繞開口114的閘極結構108(及硬罩幕層120)阻擋了由基底102上方到達之摻雜離子的直視線(line of sights)，導致只有有限數量的摻質可到達輕摻雜汲極區113。然而，在某些實施例中，離子佈植可用以佈植部分數量的摻質於輕摻雜汲極區113中。在其它實施例中，並不使用離子佈植。
第2圖顯示一選擇性的步驟202，步驟202進行離子佈植以摻雜至少一部分輕摻雜汲極區113。其它摻雜機制將於下描述以提供輕摻雜汲極區113足夠的摻雜程度。在某些實施例中，離子佈植並未被使用。根據本揭露某些實施例，如第3C圖所示，為了藉由佈植摻雜輕摻雜汲極區113，一間隔層(spacer layer)116沉積於基底102上以覆蓋閘極結構108(其上具有硬罩幕層120)並露出鰭104的表面，例如汲極區110D。間隔層116為介電材料，例如為氧化矽、氮氧化矽、或氮化矽。在某些實施例中，沉積步驟為電漿輔助化學氣相沉積。亦可使用其它沉積步驟。在某些實施例中，間隔層116的厚度為約2nm至約4nm。間隔層116提供自通道區112起始之偏移距離(offset distance)並防止摻質佈植入通道區112，此偏移距離即為間隔層116的厚度。
第3C圖顯示於基底102上進行離子佈植步驟119以摻雜輕摻雜汲極區113。如第3C圖所示，離子佈植步驟119的摻雜離子可以一角度射向基底102的表面。根據某些實施例，此角度為約0度至約45度。若裝置為N型鰭式場效電晶體裝置，此摻質可為P或As。此摻質穿透間隔層116並到達鰭104的露出區域。輕摻雜汲極區113的摻雜程度為約1E20原子/cm3至約5E20原子/cm3。由於鄰近閘極結構的陰影效應，難以使輕摻雜汲極區113達到高摻雜程度。因此，需要其它摻雜方法。
根據某些實施例，於植入摻質離子後，步驟203進行熱退火以驅入並活化摻質。熱退火步驟可使用快速熱處理退火(rapid thermal processing anneal)、瞬間退火(spike anneal)、毫秒退火(millisecond anneal)或雷射退火(laser anneal)。瞬間退火中進行峰值退火溫度的時間為數秒鐘。毫秒退火中進行峰值退火溫度的時間為數毫秒。雷射退火中進行峰值退火溫度的時間為數微秒(micro second)。
源極區110S及汲極區110D亦藉由離子佈植摻雜。第3D圖顯示摻雜汲極區110D。由於直視線的關係，汲極區110D的頂面122比側壁123接收更多摻質。與第3D圖中汲極區110D的其它表面比較，汲極區110D中位於下方的角隅接收摻質的量最少。虛線輪廓124係用以表示摻質的深度。具有較高摻質濃度(或摻雜程度)的區域對應至較高的摻質深度。如上所述，以下敘述之流程及結構主要為N型鰭式場效電晶體裝置。基底102可具有P型及N型裝置。可包含例如為微影圖案化步驟的額外步驟以保護P型裝置區不接收N型裝置的摻質離子。形成並摻雜P型裝置的流程並未於此揭露中描述。
間隔物111於步驟204中形成，依據所用的流程，此步驟204可於步驟201、202或203之後進行。如上所述，沉積的間隔層116係用以提供偏移(offset)。間隔層116亦可稱為偏移間隔層。在某些實施例中，間隔物包括其它間隔層125，此間隔層125亦可稱為主間隔層。間隔層125之厚度為約5nm至約10nm。間隔層125為介電材料，例如為氮氧化矽、氮化矽或碳摻雜氮化矽(SiCN)。相較於氮氧化矽或氮化矽，碳摻雜氮化矽 對於蝕刻劑具有相對低的蝕刻速率，此蝕刻劑例如為H3PO4及HF。在某些實施例中，沉積步驟為電漿輔助化學氣相沉積。亦可使用其它沉積步驟。在某些實施例中，每個間隔物111的寬度(或為間隔層116及間隔層125加總之厚度)為約5nm至約10nm。
接著，進行蝕刻步驟以移除位於硬罩幕層120上及基底102的其它水平面上的間隔層。此蝕刻步驟留下偏移間隔層116及至少部分主間隔層125於閘極結構108及位於其上的硬罩幕層120的側壁上。第3E及3F圖分別為根據某些實施例之第3C及3D圖於形成間隔物111後的剖面圖。
形成間隔物111後，N型裝置的源極及汲極區於步驟205中由蝕刻步驟凹蝕。一或多個蝕刻步驟可用以凹蝕源極及汲極區。蝕刻步驟可包括例如為電漿蝕刻的乾蝕刻、濕蝕刻或其組合。在某些實施例中，濕蝕刻係用以形成凹口127。舉例而言，可使用四氟化碳、氟化氫、四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、上述之組合、或其它相似的蝕刻劑來進行濕蝕刻並形成凹口127。
第3G及3H圖分別為根據某些實施例之第3E及3F圖於形成凹口127後的剖面圖。在凹蝕N型裝置的源極及汲極區之前，可使用光微影步驟並配合光阻覆蓋其它基底102上的區域，例如為P型裝置區，以防止其被蝕刻。因此，在蝕刻步驟之後及下一個製程步驟之前需要進行光阻移除步驟。額外的清潔步驟可用以確保沒有殘餘光阻殘留於基底上。第3G及3H圖顯示汲極區110D及位於汲極區110D下方的部分鰭104被移除以 形成凹口127。在某些實施例中，凹口127延伸至部分間隔物111之下。第3G及3H圖所示之凹口127的形狀(或輪廓)僅作為說明用。其亦可有其它形狀。源極區110S亦被移除且凹口127亦形成於源極區110S(未繪示)中。凹口127於隔離結構106的表面118下的深度HR為約10nm至約20nm。凹口127之底部可為角狀(angular shape)或圓滑狀(rounded shape)。
根據某些實施例，形成凹口127後，第二圖所示之步驟206沉積磊晶材料於凹口127中以分別形成摻雜源極110S’及汲極110D’。摻雜源極110S’及汲極110D’設於輕摻雜汲極區113旁，此輕摻雜汲極區113係位於通道區112及源極110S’及汲極110D’之間。摻雜源極110S’及汲極110D’中的摻質可藉由退火步驟擴散進入輕摻雜汲極區113並摻雜輕摻雜汲極區113。為了摻雜輕摻雜汲極區113，摻雜源極110S’及汲極110D’的摻質濃度必需遠高於輕摻雜汲極區113所需的摻質濃度。例如，如果輕摻雜汲極區113中的N型摻質的摻雜程度(或濃度)等於或大於1E20原子/cm3，則摻雜源極及汲極的摻雜程度(或濃度)應等於或大於3E20原子/cm3。
在某些實施例中，用以填入凹口127以形成摻雜源極110S’及汲極110D’之磊晶材料為含矽材料215。在某些實施例中，磊晶成長的含矽材料215係以磊晶沉積/部分蝕刻步驟形成，此步驟至少重複一次磊晶沉積/部分蝕刻的步驟。此重複磊晶沉積/部分蝕刻的步驟亦稱為循環沉積/蝕刻步驟(cyclic deposition/etch process)。
根據某些實施例，沉積含矽材料215的步驟包括臨 場摻雜含矽材料215。舉例來說，形成N型電晶體可使用N型摻雜前軀物，例如PH3及/或其它N型摻雜前軀物。藉由使用臨場摻雜步驟，可容易地控制並達到含矽材料215所需的摻雜濃度(或程度)。在某些實施例中，含矽材料215可為摻雜P的N型摻雜矽層(Si：P)。在其它實施例中，含矽材料215可為摻雜P及C的N型摻雜矽層(Si：CP)。碳可能會妨礙P自含矽材料215向外擴散。此步驟亦可包括其它類型的摻質。在某些實施例中，磷(P)摻質之濃度為約7E20原子/cm3至約3E21原子/cm3。在某些實施例中，碳(C)摻質之濃度為約0.1原子%至約5原子%。
在某些實施例中，含矽材料215可由化學氣相沉積、分子束磊晶成長(molecular beam epitaxy，MBE)、任何適合的磊晶步驟、或上述之組合形成。此化學氣相沉積包括低壓化學氣相沉積、原子層化學氣相沈積、極高真空化學氣相沈積(ultrahigh vacuum CVD，UHVCVD)、減壓化學氣相沉積(reduced pressure CVD，RPCVD)。在某些實施例中，沉積含矽材料215步驟的沉積溫度為約750℃或小於約750℃。在其它實施例中，沉積溫度為約500℃至約750℃。根據某些實施例，沉積步驟之壓力為約5 Torr至約500 Torr。
沉積含矽材料215的步驟可使用至少一種含矽前軀物，例如SiH4、Si2H6、Si3H8、SiH2Cl2、其它含矽前軀物、及/或上述之組合。在某些實施例中，含矽前軀物之流動速率為每分鐘20標準立方公分(standard cubic centimeters per minute，sccm)至每分鐘500標準立方公分。在其它形成P型電晶體的實施例中，含矽材料215可由至少一材料形成，例如Si、 SiGe、其它半導體材料、及/或上述之組合。
如上所述，根據某些實施例，沉積含矽材料215的步驟包括臨場摻雜含矽材料215。舉例來說，形成N型電晶體可使用N型摻雜前軀物。此N型摻雜前軀物可為例如為PH3的含磷氣體、例如為AsH3的含砷氣體、其它含N型雜質的氣體、及/或上述之組合。在某些實施例中，N型雜質前軀物之流動速率為每分鐘20標準立方公分至每分鐘500標準立方公分。根據某些實施例，在含矽材料215中摻雜碳的步驟亦包括含碳氣體，例如甲基矽甲烷(monomethylsilane，MMS)。在某些實施例中，含碳氣體的流動速率為每分鐘10標準立方公分至每分鐘600標準立方公分。
凹口127中的含矽材料215為磊晶材料。沉積步驟會形成含矽材料的薄壘晶層於凹口127中，並形成非晶形(amorphous)含矽材料於非晶形表面上。蝕刻(或部分蝕刻)步驟移除非晶形含矽材料及部分凹口127中的含矽材料。殘留的含矽材料215形成於各凹口127中。
在某些實施例中，蝕刻步驟220可使用蝕刻氣體，此蝕刻氣體至少包括HCl、Cl2、GeH4、其它蝕刻氣體、及/或上述之組合其中之一。根據某些實施例，蝕刻氣體的流動速率為每分鐘50標準立方公分至每分鐘750標準立方公分。在某些實施例中，蝕刻步驟220的壓力為約5 Torr至約500 Torr。在某些實施例中，蝕刻步驟220的蝕刻溫度為約590℃或低於約590℃。在其它實施例中，蝕刻溫度為約500℃至約590℃。在某些實施例中，形成含矽材料215的沉積步驟跟蝕刻步驟的製程溫 度及壓力相同。
蝕刻步驟移除非晶形表面上的非晶形含矽材料的速率大於移除磊晶含矽材料215的速率。因此，在循環沉積/蝕刻步驟後，僅磊晶薄膜會殘留於基底表面上。根據某些實施例，沉積/部分蝕刻步驟將重複多次直到達到所需的膜層厚度，如第3I圖及第3J圖所示。因此，重複的沉積/部分蝕刻步驟稱為循環沉積/蝕刻步驟。第3I圖及第3J圖顯示根據某些實施例之摻雜汲極區110D’的剖面圖。在某些實施例中，磊晶含矽材料215的總厚度HT為約40nm至約50nm。在某些實施例中，摻雜汲極區110D’在表面216以上的高度(或厚度)H4為約10nm至約20nm，此表面216係位於通道區112及閘極介電層115之間。在某些實施例中，摻雜汲極區110D’在表面118以上的高度(或厚度)HSD為約35nm至約45nm。根據某些實施例，兩個相鄰的摻雜汲極區110D’之間的最短距離W1為約10nm至約20nm。在某些實施例中，摻雜汲極區110D’與閘極介電層115的邊緣之間的距離DS為約7nm至約10nm。根據某些實施例，摻雜汲極區110D’與閘極介電層115的邊緣之間的最短距離DT為約3nm至約7nm。摻雜源極區110S’與摻雜汲極區110D’相似，上述關於摻雜汲極區110D’之描述亦可用於描述摻雜源極區110S’。
如上所述，根據某些實施例，磊晶含矽材料215為摻雜磷或碳的N型摻雜矽層。碳可能會妨礙P自含矽材料215向外擴散。磷及碳摻雜的矽層可稱為Si：CP層。在以循環沉積/蝕刻步驟形成的含矽材料215中的摻質的活化程度高於佈植之摻質的活化程度。如上所述，在某些實施例中，摻質的活化程度 為約7E20原子/cm3至約3E21原子/cm3。例如為P及As的N型摻質可藉由熱退火步驟驅入輕摻雜汲極區113中以增加輕摻雜汲極區113中的摻質濃度，此輕摻雜汲極區113係設於間隔物111之下且位於摻雜源極/汲極區110S’、110D’旁，如第3I圖及第1B圖所示。在某些實施例中，輕摻雜汲極區113所需的摻雜程度為約1E20原子/cm3至約5E20原子/cm3。熱退火步驟不僅可將摻質驅入源極/汲極區110S’、110D’，其亦可活化摻質。
第2圖顯示根據某些實施例，步驟207進行退火步驟以將摻質自摻雜源極/汲極區驅入輕摻雜汲極區並活化摻質。根據某些實施例，第3I圖的虛線217表示於退火步驟後，具有輕摻雜汲極區所需之摻雜程度的面積界線。輕摻雜汲極區113係位於此界線內。熱退火步驟可使用快速熱處理退火(rapid thermal processing anneal)、瞬間退火(spike anneal)、毫秒退火(millisecond anneal)、雷射退火(laser anneal)、或上述之組合。
在某些實施例中，退火步驟使用二階段預熱毫秒退火(millisecond anneal)。在某些實施例中，首先對基底102進行暖熱(warm-up)步驟，在此暖熱步驟中，基底102在約2秒至約20秒內被加熱至約400℃至約600℃。接著，對此晶圓進行第二預熱步驟並在約1秒至約20秒內加熱至約700℃至約900℃。在第二預熱步驟之半點(half point)時，晶圓的溫度藉由毫秒退火被快速提升至峰值退火溫度。例如，若第二預熱步驟之耗時為4秒，則晶圓的溫度於此第二預熱步驟的2秒後被提升至峰值退火溫度。閃光退火燈(flash anneal lamp)，例如為Xe電弧燈或Ar電弧燈，可用來達成此快速加熱步驟。此第二預熱步驟 持續進行額外的2秒。根據某些實施例，毫秒退火的峰值退火溫度為約950℃至約1200℃，其耗時為約1ms至約40ms。
第4圖為根據某些實施例之二階段預熱毫秒退火的溫度圖。第4圖的毫秒退火(或閃光退火)部分包括2ms至9ms的多個毫秒退火時間輪廓且具有1200℃的目標溫度。基底被預熱至600℃且於600℃下維持10秒。接著，基底被加熱至750℃且於750℃下維持4秒。如上所述，此第二預熱步驟持續進行額外的2秒。於第二預熱步驟進行至一半時，進行毫秒退火。亦可使用其它退火步驟。其它退火步驟的細節詳細描述於U.S.專利申請號13/183,909(代理人編號TSMC2010-0607)、專利名稱「Methods of Anneal After Deposition of Gate Layers」、申請日為2011年7月15日之專利申請案中，此專利申請案之內容併入本申請案中作為參考。然而，其製程條件可調整以符合本揭露之需求。
第5圖係根據某些實施例所繪示兩個初沉積(as-deposited)摻質(磷，P)的輪廓501及503，及其對應的後退火(post-anneal)摻質(磷，P)的輪廓502及504。輪廓501(不具有額外標示的實線)涵蓋四個區域，汲極區110D’(或源極區110S’)、位於主間隔層125下之區域、位於偏移間隔層116下之區域及通道區112。如上所述，位於主間隔層125及偏移間隔層116下之區域為輕摻雜汲極區113。輪廓501顯示汲極區110D’中的初沉積磊晶含矽材料215的濃度為約3E21原子/cm3。其摻雜濃度於通道區112的邊緣快速降至3E19原子/cm3。在主間隔層125下、偏移間隔層116下及通道區112中的摻質係於循環沉積/蝕刻步 驟中擴散至此些區域。在第5圖所示之實施例中，主間隔層125之厚度為約5nm，偏移間隔層116之厚度為約3nm。具有摻質輪廓501的基底係使用上述毫秒退火步驟來退火。此步驟之預熱溫度為約750℃，其毫秒退火係在1120℃進行約2ms。包括標示x的輪廓502顯示毫秒退火將摻質驅入輕摻雜汲極區113並增加此區之摻質濃度至高於約4E20原子/cm3。如第5圖所示，部分摻質被驅入通道區112。鰭式場效電晶體對短通道效應(short channel effect)具有較佳的抗性(resistant)。藉由上述形成摻雜源極及汲極區與不進行輕摻雜汲極區離子佈植之退火製程所製得之裝置可具有較佳的性能，例如在開啟電流(on current，ION)方面，此裝置可提升約10%之性能。此提升約10%之開啟電流係由於源極及汲極區中的高摻質密度降低了外部電阻(external resistance，Rexternal)所導致。
輪廓503(以圓圈標示)為初沉積摻質輪廓，輪廓504(具有三角形標示)為輪廓503之後退火輪廓。輪廓504之退火步驟與輪廓502使用之退火步驟相同。輪廓503之汲極區110D’具有較低的初沉積濃度(7E20原子/cm3)。由於輪廓503之初沉積濃度較低，退火步驟無法將輕摻雜汲極區113之摻質濃度增加至超過1E20原子/cm3。第5圖之結果顯示初沉積材料215需具有相對高的摻質(N型)濃度。
第6圖顯示(100)及(110)位向之矽結晶結構。(110)位向之開口大於(100)位向之開口。因此，相較於具有(100)位向之矽表面，摻質較容易進入具有(110)位向之矽表面。第6B圖係根據本發明實施例之第3I圖的電晶體區，並附有電晶體區 表面的結晶位向。如第6B圖所示，輕摻雜汲極區113中的N型摻質主要係經由界面221提供至此區域。為了使足夠的摻質可有效地擴散，摻雜源極區110S’及摻雜汲極區110D’之垂直的結晶位向較佳為(110)以使摻質經由界面221擴散至輕摻雜汲極區113。基底102的表面具有(100)位向。
如上所述，上述用以磊晶成長含矽材料215以形成摻雜源極區110S’及摻雜汲極區110D’的步驟使用循環沉積/蝕刻步驟以形成摻雜含矽材料215。此外，維持高摻雜濃度以使摻質可擴散。然而，僅需位於輕摻雜汲極區113旁的一薄層作為摻質來源即可提供摻質至輕摻雜汲極區113。剩餘的源極/汲極區可摻雜較低的濃度。第7圖係根據本發明實施例之第3I圖所示結構的剖面圖，此結構以兩個含矽材料215A及215B形成摻雜汲極區110D’，且為進行沉積後退火步驟前的結構。首先形成第一含矽材料215A，此第一含矽材料215A在製程方法、薄膜性質、摻雜程度上與上述含矽材料215皆相似。第一含矽材料215A具有高摻質濃度使輕摻雜汲極區113可被摻雜至目標摻雜程度。第二含矽材料215B形成於第一含矽材料215A上，第一含矽材料215A及第二含矽材料215B皆為磊晶。
第二含矽材料215B可由與形成第一含矽材料215A之循環沉積/蝕刻步驟相似的步驟形成，但具有較低的摻雜程度。然而，在某些實施例中，第二含矽材料215B係以非循環沉積/蝕刻之磊晶步驟形成。循環沉積/蝕刻步驟相對上較慢，因此，第二含矽材料215B較佳以其它磊晶步驟形成。例如，可使用選擇性磊晶成長(selective epitaxial growth，SEG)步驟沉積 第二含矽材料215B。根據某些實施例，選擇性磊晶成長步驟之成長速率高於循環沉積/蝕刻步驟之成長速率。選擇性磊晶成長步驟為一種選擇性沉積步驟，由此步驟形成的第二含矽材料215B沉積於磊晶含矽材料215A上。選擇性磊晶成長步驟同時使用沉積步驟及蝕刻步驟。在某些實施例中，第二含矽材料215B係以磷摻雜(Si：P)。
在某些實施例中，第二含矽材料215B之N型摻質濃度為約1E20原子/cm3至約5E20原子/cm3。在某些實施例中，第一含矽材料215A之最小厚度為約10nm。根據某些實施例，第一含矽材料215A之厚度為約15nm至約20nm。
雖然上述摻雜機制係用於N型裝置，但相似之摻雜機制可於流程及摻雜型態作必要的修飾並應用於P型裝置。
本揭露提供藉由退火步驟將摻質自高摻雜源極及汲極區驅入輕摻雜汲極區以摻雜鰭式場效電晶體裝置之輕摻雜汲極區的機制之實施例。此機制克服先進鰭式場效電晶體裝置中因陰影效應造成之離子佈植的限制。高摻雜源極及汲極區係藉由於鰭之中的凹口磊晶成長一或多個摻雜含矽材料來形成。接著，此摻質係藉由先進的退火步驟驅入輕摻雜汲極區，此退火步驟可達到輕摻雜汲極區的目標摻雜程度及輪廓。
雖然本發明的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。此外，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技 術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本發明使用。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本發明之保護範圍也包括各個申請專利範圍及實施例的組合。
108‧‧‧閘極結構
110D’‧‧‧汲極區
111‧‧‧間隔物
112‧‧‧通道區
113‧‧‧輕摻雜汲極區
115‧‧‧閘極介電層
116‧‧‧偏移間隔層
117‧‧‧閘極電極層
118‧‧‧隔離結構的上表面
120‧‧‧硬罩幕層
125‧‧‧主間隔層
150‧‧‧電晶體區
215‧‧‧含矽材料
216‧‧‧表面
217‧‧‧虛線
221‧‧‧界面

Claims (10)

  1. 一種半導體裝置，包括：一基底，具有一N型鰭式場效電晶體(N-type fin field-effect-transistor，N-finFET)區；一閘極結構，形成於一鰭結構上，其中該鰭結構具有一含結晶矽(crystalline silicon)之材料，且其中部分該鰭結構突出於鄰近的複數個隔離結構上；一通道區，設於該鰭結構中，其中該通道區被該閘極結構環繞；一摻雜源極區或汲極區，其中該摻雜源極區或汲極區藉由一間隔結構(spacer structure)與該通道區分離；及一輕摻雜汲極(lightly doped drain，LDD)區，設於該源極區或汲極區與該通道區之間，其中該輕摻雜汲極區位於該間隔結構之下，其中該摻雜源極區或汲極區的N型摻質的平均摻雜濃度顯著地高於該輕摻雜汲極區的N型摻質的平均摻雜濃度。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該摻雜源極區或汲極區為磊晶且設於該鰭結構的一蝕刻部(etched portion)上，其中該摻雜源極區或汲極區具有一摻雜濃度，該摻雜濃度與該鰭結構中通道區的摻雜濃度不同，其中該鰭結構的蝕刻部的上表面被凹蝕並低於該鄰近隔離結構的上表面。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該摻雜源極區或汲極區的N型摻質的平均摻雜濃度為約7E20原子 /cm3至約3E21原子/cm3，而該輕摻雜汲極區的N型摻質的平均摻雜濃度為約1E20原子/cm3至約5E20原子/cm3。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該源極區或汲極區包括與該輕摻雜汲極區接觸之一第一含磊晶矽材料及一第二含磊晶矽材料，形成於該第一含磊晶矽材料上，其中該第一含磊晶矽材料的N型摻質的平均摻雜濃度高於該第二含磊晶矽材料的N型摻質的平均摻雜濃度。
  5. 一種半導體裝置之製造方法，包括：提供一基底，該基底具有複數個鰭(fin)及複數個閘極結構；形成複數個間隔物(spacer)於上述各閘極結構上；蝕刻該些鰭(fin)未被該些閘極結構覆蓋的部分，以於該些鰭中形成低於位於該些鰭之間的複數個隔離結構的複數個露出表面的複數個凹口，其中該些凹口低於該些隔離結構的複數個露出表面；藉由磊晶成長至少一含矽材料於上述凹口中以形成與該些閘極結構相應之複數個摻雜源極區或汲極區；及對該基底進行退火步驟，使上述摻雜源極區或汲極區中的摻質被驅入(drive)位於該些間隔物下且設於該些鰭之中的複數個輕摻雜汲極(lightly doped drain，LDD)區以摻雜上述輕摻雜汲極區。
  6. 如申請專利範圍第5項所述之半導體裝置之製造方法，其中上述摻雜源極區或汲極區的平均摻雜濃度為約1E20原子/cm3至約5E20原子/cm3。
  7. 如申請專利範圍第5項所述之半導體裝置之製造方法，其 中該至少一含矽材料包括一第一含矽材料及一第二含矽材料，其中係先成長該第一含矽材料，且該第一含矽材料之摻雜濃度高於該第二含矽材料之摻雜濃度，其中該第一含矽材料的厚度為約15nm至約20nm。
  8. 如申請專利範圍第5項所述之半導體裝置之製造方法，其中該至少一含矽材料係以一循環沉積/蝕刻步驟(cyclic deposition/etch process)成長。
  9. 如申請專利範圍第5項所述之半導體裝置之製造方法，其中該退火步驟係一二階段預熱毫秒退火(millisecond anneal)，該二階段預熱毫秒退火之峰值溫度(peak temperature)為約950℃至約1200℃。
  10. 如申請專利範圍第5項所述之半導體裝置之製造方法，更包括：於形成該些間隔物前進行一輕摻雜汲極離子佈植；及於該輕摻雜汲極離子佈植之後進行一摻質退火步驟。
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