CN105810736B - 包括鳍结构的半导体器件及其制造方法 - Google Patents

包括鳍结构的半导体器件及其制造方法 Download PDF

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Abstract

一种半导体Fin FET器件包括设置在衬底上方的鳍结构。鳍结构包括沟道层。Fin FET器件也包括栅极结构，栅极结构包括栅电极层和栅极介电层，覆盖鳍结构的部分。侧壁绝缘层设置在栅电极层的两个主要侧面上方。Fin FET器件包括源极和漏极，源极和漏极的每个均包括设置在通过去除未由栅极结构覆盖的鳍结构形成的凹槽中的应力源层。应力源层包括按该顺序形成的第一至第三应力源层。在源极中，第一应力源层和沟道层之间的界面位于更接近源极的一个侧壁绝缘层或栅电极下面。本发明的实施例还涉及包括鳍结构的半导体器件及其制造方法。

Description

包括鳍结构的半导体器件及其制造方法
相关申请
本申请要求2015年1月15日提交的美国临时申请第62/104060号的优先权，该申请的全部内容结合于此作为参考。
技术领域
本发明涉及半导体集成电路，更具体地，涉及具有鳍结构的半导体器件及其制造工艺。
背景技术
随着半导体工业已经进入到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战已经导致诸如鳍式场效应晶体管(Fin FET)的三维设计的发展。Fin FET器件通常包括具有高高宽比的半导体鳍，并且其中形成半导体晶体管器件的沟道和源极/漏极区。在鳍结构上方以及沿着鳍结构的侧面形成栅极(例如，包裹)，从而利用沟道和源极/漏极区的增大的表面面积的优势，以产生更快、更可靠和更可控的半导体晶体管器件。在一些器件中，利用例如硅锗(SiGe)、碳化硅(SiC)和/或磷化硅(SiP)的Fin FET的源极/漏极(S/D)部分中的应变材料可以用于增强载流子迁移率。
发明内容
本发明的实施例提供了一种半导体器件，包括：Fin FET，包括：鳍结构，设置在衬底上方，所述鳍结构包括沟道层并且在第一方向上延伸；栅极结构，包括栅电极层和栅极介电层，覆盖所述鳍结构的部分并且在与所述第一方向垂直的第二方向上延伸，所述栅极结构还包括设置在所述栅电极层的两个主要侧面上方的侧壁绝缘层；以及源极和漏极，所述源极和所述漏极的每个均包括设置在未由所述栅极结构覆盖的所述鳍结构中的凹槽中的应力源层，其中：所述应力源层包括第一应力源层、位于所述第一应力源层上面的第二应力源层以及位于所述第二应力源层上面的第三应力源层，并且在所述源极中，所述第一应力源层和所述沟道层之间的界面位于更接近所述源极的一个所述侧壁绝缘层下面或位于栅电极下面。
本发明的另一实施例提供了一种半导体器件，包括：Fin FET，包括：鳍结构，设置在衬底上方，所述鳍结构包括沟道层并且在第一方向上延伸；栅极结构，包括栅电极层和栅极介电层，覆盖所述鳍结构的部分并且在与所述第一方向垂直的第二方向上延伸，所述栅极结构还包括设置在所述栅电极层的两个主要侧面上方的侧壁绝缘层；以及源极和漏极，所述源极和所述漏极的每个均包括设置在未由所述栅极结构覆盖的所述鳍结构中的凹槽中的应力源层，其中：所述应力源层包括第一应力源层、位于所述第一应力源层上面的第二应力源层以及位于所述第二应力源层上面的第三应力源层，并且沿着所述第一方向的所述沟道层的宽度小于沿着所述第一方向的栅电极的宽度与所述侧壁绝缘层的宽度的总和。
本发明的又一实施例提供了一种用于制造半导体器件的方法，包括：在衬底上方形成鳍结构，所述鳍结构包括从隔离绝缘层暴露的沟道层，并且在第一方向上延伸；在所述鳍结构的部分上方形成包括栅电极层和栅极介电层的栅极结构，所述栅极结构在与所述第一方向垂直的第二方向上延伸，所述栅极结构还包括设置在所述栅电极层的两个主要侧面上方的侧壁绝缘层；通过去除未由所述栅极结构覆盖的所述鳍结构的部分形成凹槽；在所述凹槽中形成源极和漏极，所述源极和所述漏极的每个包括应力源层，其中：所述应力源层包括第一应力源层、形成在所述第一应力源层上方的第二应力源层以及形成在所述第二应力源层上方的第三应力源层，以及所述凹槽形成为使得在所述源极中，所述第一应力源层和所述沟道层之间的界面位于更接近所述源极的一个所述侧壁绝缘层下面或位于栅电极下面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是用于制造具有鳍结构的半导体FET器件(Fin FET)的示例性工艺流程图。
图2至图10C示出了根据本发明的一个实施例的用于制造Fin FET器件的示例性工艺。
图11和图12示出了根据本发明的另一实施例的用于制造Fin FET器件的示例性工艺。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于公开的范围或值，而是可以取决于工艺条件和/或器件的期望的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚，可以以不同比例任意绘制各种部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。此外，术语“由…制成”可以是指“包括”或“由…组成”。
图1是用于制造具有鳍结构的半导体FET器件(Fin FET)的示例性工艺流程图。该流程图仅示出用于Fin FET器件的整个制造工艺的相关部分。应该理解，可以在由图1示出的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。在美国专利第8,440,517号中公开了用于在鳍结构中制造具有应变材料(或应力源)的凹进的S/D结构的一般操作，其全部内容结合于此作为参考。
在图1的步骤S101中，如图2所示，在衬底上方制造鳍结构。图2是根据一个实施例的处于制造工艺的各个阶段的其中一个阶段处的Fin FET器件的示例性立体图。
鳍结构20形成在衬底10上方并且从隔离绝缘层50突出。为了制造鳍结构，例如，通过热氧化工艺和/或化学汽相沉积(CVD)工艺在衬底10上方形成掩模层。例如，衬底10是杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内的p型硅衬底。在其他实施例中，衬底10是杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内的n型硅衬底。例如，在一些实施例中，掩模层包括衬垫氧化物(例如，氧化硅)层和氮化硅掩模层。
可选地，衬底10可以包括其他元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-IV族化合物半导体；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍结构可以从SOI衬底的硅层突出或可以从SOI衬底的绝缘层突出。在后者的情况下，SOI衬底的硅层用于形成鳍结构。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已经合适地掺杂有杂质(例如，p型或n型导电性)的各种区域。
可以通过热氧化或CVD工艺形成衬垫氧化物层。可以通过诸如溅射方法的物理汽相沉积(PVD)、CVD、等离子体增强化学汽相沉积(PECVD)、大气压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其他工艺形成氮化硅掩模层。
在一些实施例中，衬垫氧化物层的厚度在约2nm至约15nm的范围内，并且氮化硅掩模层的厚度在约2nm至约50nm的范围内。在掩模层上方进一步形成掩模图案。例如，掩模图案是通过光刻操作形成的光刻胶图案。
通过将掩模图案用作蚀刻掩模，形成衬垫氧化物层和氮化硅掩模层的硬掩模图案。在一些实施例中，硬掩模图案的宽度在约5nm至约40nm的范围内。在特定实施例中，硬掩模图案的宽度在约7nm至约12nm的范围内。
通过将硬掩模图案用作蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将衬底10图案化成鳍结构20。鳍结构20的高度在约20nm至约300nm的范围内。在特定实施例中，高度在约30nm至约60nm的范围内。当鳍结构的高度不均匀时，从衬底的高度可以从与鳍结构的平均高度对应的平面测量。鳍结构20的宽度在约7nm至约15nm的范围内。
在该实施例中，块状硅晶圆用作起始材料并且构成衬底10。然而，在一些实施例中，其他类型的衬底可以用作衬底10。例如，绝缘体上硅(SOI)晶圆可以用作起始材料，并且SOI晶圆的绝缘层构成衬底10，并且SOI晶圆的硅层用于鳍结构20。
如图2所示，在X方向上延伸的三个鳍结构20设置为在Y方向上彼此邻近。然而，鳍结构的数量不限于三个。该数量可以是一个、两个、四个或五个以上。此外，可以邻近鳍结构20的两侧设置多个伪鳍结构中的一个以改进图案化工艺中的图案保真度。在一些实施例中，鳍结构20的宽度在约5nm至约40nm的范围内，并且在特定实施例中，可以在约7nm至约15nm的范围内。在一些实施例中，鳍结构20的高度在约100nm至约300nm的范围内，并且在其他实施例中，可以在约50nm至约100nm的范围内。在一些实施例中，鳍结构20之间的间隔在约5nm至约80nm的范围内，并且在其他实施例中，可以在约7nm至约15nm的范围内。然而，本领域技术人员将认识到，整个说明书中列举的尺寸和值仅是实例，并且可以改变以适应集成电路的不同比例。
在该实施例中，Fin FET器件是n型Fin FET。
在形成鳍结构之后，在鳍结构20上方形成隔离绝缘层50。
隔离绝缘层50包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的诸如氧化硅、氮氧化硅或氮化硅的一层或多层绝缘材料。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。如它们的名字提示的，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常地，将多种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体，特别是可流动氧化硅前体的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或诸如三甲基硅烷胺(TSA)的甲硅烷胺。在多个操作工艺中形成这些可流动氧化硅材料。在沉积可流动膜之后，固化可流动膜并且然后使其退火以去除不期望的元素，从而形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，进行多个退火工艺。不只一次地固化和退火可流动膜。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层50可以由SOG、SiO、SiON、SiOCN和/或氟掺杂的硅酸盐玻璃(FSG)形成。
在鳍结构20上方形成隔离绝缘层50之后，实施平坦化操作以去除隔离绝缘层50的部分和掩模层(衬垫氧化物层和氮化硅掩模层)。平坦化操作可以包括化学器械抛光(CMP)和/或回蚀刻工艺。然后，如图2所示，进一步去除隔离绝缘层50，从而使得暴露鳍结构20的上部，鳍结构20的上部将成为沟道层20A。
在特定实施例中，例如，可以通过将衬底浸入氢氟酸(HF)中，使用湿蚀刻工艺实施部分地去除隔离绝缘层50。在另一实施例中，可以使用干蚀刻工艺实施部分地去除隔离绝缘层50。例如，可以使用将CHF3或BF3用作蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层50之后，可以实施热工艺，例如，退火工艺，以改进隔离绝缘层50的质量。在特定实施例中，通过在诸如N2、Ar或He环境的惰性气体环境中在约900℃至约1050℃的范围内的温度下使用快速热退火(RTA)实施该热工艺约1.5秒至约10秒。
在图1的步骤S103中，如图3所示，在鳍结构20的部分上方形成栅极结构40。图3是根据一个实施例的处于制造工艺的各个阶段的其中一个阶段处的Fin FET器件的示例性立体图。图4是沿着图3的线a-a的示例性截面图。
在隔离绝缘层50和暴露的鳍结构20上方形成栅极介电层30和多晶硅层，然后实施图案化操作以获得包括由多晶硅制成的栅电极层45和栅极介电层30的栅极结构。在一些实施例中，通过使用包括氮化硅层62和氧化物层64的硬掩模60实施多晶硅层的图案化。在其他实施例中，层62可以是氧化硅，并且层64可以是氮化硅。栅极介电层30可以是通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成的氧化硅。在一些实施例中，栅极介电层30可以包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物。在一些实施例中，栅极介电层的厚度在约1nm至约5nm的范围内。在一些实施例中，栅极介电层30可以包括由二氧化硅制成的界面层。
在一些实施例中，栅电极层45可以包括单层或多层结构。栅电极层45可以是均匀或非均匀掺杂的掺杂的多晶硅。在一些可选实施例中，栅电极层45可以包括诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi的金属、具有与衬底材料相容的功函数的其他导电材料或者它们的组合。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成栅电极层45。在本实施例中，栅电极层45的宽度在约30nm至约60nm的范围内。在一些实施例中，栅电极层的厚度在约30nm至约50nm的范围内。
在图1的步骤S105中，如图5所示，向下蚀刻未由栅极结沟40覆盖的鳍结构20以形成凹进部分80。图5是根据一个实施例的处于制造工艺的各个阶段的其中一个阶段处的FinFET器件的示例性立体图。图6A是沿着图5的线b-b的示例性截面图，图6B是沿着切割其中一个鳍结构的图5的线c-c的示例性截面图，并且图6C是沿着鳍结构之间的图5的线d-d的示例性截面图。
在形成如图4所示的栅极结构40之后，也在栅电极层45的两个主要侧面处形成侧壁绝缘层70。侧壁绝缘层70可以包括氧化硅、氮化硅、氮氧化硅或其他合适的材料。侧壁绝缘层70可以包括单层或多层结构。可以通过CVD、PVD、ALD或其他合适的技术形成侧壁绝缘材料的毯状层。然后对侧壁绝缘材料实施各向异性蚀刻以在栅极结构的两个主要侧面上形成一对侧壁绝缘层(间隔件)70。在一些实施例中，侧壁绝缘层70的厚度T1在约5nm至约15nm的范围内。
如图5所示，向下蚀刻未由栅极结沟40覆盖的鳍结构20的部分以形成凹进部分80。鳍结构被蚀刻至衬底10的水平，从而使得完全去除源极/漏极区中的鳍结构之间的隔离绝缘层。通过向下蚀刻至衬底10的水平，鳍结构20成为源极/漏极区中的“合并的”鳍结构。在特定实施例中，将一对侧壁绝缘层70用作硬掩模，实施偏置蚀刻工艺以使未被保护或暴露的鳍结构20的顶面凹进，从而形成凹进部分80。
形成凹槽80的蚀刻包括各向异性蚀刻和之后的各向同性蚀刻。通过各向异性蚀刻，主要在垂直方向(Z方向)上蚀刻鳍结构20。在各向异性蚀刻之后，实施各向同性蚀刻以蚀刻栅极结构40下面的鳍结构。
图7A至图7C示出在鳍结构的各向同性蚀刻之后的Fin FET器件的示例性截面图。
通过调整蚀刻条件(例如，蚀刻时间)，可以控制栅极结构40下面的蚀刻量，并且因此可以控制栅电极层和源极/漏极外延层之间的邻近Px。栅电极层和源极/漏极外延层之间的邻近Px被定义为从自栅电极层的侧壁延伸的线至凹槽80中的鳍结构的表面的距离。
在图7A中，邻近Px是正的并且大于0且小于10nm。在一些实施例中，邻近Px在约1nm至约7nm的范围内。
在图7B中，邻近Px基本上为0。
在图7C中，邻近Px是负的并且大于约-2nm且小于0nm。在一些实施例中，Px等于或大于约-1nm并且小于0nm(-1nm≤Px<0nm)。
在本发明的一个实施例中，调整凹槽蚀刻工艺中的蚀刻条件以获得期望的蚀刻轮廓。例如，通过改变功率和/或偏置条件使用具有包括CH4、CHF3、O2、HBr、He、Cl2、NF3和/或N2的工艺气体的变换耦合等离子体。TCP蚀刻包括各向异性蚀刻和之后的各向同性蚀刻。在各向同性蚀刻中，偏置电压设置为小于各向异性蚀刻中的偏置电压。通过各向同性蚀刻，水平地蚀刻栅极结构40下面的鳍结构。
在图1的步骤S107中，在衬底10中形成位错结构。
如图8所示，实施预非晶注入(PAI)操作。PAI操作注入衬底10，从而损坏衬底10的晶格结构以及形成非晶区90。在本实施例中，非晶区90形成在Fin FET器件200的源极和漏极区中并且稍微穿过栅极结构40下面。非晶区90的深度根据设计规范来确定，并且可以在从约10nm至约150nm的范围内。在本实施例中，非晶区90的深度小于约100nm。非晶区90的深度可以受到侧壁绝缘层70的厚度的控制，因为侧壁绝缘层70用于远离栅极结构40的中心集中注入能量；从而允许更深的非晶深度。而且，非晶区90的深度可以受到注入能量、注入物质和/或注入剂量的控制。在本实施例中，注入物质(离子)是硅(Si)和/或锗(Ge)。可选地，注入物质可以是Ar、Xe、BF2、As、In、其他合适的注入物质或它们的组合。在本实施例中，取决于注入温度，以从约20KeV至约60KeV的注入能量和从约1×1014原子/cm2至约2×1015原子/cm2的范围内的剂量注入Si或Ge。较低的注入温度将增强注入非晶化效率。
图案化的光刻胶层可以用于限定其中形成非晶区90并且保护Fin FET器件的其他区域免受注入损坏的区域。例如，图案化的光刻胶层暴露源极/漏极区，从而使得源极/漏极区暴露于PAI操作，而栅极结构40(和Fin FET器件的其他区域)被保护免受PAI操作的影响。可选地，诸如SiN或SiON层的图案化的硬掩模层用于限定非晶区90。图案化的光刻胶层或图案化的硬掩模层可以是当前的制造工艺的部分(例如，LDD或源极/漏极形成)，从而最小化成本，因为不需要额外的光刻胶层或硬掩模用于PAI操作。
如图9所示，在产生的结构上方沉积应力膜95。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、镀、其他合适的方法和/或它们的组合形成应力膜95。应力膜95可以包括诸如氮化硅、氧化硅、氮氧化硅、其他合适的材料和/或它们的组合的介电材料。应力膜95用于在随后的退火操作中提供应力，该退火操作使非晶区90重结晶。
仍参照图9，对产生的结构实施退火操作。退火操作使得非晶区90重结晶，从而形成重结晶区100。退火操作可以是快速热退火(RTA)工艺或毫秒热退火(MSA)工艺(例如，毫秒激光热退火操作)。
退火操作可以包括长程预热，长程预热最小化或甚至消除射程末端(EOR)缺陷。可以在从约200℃至约700℃的温度下实施长程预热。可以实施长程预热约50秒至约300秒。可以在从约500℃至约1400℃的温度下实施退火操作。而且，取决于退火操作的类型和使用的温度，可以实施退火操作约1毫秒至约5秒。在本实施例中，长程预热具有约550℃的温度并且持续约180秒。而且，在本实施例中，退火操作是利用大于约1000℃的温度的RTA工艺，并且实施多于1.5秒。在一些实施例中，退火操作是利用高达约1400℃的Si熔点的温度的MSA工艺，并且实施几毫秒或更短时间，例如，约0.8毫秒至约100毫秒。
在退火操作期间，由于非晶区90重结晶，在重结晶区100中形成位错105。位错105形成在Si衬底10的<111>方向上。<111>方向具有约45度至约65度的角度，并且该角度相对于与衬底10的表面平行的轴进行测量。在本实施例中，位错105具有<111>方向，其中角度为约55度，该角度相对于与衬底10的表面平行的轴进行测量。
位错105在夹止点106处开始形成。夹止点106形成在深度为约10nm至约150nm的重结晶区100中，深度从凹槽80的底面测量。夹止点106可以形成为使得它们不设置在栅极结构40下面和鳍结构20(沟道层20A)下面。
在退火操作之后，通过例如湿蚀刻去除应力膜95。可以在湿蚀刻中使用磷酸或氢氟酸。在一些实施例中，可以使用干蚀刻。
在图1的步骤S109中，通过外延生长合适的材料形成源极和漏极。通过使用与沟道层20A不同的材料作为源极和漏极，沟道层被适当地应变，从而增大沟道层中的载流子迁移率。
图10A至图10C示出分别与图7A至图7C的结构对应的在形成用于源极和漏极的外延层之后的示例性截面图。
在凹槽80的底部(即，暴露的衬底10)上方形成第一外延层110。第一外延层110用作用于将拉伸应力施加至沟道层20A的沟道应力源。在本实施例中，第一外延层110包括SiCP。由X射线衍射(XRD)方法确定的SiCP中的碳浓度在约1％至5％的范围内。在一些实施例中，碳浓度在约1.2％至约4％的范围内，并且在其他实施例中可以在约2％至约3％的范围内。SiCP中的P(磷)的量在1×1018cm-3至约1×1020cm-3的范围内。在该实施例中，第一外延层110的厚度在约5nm至20nm的范围内，并且在其他实施例中，在约5nm至约15nm的范围内。
如图10A至图10C所示，由于与鳍结构20(沟道层20A和阱层20B)直接接触的第一外延层110包含碳，碳可以捕获Si和P填隙并且抑制SiCP第一外延层110中的磷至沟道层20A的扩散，从而抑制短沟道效应。第一外延层的电阻率在约0.8mΩ·cm至1.2mΩ·cm的范围内。
通常地，由于减小邻近Px增强沟道应力源的作用，短沟道效应变得更糟。然而，如图10A至图10C所示，当SiCP第一外延层110包括碳以抑制磷的扩散时，减小邻近Px是可以的。
在图10A中，邻近Px是正的并且大于0且小于10nm。在一些实施例中，Px在约1nm至约7nm的范围内。在图10A中，沟道层20和源极/漏极外延层之间的界面直接位于侧壁绝缘层下面。
在图10B中，邻近Px基本上为0nm。在图10B中，沟道层20和源极/漏极外延层之间的界面直接位于侧壁绝缘层和栅电极层之间的界面下面。
在图10C中，邻近Px是负的并且大于约-2nm且小于0nm。在一些实施例中，Px等于或大于约-1nm且小于0nm(-1nm≤Px<0nm)。在图10C中，沟道层20和源极/漏极外延层之间的界面直接位于栅电极层下面。
可以以另一种方式限定栅电极层和源极/漏极外延层之间的邻近。例如，条件“Px>0”对应于其中沟道层20A的宽度Wc满足“栅电极层的宽度Wg”<Wc<Wg+2ד侧壁绝缘层的厚度T”的条件。条件“Px＝0”对应于条件“Wc＝Wg”。条件“Px<0”对应于条件“Wc<Wg”。
在形成第一外延层110之后，在第一外延层110上方形成第二外延层120。第二外延层120用作用于将拉伸应力施加至沟道层20A的主要沟道应力源。在本实施例中，第二外延层120包括SiCP。由XRD限定的第二外延层120的SiCP中的碳浓度小于SiCP第一外延层110的碳浓度并且在约0.7％至约3％的范围内。在一些实施例中，碳浓度在约1％至约3％的范围内，并且在其他实施例中可以在约1.2％至约2.5％的范围内。SiCP第二外延层中的磷的量高于SiCP第一外延层110的磷量并且在约1×1020cm-3至约2×1020cm-3的范围内。在该实施例中，第二外延层120的厚度在约20nm至40nm的范围内，或者在其他实施例中，在约25nm至约35nm的范围内。第二外延层的电阻率在约0.3mΩ·cm至1.0mΩ·cm的范围内。
在第一外延层110和第二外延层120的形成期间，在衬底10中形成的位错105生长至第一外延层110和第二外延层120内。在第一外延层110和第二外延层120中形成的位错105是对沟道层20A的应力源的额外来源。
在形成第二外延层120之后，可以在第二外延层120上方形成第三外延层130。第三外延层130也用作用于将拉伸应力施加至沟道层20A的沟道应力源。在本实施例中，第三外延层130包括SiP。SiP层可以包括伪立方体Si3P4。在一些实施例中，SiP第三外延层130中的磷的量高于SiCP第二外延层120的磷量并且在约1×1021cm-3至约1×1022cm-3的范围内，并且在其他实施例中，在约2×1021cm-3至约5×1021cm-3的范围内。在一些实施例中，第三外延层130的厚度在约1nm至25nm的范围内，并且在其他实施例中，在约2nm至约10nm的范围内。
第三外延层130的上表面可以与栅极结构下面的鳍结构的上表面的高度相同或者可以位于稍高于(约1nm至约5nm)栅极结构下面的鳍结构处。
通过使用第一至第三外延层的多层应力源结构，可以抑制短沟道效应，以增大施加至沟道层的应力。
在以上实施例中，外延层的数量仅为三。在一些实施例中，可以在第三外延层上方形成额外的外延层。额外的外延层可以包括含硼的SiP。额外的外延层中的硼的量可以高于第三外延层的硼量。
此外，可以在第三外延层130上方形成第四层140。第四层140可以包括SiP外延层。第四层140是用于源极/漏极中的硅化物形成的牺牲层。在一些实施例中，SiP第四层140中的磷的量小于SiCP第三外延层130的磷量并且在约1×1018cm-3至约1×1020cm-3的范围内。
在至少一个实施例中，通过LPCVD工艺或原子层沉积方法外延生长外延层110-140。使用诸如SiH4、Si2H6或Si3H8的硅源气体、诸如CH4或SiH3CH的碳源气体以及诸如PH3的磷源气体，在约400℃至800℃的温度下并且在约1托至200托的压力下实施LPCVD工艺。
在以上实施例中，在凹槽蚀刻中，通过干蚀刻蚀刻鳍结构。代替干蚀刻，可以实施湿蚀刻。
可以通过使用TMAH(四甲基氢氧化铵)实施湿蚀刻。在通过TMAH的硅的湿蚀刻中，Si(100)面中的蚀刻速率快于Si(111)面中的蚀刻速率。因此，如图11所示，当衬底10是(100)硅晶体衬底并且通过TMAH蚀刻鳍结构时，凹槽80的截面图具有倾斜的端部轮廓82。通过调整蚀刻条件，可以调整端部82的位置，从而调整邻近Px。
如图12所示，在通过TMAH湿蚀刻形成的凹槽80中形成第一至第三外延层和第四层。在一些实施例中，可以结合干蚀刻和湿蚀刻。
在以上实施例中，在凹槽蚀刻中“合并”复数个鳍结构。然而，如上阐述的结构和制造操作可以适用于具有单个鳍结构的Fin FET器件或具有多个鳍而没有“合并的”源极/漏极结构的Fin FET器件。在具有多个鳍而没有“合并的”源极/漏极结构的Fin FET器件中，凹槽蚀刻可以实施至衬底的水平或可以在到达衬底之前结束。
应该理解，Fin FET器件可以经受进一步的CMOS工艺以形成各种部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。更改的绝缘和应变结构将给定量的应变提供至Fin FET的沟道层内，从而增强器件性能。
本文中描述的各个实施例或实例提供了优于现有技术的若干优势。例如，通过减小栅电极层和源极/漏极外延层(第一外延层)之间的邻近，同时包括第一外延层中的碳，可以抑制由磷扩散至沟道层内引起的短沟道效应，以及增大施加至沟道层的应力。
将理解，不是所有优势都必须在本文中讨论，没有特定优势对于所有实施例或实例都是需要的，并且其他实施例或实例可以提供不同的优势。
根据本发明的一个方面，一种半导体器件包括Fin FET。Fin FET包括设置在衬底上方的鳍结构。鳍结构包括沟道层并且在第一方向上延伸。Fin FET也包括栅极结构，栅极结构包括栅电极层和栅极介电层，覆盖鳍结构的部分并且在与第一方向垂直的第二方向上延伸。栅极结构还包括设置在栅电极层的两个主要侧面上方的侧壁绝缘层。Fin FET还包括源极和漏极，源极和漏极的每个均包括未由栅极结构覆盖的设置在凹槽中的应力源层。应力源层包括第一应力源层、位于第一应力源层上面的第二应力源层以及位于第二应力源层上面的第三应力源层。在源极中，第一应力源层和沟道层之间的界面位于更接近源极的一个侧壁绝缘层或栅电极下面。
在上述半导体器件中，其中，所述第一应力源层包括SiCP，所述第二应力源层包括SiCP，以及所述第一应力源层中的碳的浓度大于所述第二应力源层中的碳的浓度。
在上述半导体器件中，其中，所述第一应力源层包括SiCP，所述第二应力源层包括SiCP，以及所述第一应力源层中的碳的浓度大于所述第二应力源层中的碳的浓度，所述第二应力源层中的磷的量大于所述第一应力源层中的磷的量。
在上述半导体器件中，其中，所述第一应力源层包括SiCP，所述第二应力源层包括SiCP，以及所述第一应力源层中的碳的浓度大于所述第二应力源层中的碳的浓度，所述第二应力源层中的磷的量大于所述第一应力源层中的磷的量，所述第三应力源层包括SiP，以及所述第三应力源层中的磷的量大于所述第二应力源层中的磷的量。
在上述半导体器件中，其中，所述鳍结构包括位于所述栅极结构下面的多个鳍，以及一个源极和一个漏极被共同提供用于所述多个鳍。
在上述半导体器件中，其中，所述鳍结构包括位于所述栅极结构下面的多个鳍，以及一个源极和一个漏极被共同提供用于所述多个鳍，所述源极和所述漏极具有合并的鳍结构。
在上述半导体器件中，还包括从所述衬底延伸至所述应力源层的位错。
在上述半导体器件中，其中，所述Fin FET是n型Fin FET。
在上述半导体器件中，其中，所述界面限定为所述应力源层最接近所述沟道层的点。
在上述半导体器件中，其中，在所述源极中，所述界面直接位于更接近所述源极的一个所述侧壁绝缘层下面。
在上述半导体器件中，其中，在所述源极中，所述界面位于从所述栅电极层与更接近所述源极的一个所述侧壁绝缘层的界面延伸的平面处。
在上述半导体器件中，其中，在所述源极中：所述界面直接位于所述栅电极层下面，以及所述界面与从所述栅电极层和更接近所述源极的一个所述侧壁绝缘层的界面延伸的平面之间的距离等于或小于1nm。
根据本发明的另一方面，一种半导体器件包括Fin FET。Fin FET包括设置在衬底上方的鳍结构。鳍结构包括沟道层并且在第一方向上延伸。Fin FET也包括栅极结构，栅极结构包括栅电极层和栅极介电层，覆盖鳍结构的部分并且在与第一方向垂直的第二方向上延伸。栅极结构还包括设置在栅电极层的两个主要侧面上方的侧壁绝缘层。Fin FET还包括源极和漏极，源极和漏极的每个均包括未由栅极结构覆盖的设置在凹槽中的应力源层。应力源层包括第一应力源层、位于第一应力源层上面的第二应力源层以及位于第二应力源层上面的第三应力源层。在源极中，第一应力源层和沟道层之间的界面位于更接近源极的一个侧壁绝缘层或栅电极下面。沿着第一方向的沟道层的宽度小于沿着第一方向的栅电极的宽度与侧壁绝缘层的宽度的总和。
在上述半导体器件中，其中，所述沟道层的宽度是所述栅极结构下面的最小宽度。
根据本发明的另一方面，一种用于制造半导体器件的方法包括在衬底上方形成鳍结构。鳍结构包括从隔离绝缘层暴露的沟道层，并且在第一方向上延伸。在鳍结构的部分上方形成包括栅电极层和栅极介电层的栅极结构。栅极结构在与第一方向垂直的第二方向上延伸。栅极结构还包括设置在栅电极层的两个主要侧面上方的侧壁绝缘层。通过去除未由栅极结构覆盖的鳍结构的部分形成凹槽。在凹槽中形成源极和漏极，源极和漏极的每个包括应力源层。应力源层包括第一应力源层、形成在第一应力源层上方的第二应力源层以及形成在第二应力源层上方的第三应力源层。形成凹槽，使得在源极中，第一应力源层和沟道层之间的界面位于更接近源极的一个侧壁绝缘层或栅电极下面。
在上述方法中，还包括，在形成所述凹槽之后：将离子注入所述凹槽的底部；在注入所述离子的所述凹槽的底部上方形成应力层；以及使所述衬底与所述应力层退火以形成位错。
在上述方法中，其中：所述鳍结构包括位于所述栅极结构下面的多个鳍，并且在形成所述凹槽中，向下蚀刻未由所述栅极结构覆盖的所述鳍结构的部分至所述衬底的水平，从而使得没有隔离绝缘层保留在所述多个鳍之间。
在上述方法中，其中：所述第一应力源层包括外延形成的SiCP，所述第二应力源层包括外延形成的SiCP，以及所述第一应力源层中的碳的浓度大于所述第二应力源层中的碳的浓度。
在上述方法中，其中：所述第一应力源层包括外延形成的SiCP，所述第二应力源层包括外延形成的SiCP，以及所述第一应力源层中的碳的浓度大于所述第二应力源层中的碳的浓度，所述第三应力源层包括外延形成的SiP，所述第二应力源层中的磷的量大于所述第一应力源层中的磷的量，以及所述第三应力源层中的磷的量大于所述第二应力源层中的磷的量。
在上述方法中，其中：所述第一应力源层包括外延形成的SiCP，所述第二应力源层包括外延形成的SiCP，以及所述第一应力源层中的碳的浓度大于所述第二应力源层中的碳的浓度，所述第三应力源层包括外延形成的SiP，所述第二应力源层中的磷的量大于所述第一应力源层中的磷的量，以及所述第三应力源层中的磷的量大于所述第二应力源层中的磷的量，还包括在所述第三应力源层上方形成第四层，其中：所述第四层包括SiP，以及所述第四层中的磷的量小于所述第三应力源层中的磷的量。上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
Fin FET，包括：
鳍结构，设置在衬底上方，所述鳍结构包括沟道层并且在第一方向上延伸；
栅极结构，包括栅电极层和栅极介电层，覆盖所述鳍结构的部分并且在与所述第一方向垂直的第二方向上延伸，所述栅极结构还包括设置在所述栅电极层的两个主要侧面上方的侧壁绝缘层；以及
源极和漏极，所述源极和所述漏极的每个均包括设置在未由所述栅极结构覆盖的所述鳍结构中的凹槽中的应力源层，其中：
所述应力源层包括第一应力源层、位于所述第一应力源层上面的第二应力源层以及位于所述第二应力源层上面的第三应力源层，其中，所述第一应力源层中的碳的浓度大于所述第二应力源层中的碳的浓度，并且
在所述源极中，所述第一应力源层和所述沟道层之间的界面位于更接近所述源极的一个所述侧壁绝缘层下面或位于所述栅电极层下面；
其中，部分所述第一应力源层填充在所述侧壁绝缘层下面，并且所述第一应力源层与所述第二应力源层之间的界面位于所述栅电极层外侧。
2.根据权利要求1所述的半导体器件，其中：
所述第一应力源层包括SiCP，
所述第二应力源层包括SiCP。
3.根据权利要求2所述的半导体器件，其中，所述第二应力源层中的磷的量大于所述第一应力源层中的磷的量。
4.根据权利要求3所述的半导体器件，其中：
所述第三应力源层包括SiP，以及
所述第三应力源层中的磷的量大于所述第二应力源层中的磷的量。
5.根据权利要求1所述的半导体器件，其中：
所述鳍结构包括位于所述栅极结构下面的多个鳍，以及
一个源极和一个漏极被共同提供用于所述多个鳍。
6.根据权利要求5所述的半导体器件，其中，所述源极和所述漏极具有合并的鳍结构。
7.根据权利要求1所述的半导体器件，还包括从所述衬底延伸至所述应力源层的位错。
8.根据权利要求1所述的半导体器件，其中，所述Fin FET是n型Fin FET。
9.根据权利要求1所述的半导体器件，其中，所述第一应力源层和所述沟道层之间的界面限定为所述应力源层最接近所述沟道层的点。
10.根据权利要求1所述的半导体器件，其中，在所述源极中，所述第一应力源层和所述沟道层之间的界面直接位于更接近所述源极的一个所述侧壁绝缘层下面。
11.根据权利要求1所述的半导体器件，其中，在所述源极中，所述第一应力源层和所述沟道层之间的界面位于从所述栅电极层与更接近所述源极的一个所述侧壁绝缘层的界面延伸的平面处。
12.根据权利要求1所述的半导体器件，其中，在所述源极中：
所述第一应力源层和所述沟道层之间的界面直接位于所述栅电极层下面，以及
所述第一应力源层和所述沟道层之间的界面与从所述栅电极层和更接近所述源极的一个所述侧壁绝缘层的界面延伸的平面之间的距离等于或小于1nm。
13.一种半导体器件，包括：
Fin FET，包括：
鳍结构，设置在衬底上方，所述鳍结构包括沟道层并且在第一方向上延伸；
栅极结构，包括栅电极层和栅极介电层，覆盖所述鳍结构的部分并且在与所述第一方向垂直的第二方向上延伸，所述栅极结构还包括设置在所述栅电极层的两个主要侧面上方的侧壁绝缘层；以及
源极和漏极，所述源极和所述漏极的每个均包括设置在未由所述栅极结构覆盖的所述鳍结构中的凹槽中的应力源层，其中：
所述应力源层包括第一应力源层、位于所述第一应力源层上面的第二应力源层以及位于所述第二应力源层上面的第三应力源层，其中，所述第一应力源层中的碳的浓度大于所述第二应力源层中的碳的浓度，并且
沿着所述第一方向的所述沟道层的宽度小于沿着所述第一方向的所述栅电极层的宽度与所述侧壁绝缘层的宽度的总和；
其中，部分所述第一应力源层填充在所述侧壁绝缘层下面，并且所述第一应力源层与所述第二应力源层之间的界面位于所述栅电极层外侧。
14.根据权利要求13所述的半导体器件，其中，所述沟道层的宽度是所述栅极结构下面的最小宽度。
15.一种用于制造半导体器件的方法，包括：
在衬底上方形成鳍结构，所述鳍结构包括从隔离绝缘层暴露的沟道层，并且在第一方向上延伸；
在所述鳍结构的部分上方形成包括栅电极层和栅极介电层的栅极结构，所述栅极结构在与所述第一方向垂直的第二方向上延伸，所述栅极结构还包括设置在所述栅电极层的两个主要侧面上方的侧壁绝缘层；
通过去除未由所述栅极结构覆盖的所述鳍结构的部分形成凹槽；
在所述凹槽中形成源极和漏极，所述源极和所述漏极的每个包括应力源层，其中：
所述应力源层包括第一应力源层、形成在所述第一应力源层上方的第二应力源层以及形成在所述第二应力源层上方的第三应力源层，其中，所述第一应力源层中的碳的浓度大于所述第二应力源层中的碳的浓度，以及
所述凹槽形成为使得在所述源极中，所述第一应力源层和所述沟道层之间的界面位于更接近所述源极的一个所述侧壁绝缘层下面或位于所述栅电极层下面；
其中，部分所述第一应力源层填充在所述侧壁绝缘层下面，并且所述第一应力源层与所述第二应力源层之间的界面位于所述栅电极层外侧。
16.根据权利要求15所述的方法，还包括，在形成所述凹槽之后：
将离子注入所述凹槽的底部；
在注入所述离子的所述凹槽的底部上方形成应力层；以及
使所述衬底与所述应力层退火以形成位错。
17.根据权利要求15所述的方法，其中：
所述鳍结构包括位于所述栅极结构下面的多个鳍，并且
在形成所述凹槽中，向下蚀刻未由所述栅极结构覆盖的所述鳍结构的部分至所述衬底的水平，从而使得没有隔离绝缘层保留在所述多个鳍之间。
18.根据权利要求15所述的方法，其中：
所述第一应力源层包括外延形成的SiCP，
所述第二应力源层包括外延形成的SiCP。
19.根据权利要求18所述的方法，其中：
所述第三应力源层包括外延形成的SiP，
所述第二应力源层中的磷的量大于所述第一应力源层中的磷的量，以及
所述第三应力源层中的磷的量大于所述第二应力源层中的磷的量。
20.根据权利要求19所述的方法，还包括在所述第三应力源层上方形成第四层，其中：
所述第四层包括SiP，以及
所述第四层中的磷的量小于所述第三应力源层中的磷的量。
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