KR102271590B1 - 반도체 디바이스 제조 방법 및 반도체 디바이스 - Google Patents

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Abstract

반도체 디바이스를 제조하는 방법에서, 게이트 유전체 층이 채널 영역 위에 형성되고, 제 1 도전 층이 게이트 유전체 층 위에 형성되고, 보호 층이 제 1 도전 층의 표면 영역에 형성되고, 금속 층이 보호 층 상에 금속 함유 가스를 도포함으로써 형성되고, 용액을 사용한 습식 에칭 동작에 의해 금속 층이 제거된다. 보호 층은 습식 에칭 동작의 용액에 대해 저항성이 있다.

Description

반도체 디바이스 제조 방법 및 반도체 디바이스 {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICES AND SEMICONDUCTOR DEVICES}
관련 출원
본 출원은 2018년 10월 31일자로 출원된 미국 가특허 출원 제62/753,896호에 우선권을 주장하며, 그 내용 전체가 본 명세서에 참조로서 통합된다.
집적회로의 다운스케일링이 증가하고 직접 회로의 속도에 대한 요건이 점점 더 많아짐에 따라 트랜지스터는 점점 더 작은 치수로 더 높은 구동 전류를 가져야 했다. 따라서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)가 개발되었다. FinFET는 기판 위의 수직 반도체 핀을 포함한다. 반도체 핀은 소스 및 드레인 영역, 및 소스와 드레인 영역 사이의 채널 영역을 형성하는데 사용된다. 쉘로우 트렌치 격리(Shallow Trench Isolation; STI) 영역이 반도체 핀을 정의하기 위해 형성된다. FinFET는 또한 반도체 핀의 측벽 및 상단 표면에 형성된 게이트 스택을 포함한다. FinFET은 3차원 채널 구조를 갖기 때문에, 채널에 대한 이온 주입 공정은 어떠한 기하학적 효과를 감소시키기 위해 특별한 주의를 요구한다.
본 발명은 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 시행에 따라 다양한 피처들이 축적대로 그려지지 않았으며 단지 예시 목적으로 사용된다는 것이 강조된다. 실제로, 다양한 피처들의 치수는 명확하게 논의하기 위해 임의로 증가 또는 감소될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 1b는 본 발명의 일 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g 및 도 2h는 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 단계의 단면도를 도시한다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g 및 도 3h는 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 단계의 단면도를 도시한다.
도 4a, 도 4b, 도 4c 및 도 4d는 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 단계의 단면도를 도시한다.
도 5a, 도 5b, 도 5c 및 도 5d는 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 단계의 단면도를 도시한다.
이하의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예 또는 예를 제공하는 것으로 이해해야 한다. 본 발명을 간략화하기 위해서 컴포넌트 및 배치의 구체적인 실시예 또는 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값들에 한정되지 않지만, 공정 조건 및/또는 디바이스의 원하는 특성에 의존될 수 있다. 또한, 다음의 상세한 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 다양한 피처들이 단순화 및 명료화를 위해 상이한 스케일로 임의로 그려질 수 있다. 첨부된 도면에서, 일부 층/피처들은 간략함을 위해 생략될 수 있다.
또한, 도면들에서 도시된 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하위", "위", "상위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 본 명세서에서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향 외에 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 디바이스는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다. 추가적으로, "~로 이루어진"이란 용어는 "~를 포함하는" 또는 "~ 로 구성된"을 의미할 수 있다. 또한, 다음의 제조 공정에서, 설명되는 동작 내에/사이에 하나 이상의 추가 동작이 있을 수 있고, 동작의 순서가 변경될 수 있다. 본 개시에서, "A, B 및 C 중 하나"라는 문구는 "A, B 및/또는 C"(A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)를 의미하고, 달리 언급되지 않는 한, A에서의 하나의 요소, B에서의 하나의 요소 및 C에서 하나의 요소를 의미하는 것은 아니다. 전체 개시에서, 소스와 드레인이 상호 교환 가능하게 사용되며, 소스/드레인은 소스와 드레인 중 하나 또는 둘 모두를 지칭한다.
개시된 실시예는 반도체 디바이스에 관한 것이고, 특히 전계 효과 트랜지스터(FET) 및 그 제조 방법에 관한 것이다. 여기에 개시된 바와 같은 실시예는 일반적으로 FinFET뿐만 아니라 이중-게이트, 서라운드-게이트, 오메가-게이트 또는 게이트-올-어라운드(gate-all-around; GAA) 트랜지스터, 및/또는 나노와이어 트랜지스터, 또는 금속 게이트 구조를 갖는 임의의 적절한 디바이스에 적용가능하다.
도 1a에 도시된 바와 같이, 일부 실시예에서, 제 1 도전 층(110)이 하부 층(100) 위에 형성된다. 하부 층(100)은 일부 실시예에서 유전체 층, 반도체 층 또는 도전(금속 또는 금속성) 층이다. 일부 실시예에서, 하부 층(100)은 게이트 유전체 층이다. 보호 층(120)이 제 1 도전 층(110) 상에 형성되고, 제 2 도전 층(130)이 보호 층(120) 위에 추가로 형성된다. 보호 층(120)은 제 1 도전 층(110)과 제 2 도전 층(13) 사이의 물리적 상호작용(예를 들어, 확산) 및/또는 화학적 반응을 방지하는 기능을 가진다. 일부 실시예에서, 제 2 도전 층(130)은 반도체 디바이스의 일부이고, 다른 실시예에서, 제 2 도전 층(130)은 후속하여 제거되어 반도체 디바이스에 남아 있지 않는다.
일부 실시예에서, 보호 층(120)은 제 1 도전 층(110)의 도핑된 층이다. 도펀트는 붕소, 실리콘, 탄소 및 질소 중 하나 이상을 포함한다. 도펀트는 도펀트를 함유하는 가스를 도포하거나 도펀트의 이온을 표면 부분에 주입함으로써 제 1 도전 층(110)의 표면 부분으로 도입된다. 가스 도포를 위한 소스(전구체) 가스는 B2H6, 실란(SiH4), 디실란(Si2H6), 디클로로실란(SiH2Cl2), 헥사클로로디실란(Si2Cl6), CF4, CHF3, NH3 및 기타 적합한 가스를 포함한다. 일부 실시예에서, 가스는 제 1 도전 층(110)의 표면에 1 초 내지 60 초 동안 도포된다. 일부 실시예에서, 도펀트를 함유하는 플라즈마가 사용된다. 일부 실시예에서, 보호 층(120)은 폴리머 층 또는 유전체 층이다. 일부 실시예들에서, 보호 층(120)은 제 2 도전 층(130)이 제거된 후에 제거된다.
일부 실시예에서, 제 1 도전 층(110)은 Ti, TiN, TiAlC, Ta 또는 TaN의 층이다. 일부 실시예에서, 제 2 도전 층(130)은 W, Co, Ni 또는 Mo의 층이다. 다른 실시예에서, 제 2 도전 층(120)은 Ti, TiN, TiAlC, Ta 또는 TaN의 층이다. 특정 실시예에서, 제 1 도전 층(110)은 TaN이고 제 2 도전 층(130)은 W 층이다.
일부 실시예에서, 보호 층(120)의 두께는 제 1 도전 층(110) 및/또는 제 2 도전 층(130)보다 얇거나 크며, 약 0.1 nm 내지 약 10 nm의 범위 내에 있다. 보호 층의 두께의 균일성은 약 1 % 내지 약 10 %((Max-Min)/Ave × 100)의 범위 내이다.
도 1b는 본 개시의 일 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다. 도 2a 내지 도 2h 및 도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 반도체 디바이스를 제조하는 단면도를 도시한다. 순차적인 제조 공정에서, 도 2a 내지 도 3h에 도시된 단계 이전, 도중, 및 이후에 하나 이상의 추가 동작이 제공될 수 있고, 이하에서 설명되는 동작 중 일부는 방법의 추가 실시예를 위해 대체되거나 제거될 수 있음이 이해된다. 동작/공정의 순서는 상호 교환 가능할 수 있다. 상술된 실시예와 관련하여 설명된 바와 같은 재료, 구성, 치수, 공정 및/또는 동작이 다음 실시예에서 채용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
도 2a에 도시된 바와 같이, 하나 이상의 핀 구조물(20)이 기판(10) 위에 제조된다. 기판(10)은 예를 들어 불순물 농도가 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3 범위 내인 p형 실리콘 기판이다. 다른 실시예에서, 기판(10)은 불순물 농도가 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3 범위 내인 n형 실리콘 기판이다. 대안적으로, 기판(10)은 게르마늄과 같은 다른 원소 반도체; SiC 및 SiGe와 같은 IV-IV 족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 III-V 족 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 기판(10)은 SOI(silicon-on insulator) 기판의 실리콘 층이다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판 또는 실리콘 산화물과 같은 절연 재료가 또한 기판(10)으로서 사용될 수 있다. 기판(10)은 불순물(예를 들어, p형 또는 n형 도전성)이 적절히 도핑된 다양한 영역을 포함할 수 있다.
핀 구조물(20)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물(20)은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자체-정렬 공정을 결합하여, 예를 들어 단일의, 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성하도록 할 수 있다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자체-정렬 공정을 사용하여 패터닝된 희생 층과 나란히 형성된다. 그 후, 희생 층은 제거되고, 남아 있는 스페이서를 사용하여 핀 구조물(20)을 패터닝할 수 있다.
도 2a에 도시된 바와 같이, Y 방향으로 연장되는 2개의 핀 구조물(20)은 X 방향으로 서로 인접하여 배치된다. 그러나, 핀 구조의 개수는 2개로 제한되지 않는다. 개수는 1, 3, 4 또는 5개 이상일 수 있다. 또한, 패터닝 공정에서 패턴 충실도를 향상시키기 위해 하나 이상의 더미 핀 구조물 중 하나가 핀 구조물(20)의 양 측에 인접하게 배치될 수 있다. 핀 구조물(20)의 폭은 일부 실시예에서 약 5 nm 내지 약 40 nm의 범위 내에 있고, 특정 실시예에서 약 7 nm 내지 약 15 nm의 범위 내일 수 있다. 핀 구조물(20)의 높이는 일부 실시예에서 약 100 nm 내지 약 300 nm의 범위 내에 있고, 다른 실시예에서 약 50 nm 내지 100 nm의 범위 내에 있을 수 있다. 핀 구조물(20) 사이의 공간은 일부 실시예에서 약 5 nm 내지 약 80 nm의 범위 내에 있고, 다른 실시예에서 약 7 nm 내지 15 nm의 범위 내에 있을 수 있다. 그러나, 당업자는 본 명세서 전체에 걸쳐 인용된 치수 및 값이 단지 예시일 뿐이며, 상이한 스케일의 집적 회로에 적합하도록 변경될 수 있음을 인지할 것이다. 일부 실시예에서, Fin FET 디바이스는 n형 Fin FET이다. 다른 실시예에서, Fin FET 디바이스는 p형 Fin FET이다.
핀 구조물(20)이 형성된 후에, 도 2b에 도시된 바와 같이, 핀 구조물(20) 위에 격리 절연 층(30)이 형성된다.
격리 절연 층(30)은 LPCVD(low pressure chemical vapor deposition; 저압 화학 기상 증착), 플라즈마 CVD 또는 유동성 CVD에 의해 형성된 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 하나 이상의 절연 재료 층을 포함한다. 유동성 CVD에서, 실리콘 산화물 대신 유동성 유전체 재료가 퇴적된다. 유동성 유전체 물질은, 그 이름에서 알 수 있듯이, 높은 종횡비로 갭 또는 공간을 채우기 위해 퇴적 중에 "흐를" 수 있다. 일반적으로, 퇴적된 막이 흐를 수 있게 하기 위해 다양한 화학 물질이 실리콘 함유 전구체에 첨가된다. 일부 실시예에서, 질소 수소화물 결합이 첨가된다. 유동성 유전체 전구체, 특히 유동성 실리콘 산화물 전구체의 예는 실리케이트, 실록산, 메틸 실세스퀴옥산(MSQ), 수소 실세스퀴옥산(HSQ), MSQ와 HSQ의 혼합물, 퍼하이드로실라잔(TCPS), 퍼하이드로-폴리실라잔(PSZ), 테트라에틸 오르토실리케이트(TEOS), 또는 실릴-아민, 예를 들어 트리실릴아민(TSA)을 포함한다. 이러한 유동성 실리콘 산화 물질은 다중 동작 공정에서 형성된다. 유동성 막이 퇴적된 후에, 경화되고 그 후 어닐링되어 원하지 않는 요소(들)를 제거하여 실리콘 산화물을 형성한다. 유동성 막은 붕소 및/또는 인으로 도핑될 수 있다. 격리 절연 층(30)은 일부 실시예에서 스핀-온-글라스(spin-on-glass; SOG), SiO, SiON, SiOCN 및/또는 불소-도핑된 실리케이트 글라스(fluoride-doped silicate glass; FSG)의 하나 이상의 층에 의해 형성될 수 있다.
핀 구조물(20) 위에 격리 절연 층(30)을 형성한 후에, 격리 절연 층(30)의 일부를 제거하기 위해 평탄화 동작이 수행된다. 평탄화 동작은 화학 기계적 연마(chemical mechanical polishing; CMP) 및/또는 에치-백 공정을 포함할 수 있다. 그 후, 절연 층(30)이 더욱 제거되어 도 2b에 도시된 바와 같이, 채널 층이 되는 핀 구조물(20)의 상부가 노출된다.
특정 실시예에서, 격리 절연 층(30)의 부분 제거는 습식 에칭 공정을 사용하여, 예를 들어 불화수소산(HF)에 기판을 침지함으로써 수행될 수 있다. 다른 실시예에서, 격리 절연 층(30)의 부분 제거는 건식 에칭 공정을 사용하여 수행될 수 있다. 예를 들어, 에칭 가스로서 CHF3 또는 BF3를 사용하는 건식 에칭 공정이 사용될 수 있다.
격리 절연 층(30)을 형성한 후, 격리 절연 층(30)의 품질을 향상시키기 위해 열 처리, 예를 들어 어닐링 공정이 수행될 수 있다. 특정 실시예에서, 열 처리는 N2, Ar 또는 He 분위기와 같은 불활성 가스 분위기에서 약 1.5 초 내지 약 10 초 동안 약 900 ℃ 내지 약 1050 ℃의 온도에서 급속 열 어닐링(rapid thermal annealing; RTA)을 사용하여 수행된다.
그 후, 더미 게이트 구조물(40)이 도 2c에 도시된 바와 같이 핀 구조물(20)의 일부 위에 형성된다.
격리 절연 층(30) 및 노출된 핀 구조물(20) 위에 유전체 층 및 폴리실리콘 층이 형성되고, 그 후 폴리실리콘으로 이루어진 더미 게이트 전극 층(44) 및 더미 게이트 유전체 층(42)을 포함하는 더미 게이트 구조물을 얻기 위해 패터닝 동작이 수행된다. 일부 실시예들에서, 실리콘 질화물 층 및 산화물 층을 포함하는 하드 마스크를 사용하여 폴리실리콘 층의 패터닝이 수행된다. 더미 게이트 유전체 층(42)은 CVD, PVD, ALD, e-빔 증착 또는 다른 적절한 공정에 의해 형성된 실리콘 산화물일 수 있다. 일부 실시예에서, 더미 게이트 유전체 층(42)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 하이 k 유전체의 하나 이상의 층을 포함한다. 일부 실시예에서, 더미 게이트 유전체 층의 두께는 약 1 nm 내지 약 5 nm의 범위 내에 있다.
일부 실시예에서, 더미 게이트 전극 층(44)은 균일하거나 불균일한 도핑을 갖는 도핑된 폴리실리콘이다. 본 실시예에서, 더미 게이트 전극 층(44)의 폭은 약 30 nm 내지 약 60 nm의 범위 내에 있다. 일부 실시예에서, 더미 게이트 전극 층의 두께는 약 30 nm 내지 약 50 nm의 범위 내이다. 또한, 패터닝 공정에서 패턴 충실도를 향상시키기 위해 더미 게이트 구조물(40)의 양 측에 하나 이상의 더미 게이트 구조물이 배치될 수 있다. 더미 게이트 구조물(40)의 폭은 일부 실시예에서 약 5 nm 내지 약 40 nm의 범위 내이고, 특정 실시예에서 약 7 nm 내지 약 15 nm의 범위 내일 수 있다.
또한, 도 2c에 도시된 바와 같이, 측벽 스페이서(46)는 더미 게이트 구조물(40)의 양 측면 상에 형성된다. 측벽 스페이서(46)를 위한 절연 재료 층은 더미 게이트 구조물(40) 위에 형성된다. 절연 재료 층은 컨포멀 방식으로 퇴적되어, 더미 게이트 구조물(40)의 측벽, 수평면 및 상단 등과 수직면 상에서 실질적으로 동일한 두께를 갖도록 형성된다. 일부 실시예에서, 절연 재료 층은 약 5 nm 내지 약 20 nm 범위 내의 두께를 가진다. 절연 재료 층은 SiN, SiON 및 SiCN 또는 임의의 다른 적합한 유전체 재료 중 하나 이상을 포함한다. 절연 재료 층은 ALD 또는 CVD, 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다. 다음으로, 절연 재료 층의 하단 부분은 이방성 에칭에 의해 제거되고, 그에 따라 측벽 스페이서(46)를 형성한다. 일부 실시예에서, 측벽 스페이서(46)는 2 내지 4개의의 상이한 절연 재료의 층을 포함한다. 일부 실시예에서, 더미 게이트 유전체 층(42)의 일부는 측벽 스페이서(46)와 격리 절연 층(30) 사이에 배치된다. 다른 실시예에서, 더미 게이트 유전체 층(42)의 일부는 측벽 스페이서(46)와 격리 절연 층 사이에 배치되지 않는다.
후속하여, 더미 게이트 구조물(40)에 의해 커버되지 않은 핀 구조물(20)의 소스/드레인 영역은, 도 2d에 도시된 바와 같이 일 실시예에서, 소스/드레인 리세스를 형성하기 위해 에칭-다운(리세스)되어 리세스(22)를 형성한다. 소스/드레인 리세스(22)가 형성된 후에, 하나 이상의 소스/드레인 에피택셜 층(60)이 도 2e에 도시된 바와 같이 소스/드레인 리세스(22)에 형성된다. 일부 실시예에서, 제 1 에피택셜 층, 제 2 에피택셜 층 및 제 3 에피택셜 층이 형성된다. 다른 실시예에서, 리세스가 형성되지 않고 에피택셜 층이 핀 구조물 위에 형성된다.
일부 실시예에서, 제 1 에피택셜 층은 일부 실시예에서 n형 FinFET의 경우 SiP 또는 SiCP를 포함하고, p형 FinFET의 경우 B로 도핑된 SiGe를 포함한다. 일부 실시예에서, 제 1 에피택셜 층에서 P(인)의 양은 약 1 × 1018 원자/cm3 내지 약 1 × 1020 원자/cm3의 범위 내에 있다. 제 1 에피택셜 층의 두께는 일부 실시예에서 약 5 nm 내지 20 nm의 범위 내에 있고, 다른 실시예에서 약 5 nm 내지 약 15 nm의 범위 내에 있다. 제 1 에피택셜 층이 SiGe인 경우, Ge의 양은 일부 실시예에서 약 25 원자% 내지 약 32 원자%이고, 다른 실시예에서 약 28 원자% 내지 약 30 원자%이다. 일부 실시예에서, 제 2 에피택셜 층은 n형 FinFET의 경우 SiP 또는 SiCP를 포함하고, p형 FinFET의 경우 B로 도핑된 SiGe를 포함한다. 일부 실시예에서, 제 2 에피택셜 층의 인의 양은 제 1 에피택셜 층의 인의 양보다 높고, 약 1 × 1020 원자/cm3 내지 약 2 × 1020 원자/cm3의 범위 내에 있다. 제 2 에피택셜 층의 두께는 본 실시예에서 약 20 nm 내지 40 nm의 범위 내에 있거나, 다른 실시예에서 약 25 nm 내지 약 35 nm의 범위 내에 있다. 제 2 에피택셜 층이 SiGe인 경우, Ge의 양은 일부 실시예에서 약 35 원자% 내지 약 55 원자%이고, 다른 실시예에서 약 41 원자% 내지 약 46 원자%이다. 제 3 에피택셜 층은 SiP 에피택셜 층을 포함할 수 있다. 제 3 에피택셜 층은 소스/드레인에서 실리사이드 형성을 위한 희생 층이다. 제 3 에피택셜 층의 인의 양은 제 2 에피택셜 층의 인의 양보다 적고, 일부 실시예에서 약 1 × 1018 원자/cm3 내지 약 1 × 1021 원자/cm3의 범위 내에 있다. 제 3 에피택셜 층이 SiGe인 경우, Ge의 양은 일부 실시예에서 약 20 원자% 미만이고, 다른 실시예에서 약 1 원자% 내지 약 18 원자%이다.
적어도 하나의 실시예에서, 에피택셜 층은 LPCVD 공정, 분자 빔 에피택시, 원자 층 증착 또는 임의의 다른 적절한 방법에 의해 에피택셜 성장된다. LPCVD 공정은 SiH4, Si2H 또는 Si3H8과 같은 실리콘 소스 가스; GeH4 또는 G2H6과 같은 게르마늄 소스 가스; CH4 또는 SiH3CH3와 같은 탄소 소스 가스; 및 PH3과 같은 인 소스 가스를 사용하여, 약 400 내지 850 ℃의 온도에서 약 1 Torr 내지 200 Torr의 압력 하에 수행된다.
그 후, 도 2f 및 도 2g에 도시된 바와 같이, 층간 유전체(interlayer dielectric; ILD) 층(50)dl S/D 에피택셜 층(60) 및 더미 게이트 구조물(40) 위에 형성된다. ILD 층(50)의 재료는 Si, O, C 및/또는, 예를 들어 실리콘 산화물, SiCOH 및 SiOC를 포함하는 화합물을 포함한다. ILD 층(50)에는 폴리머와 같은 유기 재료가 사용될 수 있다.
ILD 층(50)이 형성된 후에, CMP와 같은 평탄화 동작이 수행되어, 도 2f 및 도 2g에 도시된 바와 같이, 더미 게이트 전극 층(44)의 상단 부분이 노출되게 할 수 있다. 일부 실시예에서, ILD 층(50)이 형성되기 전에, 실리콘 질화물 층 또는 실리콘 산질화물 층과 같은 콘택 에칭 정지 층이 형성된다.
그 후, 더미 게이트 전극 층(44) 및 더미 게이트 유전체 층(42)이 제거되고,그에 따라 도 2h에 도시된 바와 같이 게이트 공간(47)이 형성된다. 더미 게이트 구조물이 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 더미 게이트 전극 층(44)이 폴리실리콘이고 ILD 층(40)이 실리콘 산화물인 경우, TMAH 용액과 같은 습식 에칭제가 더미 게이트 전극 층(44)을 선택적으로 제거하기 위해 사용될 수 있다. 그 후, 더미 게이트 유전체 층(42)은 플라즈마 건식 에칭 및/또는 습식 에칭를 사용하여 제거된다.
도 3a는 핀 구조물(20)의 채널 영역이 게이트 공간(47)에 노출된 후의 구조물을 도시한다. 도 3a 내지 도 3h에서, 측벽 스페이서(46) 및 ILD 층(50)은 간략화를 위해 생략된다.
도 3b에 도시된 바와 같이, 도 1b의 동작(210)에서, 핀 구조물(20) 상에 계면 층(61)이 형성되고, 도 1b의 동작(215)에서 계면 층(61) 상에 게이트 유전체 층(62)이 형성된다. 일부 실시예에서, 계면 층(61)은 화학적 산화를 사용하여 형성된다. 일부 실시예에서, 계면 층(61)은 실리콘 산화물, 실리콘 질화물 및 혼합된 실리콘-게르마늄 산화물 중 하나를 포함한다. 계면 층(61)의 두께는 일부 실시예에서 약 0.2 nm 내지 약 6 nm의 범위 내에 있다. 일부 실시예에서, 게이트 유전체 층(62)은 실리콘 산화물, 실리콘 질화물, 또는 하이 k 유전체 재료, 다른 적절한 유전체 재료 및/또는 이들의 조합과 같은 유전체 재료의 하나 이상의 층을 포함한다. 하이 k 유전체 재료의 예로는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, La2O3, HfO2-La2O3, Y2O3 또는 다른 적합한 하이 k 유전체 재료 및/또는 이들의 조합을 포함한다. 게이트 유전체 층(62)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체 층(62)은 각 채널 층(20) 주위에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위해 ALD와 같은 고도의 컨포멀 퇴적 공정을 사용하여 형성된다. 게이트 유전체 층(62)의 두께는 일 실시예에서 약 1 nm 내지 약 100 nm의 범위 내에 있다.
그 후, 도 3c에 도시된 바와 같이, 도 1b의 동작(220)에서 제 1 도전 층(63) 및 제 1 캡(cap) 층(64)이 형성된다. 제 1 도전 층(63) 및 제 1 캡 층(64)은 일부 실시예에서 CVD, ALD 또는 임의의 적절한 방법에 의해 형성된다. 일부 실시예에서, 제 1 캡 층(64)은 진공을 파괴하지 않고 제 1 도전 층(63)의 형성에 후속하여 형성된다. 다른 실시예에서, 제 1 캡 층(64)은 진공을 파괴한 후 제 1 도전 층(63)의 형성에 후속하여 형성된다.
일부 실시예에서, 제 1 도전 층(63)은 Ti, TiN, Ta 또는 TaN 중 하나이다. 특정 실시예에서, 제 1 도전 층(63)은 TiN이다. 일부 실시예에서, 제 1 캡 층(64)은 Si, SiGe 또는 Ge 중 하나로 제조된다. 일부 실시예에서, 제 1 캡 층(64)은 비정질 또는 다결정질이다.
일부 실시예들에서, 도 1b의 동작(225)에서 제 1 캡 층(64)이 형성된 후에, 약 550 ℃ 내지 약 1300 ℃의 온도에서 약 1 나노초(레이저 어닐링과 같은 스파이크 어닐링) 내지 약 360 초 동안 제 1 어닐링 동작이 수행된다. 다른 실시예에서, 제 1 어닐링은 약 900 ℃ 내지 약 1100 ℃의 온도에서 수행되고, 다른 실시예에서, 온도는 600 ℃ 내지 800 ℃이다.
일부 실시예에서, 제 1 캡 층(64)이 형성되기 전에, 계면 층(61), 게이트 유전체 층(62) 및 제 1 도전 층(63)을 포함하는 적층 구조물이 불소 함유 가스(예를 들어, F2 및/또는 NF3)에 대략 실온(25 ℃) 내지 약 550 ℃의 온도에서 약 4 초 내지 약 15 분 동안 소킹(soaking)된다. 그 후, 제 1 캡 층(64)이 형성되고, 일부 실시예에서 약 550 ℃ 내지 약 1300 ℃의 온도에서 약 1 나노초(레이저 어닐링과 같은 스파이크 어닐링) 내지 약 360 초 동안 제 2 어닐링 동작이 수행된다. 일부 실시예에서, 온도는 900 ℃ 내지 1100 ℃이다. 이는 일부 실시예에서 불소가 제 1 캡 층(64), 제 1 도전 층(63) 및 게이트 유전체 층(62)으로 확산되는 결과를 가져온다. 일부 실시예에서, 제 1 도전 층(63)은 0.02 원자% 내지 75 원자%의 양으로 불소를 포함한다. 일부 실시예들에서, 게이트 유전체 층(62)은 0.01 원자% 내지 40 원자%의 양으로 불소를 포함한다. 불소 소킹 동작은 하이 k 게이트 유전체 층과 채널 영역 사이의 계면을 향상시키고 FET들 사이의 문턱 전압의 균일성을 향상시킨다.
불소 소킹 및 Si 캡 층(64)의 형성의 순서는 상기 순서로 제한되지 않는다. 일부 실시예에서, 불소 소킹은 Si 캡 층(64)의 형성 전에 수행되거나, 또는 불소 소킹은 Si 캡 층(64)의 형성과 동시에 수행된다. 불소 소킹은 Si 캡 층 퇴적 동안 예를 들어, 약 300 ℃ 내지 약 450 ℃의 온도에서 F2 가스를 도입함으로써 수행될 수 있다. 일부 실시예에서, 불소 소킹은 Si 캡 층(64)의 형성 후에 수행된다. 다른 실시예에서, 불소 소킹 동작은 이 단계에서 수행되지 않는다.
제 2 어닐링 동작 후에, 도 1b의 동작(230)에서 제 1 캡 층(64)이 제거된다.
이어서, 도 3d에 도시된 바와 같이, 도 1b의 동작(235)에서 제 2 도전 층(65)이 제 1 도전 층(63) 위에 형성된다. 일부 실시예에서, 제 2 도전 층(65)은 TaN으로 제조되고 에칭 정지 배리어 층으로서 기능한다. 제 2 도전 층(65)은 ALD, PVD, CVD, e-빔 증착 또는 다른 적절한 공정에 의해 형성될 수 있다. 일부 실시예에서, 제 2 도전 층(65)의 두께는 약 1.0 nm 내지 약 10.0 nm의 범위 내에 있고, 다른 실시예에서, 두께는 약 2.0 nm 내지 약 5.0 nm의 범위 내에 있다.
그 후, 도 3e에 도시된 바와 같이, 도 1b의 동작(240)에서 보호 층(66)이 제 2 도전 층(65)의 표면 상에 형성된다. 이 실시예에서, 보호 층(66)은 제 2 도전 층(65)의 변형된 표면 영역이다. 변형된 층은 H3PO4를 사용한 후속하는 습식 동작에 저항성이 있다.
일부 실시예에서, 보호 층(66)은 제 1 도전 층(63)의 도핑된 층이다. 도펀트는 붕소, 실리콘, 탄소 및 질소 중 하나 이상을 포함한다. 도펀트는 도펀트를 함유하는 가스를 도포하거나 도펀트의 이온을 표면 부분에 주입함으로써 제 1 도전 층(63)의 표면 부분으로 도입된다. 일부 실시예에서, 보호 층(66)은 TaN 층(63)의 표면에 B2H6 가스를 도포함으로써 형성된 TaN 층(63)의 붕소 함유 층이다. 일부 실시예에서, TaN 층의 표면은 약 250 ℃ 내지 약 400 ℃의 범위 내의 온도에서 B2H6 가스로 처리된다. 일부 실시예에서, B2H6 가스는 TaN(65)의 표면에 1 초 내지 60 초 동안 도포된다. 붕소 처리 조건의 범위 내에서, 충분한 부피의 붕소 함유 층을 얻을 수 있다. 일부 실시예에서, 붕소 함유 층(66)의 붕소 농도는 약 3 원자% 내지 약 10 원자%의 범위 내에 있고, 다른 실시예에서 약 4 원자% 내지 약 6 원자%의 범위 내에 있다. 붕소 함유 층(66)의 두께는 일부 실시예에서 약 0.1 nm 내지 약 1.0 nm의 범위 내에 있고, 다른 실시예에서 약 0.2 nm 내지 약 0.5 nm의 범위 내에 있다. 다른 실시예에서, BF2를 사용한 이온 주입 동작이 붕소 함유 층(66)을 형성하기 위해 채용된다.
그 후, 도 3f에 도시된 바와 같이, 도 1b의 동작(245)에서 보호 층(66) 위에 제 3 도전 층(67)이 형성되고, 제 3 도전 층(67) 위에 제 4 도전 층(68)이 형성된다. 일부 실시예에서, 제 3 및/또는 제 4 도전 층은 금속 층이다. 일부 실시예에서, 제 3 도전 층(67)은 W(텅스텐) 층이고, 제 4 도전 층(68)은 TiN 층이다.
일부 실시예에서, W 층(67)은 TiN 층(68)에 대한 결정핵 생성(nucleation) 층으로서 기능한다. 일부 실시예에서, W 층(67)은 약 200 ℃ 내지 약 400 ℃의 범위 내의 온도에서 전구체 가스로서 WF6을 사용하여 ALD에 의해 형성된다. 일부 실시예에서, WF6 전구체 가스는 5 내지 10회 도포된다. 전구체 가스를 공급하는 사이에 퍼지 가스가 공급된다. 퍼지 가스는 일부 실시예에서 Ar, He 및 N2 중 하나 이상을 포함한다. 이는 일부 실시예에서 약 0.1 nm 내지 약 2 nm 범위 내의 두께를 갖는 W 층(67)을 생성한다. 일부 실시예에서, W 층(67)은 불소를 포함한다. 일부 실시예에서, W 층(67)은 불연속 텅스텐 섬(그레인)을 포함한다. 그 후, 약 350 ℃ 내지 약 550 ℃ 범위 내의 온도에서 W 층(67) 위에 TiN 층(68)이 형성된다. TiN 층(68)의 두께는 일부 실시예에서 약 0.5 nm 내지 약 10 nm의 범위 내에 있고, 다른 실시예에서 약 1 nm 내지 약 5 nm의 범위 내에 있다.
이어서, 도 1b의 동작(250)에서, 일부 실시예에서 약 450 ℃ 내지 약 650 ℃의 온도에서 약 1 나노초(레이저 어닐링과 같은 스파이크 어닐링) 내지 약 360 초 동안 제 3 어닐링 동작이 수행된다. 일부 실시예에서, TiN 층(68) 및/또는 W 층(67)은 어닐링을 위한 캡 층으로서 기능한다. 일부 실시예에서, 이는 W 층에 대한 WF6 가스로부터 제 1 도전 층(63) 및 게이트 유전체 층(62)으로 불소를 확산시키는 결과를 가져온다. 일부 실시예에서, 불소는 또한 TiN 층(68)으로 확산된다.
그 후, 도 3g에 도시된 바와 같이, 도 1b의 동작(255)에서 TiN 층(68) 및 W 층(67)이 제거된다. 일부 실시예에서, TiN 층(68) 및 W 층(67)은 H3PO4, H2O2 및 H2O를 함유하는 수용액에 의해 제거된다. 보호 층(66)으로 인해, TaN 층(65)과 W 층 사이의 화학적 반응 및/또는 물리적 상호 작용이 억제되고, 수용액은 TaN 층(65)에 손상을 일으키지 않는다. 일부 실시예에서, 수용액에 의한 TiN 층(68) 및/또는 W 층(67)의 에칭 레이트는 TaN 층(65)의 에칭 레이트의 약 100 내지 10000 배이다. TaN 층(65)의 두께 손실량은 일부 실시예에서 초기 두께의 10 % 미만이다. 일부 실시예에서, 손실은 일부 실시예에서 초기 두께의 약 1 % 이상이다. 일부 실시예에서, TaN 층(65)의 두께 손실량은 0.5 nm 미만이다. 일부 실시예에서, 손실은 약 0.1 nm 이상이다. 일부 실시예에서, TiN 층(68) 및 W 층(67)이 제거된 후에, TaN 층(65)의 표면은 습식 세정된다.
보호 층(66)이 TaN 층(65)의 표면 상에 또는 표면에 형성되지 않으면, WF6 가스로부터의 텅스텐은 TaN 층(65)으로 확산하여 WNx 층 또는 영역을 생성할 수 있다. 이러한 경우에, WNx 층 또는 영역은 H3PO4를 함유하는 수용액에 의해 제거되어 TaN 층(65)에서 두께의 손실을 야기한다. 보호 층(66)을 사용함으로써, TaN 층(65)의 두께 손실을 방지하거나 억제할 수 있다.
TiN 층(68) 및 W 층(67)이 제거된 후에, 도 1b의 동작(260)에서, 하나 이상의 일 함수 조정 층(82) 및 바디(body) 게이트 금속 층(84)이 도 3h에 도시된 바와 같이 TaN 층(65)(또는 붕소 함유 보호 층(66)) 위에 형성된다.
일부 실시예에서, 일 함수 조정 층(82)은 TiN, WN, TaAlC, TiC, TaC, Co, Al, TiAl, 또는 TiAlC의 단일 층, 또는 이들 재료 중 2개 이상의 다층과 같은 도전성 재료로 제조된다. n-채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co 또는 TiAl 중 하나 이상이 일 함수 조정 층으로서 사용되고, p-채널 FET의 경우,TiAlC, Al, TiAl, TaN, TaAlC, TiN, WN, TiC 및 Co 중 하나 이상이 일 함수 조정 층으로서 사용된다. 일 함수 조정 층은 ALD, PVD, CVD, e-빔 증착 또는 다른 적절한 공정에 의해 형성될 수 있다. 또한, 일 함수 조정 층은 상이한 금속 층을 사용할 수 있는 n-채널 FET 및 p-채널 FET에 대해 별도로 형성될 수 있다. 일부 실시예에서, 일 함수 조정 층(82)은 하나 이상의 리소그래피 및 에칭 동작을 사용하여 퇴적되거나 일부 트랜지스터로부터 선택적으로 제거된다.
바디 금속 층(84)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료 및/또는 이들의 조합과 같은 도전성 재료의 하나 이상의 층을 포함한다. 바디 금속 층(84)은 CVD, ALD, 전기 도금, 또는 다른 적절한 방법에 의해 형성될 수 있다.
게이트 전극을 형성한 후에, 하나 이상의 층간 유전체 층, 콘택/비아, 상호 접속 금속 층 및 패시베이션 층 등과 같은 다양한 피처를 형성하기 위해 추가의 CMOS 공정이 수행된다.
도 4a 내지 도 4d는 본 개시의 다른 실시예에 따른 반도체 디바이스를 제조하는 단면도를 도시한다. 순차적인 제조 공정에서, 도 4a 내지 도 4d에 도시된 단계 이전, 도중 및 이후에 하나 이상의 추가 동작이 제공될 수 있고, 이하에서 설명되는 동작들의 일부는 방법의 추가 실시예를 위해 대체되거나 제거된다는 것이 이해된다. 동작/공정의 순서는 상호 교환 가능할 수 있다. 상기 실시예와 관련하여 설명된 바와 같은 재료, 구성, 치수, 공정 및/또는 동작이 다음의 실시예에서 채용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
본 실시예에서, 보호 층은 제 2 도전 층(65)의 표면 상에 형성된 추가 층이다.
제 2 도전 층(65)(예를 들어, TaN 층)이 도 3d에 도시된 바와 같이 형성된 후에, 보호 층(72)이 도 4a에 도시된 바와 같이 제 2 도전 층(65)의 상부 표면 상에 형성된다. 일부 실시예에서, 보호 층(72)은 B, Si, N 및 C로 도핑된 Ta, B, Si, C 및/또는 N으로 도핑된 Ti, 실리사이드 또는 임의의 다른 적절한 재료와 같은 도전성 재료를 포함한다. 특정 실시예에서, B 및 N을 함유하는 Ta가 보호 층(72)으로서 사용된다. 보호 층(72)은 CVD, ALD, 전기 도금, 또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 보호 층의 두께는 약 1 nm 내지 약 10 nm의 범위 내에 있고, 다른 실시예에서 약 2 nm 내지 약 5 nm의 범위 내에 있다.
그 후, 도 3f에 관해 설명된 동작과 유사하게, 도 4b에 도시된 바와 같이, 보호 층(72) 위에 제 3 도전 층(67)이 형성되고, 제 3 도전 층(67) 위에 제 4 도전 층(68)이 형성된다. 일부 실시예에서, 제 3 도전 층(67)은 텅스텐(W) 층이고, 제 4 도전 층(68)은 TiN 층이다. 이어서, 일부 실시예에서 약 450 ℃ 내지 약 650 ℃의 온도에서 약 1 나노초(레이저 어닐링과 같은 스파이크 어닐링) 내지 약 360 초 동안 제 3 어닐링 동작이 수행된다.
다음으로, 도 3g와 관련하여 설명된 동작과 유사하게, 도 4c에 도시된 바와 같이, TiN 층(68) 및 W 층(67)은 제거된다. 일부 실시예에서, TiN 층(68) 및 W 층(67)은 HH3PO4, H2O2 및 H2O를 함유하는 수용액을 사용하여 제거된다. 보호 층(72)으로 인해, TaN 층(65)과 W 층 사이의 화학적 반응 및/또는 물리적 상호 작용이 억제된다. 수용액은 TaN 층(65)에 손상을 일으키지 않는다. 일부 실시예에서, TaN 층(65)의 두께 손실량은 초기 두께의 10 % 미만이다. 일부 실시예에서, TaN 층(65)의 두께 손실량은 0.5 nm 미만이다.
TiN 층(68) 및 W 층(67)이 제거된 후에, 도 3h와 관련하여 설명된 동작과 유사하게, 도 4d에 도시된 바와 같이, 하나 이상의 일 함수 조정 층(82) 및 바디 게이트 금속 층(84)이 보호 층(72) 위에 형성된다.
도 5a 내지 도 5d는 본 개시의 다른 실시예에 따른 반도체 디바이스를 제조하는 단면도를 도시한다. 순차적인 제조 공정에서, 도 5a 내지 도 5d에 도시된 단계 이전, 도중 및 이후에 하나 이상의 추가 동작이 제공될 수 있고, 이하에서 설명되는 동작들의 일부는 방법의 추가 실시예를 위해 대체되거나 제거된다는 것이 이해된다. 동작/공정의 순서는 상호 교환 가능할 수 있다. 상기 실시예와 관련하여 설명된 바와 같은 재료, 구성, 치수, 공정 및/또는 동작이 다음의 실시예에서 채용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
본 실시예에서, 일 함수 조정 층이 형성되기 전에 보호 층이 제거된다.
제 2 도전 층(65)(예를 들어, TaN 층)이 도 3d에 도시된 바와 같이 형성된 후에, 보호 층(74)이 제 2 도전 층(65)의 상부 표면 상에 형성된다. 일부 실시예에서, 보호 층(74)은 B, Si, N 및 C로 도핑된 Ta, B, Si, C 및/또는 N으로 도핑된 Ti, 실리사이드 또는 다른 적절한 재료를 포함한다. 특정 실시예에서, B 및 N을 함유하는 Ta가 보호 층(74)으로서 사용된다. 다른 실시예에서, 보호 층(74)은 실리콘 산화물, 실리콘 질화물, SiON 및 SiCN과 같은 절연 재료, 폴리머 또는 임의의 다른 적절한 절연 재료를 포함한다. 다른 실시예에서, 보호 층(74)은 실리콘, SiGe 및 Ge와 같은 반도체 재료 또는 임의의 다른 적절한 반도체 재료를 포함한다. 보호 층(74)은 CVD, ALD, 전기 도금 또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 보호 층(74)의 두께는 약 1 nm 내지 약 10 nm의 범위 내에 있고, 다른 실시예에서 약 2 nm 내지 약 5 nm의 범위 내에 있다.
그 후, 도 3f 및 도 4b와 관련하여 설명된 동작과 유사하게, 도 5b에 도시된 바와 같이, 보호 층(74) 위에 제 3 도전 층(67)이 형성되고, 제 3 도전 층(67) 위에 제 4 도전 층(68)이 형성된다. 일부 실시예에서, 제 3 도전 층(67)은 텅스텐(W) 층이고, 제 4 도전 층(68)은 TiN 층이다. 이어서, 일부 실시예에서 약 450 ℃ 내지 약 650 ℃의 온도에서 약 1 나노초(레이저 어닐링과 같은 스파이크 어닐링) 내지 약 360 초 동안 제 3 어닐링 동작이 수행된다.
다음으로, 도 3g 및 도 4c와 관련하여 설명된 동작과 유사하게, TiN 층(68) 및 W 층(67)이 제거된다. 일부 실시예에서, TiN 층(68) 및 W 층(67)은 H3PO4, H2O2 및 H2O를 함유하는 수용액에 의해 제거된다. 보호 층(74)으로 인해, TaN 층(65)과 W 층 사이의 화학적 반응 및/또는 물리적 상호 작용이 억제되고, 수용액은 TaN 층(65)에 손상을 일으키지 않는다. 일부 실시예에서, TaN 층(65)의 두께 손실량은 초기 두께의 10 % 미만이다. 일부 실시예에서, TaN 층(65)의 두께 손실량은 0.5 nm 미만이다. 또한, 보호 층(74)은 도 5c에 도시된 바와 같이 제거된다.
보호 층(74)이 제거된 후에, 도 3h 및 도 4d와 관련하여 설명된 동작과 유사하게, 도 5d에 도시된 바와 같이, 하나 이상의 일 함수 조정 층(82) 및 바디 게이트 금속 층(84)이 제 2 도전 층(65)(예를 들어, TaN 층) 위에 형성된다.
본 명세서에 기술된 다양한 실시예 또는 예시는 기존 기술에 비해 몇몇 이점을 제공한다. 본 실시예에서, 보호 층은 FET의 금속 게이트 구조물의 TaN 층의 표면 상에 또는 표면에 형성된다. 보호 층은 그렇지 않으면 H3PO4를 함유하는 수용액을 사용한 후속 습식 동작에 의해 야기되는 TaN 층의 두께 손실을 방지하거나 억제한다.
모든 이점이 반드시 여기서 논의되지는 않았으며, 모든 실시예 또는 예시에 대해 특정 이점이 요구되지 않고, 다른 실시예 또는 예시가 상이한 장점을 제공할 수 있음을 이해할 것이다.
본 개시의 일 양상에 따르면, 반도체 디바이스를 제조하는 방법에서, 게이트 유전체 층이 채널 영역 위에 형성되고, 제 1 도전 층이 게이트 유전체 층 위에 형성되고, 보호 층이 제 1 도전 층의 표면 영역에서 형성되고, 보호 층 상에 금속 함유 가스를 도포함으로써 금속 층이 형성되고, 용액을 사용한 습식 에칭 동작에 의해 금속 층이 제거된다. 보호 층은 습식 에칭 동작의 용액에 대해 저항성이 있다. 상기 및 하기 실시예 중 하나 이상에서, 제 1 도전 층은 TaN이다. 상기 및 하기 실시예 중 하나 이상에서, 보호 층은 제 1 도전 층의 표면 영역으로 붕소를 도입함으로써 형성된다. 상기 및 하기 실시예 중 하나 이상에서, 보호 층은 제 1 도전 층의 표면에 붕소 함유 가스를 도포함으로써 형성된다. 상기 및 하기 실시예 중 하나 이상에서, 붕소 함유 가스는 B2H6이다. 상기 및 하기 실시예 중 하나 이상에서, 보호 층은 제 1 도전 층의 표면 영역으로 붕소를 주입함으로써 형성된다. 상기 및 하기 실시예 중 하나 이상에서, 금속 층은 W 층을 포함한다. 상기 및 하기 실시예 중 하나 이상에서, W 층은 WF6을 함유하는 가스에 의해 형성된다. 상기 및 하기 실시예 중 하나 이상에서, 용액은 H3PO4를 포함한다. 상기 및 하기 실시예 중 하나 이상에서, 습식 에칭 동작 후의 TaN 층의 두께 손실은 형성된 TaN 층의 두께와 비교하여 0.5 nm 미만이다.
본 개시의 또다른 양상에 따르면, 반도체 디바이스를 제조하는 방법에서, 게이트 유전체 층이 채널 영역 위에 형성되고, 제 1 도전 층이 게이트 유전체 층 위에 형성되고, 제 2 도전 층이 제 1 도전 층 위에 형성되고, 제 1 도전 층의 표면 상에 또는 표면 영역에 보호 층이 형성되고, 보호 층 위의 금속 함유 가스를 사용하여 금속 층이 형성되고, H3PO4를 함유한 용액을 사용한 습식 에칭 동작에 의해 금속 층이 제거된다. 보호 층은 습식 에칭 동작의 용액에 대해 저항성이 있다. 상기 및 하기 실시예 중 하나 이상에서, 제 1 도전 층은 TiN이고 제 2 도전 층은 TaN이다. 상기 및 하기 실시예 중 하나 이상에서, 보호 층은 B, N, C 및 Si로 이루어진 그룹으로부터 선택된 하나의 원소를 함유하는 가스를 제 2 도전 층의 표면에 도포함으로써 형성된다. 상기 및 하기 실시예 중 하나 이상에서, 보호 층은 CVD 또는 ALD에 의해 형성된다. 상기 및 하기 실시예 중 하나 이상에서, 금속 층은 WF6을 함유하는 가스를 사용하여 형성된 W 층을 포함한다. 상기 및 하기 실시예 중 하나 이상에서, 금속 층이 형성된 후에, 450 ℃ 내지 650 ℃의 온도에서 어닐링 동작이 수행된다. 상기 및 하기 실시예 중 하나 이상에서, 제 1 도전 층을 형성한 후 및 제 2 도전 층을 형성하기 전에, 제 1 캡 층이 제 1 도전 층 위에 형성되고, 제 1 캡 층이 형성된 후에 어닐링 동작이 수행되고, 어닐링 동작 후에 제 1 캡 층이 제거된다. 상기 및 하기 실시예 중 하나 이상에서, 제 1 캡 층은 결정질, 다결정질 또는 비정질 실리콘으로 제조된다. 상기 및 하기 실시예 중 하나 이상에서, 금속 층을 형성하는 단계는 보호 층 위에 금속 함유 가스를 도포하여 결정핵 생성 층을 형성하는 단계, 및 결정핵 생성 층 위에 TiN 층을 형성하는 단계를 포함하고, TiN 층이 형성된 후에, 제 2 어닐링 동작이 수행된다.
본 개시의 또다른 양상에 따르면, 반도체 디바이스를 제조하는 방법에서, 하부 층 위에 제 1 도전 층이 형성되고, 제 1 도전 층으로 붕소를 도입함으로써 붕소 함유 층이 형성되고, 제 1 도전 층과 혼합될 수 있는 하나 이상의 원소를 함유하는 가스가 도포되고, 제 2 도전 층이 붕소 함유 층 위에 형성된다. 혼합된 층은 H3PO4를 함유하는 수용액에 분해될 수 있다.
본 개시의 일 양상에 따르면, 반도체 디바이스는 채널 층, 채널 층 위에 배치된 게이트 유전체 층, 게이트 유전체 층 위에 배치된 제 1 도전 층, 제 1 도전 층 위에 배치된 보호 층, 및 보호 층 위에 배치된 제 2 도전 층을 포함한다. 보호 층은 붕소 함유 층, 실리콘 함유 층, 탄소 함유 층 및 질소 함유 층으로 이루어진 그룹으로부터 선택된 하나를 포함한다. 상기 및 하기 실시예 중 하나 이상에서, 보호 층의 두께는 0.1 nm 내지 1.0 nm의 범위 내이다. 상기 및 하기 실시예 중 하나 이상에서, 제 1 도전 층은 TaN 층이다. 상기 및 하기 실시예 중 하나 이상에서, 캡 층은 붕소 함유 층이다. 상기 및 하기 실시예 중 하나 이상에서, 붕소 함유 층은 4 원자% 내지 10 원자%의 양으로 붕소를 포함한다. 상기 및 하기 실시예 중 하나 이상에서, 제 2 도전 층은 하나 이상의 일 함수 조정 층 및 바디(body) 금속 층을 포함한다. 상기 및 하기 실시예 중 하나 이상에서, 바디 금속 층은 W로 제조된다. 상기 및 하기 실시예 중 하나 이상에서, 제 1 도전 층은 0.02 원자% 내지 75 원자%의 양으로 불소를 포함한다. 상기 및 하기 실시예 중 하나 이상에서, 게이트 유전체 층은 0.01 원자% 내지 40 원자%의 양으로 불소를 포함한다.
본 개시의 또다른 양상에 따르면, 반도체 디바이스는 채널 층, 채널 층 위에 배치된 게이트 유전체 층, 게이트 유전체 층 위에 배치된 제 1 도전 층, 제 1 도전 층 위에 배치된 제 2 도전 층, 및 제 2 도전 층 위에 배치된 제 3 도전 층을 포함한다. 제 2 도전 층의 상부 표면 영역은 붕소를 포함한다. 상기 및 하기 실시예 중 하나 이상에서, 상부 표면 영역은 4 원자% 내지 10 원자%의 양으로 붕소를 포함한다. 상기 및 하기 실시예 중 하나 이상에서, 붕소를 포함하는 상부 표면 영역의 두께는 0.1 nm 내지 0.5 nm의 범위 내이다. 상기 및 하기 실시예 중 하나 이상에서, 제 2 도전 층은 TaN이다. 상기 및 하기 실시예 중 하나 이상에서, 제 1 도전 층은 TiN이다. 상기 및 하기 실시예 중 하나 이상에서, 제 3 도전 층은 Ti, TiN, WN, TaAlC, TiC, TaC, TiAl 및 TiAlC의 하나 이상의 층이다. 상기 및 하기 실시예 중 하나 이상에서, 반도체 디바이스는 제 3 도전 층 위에 배치된 제 4 도전 층을 더 포함한다. 상기 및 하기 실시예 중 하나 이상에서, 제 2 도전 층의 두께는 1.0 nm 내지 5.0 nm의 범위 내이다.
본 개시의 또다른 양상에 따르면, 반도체 디바이스는 채널 영역, 채널 영역 위에 배치된 게이트 유전체 층, 게이트 유전체 층 위에 배치된 TiN 층, TiN 층 위에 배치된 TaN 층, TaN 층 위에 배치된 보호 층, 보호 층 위에 배치된 일 함수 조정 층, 및 일 함수 조정 층 위에 배치된 메타 게이트 층을 포함하는 핀 구조물을 포함한다. 보호 층은 H3PO4를 함유한 용액에 대해 저항성이 있다. 상기 및 하기 실시예 중 하나 이상에서, 보호 층은 C, Si 및 B 중 하나 이상을 함유한다. 상기 및 하기 실시예 중 하나 이상에서, 보호 층은 N 및 B를 함유하는 Ta로 제조된다. 상기 및 하기 실시예 중 하나 이상에서, 보호 층의 두께는 1 nm 내지 10 nm의 범위 내이다.
상기는 본 발명의 양상들을 당업자가 더 잘 이해할 수 있도록 여러 실시예들 또는 예시들의 특징을 약술한다. 당업자는 여기에 개시된 실시예들 또는 예시들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조들을 설계하거나 수정하기 위해 본 발명을 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
1. 반도체 디바이스를 제조하는 방법에 있어서,
채널 영역 위에 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 위에 제 1 도전 층을 형성하는 단계;
상기 제 1 도전 층의 표면 영역에 보호 층을 형성하는 단계;
상기 보호 층 상에 금속 함유 가스를 도포함으로써 금속 층을 형성하는 단계;
용액(solution)을 사용한 습식 에칭 동작에 의해 상기 금속 층을 제거하는 단계
를 포함하고,
상기 보호 층은 상기 습식 에칭 동작의 상기 용액에 대해 저항성이 있는 것인, 반도체 디바이스 제조 방법.
2. 제 1 항에 있어서,
상기 제 1 도전 층은 TaN인 것인, 반도체 디바이스 제조 방법.
3. 제 2 항에 있어서,
상기 보호 층은 상기 제 1 도전 층의 표면 영역으로 붕소를 도입함으로써 형성되는 것인, 반도체 디바이스 제조 방법.
4. 제 3 항에 있어서,
상기 보호 층은 상기 제 1 도전 층의 표면에 붕소 함유 가스를 도포함으로써 형성되는 것인, 반도체 디바이스 제조 방법.
5. 제 4 항에 있어서,
붕소 함유 가스가 B2H6인 것인, 반도체 디바이스 제조 방법.
6. 제 3 항에 있어서,
상기 보호 층은 상기 제 1 도전 층의 표면 영역으로 붕소를 주입함으로써 형성되는 것인, 반도체 디바이스 제조 방법.
7. 제 2 항에 있어서,
상기 금속 층은 W 층을 포함하는 것인, 반도체 디바이스 제조 방법.
8. 제 7 항에 있어서,
상기 W 층은 WF6을 함유하는 가스에 의해 형성되는 것인, 반도체 디바이스 제조 방법.
9. 제 2 항에 있어서,
상기 용액은 H3PO4를 포함하는 것인, 반도체 디바이스 제조 방법.
10. 제 2 항에 있어서,
상기 습식 에칭 동작 후의 TaN 층의 두께 손실은 형성된 TaN 층의 두께와 비교하여 0.5 nm 미만인 것인, 반도체 디바이스 제조 방법.
11. 반도체 디바이스를 제조하는 방법에 있어서,
채널 영역 위에 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 위에 제 1 도전 층을 형성하는 단계;
상기 제 1 도전 층 위에 제 2 도전 층을 형성하는 단계;
상기 제 1 도전 층의 표면 상에 또는 표면 영역에 보호 층을 형성하는 단계;
상기 보호 층 위에 금속 함유 가스를 사용하여 금속 층을 형성하는 단계; 및
H3PO4를 함유하는 용액을 사용한 습식 에칭 동작에 의해 금속 층을 제거하는 단계
를 포함하고,
상기 보호 층은 상기 습식 에칭 동작의 상기 용액에 대해 저항성이 있는 것인, 반도체 디바이스 제조 방법.
12. 제 11 항에 있어서,
상기 제 1 도전 층은 TiN이고, 상기 제 2 도전 층은 TaN인 것인, 반도체 디바이스 제조 방법.
13. 제 11 항에 있어서,
상기 보호 층은 상기 제 2 도전 층의 표면에 B, N, C 및 Si로 이루어진 그룹으로부터 선택된 하나의 원소를 함유하는 가스를 도포함으로써 형성되는 것인, 반도체 디바이스 제조 방법.
14. 제 11 항에 있어서,
상기 보호 층은 CVD 또는 ALD에 의해 형성되는 것인, 반도체 디바이스 제조 방법.
15. 제 11 항에 있어서,
상기 금속 층은 WF6을 함유하는 가스를 사용하여 형성된 W 층을 포함하는 것인, 반도체 디바이스 제조 방법.
16. 제 11 항에 있어서,
상기 금속 층이 형성된 후에, 450 ℃ 내지 650 ℃의 온도에서 어닐링 동작을 수행하는 단계
를 더 포함하는, 반도체 디바이스 제조 방법.
17. 제 11 항에 있어서,
상기 제 1 도전 층을 형성한 후 및 상기 제 2 도전 층을 형성하기 전에,
상기 제 1 도전 층 위에 제 1 캡(cap) 층을 형성하는 단계;
상기 제 1 캡 층이 형성된 후에 어닐링 동작을 수행하는 단계; 및
상기 어닐링 동작 후에 상기 제 1 캡 층을 제거하는 단계
를 더 포함하는, 반도체 디바이스 제조 방법.
18. 제 17 항에 있어서,
상기 제 1 캡 층은 결정질, 다결정질 또는 비정질 실리콘으로 제조되는 것인, 반도체 디바이스 제조 방법.
19. 제 11 항에 있어서,
상기 금속 층을 형성하는 단계는, 상기 보호 층 위에 금속 함유 가스를 도포하여 결정핵 생성(nucleation) 층을 형성하는 단계, 및 상기 결정핵 생성 층 위에 TiN 층을 형성하는 단계를 포함하고,
상기 TiN 층이 형성된 후에, 제 2 어닐링 동작이 수행되는 것인, 반도체 디바이스 제조 방법.
20. 반도체 디바이스에 있어서,
채널 층;
상기 채널 층 위에 배치된 게이트 유전체 층;
상기 게이트 유전체 층 위에 배치된 제 1 도전 층;
상기 제 1 도전 층 상에 배치된 보호 층;
상기 보호 층 위에 배치된 제 2 도전 층
을 포함하고,
상기 보호 층은 붕소 함유 층, 실리콘 함유 층 및 탄소 함유 층으로 이루어진 그룹으로부터 선택된 하나를 포함하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    채널 영역 위에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 위에 제 1 도전 층을 형성하는 단계;
    상기 제 1 도전 층의 표면 영역에 보호 층을 형성하는 단계;
    상기 보호 층 상에 금속 함유 가스를 도포함으로써 금속 층을 형성하는 단계;
    용액(solution)을 사용한 습식 에칭 동작에 의해 상기 금속 층을 제거하는 단계
    를 포함하고,
    상기 보호 층은 상기 습식 에칭 동작의 상기 용액에 대해 저항성이 있고,
    상기 보호 층은 상기 제 1 도전 층의 도핑된 층인 것인, 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전 층은 TaN인 것인, 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 보호 층은 상기 제 1 도전 층의 표면 영역으로 붕소를 도입함으로써 형성되는 것인, 반도체 디바이스 제조 방법.
  4. 제 2 항에 있어서,
    상기 금속 층은 W 층을 포함하는 것인, 반도체 디바이스 제조 방법.
  5. 반도체 디바이스를 제조하는 방법에 있어서,
    채널 영역 위에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 위에 제 1 도전 층을 형성하는 단계;
    상기 제 1 도전 층 위에 제 2 도전 층을 형성하는 단계;
    상기 제 2 도전 층의 표면 상에 또는 표면 영역에 보호 층을 형성하는 단계;
    상기 보호 층 위에 금속 함유 가스를 사용하여 금속 층을 형성하는 단계; 및
    H3PO4를 함유하는 용액을 사용한 습식 에칭 동작에 의해 상기 금속 층을 제거하는 단계
    를 포함하고,
    상기 보호 층은 상기 습식 에칭 동작의 상기 용액에 대해 저항성이 있고,
    상기 보호 층은 상기 제 2 도전 층의 도핑된 층인 것인, 반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 도전 층은 TiN이고, 상기 제 2 도전 층은 TaN인 것인, 반도체 디바이스 제조 방법.
  7. 제 5 항에 있어서,
    상기 보호 층은 상기 제 2 도전 층의 표면에 B, N, C 및 Si로 이루어진 그룹으로부터 선택된 하나의 원소를 함유하는 가스를 도포함으로써 형성되는 것인, 반도체 디바이스 제조 방법.
  8. 제 5 항에 있어서,
    상기 제 1 도전 층을 형성한 후 및 상기 제 2 도전 층을 형성하기 전에,
    상기 제 1 도전 층 위에 제 1 캡(cap) 층을 형성하는 단계;
    상기 제 1 캡 층이 형성된 후에 어닐링 동작을 수행하는 단계; 및
    상기 어닐링 동작 후에 상기 제 1 캡 층을 제거하는 단계
    를 더 포함하는, 반도체 디바이스 제조 방법.
  9. 제 5 항에 있어서,
    상기 금속 층을 형성하는 단계는, 상기 보호 층 위에 상기 금속 함유 가스를 도포하여 결정핵 생성(nucleation) 층을 형성하는 단계, 및 상기 결정핵 생성 층 위에 TiN 층을 형성하는 단계를 포함하고,
    상기 TiN 층이 형성된 후에, 제 2 어닐링 동작이 수행되는 것인, 반도체 디바이스 제조 방법.
  10. 반도체 디바이스에 있어서,
    채널 층;
    상기 채널 층 위에 배치된 게이트 유전체 층;
    상기 게이트 유전체 층 위에 배치된 제 1 도전 층;
    상기 제 1 도전 층 상에 배치된 보호 층;
    상기 보호 층 위에 배치된 제 2 도전 층
    을 포함하고,
    상기 보호 층은 붕소 함유 층, 실리콘 함유 층 및 탄소 함유 층으로 이루어진 그룹으로부터 선택된 하나를 포함하고,
    상기 보호 층은 상기 제 1 도전 층의 도핑된 층인 것인, 반도체 디바이스.
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