CN111129147A - 制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

在制造半导体器件的方法中，在沟道区域上方形成栅极介电层，在栅极介电层上方形成第一导电层，在第一导电层的表面区域处形成保护层，通过在保护层上施加含金属的气体来形成金属层，并且通过使用溶液的湿蚀刻操作去除金属层。保护层抵抗湿蚀刻操作的溶液。本发明的实施例还涉及半导体器件。

Description

制造半导体器件的方法和半导体器件
技术领域
本发明的实施例涉及制造半导体器件的方法和半导体器件。
背景技术
随着集成电路按比例缩小的增长以及对集成电路速度要求的日益提高，晶体管需要具有更大的驱动电流，以及越来越小的尺寸。因此开发了鳍式场效应晶体管(FinFET)。FinFET包括位于衬底之上的垂直半导体鳍。半导体鳍用于形成源极和漏极区域以及位于源极和漏极区域之间的沟道区域。形成浅沟槽隔离(STI)区域以限定半导体鳍。FinFET还包括栅极堆叠件，其形成在半导体鳍的侧壁和顶面上。由于FinFET具有三维沟道结构，因此对沟道进行离子注入工艺需要格外小心，以减少任何几何效应。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，包括：在沟道区域上方形成栅极介电层；在所述栅极介电层上方形成第一导电层；在所述第一导电层的表面区域处形成保护层；通过在所述保护层上施加含金属的气体形成金属层；通过使用溶液的湿蚀刻操作去除所述金属层，其中，所述保护层抵抗所述湿蚀刻操作的所述溶液。
本发明的另一实施例提供了一种制造半导体器件的方法，包括：在沟道区域上方形成栅极介电层；在所述栅极介电层上方形成第一导电层；在所述第一导电层上方形成第二导电层；在所述第一导电层的表面上或表面区域处形成保护层；通过在所述保护层上方使用含金属的气体形成金属层；以及通过使用含有H3PO4的溶液的湿蚀刻操作去除所述金属层，其中，所述保护层抵抗所述湿蚀刻操作的所述溶液。
本发明的又一实施例提供了一种半导体器件，包括：沟道层；栅极介电层，设置在所述沟道层上方；第一导电层，设置在所述栅极介电层上方；保护层，设置在所述第一导电层上；第二导电层，设置在所述保护层上方，其中：所述保护层包括选自由含硼层、含硅层和含碳层组成的组中的一个。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明实施例的半导体器件的截面图。
图1B示出了根据本发明实施例的制造半导体器件的流程图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图3A、图3B、图3C、图3D、图3E、图3F、图3G和图3H示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图4A、图4B、图4C和图4D示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图5A、图5B、图5C和图5D示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或装置的期望特性。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各种部件。在附图中，为了简化，可以省略一些层/部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等间隔相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，间隔相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的间隔相对描述符可以同样地作出相应的解释。在本发明中，除非另外说明，否则短语“A、B和C中的一个”表示“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，并且不表示来自A的一个元件、来自B的一个元件和来自C的一个元件。在整个公开中，源极和漏极可互换使用，并且源极/漏极是指源极和漏极中的一种或两种。
公开的实施例涉及半导体器件，具体地涉及鳍式场效应晶体管(Fin FET)及其制造方法。诸如本文公开的实施例通常不仅适用于鳍式FET而且还适用于双栅、环绕栅、欧米茄栅或全环栅(GAA)晶体管和/或纳米线晶体管，或具有金属栅极结构的任何合适的器件。
如图1A所示，在一些实施例中，在底层100上方形成第一导电层110。在一些实施例中，底层100是介电层，半导体层或导电(金属或金属化)层。在一些实施例中，底层100是栅极介电层。在第一导电层110上形成保护层120，并且在保护层120上方进一步形成第二导电层130。保护层120具有防止在第一导电层110和第二导电层130之间的物理相互作用(例如，扩散)和/或化学反应的功能。在一些实施例中，第二导电层130是半导体器件的部分，并且在其他实施例中，第二导电层130随后被去除并且不保留在半导体器件中。
在一些实施例中，保护层120是第一导电层110的掺杂层。掺杂剂包括硼、硅、碳和氮中的一种或多种。通过施加包含掺杂剂的气体或将掺杂剂的离子注入到表面部分中，将掺杂剂引入第一导电层110的表面部分中。用于气体施加的源气体(前体)包括B2H6、硅烷(SiH4)、乙硅烷(Si2H6)、二氯硅烷(SiH2Cl2)、六氯乙硅烷(Si2Cl6)、CF4、CHF3、NH3和任何其他合适的气体。在一些实施例中，将气体施加到第一导电层110的表面上持续1s至60s。在一些实施例中，使用包含掺杂剂的等离子体。在一些实施例中，保护层120是聚合物层或介电层。在一些实施例中，在去除第二导电层130之后去除保护层120。
在一些实施例中，第一导电层110是Ti、TiN、TiAlC、Ta或TaN的层。在一些实施例中，第二导电层130是W、Co、Ni或Mo的层。在其他实施例中，第二导电层120是Ti、TiN、TiAlC、Ta或TaN的层。在某些实施例中，第一导电层110是TaN层，第二导电层130是W层。
在一些实施例中，保护层120的厚度比第一和/或第二导电层110和130更薄或更大，并且在从约0.1nm至约10nm的范围内。保护层的厚度均匀性在从约1％至约10％的范围内((Max-Min)/Ave×100)。
图1B示出了根据本发明实施例的制造半导体器件的流程图。图2A至图2H和图3A至图3H示出了根据本发明的实施例的制造半导体器件的截面图。应当理解，在顺序制造工艺中，可以在图2A至图3H所示的阶段之前、期间和之后提供一个或多个附加操作，对于该方法的其他实施例，下面描述的一些操作可以被替换或消除。操作/工艺的顺序可以互换。在以下实施例中可以采用相对于以上实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
如图2A所示，在衬底10上方制造一个或多个鳍结构20。衬底10是例如p型硅衬底，其杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。在其他实施例中，衬底10是n型硅衬底，其杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。可选地，衬底10可以包括另一种元素半导体，诸如锗；化合物半导体，包括IV-IV族化合物半导体，诸如SiC和SiGe，III-V族化合物半导体，诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。诸如非晶硅或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型电导率)的各个区域。
鳍结构20可以通过任何合适的方法图案化。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺来图案化鳍结构20。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍结构20。
如图2A所示，在Y方向上延伸的两个鳍结构20在X方向上彼此相邻设置。但是，鳍结构的数量不限于两个。该数量可以是一个、三个、四个或五个或更多个。另外，可以在鳍结构20的两侧附近设置多个伪鳍结构中的一个，以提高图案化工艺中的图案保真度。鳍结构20的宽度在一些实施例中在约5nm至约40nm的范围内，并且在某些实施例中可以在约7nm至约15nm的范围内。鳍结构20的高度在一些实施例中在约100nm至约300nm的范围内，并且在其他实施例中可以在约50nm至100nm的范围内。鳍结构20之间的间隔在一些实施例中在约5nm至约80nm的范围内，并且在其他实施例中可以在约7nm至15nm的范围内。然而，本领域技术人员将认识到，贯穿说明书描述的尺寸和值仅是实例，并且可以改变以适合集成电路的不同规模。在一些实施例中，鳍式FET器件是n型鳍式FET。在其他实施例中，鳍式FET器件是p型鳍式FET。
在形成鳍结构20之后，如图2B所示，在鳍结构20上方形成隔离绝缘层30。
隔离绝缘层30包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的一个或多个绝缘材料层，绝缘材料诸如氧化硅、氧氮化硅或氮化硅。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，实施多个退火工艺。使可流动膜固化和退火多于一次。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层130由旋涂玻璃(SOG)、SiO、SiON、SiOCN和/或氟掺杂的硅酸盐玻璃(FSG)的一层或多层形成。
在鳍结构20上方形成隔离绝缘层30之后，实施平坦化操作以去除隔离绝缘层30的部分。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀工艺。然后，如图2B所示，进一步去除隔离绝缘层30，从而暴露将成为沟道层的鳍结构20的上部。
在某些实施例中，隔离绝缘层30的部分去除可以使用湿蚀刻工艺来实施，例如，通过将衬底浸入氢氟酸(HF)中。在另一实施例中，可以使用干蚀刻工艺来实施隔离绝缘层30的部分去除的操作。例如，可以使用使用CHF3或BF3作为蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层30之后，可以实施热工艺，例如退火工艺，以提高隔离绝缘层30的质量。在某些实施例中，在诸如N2、Ar或He的惰性气体环境中，通过在约900℃至约1050℃的温度范围内使用快速热退火(RTA)约1.5s至约10s来实施热工艺。
然后，如图2C所示，在部分鳍结构20上方形成伪栅极结构40。
在隔离绝缘层30和暴露的鳍结构20上方形成介电层和多晶硅层，并且然后实施图案化操作以获得包括由多晶硅制成的伪栅电极层44和伪栅极介电层42的伪栅极结构。在一些实施例中，通过使用包括氮化硅层和氧化物层的硬掩模来实施多晶硅层的图案化。伪栅极介电层42可以是通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成的氧化硅。在一些实施例中，伪栅极介电层42包括一层或多层氧化硅、氮化硅、氮氧化硅或高k介电。在一些实施例中，伪栅极介电层的厚度在约1nm至约5nm的范围内。
在一些实施例中，伪栅电极层44是具有均匀或非均匀掺杂的掺杂的多晶硅。在本实施例中，伪栅电极层44的宽度在约30nm至约60nm的范围内。在一些实施例中，伪栅电极层的厚度在约30nm至约50nm的范围内。另外，可以在伪栅极结构40的两侧附近设置多个伪栅极结构中的一个，以提高图案化工艺中的图案保真度。在一些实施例中，伪栅极结构40的宽度在约5nm至约40nm的范围内，并且在某些实施例中可以在约7nm至约15nm的范围内。
此外，如图2C所示，在伪栅极结构40的相对侧上形成侧壁间隔件46。在伪栅极结构40上方形成用于侧壁间隔件46的绝缘材料层。绝缘材料层以共形的方式沉积，使得其形成为在伪栅极结构40的垂直表面(诸如侧壁)、水平表面和顶部上分别具有基本相等的厚度。在一些实施例中，绝缘材料层的厚度在从约5nm至约20nm的范围内。绝缘材料层包括SiN、SiON和SiCN的一种或多种或任何其他合适的介电材料。可以通过ALD或CVD或任何其他合适的方法来形成绝缘材料层。下一步，通过各向异性蚀刻去除绝缘材料层的底部，从而形成侧壁间隔件46。在一些实施例中，侧壁间隔件46包括两至四层不同的绝缘材料。在一些实施例中，伪栅极介电层42的部分设置在侧壁间隔件46和隔离绝缘层30之间。在其他实施例中，伪栅极介电层42的任何部分都没有设置在侧壁间隔件46和隔离绝缘层30之间。
随后，在一些实施例中，蚀刻(凹进)鳍结构20的未由伪栅极结构40覆盖的源极/漏极区域，以形成源极/漏极凹槽，如图2D所示，以形成凹槽22。在形成源极/漏极凹槽22之后，如图2E所示，在源极/漏极凹槽22中形成一个或多个源极/漏极外延层60。在一些实施例中，形成第一外延层、第二外延层和第三外延层。在其他实施例中，不形成凹槽，并且在鳍结构上方形成外延层。
在一些实施例中，第一外延层包括用于n型FinFET的SiP或SiCP，以及用于p型FinFET的掺杂有B的SiGe。在一些实施例中，第一外延层中的P(磷)的量在从约1×1018原子/cm3至约1×1020原子/cm3的范围内。在一些实施例中，第一外延层的厚度在约5nm至20nm的范围内，而在其他实施例中，在约5nm至约15nm的范围内。当第一外延层是SiGe时，在一些实施例中，Ge的量为约25％原子至约32％原子，在其他实施例中为约28％原子至约30％原子。在一些实施例中，第二外延层包括用于n型FinFET的SiP或SiCP，以及用于p型FinFET的掺杂有B的SiGe。在一些实施例中，第二外延层中的磷的量高于第一外延层中的磷的量，并且在约1×1020原子/cm3至约2×1020原子/cm3的范围内。在该实施例中，第二外延层的厚度在约20nm至40nm的范围内，或者在其他实施例中，在约25nm至约35nm的范围内。当第二外延层是SiGe时，在一些实施例中，Ge的量为约35％原子至约55％原子，在其他实施例中为约41％原子至约46％原子。第三外延层可以包括SiP外延层。第三外延层是用于在源极/漏极中形成硅化物的牺牲层。在一些实施例中，第三外延层中的磷的量小于第二外延层的磷的量，并且在约1×1018原子/cm3至约1×1021原子/cm3的范围内。当第三外延层是SiGe时，在一些实施例中，Ge的量小于约20％原子，而在其他实施例中，Ge的量小于约1％原子至约18％原子。
在至少一个实施例中，通过LPCVD工艺、分子束外延、原子层沉积或任何其他合适的方法来外延生长外延层。LPCVD工艺在约400至850℃的温度和约1Torr至200Torr的压力下使用诸如SiH4、Si2H6或Si3H8的硅源气体；诸如GeH4或G2H6的锗源气体；诸如CH4或SiH3CH3的碳源气体和诸如PH3的磷源气体实施。
然后，如图2F和图2G所示，在S/D外延层60和伪栅极结构40上方形成层间介电(ILD)层50。用于ILD层50的材料包括Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层50。
在形成ILD层50之后，如图2F和图2G所示，实施诸如CMP的平坦化操作，从而暴露伪栅电极层44的顶部。在一些实施例中，在形成ILD层50之前，形成接触蚀刻停止层，诸如氮化硅层或氧氮化硅层。
然后，去除伪栅电极层44和伪栅极介电层42，从而形成如图2H所示的栅极间隔47。可以使用等离子干蚀刻和/或湿蚀刻来去除伪栅极结构。当伪栅电极层44是多晶硅并且ILD层40是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除伪栅电极层44。此后，使用等离子体干蚀刻和/或湿蚀刻去除伪栅极介电层42。
图3A示出了在栅极间隔47中暴露鳍结构20的沟道区域之后的结构。在图3A至图3H中，为简单起见，省略了侧壁间隔件46和ILD层50。
如图3B所示，在图1B的操作210中，在鳍结构20上形成界面层61，并且在图1B的操作215中，在界面层61上形成栅极介电层62。在一些实施例中，界面层61通过使用化学氧化形成。在一些实施例中，界面层61包括氧化硅、氮化硅和混合的硅-锗氧化物中的一种。在一些实施例中，界面层61的厚度在从约0.2nm至约6nm的范围内。在一些实施例中，栅极介电层62包括一个或多个介电材料层，介电材料诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、La2O3、HfO2-La2O3、Y2O3或其他合适的高k介电材料，和/或它们的组合。栅极介电层62可以通过CVD、ALD或任何合适的方法形成。在实施例中，使用诸如ALD的高度共形沉积工艺来形成栅极介电层62，以确保在每个沟道层20周围形成具有均匀厚度的栅极介电层。在实施例中，栅极介电层62的厚度在从约1nm至约100nm的范围内。
然后，如图3C所示，在图1B的操作220中，形成第一导电层63和第一覆盖层64。在一些实施例中，第一导电层63和第一覆盖层64通过CVD、ALD或任何合适的方法形成。在一些实施例中，在不破坏真空的情况下在形成第一导电层63之后形成第一覆盖层64。在其他实施例中，在破坏真空之后，在形成第一导电层63之后形成第一覆盖层64。
在一些实施例中，第一导电层63是Ti、TiN、Ta或TaN中的一种。在某些实施例中，第一导电层63是TiN。在一些实施例中，第一覆盖层64由Si、SiGe或Ge中的一种制成。在一些实施例中，第一覆盖层64是非晶的或多晶的。
在一些实施例中，在图1B的操作225中，在形成第一覆盖层64之后，在约550℃至约1300℃的温度下实施第一退火操作约1ns(尖峰退火，诸如激光退火)至约360s。在其他实施例中，第一退火在约900℃至约1100℃的温度下实施，并且在其他实施例中，温度在从600℃至800℃。
在一些实施例中，在形成第一覆盖层64之前，将包括界面层61、栅极介电层62和第一导电层63的堆叠件结构在约室温(25℃)至约550℃的温度下在含氟气体(例如，F2和/或NF3)中浸泡约4s至约15min。然后，在一些实施例中，形成第一覆盖层64，并且在约550℃至约1300℃的温度下实施第二退火操作约1ns(尖峰退火，诸如激光退火)至约360s。在一些实施例中，温度在从900℃至1100℃。在一些实施例中，这导致氟扩散到第一覆盖层64、第一导电层63和栅极介电层62中。在一些实施例中，第一导电层63包括0.02％原子至75％原子的量的氟。在一些实施例中，栅极介电层62包括0.01％原子至40％原子的量的氟。氟浸泡操作改善了在高k栅极介电层和沟道区域之间的界面以及FET之间的阈值电压的均匀性。
氟的浸泡和Si覆盖层64的形成的顺序不限于上述顺序。在一些实施例中，在形成硅覆盖层64之前实施氟浸泡，或者在形成硅覆盖层64的同时实施氟浸泡。可以通过在例如从约300℃至约450℃的温度下引入F2气体来在Si覆盖层沉积期间实施氟浸泡。在一些实施例中，在形成硅覆盖层64之后实施氟浸泡。在其他实施例中，在该阶段不实施氟浸泡操作。
在第二退火操作之后，在图1B的操作230中，去除第一覆盖层64。
随后，如图3D所示，在图1B的操作235中，在第一导电层63上方形成第二导电层65。在一些实施例中，第二导电层65由TaN制成并且用作蚀刻停止阻挡层。第二导电层65可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。在一些实施例中，第二导电层65的厚度在从约1.0nm至约10.0nm的范围内，并且在其他实施例中，厚度在从约2.0nm至约5.0nm的范围内。
然后，如图3E所示，在图1B的操作240中，在第二导电层65的表面上形成保护层66。在该实施例中，保护层66是第二导电层65的改性表面区域。改性层抵抗随后的使用H3PO4的湿操作。
在一些实施例中，保护层66是第一导电层63的掺杂层。掺杂剂包括硼、硅、碳和氮中一种或多种。通过施加包含掺杂剂的气体或将掺杂剂的离子注入到表面部分中，将掺杂剂引入第一导电层63的表面部分中。在一些实施例中，保护层66是通过将B2H6气体施加到TaN层63的表面而形成的TaN层63的含硼层。在一些实施例中，在从约250℃至约400℃的温度下用B2H6气体处理TaN层的表面。在一些实施例中，将B2H6气体施加到TaN 65的表面上1s至60s。在硼处理条件的范围内，可以获得足够体积的含硼层。在一些实施例中，含硼层66的硼浓度在从约3％原子至10％原子的范围内，并且在其他实施例中，在从约4％原子至约6％原子的范围内。在一些实施例中，含硼层66的厚度在从约0.1nm至约1.0nm的范围内，并且在其他实施例中，在从约0.2nm至约0.5nm的范围内。在其他实施例中，采用使用BF2的离子注入操作来形成含硼层66。
然后，如图3F所示，在图1B的操作245中，在保护层66上方形成第三导电层67，并且在第三导电层67上方形成第四导电层68。在一些实施例中，第三和/或第四导电层是金属层。在一些实施例中，第三导电层67是W(钨)层，并且第四导电层68是TiN层。
在一些实施例中，W层67用作TiN层68的成核层。在一些实施例中，W层67通过使用WF6作为前体气体的ALD在从约200℃至约400℃的温度下形成。在一些实施例中，将WF6前体气体施加五至十次。在供应前体气体期间供应净化气体。在一些实施例中，净化气体包括Ar、He和N2中的一种或多种。在一些实施例中，这产生了具有在从约0.1nm至约2nm范围内的厚度的W层67。在一些实施例中，W层67包括氟。在一些实施例中，W层67包括钨(颗粒)的不连续岛。然后，在从约350℃至约550℃的温度下在W层67上方形成TiN层68。TiN层68的厚度在一些实施例中在从约0.5nm至约10nm的范围内，并且在其他实施例中在从约1nm至约5nm的范围内。
随后，在图1B的操作250中，在一些实施例中，第三退火操作在约450℃至约650℃的温度下实施约1ns(尖峰退火，诸如激光退火)至约360s。在一些实施例中，TiN层68和/或W层67用作用于退火的覆盖层。在一些实施例中，这导致氟从用于W层的WF6气体扩散至第一导电层63和栅极介电层62中。在一些实施例中，氟也扩散到TiN层68中。
然后，如图3G所示，在图1B的操作255中，去除TiN层68和W层67。在一些实施例中，通过包含H3PO4、H2O2和H2O的水溶液去除TiN层68和W层67。由于保护层66，在TaN层65和W层之间的化学反应和/或物理相互作用被抑制，并且水溶液不会对TaN层65造成损坏。在一些实施例中，水溶液对TiN层68和/或W层67的蚀刻速率是TaN层65的蚀刻速率的约100至10000倍。在一些实施例中，TaN层65的厚度的损失量小于初始厚度的10％。在一些实施例中，在一些实施例中，损失为初始厚度的约1％或更多。在一些实施例中，TaN层65的厚度的损失量小于0.5nm。在一些实施例中，损失为约0.1nm或更大。在一些实施例中，在去除TiN层68和W层67之后，对TaN层65的表面进行湿清洁。
如果在TaN层65的表面上或表面未形成保护层66，则来自WF6气体的钨会扩散至TaN层65中并且形成WNx层或区域。在这种情况下，WNx层或区域被含有H3PO4的水溶液去除，导致TaN层65的厚度损失。通过使用保护层66，可以防止或抑制TaN层65的厚度损失。
在去除TiN层67和W层68之后，在图1B的操作260中，如图3H所示，在TaN层65(或含硼保护层66)上方形成一个或多个功函调整层82和体栅极金属层84。
在一些实施例中，功函调整层82由导电材料制成，诸如TiN、WN、TaAlC、TiC、TaC、Co、Al、TiAl或TiAlC的单层，或两种或多种这些材料的多层。对于n沟道FET，使用TaN、TaAlC、TiN、TiC、Co或TiAl中的一种或多种作为功函调整层，对于p沟道FET，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、WN、TiC和Co中的一种或多种作为功函调整层。功函调整层可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。此外，功函调整层可以针对可以使用不同金属层的n沟道FET和p沟道FET分别形成。在一些实施例中，通过使用一种或多种光刻和蚀刻操作来沉积功函调整层82并且从一些晶体管中选择性地去除功函调整层82。
体金属层84包括一个或多个导电材料层，导电材料诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。体金属层84可以通过CVD、ALD、电镀或其他合适的方法形成。
在形成栅电极之后，实施进一步的CMOS工艺以形成各个部件，诸如一个或多个层间介电层、接触件/通孔、互连金属层和钝化层等。
图4A至图4D示出了根据本发明的另一实施例的制造半导体器件的截面图。应当理解，在顺序制造工艺中，可以在图4A至图4D所示的阶段之前、期间和之后提供一个或多个附加操作，对于该方法的其他实施例，下面描述的一些操作被替换或消除。操作/工艺的顺序可以互换。在以下实施例中可以采用相对于以上实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
在该实施例中，保护层是形成在第二导电层65的表面上的附加层。
在如图3D所示形成第二导电层65(例如，TaN层)之后，如图4A所示，在第二导电层65的上表面上形成保护层72。在一些实施例中，保护层72包括导电材料，诸如掺杂有B、Si、N和C的Ta，掺杂有B、Si、C和/或N的Ti，硅化物或任何其他合适的材料。在某些实施例中，包含B和N的Ta用作保护层72。保护层72可以通过CVD、ALD、电镀或其他合适的方法形成。在一些实施例中，保护层的厚度在从约1nm至约10nm的范围内，并且在其他实施例中在从约2nm至约5nm的范围内。
然后，类似于关于图3F说明的操作，如图4B所示，在保护层72上方形成第三导电层67，并且在第三导电层67上方形成第四导电层68。在一些实施例中，第三导电层67是钨(W)层，并且第四导电层68是TiN层。随后，在一些实施例中，第三退火操作在约450℃至约650℃的温度下实施约1ns(尖峰退火，诸如激光退火)至约360s。
下一步，类似于关于图3G说明的操作，去除TiN层68和W层67，如图4C所示。在一些实施例中，使用包含H3PO4、H2O2和H2O的水溶液去除TiN层68和W层67。由于保护层72，在TaN层65和W层之间的化学反应和/或物理相互作用被抑制。水溶液不会损坏TaN层65。在一些实施例中，TaN层65的厚度的损失量小于初始厚度的10％。在一些实施例中，TaN层65的厚度的损失量小于0.5nm。
在去除TiN层67和W层68之后，类似于关于图3H说明的操作，如图4D所示，在保护层72上方形成一个或多个功函调整层82和体栅极金属层84。
图5A至图5D示出了根据本发明的另一实施例的制造半导体器件的截面图。应当理解，在顺序制造工艺中，可以在图5A至图5D所示的阶段之前、期间和之后提供一个或多个附加操作，对于该方法的其他实施例，下面描述的一些操作可以被替换或消除。操作/工艺的顺序可以互换。在以下实施例中可以采用相对于以上实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
在该实施例中，在形成功函调整层之前去除保护层。
如图3D所示形成第二导电层65(例如TaN层)之后，在第二导电层65的上表面上形成保护层74。在一些实施例中，保护层74包括导电材料，诸如掺杂有B、Si、N和C的Ta，掺杂有B、Si、C和/或N的Ti，硅化物或任何其他合适的材料。在某些实施例中，包含B和N的Ta用作保护层74。在其他实施例中，保护层74包括绝缘材料，诸如氧化硅、氮化硅、SiON和SiCN、聚合物或任何其他合适的绝缘材料。在其他实施例中，保护层74包括半导体材料，诸如硅、SiGe和Ge或任何其他合适的半导体材料。保护层74可以通过CVD、ALD、电镀或其他合适的方法形成。在一些实施例中，保护层74的厚度在从约1nm至约10nm的范围内，并且在其他实施例中在从约2nm至约5nm的范围内。
然后，类似于关于图3F和图4B说明的操作，如图5B所示，在保护层74上方形成第三导电层67，并且在第三导电层67上方形成第四导电层68。在一些实施例中，第三导电层67是钨(W)层，并且第四导电层68是TiN层。随后，在一些实施例中，在约450℃至约650℃的温度下实施第三退火操作约1ns(尖峰退火，诸如激光退火)至约360s。
下一步，类似于关于图3G和图4C说明的操作，去除TiN层68和W层67。在一些实施例中，通过包含H3PO4、H2O2和H2O的水溶液去除TiN层68和W层67。由于保护层74，在TaN层65和W层之间的化学反应和/或物理相互作用被抑制，并且水溶液不会对TaN层65造成损坏。在一些实施例中，TaN层65的厚度的损失量小于初始厚度的10％。在一些实施例中，TaN层65的厚度的损失量小于0.5nm。此外，如图5C所示，去除保护层74。
在去除保护层74之后，类似于关于图3H和图4D说明的操作，如图5D所示，在第二导电层65(例如，TaN层)上方形成一个或多个功函调整层82和体栅极金属层84。
本文描述的各个实施例或实例提供了优于现有技术的若干优势。在本实施例中，在FET的金属栅极结构的TaN层的表面上或表面中形成保护层。该保护层防止或抑制了TaN层中由随后使用含H3PO4的水溶液的湿操作引起的厚度的损失。
应当理解，不是所有的优势都已经在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其它是实施例或实例可以提供不同的优势。
根据本发明的一个方面，在制造半导体器件的方法中，在沟道区域上方形成栅极介电层，在栅极介电层上方形成第一导电层，在第一导电层的表面区域处形成保护层，通过在保护层上施加含金属的气体来形成金属层，并且通过使用溶液的湿蚀刻操作去除金属层。保护层抵抗湿蚀刻操作的溶液。在以上和以下的一个或多个实施例中，第一导电层是TaN。在以上和以下的一个或多个实施例中，通过将硼引入第一导电层的表面区域中来形成保护层。在以上和以下的一个或多个实施例中，通过将含硼气体施加到第一导电层的表面来形成保护层。在以上和以下的一个或多个实施例中，含硼气体是B2H6。在以上和以下的一个或多个实施例中，通过将硼注入到第一导电层的表面区域中来形成保护层。在以上和以下的一个或多个实施例中，金属层包括W层。在以上和以下的一个或多个实施例中，W层由包含WF6的气体形成。在以上和以下的一个或多个实施例中，溶液包括H3PO4。在以上和以下的一个或多个实施例中，与所形成的TaN层的厚度相比，湿蚀刻操作之后的TaN层的厚度损失小于0.5nm。
根据本发明的另一方面，在一种制造半导体器件的方法中，在沟道区域上方形成栅极介电层，在栅极介电层上方形成第一导电层，在第一导电层上方形成第二导电层，在第一导电层的表面或表面区域上形成保护层，通过在保护层上方使用含金属的气体形成金属层，并且通过使用含H3PO4的溶液通过湿蚀刻操作去除金属层。保护层抵抗湿蚀刻操作的溶液。在以上和以下的一个或多个实施例中，第一导电层是TiN，第二导电层是TaN。在以上和以下的一个或多个实施例中，通过向第二导电层的表面施加包含选自B、N、C和Si中的一种元素的气体来形成保护层。在以上和以下的一个或多个实施例中，保护层通过CVD或ALD形成。在以上和以下的一个或多个实施例中，金属层包括通过使用包含WF6的气体形成的W层。在以上和以下的一个或多个实施例中，在形成金属层之后，在从450℃至650℃的温度下实施退火操作。在以上和以下的一个或多个实施例中，在形成第一导电层之后并且在形成第二导电层之前，在第一导电层上方形成第一覆盖层，在形成第一覆盖层之后实施退火操作，并且在退火操作之后去除第一覆盖层。在以上和以下的一个或多个实施例中，第一覆盖层由晶体硅，多晶硅或非晶硅制成。在以上和以下的一个或多个实施例中，形成金属层包括在保护层上方施加含金属的气体以形成成核层，并且在成核层上方形成TiN层，并且在形成TiN层之后，实施第二退火操作。
根据本发明的另一方面，在制造半导体器件的方法中，在底层上方形成第一导电层，通过将硼引入第一导电层中来形成含硼层，施加包含一种或多种能够与第一导电层混合的元素的气体，并且在含硼层上方形成第二导电层。混合层能够溶解在含有H3PO4的水溶液中。
根据本发明的一个方面，半导体器件包括沟道层、设置在沟道层上方的栅极介质层、设置在栅极介电层上方的第一导电层、设置在第一导电层上方的保护层以及设置在保护层上方的第二导电层。该保护层包括选自由含硼层、含硅层、含碳层和含氮层组成的组中的一个。在以上和以下的一个或多个实施例中，保护层的厚度在从0.1nm至1.0nm的范围内。在以上和以下的一个或多个实施例中，第一导电层是TaN层。在以上和以下的一个或多个实施例中，覆盖层是含硼层。在以上和以下的一个或多个实施例中，含硼层包括4％原子至10％原子的量的硼。在以上和以下的一个或多个实施例中，第二导电层包括一个或多个功函调整层和体金属层。在以上和以下的一个或多个实施例中，体金属层由W制成。在以上和以下的一个或多个实施例中，第一导电层包括0.02％原子至75％原子的量的氟。在以上和以下的一个或多个实施例中，栅极介电层包括0.01％原子至40％原子的量的氟。
根据本发明的另一方面，半导体器件包括沟道层、设置在沟道层上方的栅极介电层、设置在栅极介电层上方的第一导电层、设置在第一导电层上方的第二导电层以及设置在第二导电层上方的第三导电层。第二导电层的上表面区域包括硼。在以上和以下的一个或多个实施例中，上表面区域包括4％原子至10％原子的量的硼。在以上和以下的一个或多个实施例中，包括硼的上表面区域的厚度在从0.1nm至0.5nm的范围内。在以上和以下的一个或多个实施例中，第二导电层是TaN。在以上和以下的一个或多个实施例中，第一导电层是TiN。在以上和以下的一个或多个实施例中，第三导电层是Ti、TiN、WN、TaAlC、TiC、TaC、TiAl和TiAlC的一层或多层。在以上和以下的一个或多个实施例中，半导体器件还包括设置在第三导电层上方的第四导电层。在以上和以下的一个或多个实施例中，第二导电层的厚度在从1.0nm至5.0nm的范围内。
根据本发明的另一方面，半导体器件包括鳍结构，该鳍结构包括沟道区域、设置在沟道区域上方的栅极介电层、设置在栅极介电层上方的TiN层、设置在TiN层上方的TaN层、设置在TaN层上方的保护层、设置在保护层上方的功函调整层以及设置在功函调整层上方的金属栅极层。保护层抵抗含有H3PO4的溶液。在以上和以下的一个或多个实施例中，保护层包含C、Si和B中的一种或多种。在以上和以下的一个或多个实施例中，保护层由包含N和B的Ta制成。在以上和以下的一个或多个实施例中，保护层的厚度在从1nm至10nm的范围内。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应当理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在沟道区域上方形成栅极介电层；
在所述栅极介电层上方形成第一导电层；
在所述第一导电层的表面区域处形成保护层；
通过在所述保护层上施加含金属的气体形成金属层；
通过使用溶液的湿蚀刻操作去除所述金属层，
其中，所述保护层抵抗所述湿蚀刻操作的所述溶液。
2.根据权利要求1所述的方法，其中，所述第一导电层是TaN。
3.根据权利要求2所述的方法，其中，通过将硼引入到所述第一导电层的表面区域中来形成所述保护层。
4.根据权利要求3所述的方法，其中，通过向所述第一导电层的表面施加含硼气体来形成所述保护层。
5.根据权利要求4所述的方法，其中，所述含硼气体是B2H6。
6.根据权利要求3所述的方法，其中，通过将硼注入到所述第一导电层的表面区域中来形成所述保护层。
7.根据权利要求2所述的方法，其中，所述金属层包括W层。
8.根据权利要求7所述的方法，其中，所述W层由包含WF6的气体形成。
9.一种制造半导体器件的方法，包括：
在沟道区域上方形成栅极介电层；
在所述栅极介电层上方形成第一导电层；
在所述第一导电层上方形成第二导电层；
在所述第一导电层的表面上或表面区域处形成保护层；
通过在所述保护层上方使用含金属的气体形成金属层；以及
通过使用含有H3PO4的溶液的湿蚀刻操作去除所述金属层，
其中，所述保护层抵抗所述湿蚀刻操作的所述溶液。
10.一种半导体器件，包括：
沟道层；
栅极介电层，设置在所述沟道层上方；
第一导电层，设置在所述栅极介电层上方；
保护层，设置在所述第一导电层上；
第二导电层，设置在所述保护层上方，其中：
所述保护层包括选自由含硼层、含硅层和含碳层组成的组中的一个。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688786B2 (en) 2021-01-22 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11915937B2 (en) * 2021-04-29 2024-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Fluorine incorporation method for nanosheet
US20230066477A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153489A (ja) * 2008-12-24 2010-07-08 Renesas Technology Corp 半導体装置およびその製造方法
US20130140551A1 (en) * 2011-12-06 2013-06-06 Samsung Mobile Display Co., Ltd Transistors, methods of manufacturing the same, and electronic devices including transistors
US20150031204A1 (en) * 2013-07-24 2015-01-29 Tokyo Electron Limited Method of depositing film
US9418853B1 (en) * 2015-04-21 2016-08-16 United Microelectronics Corp. Method for forming a stacked layer structure
US20170154785A1 (en) * 2015-12-01 2017-06-01 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device and semiconductor device manufacturing apparatus
CN108231588A (zh) * 2016-12-15 2018-06-29 台湾积体电路制造股份有限公司 晶体管及其形成方法
US10049940B1 (en) * 2017-08-25 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for metal gates with roughened barrier layer

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635939B2 (en) * 1999-08-24 2003-10-21 Micron Technology, Inc. Boron incorporated diffusion barrier material
US7611943B2 (en) * 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
JP4469782B2 (ja) * 2005-11-24 2010-05-26 株式会社東芝 半導体装置及びその製造方法
US20130048606A1 (en) * 2011-08-31 2013-02-28 Zhigang Mao Methods for in-situ chamber dry clean in photomask plasma etching processing chamber
KR101993322B1 (ko) * 2011-09-28 2019-06-26 호야 가부시키가이샤 마스크블랭크용 유리기판, 다층 반사막 부착 기판, 마스크블랭크 및 마스크, 그리고 그것들의 제조방법
US9231055B2 (en) * 2013-08-19 2016-01-05 SK Hynix Inc. Semiconductor device having fin gate, resistive memory device including the same, and method of manufacturing the same
US9847296B2 (en) * 2014-02-14 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer and structure method
US9425310B2 (en) 2014-03-04 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming wrap around contact
CN105742352A (zh) * 2014-12-10 2016-07-06 中国科学院微电子研究所 半导体器件及其制造方法
US9773919B2 (en) * 2015-08-26 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9905547B2 (en) * 2015-10-14 2018-02-27 National Applied Research Laboratories Chip with light energy harvester
US9653604B1 (en) 2015-12-30 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10037995B2 (en) * 2016-02-10 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9853131B1 (en) * 2016-07-12 2017-12-26 International Business Machines Corporation Fabrication of an isolated dummy fin between active vertical fins with tight fin pitch
US9837507B1 (en) * 2016-09-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10854459B2 (en) * 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure passivating species drive-in method and structure formed thereby
KR102403729B1 (ko) * 2017-11-03 2022-05-30 삼성전자주식회사 집적 회로 소자 및 그의 제조 방법
US10522344B2 (en) * 2017-11-06 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with doped gate dielectrics
KR102458311B1 (ko) * 2018-04-11 2022-10-24 삼성전자주식회사 집적회로 소자
US11270994B2 (en) * 2018-04-20 2022-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure, fin field-effect transistor, and method of manufacturing fin-field effect transistor
US11018022B2 (en) * 2018-07-13 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure having oxide layer

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153489A (ja) * 2008-12-24 2010-07-08 Renesas Technology Corp 半導体装置およびその製造方法
US20130140551A1 (en) * 2011-12-06 2013-06-06 Samsung Mobile Display Co., Ltd Transistors, methods of manufacturing the same, and electronic devices including transistors
US20150031204A1 (en) * 2013-07-24 2015-01-29 Tokyo Electron Limited Method of depositing film
US9418853B1 (en) * 2015-04-21 2016-08-16 United Microelectronics Corp. Method for forming a stacked layer structure
US20170154785A1 (en) * 2015-12-01 2017-06-01 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device and semiconductor device manufacturing apparatus
CN108231588A (zh) * 2016-12-15 2018-06-29 台湾积体电路制造股份有限公司 晶体管及其形成方法
US10049940B1 (en) * 2017-08-25 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for metal gates with roughened barrier layer

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