CN111261522B - 制造半导体器件的方法和半导体器件 - Google Patents

制造半导体器件的方法和半导体器件 Download PDF

Info

Publication number
CN111261522B
CN111261522B CN201911205240.4A CN201911205240A CN111261522B CN 111261522 B CN111261522 B CN 111261522B CN 201911205240 A CN201911205240 A CN 201911205240A CN 111261522 B CN111261522 B CN 111261522B
Authority
CN
China
Prior art keywords
layer
work function
function adjustment
barrier layer
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911205240.4A
Other languages
English (en)
Other versions
CN111261522A (zh
Inventor
李宜静
柯志欣
万幸仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN111261522A publication Critical patent/CN111261522A/zh
Application granted granted Critical
Publication of CN111261522B publication Critical patent/CN111261522B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Light Receiving Elements (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

在制造半导体器件的方法中，在由半导体材料制成的沟道区域上方形成栅极介电层，在栅极介电层上形成第一阻挡层，在第一阻挡层上形成第二阻挡层，在第二阻挡层上形成第一功函调整层，去除第一功函调整层和第二阻挡层。在去除第一功函调整层和第二阻挡层之后，在栅极介电层上方形成第二功函调整层，并且在第二功函调整层上方形成金属栅电极层。本发明的实施例还涉及半导体器件。

Description

制造半导体器件的方法和半导体器件
技术领域
本发明的实施例涉及制造半导体器件的方法和半导体器件。
背景技术
随着集成电路的按比例缩小的增长以及对集成电路速度要求的日益提高，晶体管需要具有越来越大的驱动电流以及越来越小的尺寸。因此开发了鳍式场效应晶体管(FinFET)。FinFET包括位于衬底之上的垂直半导体鳍。半导体鳍用于形成源极和漏极区域以及位于源极和漏极区域之间的沟道区域。形成浅沟槽隔离(STI)区域以限定半导体鳍。FinFET还包括栅极堆叠件，其形成在半导体鳍的侧壁和顶面上。栅极堆叠件包括多个介电材料层和导电材料。
发明内容
本发明的一些实施例提供了一种制造半导体器件的方法，包括：在由半导体材料制成的沟道区域上方形成栅极介电层；在所述栅极介电层上形成第一阻挡层；在所述第一阻挡层上形成第二阻挡层；在所述第二阻挡层上形成第一功函调整层；去除所述第一功函调整层和所述第二阻挡层；在去除所述第一功函调整层和所述第二阻挡层之后，在所述栅极介电层上方形成第二功函调整层；以及在所述第二功函调整层上方形成金属栅电极层。
本发明的另一实施例提供了一种制造包括第一n型场效应晶体管(NFET)和第二n型场效应晶体管的半导体器件的方法，所述方法包括：在由第一n型场效应晶体管区域和第二n型场效应晶体管区域的每个的半导体材料制成的沟道区域上方形成栅极介电层；在所述栅极介电层上形成第一阻挡层；在所述第一阻挡层上形成第二阻挡层；在所述第二阻挡层上形成第一功函调整层；从所述第一NFET区域中去除所述第一功函调整层和所述第二阻挡层，同时在所述第二NFET区域中保留所述第一功函调整层和所述第二阻挡层；在从所述第一NFET区域中去除所述第一功函调整层和所述第二阻挡层之后，在所述第一n型场效应晶体管区域和所述第二n型场效应晶体管区域中形成第二功函调整层；以及在所述第二功函调整层上方形成金属栅电极层。
本发明的又一实施例提供了一种半导体器件，包括：栅极结构，设置在沟道区域上方；以及源极/漏极区域，其中：所述栅极结构包括：栅极介电层，位于所述沟道区域上方；功函调整层，与所述栅极介电层直接接触；金属栅电极层，设置在所述功函调整层上方，所述功函调整层包括铝。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了截面图，并且图1C示出了根据本发明实施例的半导体器件的立体图。
图2A和图2B示出了截面图，并且图2C示出了根据本发明实施例的半导体器件的立体图。
图3A和图3B示出了截面图，并且图3C示出了根据本发明实施例的半导体器件的立体图。
图4A、图4B、图4C和图4D示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图5A、图5B、图5C、图5D、图5E和图5F示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图5G示出了根据本发明实施例的制造半导体器件的工艺流程。
图6A、图6B和图6C示出了根据本发明实施例的栅极堆叠件的各个配置。
图7A、图7B、图7C、图7D、图7E和图7F示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图8A、图8B和图8C示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图9A、图9B、图9C和图9D示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
图10A、图10B、图10C和图10D示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但是可以取决于工艺条件和/或器件的期望特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各个部件。在附图中，为了简化，可以省略一些层/部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等间隔相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，间隔相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的间隔相对描述符可以同样地作出相应的解释。另外，术语“由…制成”可以表示“包含”或“由…组成”。此外，在随后的制造工艺期间，在所描述的操作之间可以存在一个或多个附加操作，并且操作的顺序可以改变。在本发明中，短语“A、B和C中的一个”表示“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，除非另有说明，否则不表示来自A的一个元件、来自B的一个元件和来自C的一个元件。在整个发明中，源极和漏极可互换使用，并且源极/漏极是指源极和漏极中的一个或两者。在以下实施例中，可以在其它实施例中采用相对于一个实施例所描述的材料、配置、尺寸、工艺和/或操作(例如，一个或多个附图)，并且可以省略其详细描述。
公开的实施例涉及半导体器件，具体地，涉及场效应晶体管(FET)的栅极结构及其制造方法。诸如本文公开的实施例通常不仅适用于平面FET，而且还适用于鳍式FET(FinFET)、双栅极FET、环绕栅极FET、欧米茄栅FET或全环栅(GAA)FET和/或纳米线晶体管，或在栅极结构中具有一个或多个功函调整材料(WFM)层的任何合适的器件。
在FET结构中，构建具有低Vt的多个阈值电压(Vt)器件对于降低功耗和改进器件性能至关重要。金属栅极膜的成分和厚度在限定器件功函Vt方面起着至关重要的作用。可以通过调整设置在栅极介电层和体金属栅电极层(例如，W层)之间的一个或多个功函调整材料层(WFM)的材料和/或厚度，来实现具有不同阈值电压的多个FET。通常，通过使用栅极替换技术来形成金属栅极结构，其中，在较窄的高高宽比沟槽(栅极间隔)中形成栅极堆叠件，从该栅极堆叠件中去除牺牲栅极结构。
随着器件的缩小，形成场效应晶体管的栅极堆叠件变得更具挑战性。困难包括在较窄的高高宽比沟槽中的金属填充能力，由于栅极间隔中的阻挡层导致的栅极间隔中的空间损失。具体地，当在栅极间隔的这种窄沟槽中的栅极介电层上形成一个或多个阻挡层和/或覆盖层时，沟槽的拐角处的阻挡层的总厚度往往比沟槽的底部平坦部分处的总厚度更厚。在这种情况下，形成在阻挡层上的功函调整层将不能充分地调整沟槽的拐角处的功函。这导致金属栅极结构的拐角处的阈值电压更高。
为了减小或调整阈值电压，可以在形成功函调整层之前去除功函调整层和/或阻挡层的部分。可以通过干蚀刻操作来进行功函调整层和/或阻挡层的减薄或去除。然而，干蚀刻操作也可能损坏下面的层。此外，针对不同类型的器件的不同器件阈值电压限制了使用相同工艺操作生产不同器件的能力。此外，金属栅极结构针对NFET和PFET结构被不同地配置，并且针对一种类型的FET的去除和/或减薄操作将导致损坏其它类型的FET。
本发明提供了用于去除和/或减薄功函调整层和/或阻挡层以抑制对下面的层和其它FET的损坏的新型工艺。
图1A和图1B示出了截面图，并且图1C示出了根据本发明实施例的半导体器件的立体图。图1A示出了沿图1C的线X1-X1的截面图，并且图1B示出了沿图1C的线Y1-Y1的截面图。在图1A至图3C中，虽然图1C、图2C和图3C示出了三个鳍结构，但是为了简化，图1A、图2A和图3A仅示出了两个鳍结构。
在一些实施例中，半导体器件包括设置在鳍结构20的沟道区域上方的栅极堆叠件80。栅极堆叠件80包括界面层81、栅极介电层82、作为第一阻挡层(或覆盖层)的第一导电层83、一个或多个功函调整材料层或功函调整材料层(WFM层)86、胶层87和体栅电极层88，如图1A所示。在一些实施例中，鳍结构20设置在衬底10上方并且从隔离绝缘层30突出。此外，栅极侧壁间隔件46设置在栅极堆叠件80的相对侧面上，并且形成一个或多个介电层50以覆盖栅极侧壁间隔件46。在一些实施例中，工件绝缘材料42设置在栅极侧壁间隔件46和隔离绝缘层30之间。此外，如图1C所示，在凹进的鳍结构上方形成源极/漏极外延层60。虽然图1A示出了两个鳍结构，并且图1C示出了三个鳍结构，但是鳍结构的数量不限于图1A和图1C所示的数量。
在一些实施例中，第一导电层83包括金属氮化物，诸如WN、TaN、TiN和掺杂有Si的TiN(TiNSi)。在一些实施例中，使用TiN。在一些实施例中，第一导电层83的厚度在从约0.5nm至约10nm的范围内，并且在其它实施例中，在从约1nm至约5nm的范围内，这取决于器件/工艺/设计要求。
在一些实施例中，WFM层86由导电材料制成，诸如TiN、WN、TaAlC、TiC、TaAl、TaC、Co、Al、TiAl或TiAlC的单层，或这些材料的两种或多种的多层。对于n型FET，将诸如TiAl、TiAlC、TaAl和/或TaAlC的含铝层用作n型WFM层，并且对于p型FET，将TaN、TiN、WN、TiC、WCN、MoN和/或Co中的一种或多种用作p型WFM层。在一些实施例中，n型WFM层由具有在从约2.5eV至约4.4eV的范围内的低功函和/或具有低电负性的材料组成。在一些实施例中，p型WFM层由具有在从约4.3eV至5.8eV范围内的高功函和/或具有高电负性的材料组成。
在一些实施例中，胶层87由TiN制成。在一些实施例中，体栅电极层88包括一个或多个导电材料层，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合。
图2A和图2B示出了截面图，并且图2C示出了根据本发明的另一实施例的半导体器件的立体图。图2A示出了沿着图2C的线X1-X1的截面图，并且图2B示出了沿着图2C的线Y1-Y1的截面图。
在该实施例中，在WFM层86和栅极介电层82之间没有设置第一导电层。因此，在形成WFM层86之前的栅极间隔比图1A至图1C的实施例具有更宽的空间。
图3A和图3B示出了截面图，并且图3C示出了根据本发明的另一实施例的半导体器件的立体图。图3A示出了沿图3C的线X1-X1的截面图，并且图3B示出了沿图3C的线Y1-Y1的截面图。
在该实施例中，在第一导电层83和WFM层86之间形成作为第二阻挡层的第二导电层84。
在一些实施例中，第二导电层84包括金属氮化物，诸如WN、TaN、TiN和TiNSi。在一些实施例中，使用TaN。在一些实施例中，第二导电层84的厚度在从约0.5nm至约10nm的范围内，并且在其它实施例中，在从约1nm至约5nm的范围内，这取决于器件/工艺/设计要求。在一些实施例中，第二导电层84用作阻挡层或蚀刻停止层。在一些实施例中，第二导电层84比第一导电层83薄。
图4A至图5F示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。图5G示出了根据本发明实施例的制造半导体器件的工艺流程。应当理解，在顺序制造工艺期间，可以在图4A至图5F所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于该方法的其它实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。可以在以下实施例中采用相对于图1A至图3C的实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细描述。
如图4A所示，在衬底10上方制造一个或多个鳍结构20。衬底10是例如p型硅衬底，其杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。在其它实施例中，衬底10是n型硅衬底，其杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。可选地，衬底10可以包括另一种元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各个区域。
鳍结构20可以通过任何合适的方法图案化。例如，可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺来图案化鳍结构20。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍结构20。
如图4A所示，在Y方向上延伸的两个鳍结构20在X方向上彼此相邻地设置。但是，鳍结构的数量不限于两个。该数量可以是一个、三个、四个或五个或更多。另外，可以在鳍结构20的两侧附近设置多个伪鳍结构中的一个，以改进图案化工艺期间的图案保真度。鳍结构20的宽度在一些实施例中在约5nm至约40nm的范围内，并且在某些实施例中在约7nm至约15nm的范围内。鳍结构20的高度在一些实施例中在约100nm至约300nm的范围内，并且在其它实施例中在约50nm至100nm的范围内。鳍结构20之间的间隔在一些实施例中在约5nm至约80nm的范围内，并且在其它实施例中在约7nm至15nm的范围内。然而，本领域技术人员将认识到，贯穿说明书描述的尺寸和值仅是实例，并且可以改变以适合集成电路的不同规模。在一些实施例中，Fin FET器件是n型Fin FET。在其它实施例中，Fin FET器件是p型Fin FET。
在形成鳍结构20之后，如图4B所示，在鳍结构20上方形成隔离绝缘层30。
隔离绝缘层30包括通过LPCVD(低压化学汽相沉积)、等离子CVD或可流动CVD形成的一个或多个绝缘材料层，诸如氧化硅、氮氧化硅或氮化硅。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ的混合物、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层30可以由旋涂玻璃(SOG)、SiO、SiON、SiOCN和/或氟掺杂的硅酸盐玻璃(FSG)的一层或多层形成。
在鳍结构20上方形成隔离绝缘层30之后，实施平坦化操作以去除隔离绝缘层30和掩模层(垫氧化物层和氮化硅掩模层)的一部分。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀工艺。然后，如图4B所示，进一步去除隔离绝缘层30，使得将成为沟道层的鳍结构20的上部暴露。
在某些实施例中，使用例如通过将衬底浸入氢氟酸(HF)中的湿蚀刻工艺来实施部分去除绝缘绝缘层30。在另一实施例中，使用干蚀刻工艺实施部分去除隔离绝缘层30。例如，可以使用CHF3或BF3作为蚀刻气体的干蚀刻工艺。
在形成隔离绝缘层30之后，可以实施热工艺，例如退火工艺，以改进隔离绝缘层30的质量。在某些实施例中，通过在惰性气体环境(诸如N2、Ar或He环境)中在约900℃至约1050℃的温度下使用快速热退火(RTA)进行约1.5秒至约10秒来实施热工艺。
然后，如图4C所示，在部分鳍结构20上方形成伪栅极结构40。
在隔离绝缘层30和暴露的鳍结构20上方形成介电层和多晶硅层，并且然后实施图案化操作以获得包括由多晶硅制成的伪栅电极层44和伪栅极介电层42的伪栅极结构。在一些实施例中，通过使用包括氮化硅层和氧化物层的硬掩模来实施多晶硅层的图案化。伪栅极介电层42可以是通过CVD、PVD、ALD、电子束蒸发或其它合适的工艺形成的氧化硅。在一些实施例中，伪栅极介电层42包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。在一些实施例中，伪栅极介电层的厚度在约1nm至约5nm的范围内。
在一些实施例中，伪栅电极层44是具有均匀或不均匀掺杂的掺杂多晶硅。在本实施例中，伪栅电极层44的宽度在约30nm至约60nm的范围内。在一些实施例中，伪栅电极层的厚度在约30nm至约50nm的范围内。另外，可以在伪栅极结构40的两侧附近设置多个伪栅极结构中的一个，以改进图案化工艺期间的图案保真度。在一些实施例中，伪栅极结构40的宽度在约5nm至约40nm的范围内，并且在某些实施例中，在约7nm至约15nm的范围内。
此外，如图4C所示，在伪栅极结构40的相对侧面上形成侧壁间隔件46。在伪栅极结构40上方形成用于侧壁间隔件46的绝缘材料层。以共形的方式沉积绝缘材料层，使得其形成为在伪栅极结构40的垂直表面(诸如侧壁)、水平表面和顶部上分别具有基本相等的厚度。在一些实施例中，绝缘材料层的厚度在从约5nm至约20nm的范围内。绝缘材料层包括SiN、SiON和SiCN或任何其它合适的介电材料中的一种或多种。可以通过ALD或CVD或任何其它合适的方法来形成绝缘材料层。下一步，通过各向异性蚀刻去除绝缘材料层的底部，从而形成侧壁间隔件46。在一些实施例中，侧壁间隔件46包括两至四层不同的绝缘材料。在一些实施例中，伪栅极介电层42的一部分设置在侧壁间隔件46和隔离绝缘层30之间。在其它实施例中，伪栅极介电层42的任何部分都没有设置在侧壁间隔件46和隔离绝缘层30之间。
随后，在一些实施例中，向下蚀刻(凹进)鳍结构20的未由伪栅极结构40覆盖的源极/漏极区域，以形成源极/漏极凹槽。在形成源极/漏极凹槽之后，在源极/漏极凹槽中形成一个或多个源极/漏极外延层60(见图1C、图2C和图3C)。在一些实施例中，形成第一外延层、第二外延层和第三外延层。在其它实施例中，不形成凹槽，并且在鳍结构上方形成外延层。
在一些实施例中，第一外延层包括用于n型FinFET的SiP或SiCP，以及用于p型FinFET的掺杂有B的SiGe。在一些实施例中，第一外延层中的P(磷)的量在从约1×1018原子/cm3至约1×1020原子/cm3的范围内。在一些实施例中，第一外延层的厚度在约5nm至20nm的范围内，并且在其它实施例中，在约5nm至约15nm的范围内。当第一外延层是SiGe时，在一些实施例中，Ge的量为约25％原子至约32％原子，并且在其它实施例中为约28％原子至约30％原子。在一些实施例中，第二外延层包括用于n型FinFET的SiP或SiCP，以及用于p型FinFET的掺杂有B的SiGe。在一些实施例中，第二外延层中的磷的量高于第一外延层中的磷的量，并且在约1×1020原子/cm3至约2×1020原子/cm3的范围内。在该实施例中，第二外延层的厚度在约20nm至40nm的范围内，或者在其它实施例中，在约25nm至约35nm的范围内。当第二外延层是SiGe时，在一些实施例中，Ge的量为约35％原子至约55％原子，在其它实施例中为约41％原子至约46％原子。在一些实施例中，第三外延层包括SiP外延层。第三外延层是用于在源极/漏极中形成硅化物的牺牲层。在一些实施例中，第三外延层中的磷的量小于第二外延层的磷的量，并且在约1×1018原子/cm3至约1×1021原子/cm3的范围内。当第三外延层是SiGe时，在一些实施例中，Ge的量小于约20％原子，并且在其它实施例中，Ge的量小于约1％原子至约18％原子。
在至少一个实施例中，通过LPCVD工艺、分子束外延、原子层沉积或任何其它合适的方法来外延生长外延层60。使用诸如SiH4、Si2H6或Si3H8的硅源气体；诸如GeH4或G2H6的锗源气体；诸如CH4或SiH3CH3的碳源气体和诸如PH3的磷源气体，在约400至850℃的温度和约1Torr至200Torr的压力下实施LPCVD工艺。
然后，如图4C所示，在S/D外延层60和伪栅极结构40上方形成层间介电(ILD)层50。用于ILD层50的材料包括含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层50。
在形成ILD层50之后，实施诸如化学机械抛光(CMP)的平坦化操作，使得伪栅电极层44的顶部暴露，如图4C所示。在一些实施例中，在形成ILD层50之前，形成接触蚀刻停止层，诸如氮化硅层或氧氮化硅层。
然后，去除伪栅电极层44和伪栅极介电层42，从而形成如图4D所示的栅极间隔47。可以使用等离子干蚀刻和/或湿蚀刻来去除伪栅极结构。当伪栅电极层44是多晶硅并且ILD层40是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除伪栅电极层44。此后，使用等离子体干蚀刻和/或湿蚀刻去除伪栅极介电层42。
图5A示出了在栅极间隔47中暴露鳍结构20的沟道区域之后的结构。在图5A至图5F中，省略了侧壁间隔件46和ILD层50。
如图5B所示，在图5G的S301中，在鳍结构20上形成界面层81，并且在图5G的S303中，在界面层81上形成栅极介电层82。在一些实施例中，界面层通过使用化学氧化形成。在一些实施例中，界面层81包括氧化硅、氮化硅和混合的硅锗氧化物中的一种。在一些实施例中，界面层81的厚度在从约0.2nm至约6nm的范围内。在一些实施例中，栅极介电层82包括一个或多个介电材料层，诸如氧化硅、氮化硅或高k介电材料、其它合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、La2O3、HfO2-La2O3、Y2O3或其它合适的高k介电材料和/或它们的组合。可以通过CVD、ALD或任何合适的方法来形成栅极介电层82。在一个实施例中，使用诸如ALD的高度共形沉积工艺来形成栅极介电层82，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在实施例中，栅极介电层82的厚度在从约1nm至约100nm的范围内。
然后，如图5C所示，在图5G的S305中，形成第一导电层83。在一些实施例中，第一导电层83可以通过CVD、PVD、ALD或任何合适的方法形成。在一些实施例中，第一导电层83由TiN或TiNSi制成。
在一些实施例中，在图5G的S307中，在形成第一导电层83之后，在一些实施例中，在约600℃至约800℃的温度下实施第一退火操作约1ns(尖峰退火，诸如激光退火)至约360s。
第一退火可以有助于使栅极介电层82致密并且将氮掺入栅极介电层82中。氮有助于钝化氧空位，减少泄漏并且改进器件可靠性。第一退火还可以帮助形成稳定的混合层，这有助于为随后的将金属栅极膜沉积到介电层上提供稳定的平台。当温度太高时，第一退火可能引起高k栅极介电层82中的结晶和晶界形成，这影响了界面层81的泄漏性能和再生长，这降低了器件速度。相反地，当温度太低时，第一退火可能不会在高k栅极介电层中提供足够的致密，并且在随后的金属栅极沉积工艺期间引起器件的不稳定性/变化。
在一些实施例中，将包括界面层81、栅极介电层82和第一导电层83的堆叠结构在约室温(25℃)至约550℃的温度下浸入含氟气体(例如，F2和/或NF3)中约4s至约15min，在一些实施例中。氟的掺入有助于改进功函调整性能，降低PFET器件的Vt，钝化栅极介电层82中的氧空位，减少泄漏并且减少栅极介电层中的悬空键。此后，在第一导电层83上方形成由例如晶体、多晶或非晶Si制成的覆盖层，并且在一些实施例中，在约550℃至约1300℃的温度下实施第二退火操作约1ns(尖峰退火，诸如激光退火)至约360s。在一些实施例中，退火温度在从900℃至1100℃。在一些实施例中，这使得氟扩散至覆盖层、第一导电层83和栅极介电层82中。在第二退火操作之后，去除覆盖层。使用硅覆盖层的第二退火还有助于改进栅极介电层82的质量。在相对较低的温度下形成诸如高k介电层的栅极介电层，以避免结晶和晶界形成，同时在相对较高的温度下沉积金属栅极膜。因此，在金属栅极沉积之前使高k介电层更热稳定是期望的。在如上所述的温度范围内利用覆盖层的第二退火可以使高k介电层致密，并且使其热稳定，而在金属栅极沉积期间没有任何热氧化物转化。第二退火还有助于将氟从外层(例如，覆盖层)热扩散至第一导电层83、栅极介电层82和界面层81中。覆盖层用于保护栅极介电层82和第一导电层83免受不期望的氧化损伤并且使这些膜与退火气氛隔离。在栅极介电层热稳定之后，在最终的器件结构中不再需要覆盖层，因此将其去除。
在其它实施例中，不实施氟浸泡操作以及Si覆盖层的形成和第二退火操作。
随后，在图5G的S311中，形成一个或多个WFM层86。在图5G的S313中，在功函调整层86之上形成包括胶层87和体金属层(栅电极层)88的金属栅极层。功函调整材料(WFM)层可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺形成。此外，可以针对可以使用不同金属层的n沟道FET和p沟道FET分别形成WFM层。可以通过CVD、ALD、电镀或其它合适的方法来形成栅电极层(体金属层)88和胶层87。
在一些实施例中，在图5G的S309中，可选地形成第二导电层84(图5A至图5F中未示出)。
图6A、图6B和图6C示出了根据本发明实施例的栅极堆叠件的各个配置。图6A至图6C示出了根据本发明实施例的用于具有不同阈值电压的n型FET的栅极结构的截面图。在一些实施例中，半导体器件包括在第一n型FET区域N1中形成的第一n型FET、在第二n型区域N2中形成的第二n型FET并且在第三n型区域N3中形成的第三n型FET。第一n型FET的阈值电压的绝对值小于第二n型FET的阈值电压，并且第二n型FET的阈值电压的绝对值小于第三n型FET的阈值电压。在一些实施例中，第一n型FET的栅极长度(在图1C、图2C和图3C中的Y方向上的长度)小于第二n型FET的栅极长度，并且第二n型FET的栅极长度小于第三n型FET的栅极长度。
在一些实施例中，如图6A所示，第一n型FET N1的栅极结构包括，以更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(第一阻挡层)83、n型WFM层100、胶层87和体金属层88。可以包括一个或多个附加层。在一些实施例中，第二n型FET N2的栅极结构包括，以更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(第一阻挡层)83、第二导电层(第二阻挡层)84、第一p型WFM层89-1、n型WFM层100、胶层87和体金属层88。可以包括一个或多个附加层。在一些实施例中，第三n型FET N3的栅极结构包括，以更靠近沟道区域20的顺序堆叠的界面层81、栅极介电层82、第一导电层(第一阻挡层)83、第二导电层(第二阻挡层)84、第一p型WFM层89-1、第二p型WFM层89-2、n型WFM层100、胶层87和体金属层88。可以包括一个或多个附加层。用于第一n型FET N1的栅极结构不包括第二阻挡层和p型WFM层。
在一些实施例中，如图6B所示，第一n型FET N1的第一导电层83的厚度小于第二和第三n型FET N2和N3的第一导电层83的厚度。
在一些实施例中，如图6C所示，用于第一n型FET N1的栅极结构不包括第一阻挡层，并且n型WFM层100与栅极介电层82直接接触。
n型WFM层100由与第一p型WFM层89-1和第二p型WFM层89-2不同的材料制成。在一些实施例中，n型WFM层100由具有在从约2.5eV至4.4eV的范围内的低功函的材料制成，而p型WFM层由具有在从约4.3eV至5.8eV的范围内的低功函的材料制成。在一些实施例中，n型WFM层100包括铝。在一些实施例中，第一n型WFM层包括TiAl、TiAlC、TaAl和TaAlC中的一种或多种。在一些实施例中，第一p型WFM层89-1和第二p型WFM层89-2包括金属氮化物，诸如TiN、MoN、WCN和WN。在一些实施例中，第一p型WFM层89-1由与第二p型WFM层89-2相同的材料制成。当第一p型WFM层89-1由与第二p型WFM层89-2相同的材料制成时，第三n型FET N3包括p型WFM的单层，该p型WFM的厚度大于用于第二n型FET N2的p型WFM层(89-2)。在其它实施例中，第一p型WFM层89-1由与第二p型WFM层89-2不同的材料制成。
在一些实施例中，n型WFM层100的厚度在从约0.6nm至约40nm的范围内，并且在其它实施例中在从约1nm至约20nm的范围内。n型WFM层100的厚度影响n型FET的阈值电压。在一些实施例中，第一p型WFM层89-1和第二p型WFM层89-2的厚度在从约0.5nm至约20nm的范围内，并且在其它实施例中在从约1nm至约10nm的范围内。p型WFM层的厚度影响n型FET的阈值电压。
在一些实施例中，胶层87由TiN、Ti和/或Co制成。在一些实施例中，体金属层88由W、Al、Co或任何其它合适的金属材料制成。
图7A、图7B、图7C、图7D、图7E和图7F示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。应当理解，在顺序制造工艺期间，可以在图7A至图7F所示的阶段之前、期间和之后提供一个或多个附加操作，对于该方法的其它实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。
如图7A所示，在第一至第三n型FET的每个沟道区域20上形成界面层81。在界面层81上形成栅极介电层(例如，高k栅极介电层)82。在栅极介电层82上形成作为第一阻挡层83的第一导电层。在第一导电层83上形成作为第二阻挡层84的第二导电层。此外，在第二导电层84上依次形成第一p型WFM层89-1和第二p型WFM层89-2。
然后，通过使用一个或多个光刻和蚀刻操作，如图7B所示，从第一n型FET区域N1和第二n型FET区域N2去除第二p型WFM层89-2。在一些实施例中，实施等离子体蚀刻操作。等离子体蚀刻操作利用包括N2和H2的气体、包括O2/Cl2的气体和/或O2气体。
下一步，在一些实施例中，形成由有机材料制成的底部抗反射层200，并且在底部抗反射层200上形成光刻胶层205。通过使用一个或多个光刻操作，图案化光刻胶层205，以暴露第一p型FET区域N1中的底部抗反射层200。然后，通过一个或多个等离子体蚀刻操作去除暴露的底部抗反射层200，以暴露第一p型WFM层89-1，如图7C所示。第二和第三n型FET区域由光刻胶层205和底部抗反射层200保护。在一些实施例中，仅底部抗反射层200覆盖第二和第三n型FET区域。
然后，实施一个或多个蚀刻操作以从第一n型FET区域N1去除第一WFM层89-1和第二导电层84。在一些实施例中，实施湿蚀刻操作以一起去除第一WFM层89-1和第二导电层84，如图7D所示。在一些实施例中，湿蚀刻操作是使用湿蚀刻剂的一步操作。在一些实施例中，湿蚀刻剂是HCl和H2O2的水溶液；NH4OH和H2O2的水溶液；HCl、NH4OH和H2O2的水溶液；HF、NH4OH和H2O2的水溶液和/或H3PO4和H2O2的水溶液。
然后，如图7E所示，去除光刻胶层205和底部抗反射层200。此外，在第一n型FET区域N1中的第一导电层83上、在第二n型FET区域N2中的第一p型WFM层89-1上以及在第三n型FET区域N3中的第二p型WFM层89-2上形成n型WFM层100，如图7F所示。
在一些实施例中，在湿蚀刻操作以去除第一WFM层89-1和第二导电层84期间，第一阻挡层83也被部分去除。在这种情况下，第一n型FET区域N1的第一导电层83的厚度小于第二n型FET区域N2和第三n型FET区域N3的第一导电层83的厚度，如图6B所示。在一些实施例中，在湿蚀刻操作中完全去除第一导电层83。
图8A、图8B和图8C示出了根据本发明的另一实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
在图8A至图8C的实施例中，实施两步湿蚀刻操作以去除第一WFM层89-1和第二导电层84。图8A的结构与图7C的结构相同。实施第一湿蚀刻操作以去除第一WFM层89-1。在一些实施例中，第一湿蚀刻剂是HCl和H2O2的水溶液；NH4OH和H2O2的组合的水溶液；HCl、NH4OH和H2O2的组合的水溶液；HF、NH4OH和H2O2的水溶液和/或H3PO4和H2O2的水溶液。然后，实施第二湿蚀刻操作以去除第二导电层84。第二湿蚀刻剂与第一湿蚀刻剂不同，并且是HCl和H2O2的水溶液；NH4OH和H2O2的水溶液；HCl、NH4OH和H2O2的水溶液；HF、NH4OH和H2O2的水溶液和/或H3PO4和H2O2的水溶液。如图8C所示，在从第一n型FET区域N1去除第二导电层84之后，去除光刻胶层205和底部抗反射层200。此外，在第一n型FET区域N1中的第一导电层83上、在第二n型FET区域N2中的第一p型WFM层89-1上以及在第三n型FET区域N3中的第二p型WFM层89-2上形成n型WFM层100，类似于图7E和图7F。
在一些实施例中，在第二湿蚀刻操作中，第一导电层83也被部分蚀刻或完全去除。
图9A、图9B、图9C和图9D示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
在图9A至图9C的实施例中，实施两步蚀刻操作以去除第一WFM层89-1和第二导电层84。
图9A的结构与图7C的结构相同。实施第一湿蚀刻操作以去除第一WFM层89-1。在一些实施例中，第一湿蚀刻剂是HCl和H2O2的水溶液；NH4OH和H2O2的水溶液；HCl、NH4OH和H2O2的水溶液；HF、NH4OH和H2O2的水溶液和/或H3PO4和H2O2的水溶液。如图9B所示从第一n型FET区域N1去除第一p型WFM层89-1之后，如图9C所示去除光刻胶层205和底部抗反射层200。
然后，实施第二湿蚀刻操作以去除第二导电层84，如图9C所示。第二湿蚀刻剂是HCl和H2O2的水溶液；NH4OH和H2O2的水溶液；HCl、NH4OH和H2O2的水溶液；HF、NH4OH和H2O2的水溶液和/或H3PO4和H2O2的水溶液。在一些实施例中，第二蚀刻剂与第一湿蚀刻剂不同。
在一些实施例中，第二导电层84通过使用含氯化钨(WClx，x＝2、3、4、5或6)和/或HCl的气体的干蚀刻操作去除。在一些实施例中，干蚀刻是不使用等离子体并且在400℃至600℃下加热衬底的化学蚀刻。在其它实施例中，干蚀刻是等离子体干蚀刻。
此外，在去除第二导电层84之后，在第一n型FET区域N1中的第一导电层83上、在第二n型FET区域N2中的第一p型WFM层89-1上以及在第三n型FET区域N3中的第二p型WFM层89-2上形成n型WFM层100，类似于图7E和图7F。
在一些实施例中，在第二湿蚀刻操作中，第一导电层83也被部分蚀刻或完全去除。
图10A、图10B、图10C和图10D示出了根据本发明实施例的半导体器件的顺序制造工艺的各个阶段的截面图。
在图10A至图10C的实施例中，实施两步蚀刻操作以去除第一WFM层89-1和第二导电层84。
图10A的结构与图7C的结构相同。实施第一等离子体干蚀刻操作以去除第一WFM层89-1。等离子体干蚀刻利用包括N2和H2的气体、包括O2/Cl2的气体和/或O2气体。如图10B所示从第一n型FET区域N1去除第一p型WFM层89-1之后，如图10C所示去除光刻胶层205和底部抗反射层200。
然后，实施第二湿蚀刻操作以去除第二导电层84，如图10C所示。第二湿蚀刻剂是HCl和H2O2的水溶液；NH4OH和H2O2的水溶液；HCl、NH4OH和H2O2的水溶液；HF、NH4OH和H2O2的水溶液和/或H3PO4和H2O2的水溶液。在一些实施例中，第二湿蚀刻剂与第一湿蚀刻剂不同。
在一些实施例中，第二导电层84通过使用含氯化钨(WClx，x＝2、3、4、5或6)和/或HCl的气体的干蚀刻操作去除。在一些实施例中，干蚀刻是不使用等离子体并且在400℃至600℃下加热衬底的化学蚀刻。在其它实施例中，干蚀刻是等离子体干蚀刻。
此外，在去除第二导电层84之后，在第一n型FET区域N1中的第一导电层83上、在第二n型FET区域N2中的第一p型WFM层89-1上，以及在第三n型FET区域N3中的第二p型WFM层89-2上形成n型WFM层100，类似于图7E和图7F。
在一些实施例中，在第二湿蚀刻操作中，第一导电层83也被部分蚀刻或完全去除。
在本发明中，由于从第一n型FET区域至少去除第二阻挡层，所以可以获得在其中形成WFM层的更宽的栅极间隔。因此，可以在n型FET中获得更均匀的阈值电压。另外，由于利用湿蚀刻操作或非等离子体蚀刻操作(化学干蚀刻)去除第二阻挡层，所以可以防止等离子体对下面的层和/或其它FET区域的损坏。
应当理解，不是所有的优势都已经在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其它是实施例或实例可以提供不同的优势。
根据本发明的一个方面，在制造半导体器件的方法中，在由半导体材料制成的沟道区域上方形成栅极介电层，在栅极介电层上形成第一阻挡层，在第一阻挡层上形成第二阻挡层，在第二阻挡层上形成第一功函调整层，去除第一功函调整层和第二阻挡层。在去除第一功函调整层和第二阻挡层之后，在栅极介电层上方形成第二功函调整层，并且在第二功函调整层上方形成金属栅电极层。在以上和以下的一个或多个实施例中，第一阻挡层由TiN或掺杂有Si的TiN制成，并且第二阻挡层由TaN制成。在以上和以下的一个或多个实施例中，第一功函调整层由TiN制成，并且第二功函调整层由选自TiAl、TiAlC、TaAl、TaAlC和TiAlN组成的组中的一种制成。在以上和以下的一个或多个实施例中，通过湿蚀刻操作将第一功函调整层和第二阻挡层一起去除。在以上和以下的一个或多个实施例中，湿蚀刻操作的蚀刻剂包括选自NH4OH、H2O2和HCl组成的组中的至少一种。在以上和以下的一个或多个实施例中，通过第一蚀刻操作去除第一功函调整层，并且通过使用与第一蚀刻操作不同的蚀刻剂的第二蚀刻操作去除第二阻挡层。在以上和以下的一个或多个实施例中，第一蚀刻是使用第一蚀刻剂的湿蚀刻，并且第二蚀刻是使用第二蚀刻剂的湿蚀刻。在以上和以下的一个或多个实施例中，第一蚀刻剂和第二蚀刻剂包括选自NH4OH、H2O2和HCl组成的组中的至少一种，并且第一蚀刻剂与第二蚀刻剂不同。在以上和以下的一个或多个实施例中，第一蚀刻是使用第一蚀刻剂的湿蚀刻，并且第二蚀刻是使用第二蚀刻剂的干蚀刻，第一蚀刻剂包括选自NH4OH、H2O2和HCl组成的组中的至少一种，并且第二蚀刻剂包括包含选自WClx和HCl组成的组中的至少一种的气体。在以上和以下的一个或多个实施例中，当去除第一功函调整层和第二阻挡层时，去除部分第一阻挡层，并且在第一阻挡层上形成第二功函调整层。在以上和以下的一个或多个实施例中，在去除第一功函调整层和第二阻挡层之后，去除第一阻挡层。在栅极介电层上形成第二功函调整层。
根据本发明的另一方面，在制造包括第一n型场效应晶体管(NFET)和第二NFET的半导体器件的方法中，在由第一NFET区域和第二NFET区域中的每个的半导体材料制成的沟道区域上方形成栅极介电层，在栅极介电层上形成第一阻挡层，在第一阻挡层上形成第二阻挡层，在第二阻挡层上形成第一功函调整层，从第一NFET区域中去除第一功函调整层和第二阻挡层，同时将第一功函调整层和第二阻挡层保留在第二NFET区域中，在从第一NFET区域去除第一功函调整层和第二阻挡层之后，在第一和第二NFET区域中形成第二功函调整层，并且在第二功函调整上方形成金属栅电极层。在以上和以下的一个或多个实施例中，第一阻挡层由TiN或掺杂有Si的TiN制成，并且第二阻挡层由TaN制成。在以上和以下的一个或多个实施例中，第一功函调整层由TiN制成，并且第二功函调整层由选自TiAl、TiAlC、TaAl、TaAlC和TiAlN组成的组中的一种制成。在以上和以下的一个或多个实施例中，通过湿蚀刻操作一起去除第一NFET区域中的第一功函调整层和第二阻挡层。在以上和以下的一个或多个实施例中，在第一NFET区域中，通过第一湿蚀刻操作去除第一功函调整层，并且通过使用与第一湿蚀刻操作不同的蚀刻剂的第二湿蚀刻操作去除第二阻挡层。在以上和以下的一个或多个实施例中，当去除第一NFET区域中的第一功函调整层和第二阻挡层时，去除部分第一阻挡层，在第一NFET区域中的第一阻挡层上形成第二功函调整层，并且第一NFET区域中的第一阻挡层的厚度小于第二NFET区域中的第一阻挡层的厚度。在以上和以下的一个或多个实施例中，在去除第一NFET区域中的第一功函调整层和第二阻挡层之后，去除第一NFET区域中的第一阻挡层，并且在第一NFET区域中的栅极介电层上形成第二功函调整层。在以上和以下的一个或多个实施例中，当从第一NFET区域去除第一功函调整层和第二阻挡层时，第二NFET区域由一个或多个有机层覆盖。
根据本发明的另一方面，在制造包括第一n型场效应晶体管(NFET)、第二NFET和第三NFET的半导体器件的方法中，在由第一NFET区域、第二NFET区域和第三NFET区域中的每个的半导体材料制成的沟道区域上方形成栅极介电层，在栅极介电层上形成第一阻挡层，在第一阻挡层上形成第二阻挡层，在第二阻挡层上形成第一功函调整层，在第一功函调整层上形成第二功函调整层，从第一NFET区域和第二NFET区域中去除第二功函调整层，并且将第二功函调整层保留在第三NFET区域中，从第一NFET区域中去除第一功函调整层和第二阻挡层，在从第一NFET区域去除第一功函调整层和第二阻挡层之后，在第一、第二和第三NFET区域中形成第三功函调整层，并且在第三功函调整层上方形成金属栅电极层。在以上和以下的一个或多个实施例中，通过使用第一蚀刻剂的第一湿蚀刻操作去除第一NFET区域中的第一功函调整层，同时第二和第三NFET区域由一个或多个有机层覆盖，并且通过使用与第一蚀刻剂不同的第二蚀刻剂的第二湿蚀刻操作去除第一NFET区域中的第二阻挡层，并且将第二和第三NFET区域暴露于第二蚀刻剂。在以上和以下的一个或多个实施例中，通过干刻蚀操作去除第一NFET区域中的第一功函调整层，同时第二和第三NFET区域由一个或多个有机层覆盖，然后通过使用水性蚀刻剂的湿蚀刻操作去除第一NFET区域中的第二阻挡层，并且将第二和第三NFET区域暴露于水性蚀刻剂。
根据本发明的一个方面，半导体器件包括设置在沟道区域和源极/漏极区域上方的栅极结构。栅极结构包括位于沟道区域上方的栅极介电层、与栅极介电层直接接触的功函调整层、设置在功函调整层上方的金属栅电极层。功函调整层包括铝。在以上和以下的一个或多个实施例中，功函调整层由选自TiAl、TiAlC、TaAl、TaAlC和TiAlN组成的组中的一种制成。在以上和以下的一个或多个实施例中，金属栅电极层包括胶层和体金属层。
根据本发明的另一方面，半导体器件包括第一场效应晶体管(FET)(包括设置在第一沟道区域上方的第一栅极结构)和第二FET(包括设置在第二沟道区域上方的第二栅极结构)。第一FET的阈值电压与第二FET的阈值电压不同。第一和第二栅极结构中的每个包括栅极介电层、位于栅极介电层上方的第一功函调整层，以及设置在第一功函调整层上方的金属栅电极层。第二栅极结构还包括位于第一功函调整层下方的第一阻挡层，并且第一栅极结构不包括第一阻挡层。在以上和以下的一个或多个实施例中，第一和第二栅极结构还包括位于栅极介电层上的第二阻挡层。在以上和以下的一个或多个实施例中，第一栅极结构中的第二阻挡层的厚度小于第二栅极结构中的第二阻挡层的厚度。在以上和以下的一个或多个实施例中，第二阻挡层由TiN或掺杂有Si的TiN制成，并且第一阻挡层由TaN制成。在以上和以下的一个或多个实施例中，第二栅极结构还包括位于第一阻挡层和栅极介电层之间的第二阻挡层，并且第一栅极结构不包括第二阻挡层。在以上和以下的一个或多个实施例中，第二栅极结构还包括由与第一功函调整层不同的材料制成的第二功函调整层，并且第一栅极结构不包括第二功函调整层。在以上和以下的一个或多个实施例中，第一功函调整层包括铝，并且第二功函调整层包括TiN。在以上和以下的一个或多个实施例中，金属栅电极层包括胶层和体金属层。在以上和以下的一个或多个实施例中，第一FET是包括鳍结构的fin FET，该鳍结构的一部分是第一沟道区域，并且第二FET是包括鳍结构的fin FET，该鳍结构的一部分是第二沟道区域。
根据本发明的另一方面，半导体器件包括第一场效应晶体管(FET)(包括设置在第一沟道区域上方的第一栅极结构)、第二FET(包括设置在第二沟道区域上方的第二栅极结构)和第三FET(包括设置在第三沟道区域上方的第三栅极结构)。第一FET的阈值电压的绝对值小于第二FET的阈值电压，并且第二FET的阈值电压的绝对值小于第三FET的阈值电压。第一、第二和第三栅极结构中的每个包括栅极介电层、位于栅极介电层上方的第一功函调整层，以及设置在第一功函调整层上方的金属栅电极层。第二和第三栅极结构还包括位于第一功函调整层下方的第一阻挡层，并且第一栅极结构不包括第一阻挡层。在以上和以下的一个或多个实施例中，第一、第二和第三栅极结构还包括位于栅极介电层上的第二阻挡层。在以上和以下的一个或多个实施例中，第一栅极结构中的第二阻挡层的厚度小于第二栅极结构和第三栅极结构中的第二阻挡层的厚度。在以上和以下的一个或多个实施例中，第二阻挡层由TiN或掺杂有Si的TiN制成，并且第一阻挡层由TaN制成。在以上和以下的一个或多个实施例中，第二和第三栅极结构还包括位于第一阻挡层和栅极介电层之间的第二阻挡层，并且第一栅极结构不包括第二阻挡层。在以上和以下的一个或多个实施例中，第二和第三栅极结构还包括由与第一功函调整层不同的材料制成的第二功函调整层，并且第一栅极结构不包括第二功函调整层。在以上和以下的一个或多个实施例中，第二栅极结构中的第二功函调整层的厚度小于第三栅极结构中的第二功函调整层的厚度。在以上和以下的一个或多个实施例中，第一功函调整层由选自TiAl、TiAlC、TaAl、TaAlC和TiAlN组成的组中的一种制成，并且第二功函调整层包括TiN。
上面概述了若干实施例和实例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例或实例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造半导体器件的方法，包括：
在由半导体材料制成的沟道区域上方形成栅极介电层；
在所述栅极介电层上形成第一阻挡层；
在所述第一阻挡层上形成第二阻挡层；
在所述第二阻挡层上形成第一功函调整层；
去除所述第一功函调整层和所述第二阻挡层；
在去除所述第一功函调整层和所述第二阻挡层之后，至少部分地去除所述第一阻挡层；
在至少部分地去除所述第一阻挡层之后，在所述栅极介电层上方形成第二功函调整层；以及
在所述第二功函调整层上方形成金属栅电极层，
其中，所述第一功函调整层和所述第二功函调整层具有不同的导电类型。
2.根据权利要求1所述的方法，其中，所述第一阻挡层由TiN或掺杂有Si的TiN制成，并且所述第二阻挡层由TaN制成。
3.根据权利要求1所述的方法，其中：
所述第一功函调整层由TiN制成，以及
所述第二功函调整层由选自TiAl、TiAlC、TaAl、TaAlC和TiAlN组成的组中的一种制成。
4.根据权利要求2所述的方法，其中，通过湿蚀刻操作将所述第一功函调整层和所述第二阻挡层一起去除。
5.根据权利要求4所述的方法，其中，所述湿蚀刻操作的蚀刻剂包括选自NH4OH、H2O2和HCl组成的组中的至少一种。
6.根据权利要求2所述的方法，其中：
通过第一蚀刻操作去除所述第一功函调整层，并且通过使用与所述第一蚀刻操作不同的蚀刻剂的第二蚀刻操作去除所述第二阻挡层，
所述第一蚀刻操作是使用第一蚀刻剂的湿蚀刻，所述第二蚀刻操作是使用第二蚀刻剂的湿蚀刻，
所述第一蚀刻剂和所述第二蚀刻剂包括选自NH4OH、H2O2和HCl组成的组中的至少一种，以及
所述第一蚀刻剂与所述第二蚀刻剂不同。
7.根据权利要求2所述的方法，其中：
通过第一蚀刻操作去除所述第一功函调整层，并且通过使用与所述第一蚀刻操作不同的蚀刻剂的第二蚀刻操作去除所述第二阻挡层，
所述第一蚀刻操作是使用第一蚀刻剂的湿蚀刻，并且所述第二蚀刻操作是使用第二蚀刻剂的干蚀刻，
所述第一蚀刻剂包括选自NH4OH、H2O2和HCl组成的组中的至少一种，以及
所述第二蚀刻剂包括包含选自WClx和HCl组成的组中的至少一种的气体。
8.根据权利要求1所述的方法，其中：
在去除所述第一功函调整层和所述第二阻挡层之后，去除所述第一阻挡层的一部分，以及
在所述第一阻挡层上形成所述第二功函调整层。
9.根据权利要求1所述的方法，还包括，在去除所述第一功函调整层和所述第二阻挡层之后，去除所述第一阻挡层，
其中，在栅极介电层上形成第二功函调整层。
10.一种制造包括第一n型场效应晶体管(NFET)和第二n型场效应晶体管的半导体器件的方法，所述方法包括：
在由第一n型场效应晶体管区域和第二n型场效应晶体管区域的每个的半导体材料制成的沟道区域上方形成栅极介电层；
在所述栅极介电层上形成第一阻挡层；
在所述第一阻挡层上形成第二阻挡层；
在所述第二阻挡层上形成第一功函调整层；
从所述第一n型场效应晶体管区域中去除所述第一功函调整层和所述第二阻挡层，同时在所述第二n型场效应晶体管区域中保留所述第一功函调整层和所述第二阻挡层；
在从所述第一n型场效应晶体管区域中去除所述第一功函调整层和所述第二阻挡层之后，从所述第一n型场效应晶体管区域中至少部分地去除所述第一阻挡层；
在从所述第一n型场效应晶体管区域中去除所述第一功函调整层和所述第二阻挡层之后，在所述第一n型场效应晶体管区域和所述第二n型场效应晶体管区域中形成第二功函调整层；以及
在所述第二功函调整层上方形成金属栅电极层，
其中，所述第一功函调整层和所述第二功函调整层具有不同的导电类型。
11.根据权利要求10所述的方法，其中，所述第一阻挡层由TiN或掺杂有Si的TiN制成，并且所述第二阻挡层由TaN制成。
12.根据权利要求10所述的方法，其中：
所述第一功函调整层由TiN制成，以及
所述第二功函调整层由选自TiAl、TiAlC、TaAl、TaAlC和TiAlN组成的组中的一种制成。
13.根据权利要求11所述的方法，其中，通过湿蚀刻操作将所述第一n型场效应晶体管区域中的所述第一功函调整层和所述第二阻挡层一起去除。
14.根据权利要求11所述的方法，其中，在所述第一n型场效应晶体管区域中，通过第一湿蚀刻操作去除所述第一功函调整层，并且通过使用与所述第一湿蚀刻操作不同的蚀刻剂的第二湿蚀刻操作去除所述第二阻挡层。
15.根据权利要求10所述的方法，其中：
在去除所述第一n型场效应晶体管区域中的所述第一功函调整层和所述第二阻挡层之后，去除所述第一阻挡层的一部分；
在所述第一n型场效应晶体管区域中的所述第一阻挡层上形成所述第二功函调整层，以及
所述第一n型场效应晶体管区域中的所述第一阻挡层的厚度小于所述第二n型场效应晶体管区域中的所述第一阻挡层的厚度。
16.根据权利要求10所述的方法，还包括：在去除所述第一n型场效应晶体管区域中的所述第一功函调整层和所述第二阻挡层之后，去除所述第一n型场效应晶体管区域中的所述第一阻挡层，
其中，在所述第一n型场效应晶体管区域中的所述栅极介电层上形成所述第二功函调整层。
17.根据权利要求10所述的方法，其中，当从所述第一n型场效应晶体管区域去除所述第一功函调整层和所述第二阻挡层时，所述第二n型场效应晶体管区域由一个或多个有机层覆盖。
18.一种半导体器件，包括：
栅极结构，设置在沟道区域上方；以及
源极/漏极区域，其中：
所述栅极结构包括：
栅极介电层，位于所述沟道区域上方；
功函调整层，位于所述栅极介电层上方；
金属栅电极层，设置在所述功函调整层上方，所述功函调整层包括铝，
位于所述栅极介电层上的第一阻挡层被部分去除，所述功函调整层位于所述被部分去除后的第一阻挡层上。
19.根据权利要求18所述的半导体器件，所述功函调整层由选自TiAl、TiAlC、TaAl、TaAlC和TiAlN组成的组中的一种制成。
20.根据权利要求19所述的半导体器件，其中，所述金属栅电极层包括胶层和体金属层。
CN201911205240.4A 2018-11-30 2019-11-29 制造半导体器件的方法和半导体器件 Active CN111261522B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862774133P 2018-11-30 2018-11-30
US62/774,133 2018-11-30
US16/693,988 2019-11-25
US16/693,988 US11158719B2 (en) 2018-11-30 2019-11-25 Method of manufacturing semiconductor devices and semiconductor devices

Publications (2)

Publication Number Publication Date
CN111261522A CN111261522A (zh) 2020-06-09
CN111261522B true CN111261522B (zh) 2023-09-26

Family

ID=70849444

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911205240.4A Active CN111261522B (zh) 2018-11-30 2019-11-29 制造半导体器件的方法和半导体器件

Country Status (5)

Country Link
US (2) US11158719B2 (zh)
KR (2) KR102298435B1 (zh)
CN (1) CN111261522B (zh)
DE (1) DE102019132233B4 (zh)
TW (1) TWI797398B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9859121B2 (en) * 2015-06-29 2018-01-02 International Business Machines Corporation Multiple nanosecond laser pulse anneal processes and resultant semiconductor structure
CN110797262B (zh) * 2018-08-01 2023-06-13 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
KR20200138462A (ko) * 2019-05-29 2020-12-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11784187B2 (en) * 2020-02-27 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11784052B2 (en) * 2020-05-28 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole-engineered high-k gate dielectric and method forming same
US11955485B2 (en) 2020-06-29 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11557649B2 (en) * 2020-06-29 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11615962B2 (en) 2020-09-11 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods thereof
US11417744B2 (en) * 2020-09-24 2022-08-16 Nanya Technology Corporation Semiconductor structure having buried gate electrode with protruding member and method of manufacturing the same
US11588033B2 (en) * 2021-05-20 2023-02-21 Omnivision Technologies, Inc. Uniform threshold voltage non-planar transistors

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130033270A (ko) * 2011-09-26 2013-04-03 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 대체 게이트 반도체 장치
KR20150141433A (ko) * 2014-06-10 2015-12-18 삼성전자주식회사 반도체 소자의 제조 방법
CN107068755A (zh) * 2015-12-30 2017-08-18 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN108122909A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US10049940B1 (en) * 2017-08-25 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for metal gates with roughened barrier layer

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100764341B1 (ko) 2001-06-26 2007-10-05 주식회사 하이닉스반도체 반도체소자의 제조방법
US7585716B2 (en) * 2007-06-27 2009-09-08 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
US9293551B2 (en) * 2013-11-25 2016-03-22 Globalfoundries Inc. Integrated multiple gate length semiconductor device including self-aligned contacts
EP2953162A1 (en) 2014-06-06 2015-12-09 IMEC vzw Method for manufacturing a semiconductor device comprising transistors each having a different effective work function
US9947540B2 (en) 2015-07-31 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby
CN106531618B (zh) 2015-09-15 2021-05-18 联华电子股份有限公司 具有金属栅极结构的半导体元件的功函数调整方法
US10037995B2 (en) * 2016-02-10 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10020202B2 (en) 2016-04-15 2018-07-10 Globalfoundries Inc. Fabrication of multi threshold-voltage devices
US10804161B2 (en) * 2016-12-15 2020-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS FinFET structures including work-function materials having different proportions of crystalline orientations and methods of forming the same
US10269621B2 (en) 2017-04-18 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs and methods forming same
US10204905B2 (en) 2017-04-25 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US10636890B2 (en) * 2018-05-08 2020-04-28 Globalfoundries Inc. Chamfered replacement gate structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130033270A (ko) * 2011-09-26 2013-04-03 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 대체 게이트 반도체 장치
KR20150141433A (ko) * 2014-06-10 2015-12-18 삼성전자주식회사 반도체 소자의 제조 방법
CN107068755A (zh) * 2015-12-30 2017-08-18 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN108122909A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US10049940B1 (en) * 2017-08-25 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for metal gates with roughened barrier layer

Also Published As

Publication number Publication date
TW202029350A (zh) 2020-08-01
DE102019132233B4 (de) 2024-02-01
US11158719B2 (en) 2021-10-26
US20220045190A1 (en) 2022-02-10
KR102442810B1 (ko) 2022-09-13
KR20210110546A (ko) 2021-09-08
US20200176581A1 (en) 2020-06-04
KR20200066569A (ko) 2020-06-10
DE102019132233A1 (de) 2020-06-18
CN111261522A (zh) 2020-06-09
TWI797398B (zh) 2023-04-01
KR102298435B1 (ko) 2021-09-08

Similar Documents

Publication Publication Date Title
CN111261522B (zh) 制造半导体器件的方法和半导体器件
CN111128737B (zh) 制造半导体器件的方法和半导体器件
CN108269850B (zh) 半导体器件及其制造方法
US10269968B2 (en) Semiconductor device including fin structures and manufacturing method thereof
US11908915B2 (en) Method of manufacturing semiconductor devices and semiconductor devices
US11978675B2 (en) Method of manufacturing semiconductor devices and semiconductor devices
CN113540218B (zh) 制造半导体器件的方法和场效应晶体管的栅极结构
US20210351041A1 (en) Method of manufacturing semiconductor devices and semiconductor devices
US11784187B2 (en) Method of manufacturing semiconductor devices and semiconductor devices
US20220375796A1 (en) Method of manufacturing semiconductor devices and semiconductor device
US20220352160A1 (en) Method of manufacturing semiconductor devices and semiconductor devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant