DE102020130401A1 - Dipolig-gefertigtes high-k-gate-dielektrikum und verfahren zu dessen bildung desselben - Google Patents

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Te-Yang Lai
Chun-Yen Peng
Sai-Hooi Yeong
Chi On Chui
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Verfahren umfasst das Bilden einer Oxidschicht auf einem Halbleitergebiet und das Abscheiden einer ersten High-k-Dielektrikum-Schicht über der Oxidschicht. Die erste High-k-Dielektrikum-Schicht ist aus einem ersten High-k-Dielektrikum-Material gebildet. Das Verfahren umfasst weiter das Abscheiden einer zweiten High-k-Dielektrikum-Schicht über der ersten High-k-Dielektrikum-Schicht, wobei die zweite High-k-Dielektrikum-Schicht aus einem zweiten High-k-Dielektrikum-Material gebildet ist, das sich von dem ersten High-k-Dielektrikum-Material unterscheidet, das Abscheiden eines Dipolfilms über und in Kontakt mit einer Schicht, die aus der ersten High-k-Dielektrikum-Schicht und der zweiten High-k-Dielektrikum-Schicht ausgewählt ist, das Durchführen eines Temperprozesses, um einen Dipoldotierstoff in dem Dipolfilm in die Schicht zu treiben, das Entfernen des Dipolfilms und das Bilden einer Gate-Elektrode über der zweiten High-k-Dielektrikum-Schicht.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/031,099 , eingereicht am 28. Mai 2020, mit dem Titel „Novel High-k Gate Oxide Stack Engineering for Device Performance Boost“, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Metalloxidhalbleiterbauelemente (MOS-Bauelemente) sind grundlegende Aufbauelemente in ICs (Integrated Circuits). Die aktuelle Entwicklung der MOS-Bauelemente umfasst die Bildung von Ersatzgates, die High-k-Gate-Dielektrika und Metallgate-Elektroden über den High-k-Gate-Dielektrika aufweisen. Die Bildung eines Ersatzgates involviert typischerweise, eine High-k-Gate-Dielektrikum-Schicht und Metallschichten über der High-k-Gate-Dielektrikum-Schicht abzuscheiden und dann chemisch-mechanisches Polieren (CMP) durchzuführen, um überschüssige Abschnitte der High-k-Gate-Dielektrikum-Schicht und der Metallschichten zu entfernen. Die restlichen Abschnitte der Metallschichten bilden die Metallgates.
  • In herkömmlichen Bildungsverfahren der MOS-Bauelemente können die Schwellenspannungen der MOS-Bauelemente angepasst werden, indem ein Wärmetemperprozess durchgeführt wird, wenn Ammoniak zugeleitet wird, um die High-k-Dielektrikum-Schichten zu behandeln. Obwohl die Schwellenspannung geändert werden kann, war es schwer, die Schwellenspannungen auf angedachte Werte anzupassen und weitere Einstellung musste erzielt werden, indem unterschiedliche Austrittsarbeitsmetalle übernommen wurden und die Dicke der Austrittsarbeitsmetalle angepasst wurde.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1-6, 7A, 7B, 7C, 8A, 8B, 9A, 9B und 10-20 veranschaulichen die perspektivischen Ansichten und Querschnittansichten von Zwischenstufen in der Bildung von Finnenfeldeffekttransistoren (FinFETs) in Übereinstimmung mit manchen Ausführungsformen.
    • 21 bis 23 veranschaulichen die Verteilungen von Dipoldotierstoffen in Übereinstimmung mit manchen Ausführungsformen.
    • 24 veranschaulicht einen Prozessablauf zum Bilden von FinFETs in Übereinstimmung mit manchen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt begrenzend zu sein. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Element in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in denen zusätzliche Element zwischen dem ersten und dem zweiten Element gebildet sein können, sodass das erste und das zweite Element nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Referenznummern und/oder -buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke wie „unterliegend“, „unterhalb“, „unter“, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen), und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden.
  • Transistoren mit dipoligen High-k-Dielektrikum-Schichten und das Verfahren zum Eingliedern der Dipoldotierstoffe in die High-k-Dielektrikum-Schichten sind in Übereinstimmung mit verschiedenen Ausführungsformen bereitgestellt. Dipoldotierstoffe sind in die High-k-Dielektrikum-Schichten durch Wärmediffusion diffundiert. Die Schwellenspannungen der entsprechenden Transistoren sind angepasst. Die Magnitude der Einstellung hängt von dem Material von High-k-Dielektrikum-Schicht und der Position des Dotierstoffs ab. Dementsprechend sind mehr als eine High-k-Dielektrikum-Schicht gebildet, die unterschiedliche Dielektrizitätskonstanten-Werte (k-Werte) aufweisen können. Die Dipoldotierstoffe können selektiv in eine oder mehrere der High-k-Dielektrikum-Schichten dotiert werden, um unterschiedliche Schwellenspannungseinstellungsfähigkeit bereitzustellen. Darüber hinaus wird Bauelementarbeitsleistung durch Dotierung der Dipoldotierstoffe verbessert. Die Kapazitätsäquivalenzdicke (CET) der High-k-Dielektrikum-Schichten ist verringert. Die Zwischenstufen zum Bilden der Transistoren sind in Übereinstimmung mit manchen Ausführungsformen veranschaulicht. Manche Variationen mancher Ausführungsformen werden besprochen. Über die verschiedenen Ansichten und veranschaulichenden Ausführungsformen hinweg, werden ähnliche Referenznummern verwendet, um ähnliche Elemente auszuweisen. In Übereinstimmung mit manchen Ausführungsformen wird die Bildung von Finnenfeldeffekttransistoren (FinFETs) als ein Beispiel verwendet, um das Konzept der vorliegenden Offenbarung zu erklären. Andere Typen von Transistoren, wie planare Transistoren und Gate-All-Around-Transistoren (GAA-Transistoren) können auch das Konzept der vorliegenden Offenbarung annehmen.
  • 1-6, 7A, 7B, 7C, 8A, 8B, 9A, 9B und 10-20 veranschaulichen die Querschnittansichten und perspektivischen Ansichten von Zwischenstufen in der Bildung von Finnenfeldeffekttransistoren (FinFETs) in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung. Die in diesen Figuren gezeigten Prozesse sind auch schematisch in dem in 24 gezeigten Prozessablauf 400 reflektiert.
  • In 1 ist Substrat 20 bereitgestellt. Das Substrat 20 kann ein Halbleitersubstrat sein, wie ein Massenhalbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, das dotiert (z.B. mit einem p- oder n-Dotierstoff) oder undotiert sein kann. Das Halbleitersubstrat 20 kann ein Teil von Wafer 10 sein, wie ein Siliziumwafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat bereitgestellt, typischerweise einem Siliziumsubstrat oder einem Glassubstrat. Andere Substrate, wie ein mehrschichtiges oder abgestuftes Substrat, können auch verwendet werden. In manchen Ausführungsformen kann das Halbleitermaterial von Halbleitersubstrat 20 Silizium; Germanium; einen Verbindungshalbleiter, enthaltend Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, enthaltend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon enthalten.
  • Weiter in Bezug auf 1 ist Wannengebiet 22 in Substrat 20 gebildet. Der entsprechende Prozess ist als Prozess 402 im Prozessablauf 400, wie in 24 gezeigt, veranschaulicht. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung ist ein Wannengebiet 22 ein n-Wannengebiet, das durch Implantieren einer n-Störstelle, die Phosphor, Arsen, Antimon oder dergleichen sein kann, in Substrat 20, gebildet ist. In Übereinstimmung mit anderen Ausführungsformen der vorliegenden Offenbarung ist Wannengebiet 22 ein p-Wannengebiet, das durch Implantieren einer p-Störstelle, die Bor, Indium oder dergleichen sein kann, in Substrat 20, gebildet ist. Das resultierende Wannengebiet 22 kann sich zu der Oberseitenoberfläche von Substrat 20 erstrecken. Die n- oder p-Störstellenkonzentration kann gleich oder niedriger als 1018 cm-3 sein, wie etwa in der Spanne zwischen etwa 1017 cm-3 und etwa 1018 cm-3.
  • In Bezug auf 2 sind Isolationsgebiete 24 gebildet, um sich von einer Oberseitenoberfläche des das Substrats 20 hinein in Substrat 20 zu erstrecken. Isolationsgebiete 24 sind hierin nachfolgend alternativ als Grabenisolationsgebiete (STI-Gebiete) bezeichnet. Der jeweilige Prozess ist als Prozess 404 in dem Prozessablauf 400, wie in 24 gezeigt, veranschaulicht. Die Abschnitte von Substrat 20 zwischen benachbarten STI-Gebieten 24 sind als Halbleiterstreifen 26 bezeichnet. Um STI-Gebiete 24 zu bilden, werden Pad-Oxidschicht 28 und Hartmaskenschicht 30 auf Halbleitersubstrat 20 gebildet und dann strukturiert. Pad-Oxidschicht 28 kann ein aus Siliziumoxid gebildeter Dünnfilm sein. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung wird Pad-Oxidschicht 28 in einem Wärmeoxidationsprozess gebildet, wobei eine Oberseitenoberflächenschicht von Halbleitersubstrat 20 oxidiert wird. Pad-Oxidschicht 28 agiert als eine Kleberschicht zwischen Halbleitersubstrat 20 und Hartmaskenschicht 30. Pad-Oxidschicht 28 kann auch als eine Ätzstoppschicht zum Ätzen von Hartmaskenschicht 30 agieren. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung ist Hartmaskenschicht 30 aus Siliziumnitrid zum Beispiel unter Verwendung von chemischer Niederdruckgasphasenabscheidung (LPCVD) gebildet. In Übereinstimmung mit anderen Ausführungsformen der vorliegenden Offenbarung wird Hartmaskenschicht 30 durch Wärmenitrierung von Silizium oder plasmaverstärkte chemische Gasphasenabscheidung (PECVD) gebildet. Ein Fotolack (nicht gezeigt) wird auf Hartmaskenschicht 30 gebildet und dann strukturiert. Hartmaskenschicht 30 wird dann unter Verwendung des strukturierten Fotolacks als eine Ätzmaske strukturiert, um Hartmasken 30 wie in 2 gezeigt zu bilden.
  • Als nächstes wird die strukturierte Hartmaskenschicht 30 als eine Ätzmaske verwendet, um Pad-Oxidschicht 28 und Substrat 20 zu ätzen, gefolgt vom Füllen der resultierenden Gräben in Substrat 20 mit (einem) dielektrischen Material(ien). Ein Planarisierungsprozess, wie ein chemisch-mechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess, wird durchgeführt, um überschüssige Abschnitte der dielektrischen Materialien zu entfernen und die restlichen Abschnitte des (der) dielektrischen Materials (Materialien) sind STI-Gebiete 24. STI-Gebiete 24 können ein Auskleidungsdielektrikum (nicht gezeigt) aufweisen, das ein Wärmeoxid sein kann, das durch eine Wärmeoxidation einer Oberflächenschicht von Substrat 20 gebildet ist. Das Auskleidungsdielektrikum kann auch eine abgeschiedene Siliziumoxidschicht, Siliziumnitridschicht oder dergleichen sein, die unter Verwendung von zum Beispiel Atomschichtabscheidung (ALD), Hochdichteplasmagasphasenabscheidung (HDPCVD) oder chemischer Gasphasenabscheidung (CVD) gebildet ist. STI-Gebiete 24 können auch ein dielektrisches Material über dem Auskleidungsoxid aufweisen, wobei das dielektrische Material unter Verwendung von fließbarer chemischer Gasphasenabscheidung (FVCD), Spin-On-Beschichtung oder dergleichen gebildet werden kann. Das dielektrische Material über dem Auskleidungsdielektrikum kann in Übereinstimmung mit manchen Ausführungsformen Siliziumoxid enthalten.
  • Die Oberseitenoberflächen von Hartmasken 30 und die Oberseitenoberflächen von STI-Gebieten 24 können im Wesentlichen eben miteinander sein. Halbleiterstreifen 26 sind zwischen benachbarten STI-Gebieten 24. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung sind Halbleiterstreifen 26 Teile des ursprünglichen Substrats 20 und daher ist das Material von Halbleiterstreifen 26 dasselbe wie das von Substrat 20. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung sind Halbleiterstreifen 26 Ersatzstreifen, die gebildet werden, indem die Abschnitte von Substrat 20 zwischen STI-Gebieten 24 geätzt werden, um Vertiefungen zu bilden, und eine Epitaxie durchgeführt wird, um ein anderes Halbleitermaterial in den Vertiefungen nachwachsen zu lassen. Dementsprechend sind Halbleiterstreifen 26 aus einem von dem von Substrat 20 unterschiedlichen Halbleitermaterial gebildet. In Übereinstimmung mit manchen Ausführungsformen sind Halbleiterstreifen 26 aus Siliziumgermanium, Siliziumkohlenstoff oder einem III-V-Verbindung-Halbleitermaterial gebildet.
  • In Bezug auf 3 werden STI-Gebiete 24 vertieft, sodass die Oberseitenabschnitte von Halbleiterstreifen 26 höher als die Oberseitenoberflächen 24A der restlichen Abschnitte von STI-Gebieten 24 vorragen, um vorragende Finnen 36 zu bilden. Der entsprechende Prozess ist als Prozess 406 in dem Prozessablauf 400, der in 24 gezeigt ist, veranschaulicht. Das Ätzen kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei das Gemisch von HF3 und NH3 zum Beispiel als das Ätzgas verwendet wird. Während des Ätzprozesses kann Plasma erzeugt werden. Argon kann auch enthalten sein. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung wird das Vertiefen von STI-Gebieten 24 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann zum Beispiel HF enthalten.
  • In zuvor veranschaulichten Ausführungsformen können die Finnen durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- und Mehrfachstrukturierungsprozesse Fotolithografie und selbstausgerichtete Prozesse, was erlaubt Strukturen zu erzeugen, die zum Beispiel kleinere Abstände aufweisen als ansonsten unter Verwendung eines einzelnen direkten Fotolithografieprozesses zu erhalten wären. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter sind entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter, oder Stützdorne, werden verwendet, um die Finnen zu strukturieren.
  • In Bezug auf 4 werden Dummy-Gate-Stapel 38 gebildet, um sich an den Oberseitenoberflächen und den Seitenwänden von (vorragenden) Finnen 36 zu erstrecken. Der jeweilige Prozess ist als Prozess 408 in dem Prozessablauf 400, wie in 24 gezeigt, veranschaulicht. Dummy-Gate-Stapel 38 können Dummy-Gate-Dielektrika 40 (in 7B und 7C gezeigt) und Dummy-Gate-Elektroden 42 über Dummy-Gate-Dielektrika 40 aufweisen. Dummy-Gate-Elektroden 42 können zum Beispiel unter Verwendung von Polysilizium oder amorphem Silizium gebildet werden und andere Materialien können auch verwendet werden. Jeder der Dummy-Gate-Stapel 38 kann auch eine (oder eine Vielzahl von) Hartmaskenschicht(en) 44 über Dummy-Gate-Elektroden 42 aufweisen. Hartmaskenschichten 44 können aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid oder Mehrfachschichten davon gebildet werden. Dummy-Gate-Stapel 38 können eine einzelne oder eine Vielzahl von vorragenden Finnen 36 und/oder STI-Gebieten 24 überqueren. Dummy-Gate-Stapel 38 weisen auch Längsrichtungen senkrecht zu den Längsrichtungen von vorragenden Finnen 36 auf.
  • Als nächstes werden Gate-Abstandhalter 46 an den Seitenwänden von Dummy-Gate-Stapeln 38 gebildet. Der jeweilige Prozess ist auch als Prozess 408 in dem Prozessablauf 400, wie in 24 gezeigt, gezeigt. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung sind Gate-Abstandhalter 46 aus (einem) dielektrischen Material(ien), wie Siliziumnitrid, Siliziumcarbonitrid oder dergleichen, gebildet und können eine Einzelschichtstruktur oder eine Mehrfachschichtstruktur, die eine Vielzahl von dielektrischen Schichten aufweist, aufweisen.
  • Die Abschnitte vorragender Finnen 36, die nicht von Dummy-Gate-Stapeln 38 und Gate-Abstandhaltern 46 abgedeckt sind, werden dann geätzt, was in der in 5 gezeigten Struktur resultiert. Der entsprechende Prozess ist als Prozess 410 in dem Prozessablauf 400, der in 24 gezeigt ist, veranschaulicht. Die Vertiefung kann anisotrop sein und daher sind die Abschnitte von Finnen 36, die direkt unter Dummy-Gate-Stapeln 38 liegen, und Gate-Abstandhalter 46 geschützt und werden nicht geätzt. Die Oberseitenoberflächen der vertieften Halbleiterstreifen 26 können niedriger als die Oberseitenoberflächen 24A von STI-Gebieten 24 in Übereinstimmung mit manchen Ausführungsformen sein. Vertiefungen 50 sind dementsprechend gebildet. Vertiefungen 50 weisen Abschnitte, die an den gegenüberliegenden Seiten von Dummy-Gate-Stapeln 38 liegen, und Abschnitte zwischen verbleibenden Abschnitten von vorragenden Finnen 36 auf.
  • Als nächstes werden epitaktische Gebiete (Source/Drain-Gebiete) 52 durch selektives Wachsen-lassen (durch Epitaxie) eines Halbleitermaterials in Vertiefungen 50 gebildet, was in der Struktur in 6 resultiert. Der jeweilige Prozess ist als Prozess 412 in dem Prozessablauf 400, der in 24 gezeigt ist, veranschaulicht. Abhängig davon, ob der resultierende FinFET ein p-FinFET oder n-FinFET ist, kann eine p- oder eine n-Störstelle in-situ mit dem Fortschritt der Epitaxie dotiert werden. Zum Beispiel, wenn der resultierende FinFET ein p-FinFET ist, kann Siliziumgermaniumbor (SiGeB), Siliziumbor (SiB) oder dergleichen wachsen gelassen werden. Umgekehrt, wenn der resultierende FinFET ein n-FinFET ist, kann Siliziumphosphor (SiP), Siliziumkohlenstoffphosphor (SiCP) oder dergleichen wachsen gelassen werden. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung weisen epitaktische Gebiete 52 III-V-Verbindung-Halbleiter auf, wie GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon. Nachdem Vertiefungen 50 mit epitaktischen Gebieten 52 gefüllt sind, verursacht das weitere epitaktische Wachstum von epitaktischen Gebieten 52 epitaktische Gebiete 52, sich horizontal auszuweiten, und Facetten können gebildet werden. Das weitere Wachstum epitaktischer Gebiete 52 kann auch benachbarte epitaktische Gebiete 52 veranlassen, zusammenzulaufen. Leerräume (Luftspalte) 53 können erzeugt werden.
  • Nach dem epitaktischen Prozess können epitaktische Gebiete 52 weiter mit einer p- oder einer n-Störstelle implantiert werden, um Source- und Drain-Gebiete zu bilden, die auch unter Verwendung von Bezugszeichen 52 markiert sind. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung wird der Implantationsprozess übersprungen, wenn epitaktische Gebiete 52 in-situ mit der p- oder n-Störstelle während der Epitaxie dotiert werden.
  • 7A veranschaulicht eine perspektivische Ansicht der Struktur nach der Bildung von Kontaktätzstoppschicht (CESL) 58 und Zwischenschichtdielektrikum (ILD) 60. Der entsprechende Prozess ist als Prozess 414 in dem Prozessablauf 400, der in 24 gezeigt ist, veranschaulicht. CESL 58 kann aus Siliziumoxid, Siliziumnitrid, Siliziumcarbonitrid oder dergleichen gebildet werden und kann unter Verwendung von CVD, ALD oder dergleichen gebildet werden. ILD 60 kann ein dielektrisches Material aufweisen, das unter Verwendung von zum Beispiel FCVD, Spin-On-Beschichtung, CVD oder einem anderen Abscheidungsverfahren gebildet ist. ILD 60 kann aus einem sauerstoffhaltigen dielektrischen Material gebildet sein, das ein siliziumoxidbasiertes Material ist, das unter Verwendung von Tetraethylorthosilikat (TEOS) als ein Vorprodukt, Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG) oder dergleichen gebildet ist. Ein Planarisierungsprozess wie ein CMP-Prozess oder ein mechanischer Schleifprozess kann durchgeführt werden, um die Oberseitenoberflächen von ILD 60, Dummy-Gate-Stapeln 38 und Gate-Abstandhaltern 46 miteinander zu ebnen.
  • 7B und 7C veranschaulichen die Querschnittansichten einer Zwischenstruktur in der Bildung eines ersten FinFET und eines zweiten FinFET auf demselben Substrat 20 (und in demselben Die und demselben Wafer). Die Querschnittansichten sowohl des ersten FinFET als auch des zweiten FinFET, die in 7B gezeigt sind, können der Querschnittansicht entsprechen, die von der vertikalen Ebene erhalten wird, die Line A-A in 7A beinhaltet. Die Querschnittansichten sowohl des ersten FinFET als auch des zweiten FinFET, die in 7C gezeigt sind können der Querschnittansicht entsprechen, die von der vertikalen Ebene erhalten wird, die Linie B-B in 7A beinhaltet. In Übereinstimmung mit manchen Ausführungsformen ist der erste FinFET ein Logikbauelement (manchmal als ein Kernbauelement bezeichnet) und ist in Bauelementgebiet 12-LG gebildet. Der zweite FinFET ist ein Input-Output-Bauelement (IO-Bauelement), das in Bauelementgebiet 12-IO gebildet ist.
  • Nachdem die in 7A, 7B und 7C gezeigte Struktur gebildet ist, werden Hartmaskenschichten 44 und Dummy-Gate-Elektroden 42 entfernt, wodurch Öffnungen 61 wie in 8A gezeigt gebildet werden. Der entsprechende Prozess ist als Prozess 416 in dem Prozessablauf 400, wie in 24 gezeigt, veranschaulicht. Die Oberseitenoberflächen und die Seitenwände vorragender Finnen 36 in Bauelementgebiet 12-LG und 12-IO werden beide freigelegt. Als nächstes wird eine Ätzmaske wie ein Fotolack 62 in Bauelementgebiet 12-IO gebildet, um das Dummy-Gate-Dielektrikum 40 in Bauelementgebiet 12-IO zu schützen. 8B veranschaulicht die Struktur in einem anderen Querschnitt.
  • In einem nachfolgenden Prozess wird das Dummy-Gate-Dielektrikum 40 in Bauelementgebiet 12-LG zum Beispiel durch einen isotropen Ätzprozess entfernt, der ein Trockenätzprozess oder ein Nassätzprozess sein kann. Ätzmaske 62 (8B und 8C) wird dann entfernt. Die resultierende Struktur ist in 9A und 9B gezeigt. Der entsprechende Prozess ist als Prozess 418 in dem Prozessablauf 400, wie in 24 gezeigt, veranschaulicht.
  • 10 bis 20 veranschaulichen die Bildung von Gate-Stapeln eines FinFET in Bauelementgebiet 100 und eines FinFET in Bauelementgebiet 200 und den Dipolfertigungsprozess in Übereinstimmung mit manchen Ausführungsformen. In Übereinstimmung mit manchen Ausführungsformen können sowohl Bauelementgebiet 100 als auch 200 aus einem Kernbauelementgebiet, einem IO-Bauelementgebiet, einem Speicherbauelementgebiet oder dergleichen in einer beliebigen Kombination ausgewählt sein. Zum Beispiel kann Bauelementgebiet 100 ein Kernbauelementgebiet sein (wie Gebiet 12-LG in 9A und 9B), während Bauelementgebiet 200 ein IO-Bauelementgebiet sein kann (wie Gebiet 12-IO in 9A und 9B). Bauelementgebiet 100 und 200 können beide Kernbauelementgebiete sein, beide IO-Gebiete sein, beide Speichergebiete sein oder dergleichen. Darüber hinaus können sowohl der erste FinFET als auch der zweite FinFET ein n-FinFET oder ein p-FinFET in beliebiger Kombination sein. Zum Beispiel können beide der FinFETs in Bauelementgebiet 100 und 200 n-FinFETs oder p-FinFETs in Übereinstimmung mit manchen Ausführungsformen sein. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung ist der FinFET in Bauelementgebiet 100 ein n-FinFET und der FinFET in Bauelementgebiet 200 ist ein p-FinFET. Alternativ ist der FinFET in Bauelement 100 ein p-FinFET und der FinFET in Bauelement 200 ist ein n-FinFET. In dem nachfolgenden veranschaulichten Beispiel wird angenommen, dass sowohl Bauelementgebiet 100 als auch 200 Logik-FinFETs sind und die entsprechenden Gate-Dielektrika 40 durch Grenzflächenschichten ersetzt sind. In Übereinstimmung mit alternativen Ausführungsformen ist eines oder sind beide des Bauelementgebiets 100 und 200 IO-Bauelementgebiete. Die Bildung von Ersatz-Gate-Stapeln für die IO-Bauelemente sind im Wesentlichen dieselben wie die in 10 bis 20 gezeigten, außer dass Gate-Dielektrikum 40 nicht durch Grenzflächenschichten ersetzt ist.
  • Um die Elemente in Bauelementgebiet 100 von den Elementen in Bauelementgebiet 200 zu unterscheiden, können die Elemente in Bauelementgebiet 100 unter Verwendung der Bezugszeichen der entsprechenden Elemente in 7A plus die Zahl 100 dargestellt sein, und die Elemente in Bauelementgebiet 200 können unter Verwendung der Bezugszeichen der entsprechenden Elemente in 7A plus die Zahl 200 dargestellt sein. Zum Beispiel entsprechen die Source/Drain-Gebiete 152 und 252 in 10 Source/Drain-Gebiet 52 in 7A, und Gate-Abstandhalter 146 und 246 in 10 entsprechen den Gate-Abstandhaltern 46 in 7A.
  • In Bezug auf 10 sind Grenzflächenschichten (ILs) 164 und 264 gebildet. Der entsprechende Prozess ist als Prozess 420 in dem Prozessablauf 400, wie in 24 gezeigt, veranschaulicht. ILs 164 und 264 sind auf den Oberseitenoberflächen und den Seitenwänden vorragender Finnen 136 und 236 gebildet, wobei 10 die Abschnitte von ILs 164 und 264 an den Oberseitenoberflächen vorragender Finnen 136 und 236 veranschaulicht. In Übereinstimmung mit alternativen Ausführungsformen, in denen ein Bauelementgebiet ein 10-Gebiet ist, verbleibt das ursprüngliche Gate-Dielektrikum 40 (9B) und die nachfolgend abgeschiedene High-k-Dielektrikum-Schicht wird über dem ursprünglichen Gate-Dielektrikum 40 gebildet. IL 164 und 264 können Oxidschichten wie Siliziumoxidschichten aufweisen, die durch einen Wärmeoxidationsprozess oder einen chemischen Oxidationsprozess gebildet werden, um die Oberflächenabschnitte vorragender Finnen 136 und 236 zu oxidieren. ILs 164 und 264 können auch durch einen Abscheidungsprozess gebildet werden. Der chemische Oxidationsprozess kann unter Verwendung einer chemischen Lösung (manchmal als Standardreinigung 1 Lösung (SC1 Lösung) bezeichnet) durchgeführt werden, die NH4OH, H2O2 und H2O enthält. Der chemische Oxidationsprozess kann auch unter Verwendung einer Schwefelperoxidgemischlösung (SPM-Lösung) durchgeführt werden, die die Lösung von Schwefelsäure und Wasserstoffperoxid ist. Alternativ kann der chemische Oxidationsprozess unter Verwendung einer chemischen Lösung durchgeführt werden, die in Wasser gelöstes Ozon (O3) enthält.
  • In Übereinstimmung mit alternativen Ausführungsformen sind ILs 164 und 264 durch Wärmeoxidation gebildet, die in Prozessgasen durchgeführt werden kann, wie N2O, O2, Das Gemisch von N2O und H2, das Gemisch von H2 und O2 oder dergleichen. Die Oxidationstemperatur kann in der Spanne zwischen etwa 500 °C und etwa 1.000 °C sein. In Übereinstimmung mit manchen Ausführungsformen weist Gate-Dielektrikum 40 des 10-Bauelements eine Dicke T1 (9B) größer als etwa 15 Å auf und kann in der Spanne zwischen etwa 15 Å und etwa 50 Å sein. Die Dicke T2 der Ersatz-ILs (wie die ILs 164 und 264 in 10) ist kleiner als Dicke T1. In Übereinstimmung mit manchen Ausführungsformen ist Dicke T2 in der Spanne zwischen etwa 5 Å und etwa 15 Å.
  • Als nächstes, in Bezug auf 11, werden erste High-k-Dielektrikum-Schichten 166 und 266 über den entsprechenden ILs 164 und 264 abgeschieden. Der entsprechende Prozess ist als Prozess 422 in dem Prozessablauf 400, wie in 24 gezeigt, veranschaulicht. High-k-Dielektrikum-Schichten 166 und 266 können aus einem High-k-Dielektrikum-Material gebildet werden, wie Hafniumoxid (HfO2), Zirconiumoxid (ZrO2), Titanoxid (TiO2) oder dergleichen oder den Kombinationen davon, wie HfZrO, HfTiO oder dergleichen. Das High-k-Dielektrikum-Material kann rein (wie reines HfO2, reines ZrO2 oder reines TiO2) oder im Wesentlichen rein (zum Beispiel mit höherem Atomprozentsatz als etwa 90 oder 95 Prozent) sein. Die Dielektrizitätskonstante (k-Wert) des High-k-Dielektrikum-Materials ist höher als 3,9 und kann höher als etwa 7,0 sein. High-k-Dielektrikum-Schicht 166 und 266 liegen über und können in physischem Kontakt mit den jeweils darunter liegenden ILs 164 und 264 (oder Gate-Dielektrikum-Schichten 40) sein. High-k-Dielektrikum-Schichten 166 und 266 sind als konforme Schichten gebildet und erstrecken sich an den Seitenwänden vorragender Finnen 136 und 236 und den Oberseitenoberflächen und den Seitenwänden von Gate-Abstandhaltern 146 beziehungsweise 246. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung sind High-k-Dielektrikum-Schichten 166 und 266 unter Verwendung von ALD oder CVD gebildet. Die Abscheidungstemperatur kann in der Spanne zwischen etwa 200 °C und etwa 400 °C sein. Die Dicke T3 kann in der Spanne zwischen etwa 6 Å und etwa 20 Å sein. Erste High-k-Dielektrikum-Schichten 166 und 266 können in einem gemeinsamen Prozess abgeschieden werden und werden daher aus demselben Material gebildet, oder können in unterschiedlichen Prozessen abgeschieden werden und können aus unterschiedlichen Materialien gebildet werden.
  • Weiter in Bezug auf 11 wird ein erster Dipolfilm in einem Abscheidungsprozess abgeschieden. Der entsprechende Prozess ist als Prozess 424 in dem Prozessablauf 400, wie in 24 gezeigt, veranschaulicht. Der Dipolfilm weist Dipolfilm (Abschnitt) 168 in Bauelementgebiet 100 und Dipolfilm (Abschnitt) 268 in Bauelementgebiet 200 auf. Dipolfilm 168 und 268 sind durch einen konformen Abscheidungsprozess gebildet, wie ein ALD-Prozess oder ein CVD-Prozess, sodass die horizontale Dicke der horizontalen Abschnitte und die vertikale Dicke der vertikalen Abschnitte von Dipolfilm 168 und 268 im Wesentlichen gleich sind, wobei zum Beispiel die Variation der Dicke einen kleineren Unterschied als etwa 20 Prozent oder 10 Prozent aufweist. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung erstrecken sich Dipolfilm 168 und 268 in Öffnung 161 und 261 und weisen manche Abschnitte über ILD 60 auf.
  • Dipolfilme 168 und 268 enthalten einen dipolig gefertigten Dotierstoff (hierin nachfolgend als Dipoldotierstoff bezeichnet), wie Lanthan, Aluminium, Yttrium, Titan, Magnesium, Niobium, Gallium, Indium oder dergleichen. Diese Elemente, wenn in High-k-Dielektrikum-Schichten diffundiert, können die Zahl an Dipolen erhöhen und resultieren in der Änderung von Schwellenspannungen (Vts) der jeweiligen FinFETs. Der Effekt unterschiedlicher Dipoldotierstoffe auf p-Transistoren und n-Transistoren kann unterschiedlich sein. Zum Beispiel wird La-basierter Dipoldotierstoff in der Reduktion der Vt der n-Transistoren resultieren und wird die Vt von p-Transistoren erhöhen. Umgekehrt wird Al-basierter Dipoldotierstoff in der Erhöhung der Vt der n-Transistoren und die Reduktion der Vt von p-Transistoren resultieren. Jeder Dipoldotierstoff kann sowohl in einem n-Transistor als auch einem p-Transistor gleichzeitig bestehen und beliebige Kombinationen unterschiedlicher Dotierstoffe (wie zuvor erwähnt) können in einem n-FinFET oder einem p-Transistor oder sowohl in einem p-Transistor als auch einem n-Transistor gleichzeitig bestehen.
  • Die Dipolfilme 168 und 268 können Oxide und/oder Nitride des Dipoldotierstoffs sein. Zum Beispiel können die La-haltigen Dipolfilme 168 und 268 in der Form von Lanthanoxid (La2O3), Lanthannitrid (LaN) oder dergleichen oder Kombinationen davon sein. Die Al-haltigen Dipolfilme 168 und 268 können in der Form von Aluminiumoxid (Al2O3), Aluminiumnitrid (AlN) oder dergleichen oder Kombinationen davon sein. Die Dicke T4 von Dipolfilm 168 und 268 können in der Spanne zwischen etwa 0,3 Å und etwa 30 Å sein. Es wird realisiert, dass die Dicke T4 von Dipolfilm 168 und 268 im Allgemeinen auf die Magnitude der angedachten Schwellenspannungseinstellung bezogen sind, wobei die Dicke T4 umso größer ist, desto größer die angedachte Schwellenspannungseinstellung ist.
  • In Bezug auf 12 wird Ätzmaske 70 gebildet und strukturiert. In Übereinstimmung mit manchen Ausführungsformen weist Ätzmaske 70 Antireflex-Grundbeschichtung (BARC) 70A und Fotolack 70B über BARC 70A auf. Eine Hartmaske (nicht gezeigt) kann auch unter BARC 70A liegend hinzugefügt werden, um den Ätzprozess zu unterstützen. Die Hartmaske kann aus einem Metalloxid, wie Titanoxid oder Bornitrid, einem Metallnitrid, wie einem Titannitrid, gebildet sein oder kann eine Metallnitridschicht über einer Metalloxidschicht aufweisen.
  • Als nächstes wird ein Ätzprozess durchgeführt, in dem Ätzmaske 70 verwendet wird, um Dipolfilm 168 zu entfernen. Der entsprechende Prozess ist als Prozess 426 in dem Prozessablauf 400, wie in 24 gezeigt, veranschaulicht. Als ein Resultat wird High-k-Dielektrikum-Schicht 166 freigelegt. Die resultierende Struktur ist in 13 gezeigt. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung wird der Ätzprozess durch Nassätzen durchgeführt. Zum Beispiel, wenn Dipolfilm 168 als das La-basierte Material gebildet ist, kann eine saure Nassätzchemikalienlösung übernommen werden. Zum Beispiel kann die Nassätzchemikalie eine Säure wie HCl, H2SO, H2CO3, HF oder dergleichen enthalten und die Säure kann mit Wasserstoffperoxid (H2O2) und Wasser und/oder dergleichen gemischt sein. Wenn Dipolfilm 168 als das Al-basierte Material gebildet ist, kann eine alkalische Nassätzchemikalienlösung übernommen werden. Zum Beispiel kann die Nassätzchemikalie Ammoniak (NH3), Wasserstoffperoxid (H2O2) und Wasser und/oder dergleichen enthalten.
  • Ätzmaske 70 wird dann entfernt, was in der in 14 gezeigten Struktur resultiert, in der Dipolfilm 268 über High-k-Dielektrikum-Schicht 266 verbleibt, während kein Dipolfilm über High-k-Dielektrikum-Schicht 166 ist. Weiter in Bezug auf 14 wird Drive-In-Temperprozess 72 durchgeführt. Der entsprechende Prozess ist als Prozess 428 in dem Prozessablauf 400, wie in 24 gezeigt, veranschaulicht. In Übereinstimmung mit manchen Ausführungsformen wird Temperprozess 72 durch Einweichtempern, schnelles Wärmespitzentempern oder dergleichen durchgeführt. Wenn das Einweichtempern übernommen wird, kann die Temperdauer in der Spanne zwischen etwa 5 Sekunden und etwa 5 Minuten sein. Die Tempertemperatur kann in der Spanne zwischen etwa 500 °C und etwa 950 °C sein. Der Temperprozess kann in einem Prozessgas durchgeführt werden, wie N2, H2, NH3 oder dem Gemisch davon. Wenn der schnelle Temperaturspitzentemperprozess übernommen wird, kann die Temperdauer in der Spanne zwischen etwa 0,5 Sekunden und etwa 3,5 Sekunden sein. Die Tempertemperatur kann in der Spanne zwischen etwa 700 °C und etwa 950 °C sein. Der Temperprozess kann auch in einem Prozessgas durchgeführt werden, wie N2, H2, NH3 oder dem Gemisch davon. Das Tempern resultiert darin, dass der Dipoldotierstoff in High-k-Dielektrikum-Schicht 266 getrieben wird. Über die Beschreibung hinweg wird die High-k-Dielektrikum-Schicht 266, die mit dem Dipoldotierstoff dotiert ist, als (dipoldotierstoffhaltige) High-k-Dielektrikum-Schicht 266' bezeichnet. Aufgrund der Beschaffenheit von Diffusion ist die höchste Konzentration des Dipoldotierstoffs bei der Grenzfläche zwischen Schicht 266' und 268 und die Dotierstoffkonzentration verringert sich schrittweise in den Richtungen der Pfeile 73. In Übereinstimmung mit manchen Ausführungsformen ist die Dosierung des Dipoldotierstoffs in High-k-Dielektrikum-Schicht und der unterliegenden Schichten in der Spanne zwischen etwa 0 Atom/cm2 und etwa 1E17 Atome/cm2.
  • Nach dem Drive-In-Temperprozess 72 wird Dipolfilm 268 in einem Ätzprozess entfernt. Der entsprechende Prozess ist als Prozess 430 in dem Prozessablauf 400, der in 24 gezeigt ist, veranschaulicht. Der Ätzprozess kann aus derselben Gruppe von Kandidatenprozessen ausgewählt werden und dieselbe Gruppe von Ätzchemikalien verwenden, wie der in 12 gezeigte Ätzprozess. Die Details werden hier deswegen nicht wiederholt. Die resultierende Struktur ist in 15 gezeigt.
  • In Übereinstimmung mit alternativen Ausführungsformen und/oder in einem anderen Bauelementgebiet wird der Prozess zum Entfernen von Dipolfilm 168 vor dem Drive-In-Temperprozess 72 ausgelassen. Dementsprechend wird auch der Dipoldotierstoff in Dipolfilm 168 in High-k-Dielektrikum 166 diffundiert. In Übereinstimmung mit diesen Ausführungsformen werden sowohl High-k-Dielektrikum-Schicht 166 als auch 266 mit Dipoldotierstoffen dotiert.
  • 16 bis 20 veranschaulichen die Abscheidung einer zweiten High-k-Dielektrikum-Schicht und einen zweiten Drive-In-Temperprozess in Übereinstimmung mit manchen Ausführungsformen. Es wird begrüßt, dass manche der Materialien und die Prozessdetails dieselben wie die vorangehenden Prozesse sein können, die in 11 bis 15 gezeigt sind. Diese Details werden nicht wiederholt und können in Bezug auf die Beschreibung der vorangehenden Prozesse gefunden werden.
  • In Bezug auf 16 werden High-k-Dielektrikum-Schicht 174 und 274 abgeschieden. Der jeweilige Prozess ist als Prozess 432 in dem Prozessablauf 400, der in 24 gezeigt ist, veranschaulicht. Das Material von High-k-Dielektrikum-Schicht 174 und 274 kann aus derselben Gruppe von Kandidatenmaterialien zum Bilden von High-k-Dielektrikum-Schicht 166 und 266 (11) ausgewählt werden und kann HfO2, ZrO2, TiO2 oder dergleichen oder die Kombinationen davon, wie HfZrO, HfTiO oder dergleichen, enthalten. High-k-Dielektrikum-Schicht 174 und 274 liegen über und sind können in Kontakt sein mit der jeweiligen darunter liegenden High-k-Dielektrikum-Schicht 166 und 266. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung werden High-k-Dielektrikum-Schicht 174 und 274 unter Verwendung von ALD oder CVD gebildet. Die Abscheidungstemperatur kann in derselben Spanne zwischen etwa 200 °C und etwa 400 °C sein. Die Dicke T5 kann gleich oder kleiner als die Dicke der darunter liegenden High-k-Dielektrikum-Schicht 166 und 266' sein. Zum Beispiel kann Dicke T5 in der Spanne zwischen etwa 1 Å und etwa 20 Å sein.
  • In Übereinstimmung mit manchen Ausführungsformen sind High-k-Dielektrikum-Schicht 174 und 274 aus einem Material gebildet, das einen niedrigeren k-Wert als den k-Wert von High-k-Dielektrikum-Schicht 166 aufweist. Zum Beispiel können High-k-Dielektrikum-Schicht 174 und 274 aus HfO2 gebildet werden, während High-k-Dielektrikum-Schicht 166 und 266 aus Zr02 oder TiO2 gebildet werden können. In Übereinstimmung mit alternativen Ausführungsformen weisen High-k-Dielektrikum-Schicht 174 und 274 einen selben k-Wert auf und sind aus einem selben Material gebildet wie High-k-Dielektrikum-Schicht 166 und 266. In Übereinstimmung mit noch alternativen Ausführungsformen weisen High-k-Dielektrikum-Schicht 164 und 274 einen größeren k-Wert als High-k-Dielektrikum-Schicht 166 und 266 auf. Zum Beispiel können High-k-Dielektrikum-Schicht 174 und 274 aus Zr02 oder Ti02 gebildet werden, während High-k-Dielektrikum-Schicht 166 und 266 aus Hf02 gebildet werden können.
  • Weiter in Bezug auf 16 werden Dipolfilme 176 und 276 durch einen konformen Abscheidungsprozess gebildet, wie einen LAD-Prozess oder einen CVD-Prozess. Der entsprechende Prozess ist als Prozess 434 in dem Prozessablauf 400, wie in 24 gezeigt, veranschaulicht. Dipolfilm 176 und 276 enthalten einen Dipoldotierstoff, wie Lanthan (wie La2O3 oder LaN), Aluminium (wie Al2O3 oder AlN) oder dergleichen. Der Dipoldotierstoff von Dipolfilm 176 und 276 kann derselbe wie jener von Dipolfilm 168 und 268 sein oder sich davon unterscheiden. Die Dicke T6 von Dipolfilm 176 und 276 kann in der Spanne zwischen etwa 0,3 Å und etwa 30 Å sein.
  • 16 veranschaulicht weiter die Bildung von Ätzmaske 78, die eine ähnliche Struktur wie die von Ätzmaske 70 aufweisen kann. Die Details werden hier deshalb nicht wiederholt. In einem nachfolgenden Prozess wird ein Ätzprozess durchgeführt, um Dipolfilm 276 zu entfernen und damit wird High-k-Dielektrikum-Schicht 274 freigelegt, wie in 17 gezeigt. Der entsprechende Prozess ist als Prozess 436 in dem Prozessablauf 400, wie in 24 gezeigt, veranschaulicht. Der Ätzprozess kann derselbe wie der in 12 und 13 gezeigte sein. Ätzmaske 78 (in 16 gezeigt) wird dann entfernt, was Dipolfilm 176 freilegt.
  • Weiter in Bezug auf 17 wird Drive-In-Ausglühprozess 80 durchgeführt. Der entsprechende Prozess wird als Prozess 438 in dem Prozessablauf 400, wie in 24 gezeigt, veranschaulicht. der Drive-In-Temperprozess 80 ist ähnlich dem Drive-In-Temperprozess 72 in 14 und die Details werden hier daher nicht wiederholt. Der Dipoldotierstoff in Dipolfilm 176 wird in High-k-Dielektrikum-Schicht 174 und möglicherweise High-k-Dielektrikum-Schicht 166 mit einer niedrigeren Dotierungskonzentration als in High-k-Dielektrikum-Schicht 174 dotiert. In nachfolgenden Absätzen wird die High-k-Dielektrikum-Schicht 174, die den Dipoldotierstoff eingliedert, als (dipoldotierstoffhaltige) High-k-Dielektrikum-Schicht 174' bezeichnet.
  • Nach dem Drive-In-Temperprozess wird Dipolfilm 176 in einem Ätzprozess entfernt. Der entsprechende Prozess ist als Prozess 440 in dem Prozessablauf 400, wie in 24 gezeigt, veranschaulicht. Der Ätzprozess kann aus derselben Gruppe von Kandidatenprozessen ausgewählt werden und dieselbe Gruppe von Kandidatenätzchemikalien verwenden, wie der in 12 gezeigte Ätzprozess. Die Details werden hier daher nicht wiederholt. Die resultierende Struktur ist in 18 gezeigt.
  • In Übereinstimmung mit alternativen Ausführungsformen und/oder in einem anderen Bauelementgebiet wird der Prozess zum Entfernen von Dipolfilm 276 vor Drive-In-Temperprozess 80 ausgelassen. Dementsprechend wird der Dipoldotierstoff in Dipolfilm 276 auch in High-k-Dielektrikum-Schicht 274 diffundiert. In Übereinstimmung mit diesen Ausführungsformen werden sowohl High-k-Dielektrikum-Schicht 174 als auch 274 mit Dipoldotierstoffen dotiert.
  • Wie zuvor erwähnt, können der k-Wert der unteren High-k-Dielektrikum-Schicht 166/266 kleiner als, gleich, oder größer als der k-Wert der oberen High-k-Dielektrikum-Schicht 174/274 sein. Darüber hinaus kann Dipoldotierstoffdotierung an der unteren High-k-Dielektrikum-Schicht (wie 266) oder oberen High-k-Dielektrikum-Schicht (wie 174) durchgeführt werden. Dotierung von unterer High-k-Dielektrikum-Schicht weist einen anderen Effekt beim Einstellen von Vt auf als Dotierung einer oberen High-k-Dielektrikum-Schicht. Zum Beispiel kann Dotierung einer unteren High-k-Dielektrikum-Schicht VT mehr ändern als Dotierung einer oberen High-k-Dielektrikum-Schicht. Zusätzlich hat Dotierung einer High-k-Dielektrikum-Schicht mit einem niedrigeren k-Wert einen anderen Effekt bei Einstellen von Vt als Dotierung einer High-k-Dielektrikum-Schicht mit einem höheren k-Wert. Zum Beispiel kann Dotierung einer unteren High-k-Dielektrikum-Schicht, die einen höheren k-Wert aufweist, Vt mehr ändern als Dotierung einer High-k-Dielektrikum-Schicht, die einen niedrigeren k-Wert aufweist. Deshalb werden, indem ausgewählt wird, ob die obere High-k-Dielektrikum-Schicht einen höheren, gleichen oder niedrigeren k-Wert (mit drei Möglichkeiten) als die untere High-k-Dielektrikum-Schicht aufweist, und ausgewählt wird, ob die obere High-k-Dielektrikum-Schicht, die untere High-k-Dielektrikum-Schicht oder beide (mit drei Möglichkeiten) dotiert wird, 9 (3×3) potenzielle Vt-Einstellungsstufen erzielt. In Übereinstimmung mit manchen Ausführungsformen werden auf einem selben Chip die FinFETs mit diesen unterschiedlichen Vt-Einstellungsstufen entsprechend der Designanforderung gebildet. Zusätzlich, da unterschiedliche Dipoldotierstoffe, wie La und Al, auch voneinander unterschiedliche Vt-Einstellungsfähigkeit aufweisen, werden die Vt-Einstellungsstufen weiter vervielfacht, indem unterschiedliche Dipoldotierstoffe für unterschiedliche FinFETs übernommen werden.
  • 19 veranschaulicht die Bildung von Gate-Elektrode 186 und 286, die gestapelte Schichten 182 und 282 beziehungsweise mögliche Metallfüllungsgebiete 184 und 284 aufweist. Der entsprechende Prozess ist als Prozess 442 in dem Prozessablauf 400, der in 24 gezeigt ist, veranschaulicht. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung weist jede der gestapelten Schichten 182 und 282 eine Kleberschicht (auch als Barriereschicht bekannt, nicht gezeigt) auf, die aus TiN, TiSiN oder dergleichen gebildet werden kann. Die gestapelten Schichten 182 und 282 weisen auch Arbeitsaustrittsschichten auf, die TiN-Schicht, TaN und/oder eine Al-basierte Schicht (aus zum Beispiel TiAlN, TiAlC, TaAlN oder TaAlC gebildet) enthalten kann, abhängig davon, ob die jeweiligen FinFETs p-FinFETs oder n-FinFETs sind. Eine Sperrschicht (nicht gezeigt) und ein Füllmetall, die durch Schicht 184 und 284 dargestellt sind, werden dann abgeschieden, falls Schicht 182 und 282 Gräben nicht vollständig aufgefüllt haben. Ansonsten werden Schicht 184 und 284 nicht benötigt. Ein Planarisierungsprozess, wie ein CMP-Prozess oder ein mechanischer Schleifprozess, wird dann durchgeführt, der Gate-Elektrode 186 und 286 bildet. Ersatz-Gate-Stapel 188 und 288, die die entsprechende Gate-Elektrode 186 und 286 und die entsprechenden Gate-Dielektrika 164/166/174' und 26,4/266'/274 aufweisen, werden auch gebildet. FinFET 190 und 290 werden daher gebildet.
  • In Bezug auf 20 werden Gate-Stapel 188 und 288 vertieft und mit einem dielektrischen Material (wie SiN) gefüllt, um Hartmaske 192 und 292 zu bilden. Ätzstoppschicht 93 wird über Hartmaske 192 und 292 und ILD 60 gebildet. Ätzstoppschicht 93 wird aus einem dielektrischen Material gebildet, das Siliziumcarbid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten kann. ILD 94 wird über Ätzstoppschicht 78 gebildet und Gate-Kontaktstecker 195 und 295 werden gebildet.
  • 21 veranschaulicht die Verteilung von Dipoldotierstoffen in manchen Abschnitten der Gate-Stapel, die in 20 gezeigt sind. Eine vergrößerte Ansicht von Gebiet 502 in Gate-Stapel 188 (20) und eine vergrößerte Ansicht von Gebiet 504 (20) in Gate-Stapel 288 sind in 21 gezeigt. Die schematischen Dotierstoffkonzentrationen sind auf der linken Seite der entsprechenden vergrößerten Ansichten von Gebiet 502 und 504 gezeigt. In Gebiet 502, vor der Bildung von gestapelten Metallschichten 182, tritt die Spitzenkonzentration von Dipolkonzentration bei der Oberseitenoberfläche der High-k-Dielektrikum-Schicht 174' auf. In nachfolgenden Wärmeprozessen diffundiert der Dipoldotierstoff nach oben und unten und resultiert daher in dem Dotierstoffprofil, wie in 21 gezeigt, in dem das Spitzendipolkonzentrationsprofil 506 bei (oder knapp unter) der Oberseitenoberfläche von High-k-Dielektrikum-Schicht 174' ist. Die Dipoldotierstoffkonzentration nimmt in Aufwärts- und Abwärtsrichtung schrittweise ab. In Gebiet 504 ist das Spitzendipoldotierstoffkonzentrationsprofil 508 bei (oder knapp unter) der Oberseitenoberfläche von High-k-Dielektrikum-Schicht 266' und nimmt in Aufwärts- und Abwärtsrichtung schrittweise ab.
  • 22 veranschaulicht die Dotierstoffkonzentration, angenommen, dass wenn der Drive-In-Temperprozess 72 wie in 14 durchgeführt wird, der Dotierstofffilm 168 (12) nicht entfernt wird. Dementsprechend werden in Gebiet 502 High-k-Dielektrikum-Schichten 166 auch mit Dipoldotierstoff diffundiert, und daher werden die High-k-Dielektrikum-Schichten 166' gebildet. Die resultierenden Dipoldotierstoffkonzentrationsprofile 510 und 512 sind schematisch veranschaulicht, wobei Dipoldotierstoffkonzentrationsprofil 510 den Dotierstoff von Dipolfilm 168 darstellt, der die Spitze bei (oder knapp unter) der Oberseitenoberfläche von High-k-Dielektrikum-Schicht 166' aufweist. Dipoldotierstoffkonzentrationsprofil 512 stellt den Dotierstoff von Dipolfilm 176 dar, der die Spitze bei (oder knapp unter) der Oberseitenoberfläche von High-k-Dielektrikum-Schichten 174' aufweist. Die Gesamtdipoldotierstoffkonzentration ist daher die Summe von Dipoldotierstoffkonzentrationsprofil 510 und 512. Der Dipoldotierstoff von Profil 510 und 512 kann derselbe sein oder sie können sich voneinander unterscheiden. Der Dipoldotierstoff von 510 und 512 kann derselbe sein oder sie können sich voneinander unterscheiden. Zum Beispiel kann eines vom Dotierstoffprofil 510 aus La sein, während das andere Al sein kann. Obwohl La und Al entgegengesetzte Effekte aufweisen (wobei einer Vt erhöht und der andere Vt reduziert), resultiert die Kombination in einer zusätzlichen Vt-Stufe.
  • 23 veranschaulicht eine Beispielausführungsform, in der jede von High-k-Dielektrikum-Schicht 166 und 174 durch eine Vielzahl von Abscheidungsprozessen gebildet wird, um eine Vielzahl von Teilschichten zu bilden. Eine Vielzahl von Dipolfilmabscheidungsprozessen, Drive-In-Temperprozessen und Dotierstofffilmentfernprozessen werden zwischen der Vielzahl von Abscheidungsprozessen für jede Teilschicht der High-k-Dielektrikum-Schicht 166 und 174 eingesetzt. In Übereinstimmung mit diesen Ausführungsformen werden die Teilschichten der High-k-Dielektrikum-Schicht 166 aus demselben High-k-Dielektrikum-Material gebildet und weisen denselben k-Wert auf. Die ersten Dipoldotierstoffe der Teilschichten von High-k-Dielektrikum-Schicht 166 sind auch dieselben. Ähnlich werden die Teilschichten von High-k-Dielektrikum-Schicht 174 aus demselben High-k-Dielektrikum-Material gebildet und weisen denselben k-Wert auf. Die zweiten Dipoldotierstoffe der Teilschichten von High-k-Dielektrikum-Schicht 174 sind auch dieselben. Die ersten Dipoldotierstoffe können dieselben sein oder sich von den zweiten Dipoldotierstoffen unterscheiden. Das Profil der ersten Dipoldotierstoffe ist als 514 gezeigt und das Profil der zweiten Dipoldotierstoffe ist als 516 gezeigt. Die abwechselnden Abscheidungs- und Drive-In-Temperprozesse können in einer einheitlicheren Dipoldotierstoffverteilung resultieren.
  • Es versteht sich, dass die zuvor erwähnten Ausführungsformen, umfassend 21, 22 und 23, in demselben Chip und auf demselben Halbleitersubstrat 20 koexistieren können. Darüber hinaus können mehr (wie 1, 2 oder 3) High-k-Dielektrikum-Schichten über den in 20 gezeigten Dielektrikum-Schichten gebildet werden, wobei jede der High-k-Dielektrikum-Schichten durch eine entsprechende nachfolgende Dipoldotierstoffabscheidung und einen Drive-In-Temperprozess dotiert oder nicht dotiert sein kann. Dies erzeugt mehr Einstellungsstufen von Vt für unterschiedliche FinFETs auf demselben Chip.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen manche vorteilhafte Merkmale auf. Indem mehrere High-k-Dielektrikum-Schichten gebildet werden, die dieselben k-Werte oder unterschiedliche k-Werte aufweisen, und weiter indem Dotierungsdipoldotierstoffe für bestimmte der High-k-Dielektrikum-Schichten ausgewählt werden, können mehrere Stufen von Vt-Einstellung für unterschiedliche Schaltungsanforderungen erzielt werden. Durch die Dotierung von Dipolen werden die CET-Werte der Transistoren verbessert und die CET-Skalierungsmöglichkeit wird verbessert.
  • In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren Bilden einer ersten Oxidschicht auf einem ersten Halbleitergebiet; Abscheiden einer ersten High-k-Dielektrikum-Schicht über der ersten Oxidschicht, wobei die erste High-k-Dielektrikum-Schicht aus einem ersten High-k-Dielektrikum-Material gebildet wird; Abscheiden einer zweiten High-k-Dielektrikum-Schicht über der ersten High-k-Dielektrikum-Schicht, wobei die zweite High-k-Dielektrikum-Schicht aus einem zweiten High-k-Dielektrikum-Material gebildet wird, das sich von dem ersten High-k-Dielektrikum-Material unterscheidet; Abscheiden eines ersten Dipolfilms über und in Kontakt mit einer ersten Schicht, die aus der ersten High-k-Dielektrikum-Schicht und der zweiten High-k-Dielektrikum-Schicht ausgewählt ist; Durchführen eines ersten Temperprozesses, um einen ersten Dipoldotierstoff in dem ersten Dipolfilm in die erste Schicht zu treiben; Entfernen des ersten Dipolfilms; und Bilden einer ersten Gate-Elektrode über der zweiten High-k-Dielektrikum-Schicht. In einer Ausführungsform wird der erste Dipolfilm über und in Kontakt mit der ersten High-k-Dielektrikum-Schicht abgeschieden. In einer Ausführungsform wird der erste Dipolfilm über und in Kontakt mit der zweiten High-k-Dielektrikum-Schicht abgeschieden. In einer Ausführungsform weist die zweite High-k-Dielektrikum-Schicht einen höheren k-Wert als die erste High-k-Dielektrikum-Schicht auf. In einer Ausführungsform weist die zweite High-k-Dielektrikum-Schicht einen niedrigeren k-Wert als die erste High-k-Dielektrikum-Schicht auf. In einer Ausführungsform umfasst das Verfahren weiter Bilden einer zweiten Oxidschicht auf einem zweiten Halbleitergebiet, wobei sowohl die erste High-k-Dielektrikum-Schicht als auch die zweite High-k-Dielektrikum-Schicht sich weiter auf der zweiten Oxidschicht erstrecken; Abscheiden eines zweiten Dipolfilms über und in Kontakt mit einer zweiten Schicht, die aus der ersten High-k-Dielektrikum-Schicht und der zweiten High-k-Dielektrikum-Schicht ausgewählt ist, wobei die zweite Schicht sich von der ersten Schicht unterscheidet und wobei der zweite Dipolfilm das zweite Halbleitergebiet überlappt; Durchführen eines zweiten Temperprozesses, um einen zweiten Dipoldotierstoff in dem zweiten Dipolfilm in die zweite Schicht zu treiben; Entfernen des zweiten Dipolfilms; und Bilden einer zweiten Gate-Elektrode über der zweiten High-k-Dielektrikum-Schicht, wobei die zweite Gate-Elektrode das zweite Halbleitergebiet überlappt. In einer Ausführungsform umfasst das Verfahren weiter, vor dem zweiten Temperprozess, Entfernen des zweiten Dipolfilms von einem Gebiet direkt über dem ersten Halbleitergebiet. In einer Ausführungsform weist der erste Dipolfilm ein Material auf, das aus Lanthanoxid, Lanthannitrid, Aluminiumoxid, Aluminiumnitrid oder Kombinationen davon ausgewählt ist.
  • In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung weist ein Bauelement eine erste Oxidschicht auf einem ersten Halbleitergebiet auf; eine erste High-k-Dielektrikum-Schicht weist ein erstes High-k-Dielektrikum-Material auf; eine zweite High-k-Dielektrikum-Schicht weist ein zweites High-k-Dielektrikum-Material auf, das sich von dem ersten High-k-Dielektrikum-Material unterscheidet, wobei die zweite High-k-Dielektrikum-Schicht über der ersten High-k-Dielektrikum-Schicht liegt und in Kontakt damit ist; ein erster Dipoldotierstoff in der ersten High-k-Dielektrikum-Schicht und der zweiten High-k-Dielektrikum-Schicht, wobei eine erste Spitzenkonzentration des ersten Dipoldotierstoffs bei einer ersten Oberseitenoberfläche der ersten High-k-Dielektrikum-Schicht oder einer zweiten Oberseitenoberfläche der zweiten High-k-Dielektrikum-Schicht ist; eine Gate-Elektrode über der zweiten High-k-Dielektrikum-Schicht; und ein Source/Drain-Gebiet an einer Seite der Gate-Elektrode. In einer Ausführungsform enthält der erste Dipoldotierstoff Lanthan. In einer Ausführungsform enthält der erste Dipoldotierstoff Aluminium. In einer Ausführungsform ist die erste Spitzenkonzentration des ersten Dipoldotierstoffs bei der ersten Oberseitenoberfläche und das Bauelement enthält weiter einen zweiten Dipoldotierstoff, der sich von dem ersten Dipoldotierstoff unterscheidet, wobei der zweite Dipoldotierstoff eine zweite Spitzenkonzentration bei der zweiten Oberseitenoberfläche aufweist. In einer Ausführungsform ist ein erster des ersten Dipoldotierstoffs und des zweiten Dipoldotierstoffs Lanthan und ein zweiter des ersten Dipoldotierstoffs und des zweiten Dipoldotierstoffs ist Aluminium und sowohl Lanthan und Aluminium werden in sowohl die erste High-k-Dielektrikum-Schicht als auch die zweite High-k-Dielektrikum-Schicht diffundiert. In einer Ausführungsform weist die zweite High-k-Dielektrikum-Schicht einen niedrigeren k-Wert als die erste High-k-Dielektrikum-Schicht auf.
  • In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung weist ein Bauelement einen ersten Transistor auf, der einen ersten Abschnitt einer ersten High-k-Dielektrikum-Schicht aufweist; einen ersten Abschnitt einer zweiten High-k-Dielektrikum-Schicht, wobei die zweite High-k-Dielektrikum-Schicht über der ersten High-k-Dielektrikum-Schicht ist und wobei die erst High-k-Dielektrikum-Schicht und die zweite High-k-Dielektrikum-Schicht unterschiedliche k-Werte aufweisen; einen ersten Dipoldotierstoff, der eine erste Spitzenkonzentration bei einer Grenzfläche zwischen dem ersten Abschnitt der ersten High-k-Dielektrikum-Schicht und dem ersten Abschnitt der zweiten High-k-Dielektrikum-Schicht aufweist; und einen zweiten Transistor, der einen zweiten Abschnitt der ersten High-k-Dielektrikum-Schicht aufweist; einen zweiten Abschnitt der zweiten High-k-Dielektrikum-Schicht; und einen zweiten Dipoldotierstoff, der eine zweite Spitzenkonzentration bei einer Oberseitenoberfläche der zweiten High-k-Dielektrikum-Schicht aufweist. In einer Ausführungsform ist der erste Dipoldotierstoff derselbe wie der zweite Dipoldotierstoff. In einer Ausführungsform unterscheiden sich der erste Dipoldotierstoff und der zweite Dipoldotierstoff voneinander. In einer Ausführungsform werden der erste Dipoldotierstoff und der zweite Dipoldotierstoff aus Lanthan und Aluminium ausgewählt. In einer Ausführungsform ist ein erster des ersten Dipoldotierstoffs und des zweiten Dipoldotierstoffs Lanthan und ein zweiter des ersten Dipoldotierstoffs und des zweiten Dipoldotierstoffs ist Aluminium. In einer Ausführungsform sind der erste Transistor und der zweite Transistor vom selben Leitfähigkeitstyp.
  • Das Vorangehende umreißt Merkmale einiger Ausführungsformen, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen werden. Fachleute werden begrüßen, dass sie die vorliegende Offenbarung bereits als eine Basis dafür verwenden können, andere Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen zu gestalten oder zu modifizieren. Fachleute sollten auch erkennen, dass solche gleichwertigen Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen können, ohne von dem Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/031099 [0001]

Claims (20)

  1. Verfahren, umfassend: Bilden einer ersten Oxidschicht auf einem ersten Halbleitergebiet; Abscheiden einer ersten High-k-Dielektrikum-Schicht über der ersten Oxidschicht, wobei die erste High-k-Dielektrikum-Schicht aus einem ersten High-k-Dielektrikum-Material gebildet ist; Abscheiden einer zweiten High-k-Dielektrikum-Schicht über der ersten High-k-Dielektrikum-Schicht, wobei die zweite High-k-Dielektrikum-Schicht aus einem zweiten High-k-Dielektrikum-Material gebildet ist, das sich von dem ersten High-k-Dielektrikum-Material unterscheidet; Abscheiden eines ersten Dipolfilms über und in Kontakt mit der ersten High-k-Dielektrikum-Schicht und der zweiten High-k-Dielektrikum-Schicht, wobei der erste Dipolfilm in Kontakt mit einer ersten Schicht ist und die erste Schicht eine der ersten High-k-Dielektrikum-Schicht und der zweiten High-k-Dielektrikum-Schicht ist; Durchführen eines ersten Temperprozesses, um einen ersten Dipoldotierstoff in dem ersten Dipolfilm in die erste Schicht zu treiben; Entfernen des ersten Dipolfilms; und Bilden einer ersten Gate-Elektrode über der zweiten High-k-Dielektrikum-Schicht.
  2. Verfahren nach Anspruch 1, wobei der erste Dipolfilm über und in Kontakt mit der ersten High-k-Dielektrikum-Schicht abgeschieden ist.
  3. Verfahren nach Anspruch 1, wobei der erste Dipolfilm über und in Kontakt mit der zweiten High-k-Dielektrikum-Schicht abgeschieden ist.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei die zweite High-k-Dielektrikum-Schicht einen höheren k-Wert als die erste High-k-Dielektrikum-Schicht aufweist.
  5. Verfahren nach einem der Ansprüche 1 bis 3, wobei die zweite High-k-Dielektrikum-Schicht einen höheren k-Wert als die erste High-k-Dielektrikum-Schicht aufweist.
  6. Verfahren nach einem der vorangehenden Ansprüche, weiter umfassend: Bilden einer zweiten Oxidschicht auf einem zweiten Halbleitergebiet, wobei sowohl die erste High-k-Dielektrikum-Schicht als auch die zweite High-k-Dielektrikum-Schicht sich weiter auf der zweiten Oxidschicht erstrecken; Abscheiden eines zweiten Dipolfilms über und in Kontakt mit einer zweiten Schicht, die aus der ersten High-k-Dielektrikum-Schicht und der zweiten High-k-Dielektrikum-Schicht ausgewählt ist, wobei die zweite Schicht sich von der ersten Schicht unterscheidet und wobei der zweite Dipolfilm das zweite Halbleitergebiet überlappt; Durchführen eines zweiten Temperprozesses, um einen zweiten Dipoldotierstoff in dem zweiten Dipolfilm in die zweite Schicht zu treiben; Entfernen des zweiten Dipolfilms; und Bilden einer zweiten Gate-Elektrode über der zweiten High-k-Dielektrikum-Schicht, wobei die zweite Gate-Elektrode das zweite Halbleitergebiet überlappt.
  7. Verfahren nach Anspruch 6, weiter umfassend, vor dem zweiten Temperprozess, ein Entfernen des zweiten Dipolfilms von einem Gebiet direkt über dem ersten Halbleitergebiet.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei der erste Dipolfilm ein Material enthält, das aus Lanthanoxid, Lanthannitrid, Aluminiumoxid, Aluminiumnitrid oder Kombinationen davon ausgewählt ist.
  9. Vorrichtung, aufweisend: eine erste Oxidschicht auf einem ersten Halbleitergebiet; eine erste High-k-Dielektrikum-Schicht, die ein erstes High-k-Dielektrikum-Material enthält; eine zweite High-k-Dielektrikum-Schicht, die ein zweites High-k-Dielektrikum-Material enthält, das sich von dem ersten High-k-Dielektrikum-Material unterscheidet, wobei die zweite High-k-Dielektrikum-Schicht über der ersten High-k-Dielektrikum-Schicht liegt und in Kontakt mit dieser ist; einen ersten Dipoldotierstoff in der ersten High-k-Dielektrikum-Schicht und der zweiten High-k-Dielektrikum-Schicht, wobei eine erste Spitzenkonzentration des ersten Dipoldotierstoffs bei einer ersten Oberseitenoberfläche der ersten High-k-Dielektrikum-Schicht oder einer zweiten Oberseitenoberfläche der zweiten High-k-Dielektrikum-Schicht ist; eine Gate-Elektrode über der zweiten High-k-Dielektrikum-Schicht; und ein Source/Drain-Gebiet an einer Seite der Gate-Elektrode.
  10. Vorrichtung nach Anspruch 9, wobei der erste Dipoldotierstoff Lanthan enthält.
  11. Vorrichtung nach Anspruch 9 oder 10, wobei der erste Dipoldotierstoff Aluminium enthält.
  12. Vorrichtung nach einem der Ansprüche 9 bis 11, wobei die erste Spitzenkonzentration des ersten Dipoldotierstoffs bei der ersten Oberseitenoberfläche ist und die Vorrichtung weiter einen zweiten Dipoldotierstoff enthält, der sich von dem ersten Dipoldotierstoff unterscheidet, wobei der zweite Dipoldotierstoff eine zweite Spitzenkonzentration bei der zweiten Oberseitenoberfläche aufweist.
  13. Vorrichtung nach Anspruch 12, wobei ein erster des ersten Dipoldotierstoffs und des zweiten Dipoldotierstoffs Lanthan ist und ein zweiter des ersten Dipoldotierstoffs und des zweiten Dipoldotierstoffs Aluminium ist und sowohl Lanthan als auch Aluminium in sowohl die erste High-k-Dielektrikum-Schicht als auch die zweite High-k-Dielektrikum-Schicht diffundiert sind.
  14. Vorrichtung nach einem der Ansprüche 9 bis 13, wobei die zweite High-k-Dielektrikum-Schicht einen niedrigeren k-Wert als die erste High-k-Dielektrikum-Schicht aufweist.
  15. Vorrichtung, aufweisend: einen ersten Transistor, aufweisend: einen ersten Abschnitt einer ersten High-k-Dielektrikum-Schicht; einen ersten Abschnitt einer zweiten High-k-Dielektrikum-Schicht, wobei die zweite High-k-Dielektrikum-Schicht über der ersten High-k-Dielektrikum-Schicht ist und wobei die erste High-k-Dielektrikum-Schicht und die zweite High-k-Dielektrikum-Schicht unterschiedliche k-Werte aufweisen; einen ersten Dipoldotierstoff, der eine erste Spitzenkonzentration bei einer Grenzfläche zwischen dem ersten Abschnitt der ersten High-k-Dielektrikum-Schicht und dem ersten Abschnitt der zweiten High-k-Dielektrikum-Schicht aufweist; und einen zweiten Transistor, aufweisend: einen zweiten Abschnitt der ersten High-k-Dielektrikum-Schicht; einen zweiten Abschnitt der zweiten High-k-Dielektrikum-Schicht; und einen zweiten Dipoldotierstoff, der eine zweite Spitzenkonzentration bei einer Oberseitenoberfläche der zweiten High-k-Dielektrikum-Schicht aufweist.
  16. Vorrichtung nach Anspruch 15, wobei der erste Dipoldotierstoff derselbe wie der zweite Dipoldotierstoff ist.
  17. Vorrichtung nach Anspruch 15, wobei der erste Dipoldotierstoff und der zweite Dipoldotierstoff unterschiedlich sind.
  18. Vorrichtung nach einem der Ansprüche 15 bis 17, wobei der erste Dipoldotierstoff und der zweite Dipoldotierstoff aus Lanthan und Aluminium ausgewählt sind.
  19. Vorrichtung nach einem der Ansprüche 15 bis 17, wobei einer des ersten Dipoldotierstoffs und des zweiten Dipoldotierstoffs Lanthan ist und ein zweiter des ersten Dipoldotierstoffs und des zweiten Dipoldotierstoffs Aluminium ist.
  20. Vorrichtung nach einem der Ansprüche 15 bis 19, wobei der erste Transistor und der zweite Transistor von einem selben Leitfähigkeitstyp sind.
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