KR102392991B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

서로 다른 문턱 전압을 갖는 복수의 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 영역 및 제2 영역을 포함하는 기판, 및 상기 제1 영역과 상기 제2 영역에 각각 형성된 제1 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 기판 상의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접하는 제1 하부 TiN막과, 상기 제1 하부 TiN막 상의 제1 식각 방지막과, 상기 제1 식각 방지막 상의 제1 상부 게이트 전극을 포함하고, 상기 제2 트랜지스터는 상기 기판 상의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접하는 제2 하부 TiN막과, 상기 제2 하부 TiN막 상의 제2 식각 방지막과, 상기 제2 식각 방지막 상의 제2 상부 게이트 전극을 포함하고, 상기 제1 하부 TiN막의 두께는 상기 제2 하부 TiN막의 두께보다 작다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치는 서로 다른 문턱 전압(threshold voltage)을 가지는 트랜지스터들을 포함할 수 있다. 이렇게 문턱 전압이 다른 트랜지스터들의 예로는, 로직(Logic) 트랜지스터와, SRAM(Static Random Access Memory) 또는 DRAM(Dynamic Random Access Memory) 트랜지스터 등의 조합을 들 수 있다.
한편, 이렇게 반도체 장치에 포함되는 트랜지스터들의 문턱 전압을 조절하는 방법으로는 여러 가지가 연구되고 있다.
본 발명이 해결하려는 과제는, 서로 다른 문턱 전압을 갖는 복수의 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 복수의 트랜지스터의 문턱 전압을 다양하게 조절할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 영역 및 제2 영역을 포함하는 기판; 및 상기 제1 영역과 상기 제2 영역에 각각 형성된 제1 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 기판 상의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접하는 제1 하부 TiN막과, 상기 제1 하부 TiN막 상의 제1 식각 방지막과, 상기 제1 식각 방지막 상의 제1 상부 게이트 전극을 포함하고, 상기 제2 트랜지스터는 상기 기판 상의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접하는 제2 하부 TiN막과, 상기 제2 하부 TiN막 상의 제2 식각 방지막과, 상기 제2 식각 방지막 상의 제2 상부 게이트 전극을 포함하고, 상기 제1 하부 TiN막의 두께는 상기 제2 하부 TiN막의 두께보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 NMOS이고, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극은 상기 제1 식각 방지막 상에 상기 제1 식각 방지막과 접하는 제1 삽입막과, 상기 제1 삽입막 상의 제1 필링막을 포함하고, 상기 제2 상부 게이트 전극은 상기 제2 식각 방지막 상에 상기 제2 식각 방지막과 접하는 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막을 포함하고, 상기 제1 삽입막 및 상기 제2 삽입막은 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극은 상기 제1 식각 방지막 상에 상기 제1 식각 방지막과 접하는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 삽입막과, 상기 제1 삽입막 상의 제1 필링막을 포함하고, 상기 제2 상부 게이트 전극은 상기 제2 식각 방지막 상에 상기 제2 식각 방지막과 접하는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막을 포함하고, 상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 동일한 물질을 포함하고, 상기 제1 삽입막과 상기 제2 삽입막은 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막의 두께는 상기 제2 일함수 조절막의 두께와 동일하고, 상기 제1 일함수 조절막 및 상기 제2 일함수 조절막은 각각 TiN막이다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 PMOS이고, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극은 상기 제1 식각 방지막 상에 상기 제1 식각 방지막과 접하는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 삽입막과, 상기 제1 삽입막 상의 제1 필링막을 포함하고, 상기 제2 상부 게이트 전극은 상기 제2 식각 방지막 상에 상기 제2 식각 방지막과 접하는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막을 포함하고, 상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 동일한 물질을 포함하고, 상기 제1 삽입막과 상기 제2 삽입막은 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막의 두께는 상기 제2 일함수 조절막의 두께와 동일하고, 상기 제1 일함수 조절막 및 상기 제2 일함수 조절막은 각각 TiN막이다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극은 상기 제1 식각 방지막 상에 상기 제1 식각 방지막과 접하는 일함수 조절막과, 상기 일함수 조절막 상의 제1 삽입막을 포함하고, 상기 제2 상부 게이트 전극은 상기 제2 식각 방지막 상에 상기 제2 식각 방지막과 접하는 제2 삽입막을 포함하고, 상기 제1 삽입막과 상기 제2 삽입막은 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 NMOS이고, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 크다.
본 발명의 몇몇 실시예에서, 상기 일함수 조절막은 TiN막이다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극은 상기 제1 식각 방지막 상에 상기 제1 식각 방지막과 접하는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 삽입막을 포함하고,
상기 제2 상부 게이트 전극은 상기 제2 식각 방지막 상에 상기 제2 식각 방지막과 접하는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 삽입막을 포함하고, 상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 동일한 물질을 포함하고, 상기 제1 삽입막과 상기 제2 삽입막은 동일한 물질을 포함하고, 상기 제1 일함수 조절막의 두께는 상기 제2 일함수 조절막의 두께보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 PMOS이고, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막 및 상기 제2 일함수 조절막은 각각 TiN막이다.
본 발명의 몇몇 실시예에서, 상기 기판 상에, 제1 트렌치 및 제2 트렌치를 포함하는 층간 절연막을 더 포함하고, 상기 제1 게이트 절연막은 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 게이트 절연막은 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장된다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극의 상면 및 상기 제2 상부 게이트 전극의 상면은 상기 층간 절연막의 상면과 동일 평면에 놓인다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극 상에, 상기 제1 트렌치의 일부를 채우는 제1 캡핑 패턴과, 상기 제2 상부 게이트 전극 상에, 상기 제2 트렌치의 일부를 채우는 제2 캡핑 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 식각 방지막 및 상기 제2 식각 방지막은 각각 TaN을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 상기 제1 영역에 형성된 제1 핀형 패턴을 포함하고, 상기 제2 트랜지스터는 상기 제2 영역에 형성된 제2 핀형 패턴을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 영역 내지 제4 영역을 포함하는 기판; 및 상기 제1 영역 내지 상기 제4 영역에 각각 형성된 동일한 도전형의 제1 내지 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 기판 상의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접하는 제1 하부 TiN막과, 상기 제1 하부 TiN막 상의 제1 식각 방지막과, 상기 제1 식각 방지막 상에 상기 제1 식각 방지막과 접하는 제1 일함수 조절막을 포함하는 제1 상부 게이트 전극을 포함하고, 상기 제2 트랜지스터는 상기 기판 상의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접하는 제2 하부 TiN막과, 상기 제2 하부 TiN막 상의 제2 식각 방지막과, 상기 제2 식각 방지막 상에 상기 제2 식각 방지막과 접하는 제2 일함수 조절막을 포함하는 제2 상부 게이트 전극을 포함하고, 상기 제3 트랜지스터는 상기 기판 상의 제3 게이트 절연막과, 상기 제3 게이트 절연막 상에 상기 제3 게이트 절연막과 접하는 제3 하부 TiN막과, 상기 제3 하부 TiN막 상의 제3 식각 방지막과, 상기 제3 식각 방지막 상의 제1 상부 게이트 전극을 포함하고, 상기 제4 트랜지스터는 상기 기판 상의 제4 게이트 절연막과, 상기 제4 게이트 절연막 상에 상기 제4 게이트 절연막과 접하는 제4 하부 TiN막과, 상기 제4 하부 TiN막 상의 제4 식각 방지막과, 상기 제4 식각 방지막 상의 제4 상부 게이트 전극을 포함하고, 상기 제1 일함수 조절막의 두께는 상기 제2 일함수 조절막의 두께와 실질적으로 동일하고, 상기 제1 하부 TiN막의 두께는 상기 제3 하부 TiN막의 두께와 실질적으로 동일하고, 상기 제2 하부 TiN막의 두께는 상기 제4 하부 TiN막의 두께와 실질적으로 동일하고, 상기 제1 하부 TiN막의 두께는 상기 제2 하부 TiN막의 두께보다 크다.
본 발명의 몇몇 실시예에서, 상기 제3 상부 게이트 전극은 상기 제3 식각 방지막과 접하는 제3 일함수 조절막을 포함하고, 상기 제4 상부 게이트 전극은 상기 제4 식각 방지막과 접하는 제4 일함수 조절막을 포함하고, 상기 제3 일함수 조절막의 두께는 상기 제4 일함수 조절막의 두께와 실질적으로 동일하고, 상기 제3 일함수 조절막의 두께는 상기 제1 일함수 조절막의 두께보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 트랜지스터는 각각 PMOS이다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 작고, 상기 제3 트랜지스터의 문턱 전압은 상기 제4 트랜지스터의 문턱 전압보다 작다.
본 발명의 몇몇 실시예에서, 상기 제2 트랜지스터의 문턱 전압은 상기 제3 트랜지스터의 문턱 전압보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 일함수 조절막은 각각 TiN막이다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극은 상기 제1 일함수 조절막 상에 순차적으로 형성된 제1 삽입막과, 제1 필링막을 포함하고, 상기 제2 상부 게이트 전극은 상기 제2 일함수 조절막 상에 순차적으로 형성된 제2 삽입막과, 제2 필링막을 포함하고, 상기 제3 상부 게이트 전극은 상기 제3 일함수 조절막 상에 순차적으로 형성된 제3 삽입막과, 제3 필링막을 포함하고, 상기 제4 상부 게이트 전극은 상기 제4 일함수 조절막 상에 순차적으로 형성된 제4 삽입막과, 제4 필링막을 포함하고, 상기 제1 내지 제4 삽입막은 서로 동일한 물질을 포함하고, 상기 제1 내지 제4 필링막은 서로 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극은 상기 제1 일함수 조절막 상에 순차적으로 형성된 제1 삽입막과, 제1 필링막을 포함하고, 상기 제2 상부 게이트 전극은 상기 제2 일함수 조절막 상에 순차적으로 형성된 제2 삽입막과, 제2 필링막을 포함하고, 상기 제3 상부 게이트 전극은 상기 제3 식각 방지막과 접하는 제3 삽입막과, 상기 제3 삽입막 상의 제3 필링막을 포함하고, 상기 제4 상부 게이트 전극은 상기 제4 식각 방지막과 접하는 제4 삽입막과, 상기 제4 삽입막 상의 제4 필링막을 포함하고, 상기 제1 내지 제4 삽입막은 서로 동일한 물질을 포함하고, 상기 제1 내지 제4 필링막은 서로 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 트랜지스터는 각각 NMOS이다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 크고, 상기 제3 트랜지스터의 문턱 전압은 상기 제4 트랜지스터의 문턱 전압보다 크다.
본 발명의 몇몇 실시예에서, 상기 제2 트랜지스터의 문턱 전압은 상기 제3 트랜지스터의 문턱 전압보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막 및 상기 제2 일함수 조절막은 각각 TiN막이다.
본 발명의 몇몇 실시예에서, 상기 기판 상에, 제1 트렌치 및 제2 트렌치를 포함하는 층간 절연막을 더 포함하고, 상기 제1 일함수 조절막은 상기 제1 트렌치의 측벽의 일부 및 바닥면을 따라 연장되고, 상기 제2 일함수 조절막은 상기 제2 트렌치의 측벽의 일부 및 바닥면을 따라 연장된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판; 및 상기 제1 영역과 상기 제2 영역에 각각 형성된 제1 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 기판 상의 제1 핀형 패턴과, 상기 제1 핀형 패턴 상의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 핀형 패턴과 교차하고 상기 제1 게이트 절연막과 접하는 제1 하부 TiN막과, 상기 제1 하부 TiN막 상의 제1 TaN막과, 상기 제1 TaN막 상의 제1 TiAlC막과, 상기 제1 TiAlC막 상의 제1 필링막을 포함하고, 상기 제2 트랜지스터는 상기 기판 상의 제2 핀형 패턴과, 상기 제2 핀형 패턴 상의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 핀형 패턴과 교차하고 상기 제2 게이트 절연막과 접하는 제2 하부 TiN막과, 상기 제2 하부 TiN막 상의 제2 TaN막과, 상기 제2 TaN막 상의 제2 TiAlC막과, 상기 제2 TiAlC막 상의 제2 필링막을 포함하고, 상기 제1 하부 TiN막의 두께는 상기 제2 하부 TiN막의 두께보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 TiAlC막은 상기 제1 TaN막과 접하고, 상기 제2 TiAlC막은 상기 제2 TaN막과 접하고, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 TaN막과 상기 제1 TiAlC막 사이에, 상기 제1 TaN막 및 상기 제1 TiAlC막과 접하는 제1 TiN막과,
상기 제2 TaN막과 상기 제2 TiAlC막 사이에, 상기 제2 TaN막 및 상기 제2 TiAlC막과 접하는 제2 TiN막을 더 포함하고, 상기 제1 TiN막의 두께와 상기 제2 TiN막의 두께는 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 NMOS이고, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 PMOS이고, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이의 필드 절연막 포함하는 기판; 및 상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막을 가로지르는 게이트 라인을 포함하고, 상기 게이트 라인은 서로 직접 접촉하는 제1 게이트 구조체와 제2 게이트 구조체를 포함하고, 상기 제1 게이트 구조체는 상기 제1 활성 영역 상의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접하는 제1 하부 TiN막과, 상기 제1 하부 TiN막 상에 상기 제1 하부 TiN막과 접하는 제1 식각 방지막과, 상기 제1 식각 방지막 상의 제1 상부 게이트 전극을 포함하고, 상기 제2 게이트 구조체는 상기 제2 활성 영역 상의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접하는 제2 하부 TiN막과, 상기 제2 하부 TiN막 상에 상기 제2 하부 TiN막과 접하는 제2 식각 방지막과, 상기 제2 식각 방지막 상의 제2 상부 게이트 전극을 포함하고, 상기 제1 하부 TiN막의 두께는 상기 제2 하부 TiN막의 두께보다 크고, 상기 제1 하부 TiN막은 상기 제2 하부 TiN막과 직접 접촉한다.
본 발명의 몇몇 실시예에서, 상기 제1 활성 영역은 SRAM의 PMOS 형성 영역이고, 상기 제2 활성 영역을 SRAM의 NMOS 형성 영역이다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극은 상기 제1 식각 방지막과 접하는 제1 일함수 조절막을 포함하고, 상기 제2 상부 게이트 전극은 상기 제2 식각 방지막과 접하는 제2 일함수 조절막을 포함하고, 상기 제1 일함수 조절막 및 상기 제2 일함수 조절막은 직접 접촉하고, 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막의 두께는 상기 제2 일함수 조절막의 두께보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막 및 상기 제2 일함수 조절막은 각각 TiN막이다.
본 발명의 몇몇 실시예에서, 상기 제1 삽입막 및 상기 제2 삽입막은 직접 접촉하고, 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 필링막 및 상기 제2 필링막은 직접 접촉하고, 동일한 물질을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 내지 제4 영역을 포함하는 기판; 및 상기 제1 영역 내지 상기 제4 영역에 각각 형성된 제1 내지 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 기판 상의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접하는 제1 하부 TiN막과, 상기 제1 하부 TiN막 상의 제1 TaN막과, 상기 제1 TaN막 상에 상기 제1 TaN막과 접하는 제1 TiN막과, 상기 제1 TiN막 상의 제1 삽입막을 포함하고, 상기 제2 트랜지스터는 상기 기판 상의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접하는 제2 하부 TiN막과, 상기 제2 하부 TiN막 상의 제2 TaN막과, 상기 제2 TaN막 상에 상기 제2 TaN막과 접하는 제2 TiN막과, 상기 제2 TiN막 상의 제2 삽입막을 포함하고, 상기 제3 트랜지스터는 상기 기판 상의 제3 게이트 절연막과, 상기 제3 게이트 절연막 상에 상기 제3 게이트 절연막과 접하는 제3 하부 TiN막과, 상기 제3 하부 TiN막 상의 제3 TaN막과, 상기 제3 TaN막 상에 상기 제3 TaN막과 접하는 제3 TiN막과, 상기 제3 TiN막 상의 제3 삽입막을 포함하고, 상기 제4 트랜지스터는 상기 기판 상의 제4 게이트 절연막과, 상기 제4 게이트 절연막 상에 상기 제4 게이트 절연막과 접하는 제4 하부 TiN막과, 상기 제4 하부 TiN막 상의 제4 TaN막과, 상기 제4 TaN막 상에 상기 제4 TaN막과 접하는 제4 삽입막을 포함하고, 상기 제2 TiN막의 두께는 상기 제1 TiN막의 두께보다 작고, 상기 제3 TiN막의 두께보다 크고, 상기 제1 삽입막, 상기 제2 삽입막, 상기 제3 삽입막 및 상기 제4 삽입막은 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 PMOS이고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 각각 NMOS이다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 작다.
본 발명의 몇몇 실시예에서, 상기 제3 트랜지스터의 문턱 전압은 상기 제4 트랜지스터의 문턱 전압보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 삽입막은 각각 TiAlC막이다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 8은 도 7의 A - A, B - B, C - C 및 D - D를 따라서 절단한 단면도이다.
도 9a 내지 도 9c는 도 7의 E - E를 따라서 절단한 단면도들이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 13은 도 12의 반도체 장치의 레이아웃도이다.
도 14는 도 13의 F - F를 따라서 절단한 단면도이다.
도 15 내지 도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치 방법을 설명하기 위한 중간단계 도면이다.
도 27은 본 발명의 몇몇 실시예에 따른 반도체 장치 방법을 설명하기 위한 중간단계 도면이다.
도 28은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100) 상에 형성된 제1 내지 제4 트랜지스터(101, 201, 301, 401)를 포함할 수 있다.
기판(100)은 제1 내지 제4 영역(I, II, III, IV)을 포함할 수 있다. 제1 내지 제4 영역(I, II, III, IV)은 서로 분리된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제1 내지 제4 영역(I, II, III, IV)은 서로 동일한 기능을 하는 부분 즉, 로직 영역, 또는 I/O 영역에 포함될 수 있다. 또는, 제1 내지 제4 영역(I, II, III, IV)는 각각 서로 다른 기능을 하는 부분, 즉, 로직 영역, SRAM 영역, 또는 I/O 영역 중의 하나의 영역에 포함될 수도 있다.
도 1을 이용하여 설명하는 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제4 영역(I, II, III, IV)은 각각 PMOS가 형성되는 영역일 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
이 후의 설명에서, 설명의 편의성을 위해, 기판(100)은 실리콘을 포함하는 기판인 것으로 설명한다.
제1 트랜지스터(101)는 제1 영역(I)에 형성되고, 제2 트랜지스터(201)는 제2 영역(II)에 형성되고, 제3 트랜지스터(301)는 제3 영역(III)에 형성되고, 제4 트랜지스터(401)는 제4 영역(IV)에 형성될 수 있다.
제1 내지 제4 영역(I, II, III, IV)은 각각 PMOS가 형성되는 영역이므로, 제1 내지 제4 트랜지스터(101, 201, 301, 401)는 각각 p형 트랜지스터일 수 있다.
제1 트랜지스터(101)는 제1 게이트 절연막(130)과, 제1 게이트 전극 구조체(120)와, 제1 게이트 스페이서(140)와 제1 소오스/드레인(150)을 포함할 수 있다.
제2 트랜지스터(201)는 제2 게이트 절연막(230)과, 제2 게이트 전극 구조체(220)와, 제2 게이트 스페이서(240)와 제2 소오스/드레인(250)을 포함할 수 있다.
제3 트랜지스터(301)는 제3 게이트 절연막(330)과, 제3 게이트 전극 구조체(320)와, 제3 게이트 스페이서(340)와 제3 소오스/드레인(350)을 포함할 수 있다.
제4 트랜지스터(401)는 제4 게이트 절연막(430)과, 제4 게이트 전극 구조체(420)와, 제4 게이트 스페이서(440)와 제4 소오스/드레인(450)을 포함할 수 있다.
각각의 제1 내지 제4 트랜지스터(101, 201, 301, 401)에 포함된 구성 요소에 대한 설명은 이하에서 상술한다.
층간 절연막(190)은 제1 내지 제4 영역(I, II, III, IV)의 기판(100) 상에 형성될 수 있다. 층간 절연막(190)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 포함할 수 있다.
제1 내지 제4 트렌치(140t, 240t, 340t, 440t)는 제1 내지 제4 영역(I, II, III, IV)에 대응되어 형성될 수 있다. 즉, 제1 트렌치(140t)는 제1 영역(I)의 기판(100) 상에 형성되고, 제2 트렌치(240t)는 제2 영역(II)의 기판(100) 상에 형성되고, 제3 트렌치(340t)는 제3 영역(III)의 기판(100) 상에 형성되고, 제4 트렌치(440t)는 제4 영역(IV)의 기판(100) 상에 형성될 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(140)는 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 트렌치(140t)를 정의할 수 있다. 제1 트렌치(140t)는 예를 들어, 제1 게이트 스페이서(140)를 트렌치의 측벽으로 하고, 기판(100)의 상면을 트렌치의 바닥면으로 할 수 있다.
제2 트렌치(240t)를 정의하는 제2 게이트 스페이서(240)는 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 제3 트렌치(340t)를 정의하는 제3 게이트 스페이서(340)는 제3 영역(III)의 기판(100) 상에 형성될 수 있다. 제4 트렌치(440t)를 정의하는 제4 게이트 스페이서(440)는 제4 영역(IV)의 기판(100) 상에 형성될 수 있다.
각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 각각 단일막인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)가 복수의 막일 경우, 각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)에 포함된 막 중 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다.
또한, 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)가 복수의 막일 경우, 각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)에 포함된 막 중 적어도 하나의 막은 L자 모양의 형상을 가질 수 있다.
경우에 따라, 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있다. 이에, 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 게이트 절연막(130)은 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 계면막(interfacial layer)(131)과 제1 고유전율 절연막(132)을 포함할 수 있다.
제1 계면막(131)은 기판(100) 상에 형성될 수 있다. 제1 계면막(131)은 제1 트렌치(140t)의 바닥면에 형성될 수 있다.
제1 고유전율 절연막(132)은 제1 계면막(131) 상에 형성될 수 있다. 제1 고유전율 절연막(132)은 제1 트렌치(140t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제2 게이트 절연막(230)은 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 게이트 절연막(230)은 제2 계면막(231)과 제2 고유전율 절연막(232)을 포함할 수 있다.
제2 계면막(231)은 기판(100) 상에 형성될 수 있다. 제2 계면막(231)은 제2 트렌치(240t)의 바닥면에 형성될 수 있다.
제2 고유전율 절연막(232)은 제2 계면막(231) 상에 형성될 수 있다. 제2 고유전율 절연막(232)은 제2 트렌치(240t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제3 게이트 절연막(330)은 제3 영역(III)의 기판(100) 상에 형성될 수 있다. 제3 트렌치(340t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 게이트 절연막(330)은 제3 계면막(331)과 제3 고유전율 절연막(332)을 포함할 수 있다.
제3 계면막(331)은 기판(100) 상에 형성될 수 있다. 제3 계면막(331)은 제3 트렌치(340t)의 바닥면에 형성될 수 있다.
제3 고유전율 절연막(332)은 제3 계면막(331) 상에 형성될 수 있다. 제3 고유전율 절연막(332)은 제3 트렌치(340t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제4 게이트 절연막(430)은 제4 영역(IV)의 기판(100) 상에 형성될 수 있다. 제4 트렌치(440t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제4 게이트 절연막(430)은 제4 계면막(431)과 제4 고유전율 절연막(432)을 포함할 수 있다.
제4 계면막(431)은 기판(100) 상에 형성될 수 있다. 제4 계면막(431)은 제4 트렌치(440t)의 바닥면에 형성될 수 있다.
제4 고유전율 절연막(432)은 제4 계면막(431) 상에 형성될 수 있다. 제4 고유전율 절연막(432)은 제4 트렌치(440t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제1 내지 제4 계면막(131, 231, 331, 431)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 내지 제4 계면막(131, 231, 331, 431)을 형성하는 방법에 따라, 제1 내지 제4 계면막(131, 231, 331, 431)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에도 형성될 수 있다.
각각의 제1 내지 제4 계면막(131, 231, 331, 431)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 기판(100)의 종류 또는 제1 내지 제4 고유전율 절연막(132, 232, 332, 432)의 종류 등에 따라, 제1 내지 제4 계면막(131, 231, 331, 431)은 다른 물질을 포함할 수 있음은 물론이다.
제1 내지 제4 고유전율 절연막(132, 232, 332, 432)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
또한, 상술한 제1 내지 제4 고유전율 절연막(132, 232, 332, 432)은 산화물을 중심으로 설명하였지만, 이와 달이, 제1 내지 제4 고유전율 절연막(132, 232, 332, 432)은 상술한 금속성 물질의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극 구조체(120)는 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 게이트 전극 구조체(120)는 제1 트렌치(140t)를 채울 수 있다.
제1 게이트 전극 구조체(120)는 제1 하부 TiN막(121)과, 제1 식각 방지막(122)과, 제1 일함수 조절막(123)과, 제1 삽입막(124)과, 제1 필링막(125)을 포함할 수 있다.
제1 하부 TiN막(121)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 하부 TiN막(121)은 제1 게이트 절연막(130)과 접촉할 수 있다.
제1 하부 TiN막(121)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 하부 TiN막(121)은 제1 게이트 절연막(130)의 프로파일을 따라 형성될 수 있다.
제1 식각 방지막(122)은 제1 하부 TiN막(121) 상에 형성될 수 있다. 제1 식각 방지막(122)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 식각 방지막(122)은 제1 하부 TiN막(121)의 프로파일을 따라 형성될 수 있다.
제1 일함수 조절막(123)은 제1 식각 방지막(122) 상에 형성될 수 있다. 제1 일함수 조절막(123)은 제1 식각 방지막(122)과 접촉할 수 있다.
제1 일함수 조절막(123)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 일함수 조절막(123)은 제1 식각 방지막(122)의 프로파일을 따라 형성될 수 있다.
제1 삽입막(124)은 제1 일함수 조절막(123) 상에 형성될 수 있다. 제1 삽입막(124)은 제1 일함수 조절막(123)과 접할 수 있다.
제1 삽입막(124)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 삽입막(124)은 제1 일함수 조절막(123)의 프로파일을 따라 형성될 수 있다.
제1 필링막(125)은 제1 삽입막(124) 상에 형성될 수 있다. 제1 필링막(125)은 제1 하부 TiN막(121), 제1 식각 방지막(122), 제1 일함수 조절막(123) 및 제1 삽입막(124)이 형성되고 남은 제1 트렌치(140t)를 채울 수 있다.
제2 게이트 전극 구조체(220)는 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 게이트 전극 구조체(220)는 제2 트렌치(240t)를 채울 수 있다.
제2 게이트 전극 구조체(220)는 제2 하부 TiN막(221)과, 제2 식각 방지막(222)과, 제2 일함수 조절막(223)과, 제2 삽입막(224)과, 제2 필링막(225)을 포함할 수 있다.
제2 하부 TiN막(221)은 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 하부 TiN막(221)은 제2 게이트 절연막(230)과 접촉할 수 있다.
제2 하부 TiN막(221)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 하부 TiN막(221)은 제2 게이트 절연막(230)의 프로파일을 따라 형성될 수 있다.
제2 식각 방지막(222)은 제2 하부 TiN막(221) 상에 형성될 수 있다. 제2 식각 방지막(222)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 식각 방지막(222)은 제2 하부 TiN막(221)의 프로파일을 따라 형성될 수 있다.
제2 일함수 조절막(223)은 제2 식각 방지막(222) 상에 형성될 수 있다. 제2 일함수 조절막(223)은 제2 식각 방지막(222)과 접촉할 수 있다.
제2 일함수 조절막(223)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 일함수 조절막(223)은 제2 식각 방지막(222)의 프로파일을 따라 형성될 수 있다.
제2 삽입막(224)은 제2 일함수 조절막(223) 상에 형성될 수 있다. 제2 삽입막(224)은 제2 일함수 조절막(223)과 접할 수 있다.
제2 삽입막(224)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 삽입막(224)은 제2 일함수 조절막(223)의 프로파일을 따라 형성될 수 있다.
제2 필링막(225)은 제2 삽입막(224) 상에 형성될 수 있다. 제2 필링막(225)은 제2 하부 TiN막(221), 제2 식각 방지막(222), 제2 일함수 조절막(223) 및 제2 삽입막(224)이 형성되고 남은 제2 트렌치(240t)를 채울 수 있다.
제3 게이트 전극 구조체(320)는 제3 게이트 절연막(330) 상에 형성될 수 있다. 제3 게이트 전극 구조체(320)는 제3 트렌치(340t)를 채울 수 있다.
제3 게이트 전극 구조체(320)는 제3 하부 TiN막(321)과, 제3 식각 방지막(322)과, 제3 일함수 조절막(323)과, 제3 삽입막(324)과, 제3 필링막(325)을 포함할 수 있다.
제3 하부 TiN막(321)은 제3 게이트 절연막(330) 상에 형성될 수 있다. 제3 하부 TiN막(321)은 제3 게이트 절연막(330)과 접촉할 수 있다.
제3 하부 TiN막(321)은 제3 트렌치(340t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 하부 TiN막(321)은 제3 게이트 절연막(330)의 프로파일을 따라 형성될 수 있다.
제3 식각 방지막(322)은 제3 하부 TiN막(321) 상에 형성될 수 있다. 제3 식각 방지막(322)은 제3 트렌치(340t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 식각 방지막(322)은 제3 하부 TiN막(321)의 프로파일을 따라 형성될 수 있다.
제3 일함수 조절막(323)은 제3 식각 방지막(322) 상에 형성될 수 있다. 제3 일함수 조절막(323)은 제3 식각 방지막(322)과 접촉할 수 있다.
제3 일함수 조절막(323)은 제3 트렌치(340t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 일함수 조절막(323)은 제3 식각 방지막(322)의 프로파일을 따라 형성될 수 있다.
제3 삽입막(324)은 제3 일함수 조절막(323) 상에 형성될 수 있다. 제3 삽입막(324)은 제3 일함수 조절막(323)과 접할 수 있다.
제3 삽입막(324)은 제3 트렌치(340t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 삽입막(324)은 제3 일함수 조절막(323)의 프로파일을 따라 형성될 수 있다.
제3 필링막(325)은 제3 삽입막(324) 상에 형성될 수 있다. 제3 필링막(325)은 제3 하부 TiN막(321), 제3 식각 방지막(322), 제3 일함수 조절막(323) 및 제3 삽입막(324)이 형성되고 남은 제3 트렌치(340t)를 채울 수 있다.
제4 게이트 전극 구조체(420)는 제4 게이트 절연막(430) 상에 형성될 수 있다. 제4 게이트 전극 구조체(420)는 제4 트렌치(440t)를 채울 수 있다.
제4 게이트 전극 구조체(420)는 제4 하부 TiN막(421)과, 제4 식각 방지막(422)과, 제4 일함수 조절막(423)과, 제4 삽입막(424)과, 제4 필링막(425)을 포함할 수 있다.
제4 하부 TiN막(421)은 제4 게이트 절연막(430) 상에 형성될 수 있다. 제4 하부 TiN막(421)은 제4 게이트 절연막(430)과 접촉할 수 있다.
제4 하부 TiN막(421)은 제4 트렌치(440t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제4 하부 TiN막(421)은 제4 게이트 절연막(430)의 프로파일을 따라 형성될 수 있다.
제4 식각 방지막(422)은 제4 하부 TiN막(421) 상에 형성될 수 있다. 제4 식각 방지막(422)은 제4 트렌치(440t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제4 식각 방지막(422)은 제4 하부 TiN막(421)의 프로파일을 따라 형성될 수 있다.
제4 일함수 조절막(423)은 제4 식각 방지막(422) 상에 형성될 수 있다. 제4 일함수 조절막(423)은 제4 식각 방지막(422)과 접촉할 수 있다.
제4 일함수 조절막(423)은 제4 트렌치(440t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제4 일함수 조절막(423)은 제4 식각 방지막(422)의 프로파일을 따라 형성될 수 있다.
제4 삽입막(424)은 제4 일함수 조절막(423) 상에 형성될 수 있다. 제4 삽입막(424)은 제4 일함수 조절막(423)과 접할 수 있다.
제4 삽입막(424)은 제4 트렌치(440t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제4 삽입막(424)은 제4 일함수 조절막(423)의 프로파일을 따라 형성될 수 있다.
제4 필링막(425)은 제4 삽입막(424) 상에 형성될 수 있다. 제4 필링막(425)은 제4 하부 TiN막(421), 제4 식각 방지막(422), 제4 일함수 조절막(423) 및 제4 삽입막(424)이 형성되고 남은 제4 트렌치(440t)를 채울 수 있다.
각각의 식각 방지막 상에 형성되는 일함수 조절막, 삽입막 및 필링막은 상부 게이트 전극일 수 있다.
제1 내지 제4 하부 TiN막(121, 221, 321, 421)은 TiN를 포함할 수 있다.
제1 내지 제4 식각 방지막(122, 222, 322, 422)은 동일한 물질을 포함할 수 있다. 좀 더 구체적으로, 제1 내지 제4 식각 방지막(122, 222, 322, 422)은 동일한 물질로 형성된 막일 수 있다.
제1 내지 제4 식각 방지막(122, 222, 322, 422)은 예를 들어, TaN를 포함할 수 있다. 제1 내지 제4 식각 방지막(122, 222, 322, 422)은 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
예를 들어, 각각의 제1 내지 제4 식각 방지막(122, 222, 322, 422)의 두께는 실질적으로 동일할 수 있지만, 이에 제한되는 것은 아니다.
제1 내지 제4 일함수 조절막(123, 223, 323, 423)은 동일한 물질을 포함할 수 있다. 좀 더 구체적으로, 제1 내지 제4 일함수 조절막(123, 223, 323, 423)은 동일한 물질로 형성된 막일 수 있다.
제1 내지 제4 일함수 조절막(123, 223, 323, 423)은 예를 들어, TiN를 포함할 수 있다.
제1 내지 제4 삽입막(124, 224, 324, 424)은 동일한 물질을 포함할 수 있다. 좀 더 구체적으로, 제1 내지 제4 삽입막(124, 224, 324, 424)은 동일한 물질로 형성된 막일 수 있다.
제1 내지 제4 삽입막(124, 224, 324, 424)은 예를 들어, Ti, TiAl, TiAlN, TiAlC, TiAlCN 중 하나를 포함할 수 있다. 제1 내지 제4 삽입막(124, 224, 324, 424)은 동일 레벨에서 형성될 수 있다.
예를 들어, 각각의 제1 내지 제4 삽입막(124, 224, 324, 424)의 두께는 실질적으로 동일할 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제4 삽입막(124, 224, 324, 424)은 TiAl를 포함하는 막으로 설명한다.
제1 내지 제4 필링막(125, 225, 325, 425)은 동일한 물질을 포함할 수 있다. 제1 내지 제4 필링막(125, 225, 325, 425)은 예를 들어, W, Al, Co, Cu, Ru, Ni, Pt, Ni-Pt, TiN 중 적어도 하나를 포함할 수 있다.
각각의 제1 내지 4 게이트 전극 구조체(120, 220, 320, 420)는 층간 절연막(190)의 상면과 동일 평면 상에 놓일 수 있다.
제1 내지 제4 소오스/드레인(150, 250, 350, 450)은 제1 내지 제4 게이트 전극 구조체(120, 220, 320, 420)에 인접하여 형성될 수 있다.
각각의 제1 내지 제4 소오스/드레인(150, 250, 350, 450)은 기판(100) 내에 형성된 에피택셜층을 포함하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 각각의 제1 내지 제4 소오스/드레인(150, 250, 350, 450)은 기판(100)에 불순물을 주입하여 형성된 불순물 영역일 수도 있다.
또한, 각각의 제1 내지 제4 소오스/드레인(150, 250, 350, 450)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된 소오스/드레인일 수도 있다.
도 1에서, 제1 하부 TiN막(121)의 두께(t11)는 제3 하부 TiN막(321)의 두께(t31)와 실질적으로 동일할 수 있다. 또한, 제2 하부 TiN막(221)의 두께(t21)는 제4 하부 TiN막(421)의 두께(t41)와 실질적으로 동일할 수 있다.
한편, 제1 하부 TiN막(121)의 두께(t11)는 제2 하부 TiN막(221)의 두께(t21)보다 클 수 있다.
덧붙여, 제1 일함수 조절막(123)의 두께(t12)는 제2 일함수 조절막(223)의 두께(t22)와 실질적으로 동일할 수 있다. 또한, 제3 일함수 조절막(323)의 두께(t32)는 제4 일함수 조절막(423)의 두께(t42)와 실질적으로 동일할 수 있다.
하지만, 제1 일함수 조절막(123)의 두께(t12)는 제3 일함수 조절막(323)의 두께(t32)보다 클 수 있다.
하부 TiN막의 두께와 일함수 조절막의 두께는 각각의 제1 내지 제4 트랜지스터(101, 201, 301, 401)에서 다를 수 있다.
이와 같은 하부 TiN막의 두께와 일함수 조절막의 두께의 조합을 이용하여, 제1 내지 제4 트랜지스터(101, 201, 301, 401)의 문턱 전압을 조절할 수 있다.
각각의 제1 내지 제4 트랜지스터(101, 201, 301, 401)의 문턱 전압은 서로 다를 수 있다.
제2 트랜지스터(201)의 문턱 전압은 제1 트랜지스터(101)의 문턱 전압보다 크고, 제3 트랜지스터(301)의 문턱 전압보다 작을 수 있다. 또한, 제3 트랜지스터(301)의 문턱 전압은 제4 트랜지스터(401)의 문턱 전압보다 작을 수 있다.
도 1의 제1 내지 제4 트랜지스터(101, 201, 301, 401)은 각각 p형 트랜지스터일 수 있다. 이에 따라, 문턱 전압이 가장 큰 제4 트랜지스터(401)는 예를 들어, p형의 고전압 트랜지스터(High Voltage Transistor)일 수 있다.
또한, 제3 트랜지스터(301)는 p형의 중전압 트랜지스터(Regular Voltage Transistor)이고, 제2 트랜지스터(201)는 p형의 저전압 트랜지스터(Low Voltage Transistor)일 수 있다. 게다가, 문턱 전압이 가장 작은 제1 트랜지스터(101)는 p형의 초저전압 트랜지스터(Super Low Voltage Transistor)일 수 있다.
예를 들어, 일함수 조절막의 두께가 동일하고, 하부 TiN막의 두께가 다른 제1 트랜지스터(101) 및 제2 트랜지스터(201)에서, 하부 TiN막의 두께가 작은 제2 트랜지스터(201)의 문턱전압이 제1 트랜지스터(101)의 문턱 전압보다 클 수 있다.
덧붙여, 하부 TiN막의 두께는 동일하고, 일함수 조절막의 두께가 다른 제1 트랜지스터(101) 및 제3 트랜지스터(301)에서, 일함수 조절막의 두께가 작은 제3 트랜지스터(301)의 문턱 전압이 제1 트랜지스터(101)의 문턱 전압보다 클 수 있다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 2를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제4 캡핑 패턴(160, 260, 360, 460)을 더 포함할 수 있다.
제1 게이트 전극 구조체(120)는 제1 트렌치(140t)의 일부를 채울 수 있다. 제1 게이트 전극 구조체(120)의 상면은 층간 절연막(190)의 상면보다 기판(100)에 인접할 수 있다.
제1 캡핑 패턴(160)은 제1 게이트 전극 구조체(120) 상에 형성될 수 있다. 다시 말하면, 제1 캡핑 패턴(160)은 제1 상부 게이트 전극(123, 124, 125) 상에 형성될 수 있다. 제1 캡핑 패턴(160)은 제1 게이트 전극 구조체(120)가 채우고 남은 제1 트렌치(140t)의 일부를 채울 수 있다.
제2 게이트 전극 구조체(220)는 제2 트렌치(240t)의 일부를 채울 수 있다. 제2 게이트 전극 구조체(220)의 상면은 층간 절연막(190)의 상면보다 기판(100)에 인접할 수 있다.
제2 캡핑 패턴(260)은 제2 게이트 전극 구조체(220) 상에 형성될 수 있다. 제2 캡핑 패턴(260)은 제2 상부 게이트 전극(223, 224, 225) 상에 형성될 수 있다. 제2 캡핑 패턴(260)은 제2 게이트 전극 구조체(220)가 채우고 남은 제2 트렌치(240t)의 일부를 채울 수 있다.
제3 게이트 전극 구조체(320)는 제3 트렌치(340t)의 일부를 채울 수 있다. 제3 게이트 전극 구조체(320)의 상면은 층간 절연막(190)의 상면보다 기판(100)에 인접할 수 있다.
제3 캡핑 패턴(360)은 제3 게이트 전극 구조체(320) 상에 형성될 수 있다. 제3 캡핑 패턴(360)은 제3 상부 게이트 전극(323, 324, 325) 상에 형성될 수 있다. 제3 캡핑 패턴(360)은 제3 게이트 전극 구조체(320)가 채우고 남은 제3 트렌치(340t)의 일부를 채울 수 있다.
제4 게이트 전극 구조체(420)는 제4 트렌치(440t)의 일부를 채울 수 있다. 제4 게이트 전극 구조체(420)의 상면은 층간 절연막(190)의 상면보다 기판(100)에 인접할 수 있다.
제4 캡핑 패턴(460)은 제4 게이트 전극 구조체(420) 상에 형성될 수 있다. 다시 말하면, 제4 캡핑 패턴(460)은 제4 상부 게이트 전극(423, 424, 425) 상에 형성될 수 있다. 제4 캡핑 패턴(460)은 제4 게이트 전극 구조체(420)가 채우고 남은 제4 트렌치(440t)의 일부를 채울 수 있다.
각각의 제1 내지 제4 캡핑 패턴(160, 260, 360, 460)은 각각의 제1 내지 트렌치(140t, 240t, 340t, 440t)의 일부를 채워서 형성되므로, 각각의 제1 내지 제4 캡핑 패턴(160, 260, 360, 460)의 상면은 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)의 상면 및 층간 절연막(190)의 상면과 동일 평면에 놓여있을 수 있다.
각각의 제1 내지 제4 캡핑 패턴(160, 260, 360, 460)은 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있으므로, 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
각각의 제1 내지 제4 캡핑 패턴(160, 260, 360, 460)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 탄화 산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 제1 게이트 절연막(130)은 제1 게이트 스페이서(140) 및 제1 캡핑 패턴(160) 사이로 연장될 수도 있다. 즉, 서로 마주보는 제1 게이트 스페이서(140)의 내측벽 및 제1 캡핑 패턴(160)의 측벽 사이에, 제1 게이트 절연막(130)의 일부가 연장되어 있을 수 있다.
각각의 제2 내지 제4 게이트 절연막(230, 330, 430)이 연장되는 정도는 상술한 제1 게이트 절연막(130)과 유사할 수 있다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 3을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제4 일함수 조절막(123, 223, 323, 423)은 모따기된(chamfered) 형상일 수 있다.
제1 일함수 조절막(123)의 최상면은 제1 일함수 조절막(123) 상의 제1 삽입막(124)의 최상면 및 제1 필링막(125)의 최상면보다 낮을 수 있다. 제1 일함수 조절막(123)은 제1 트렌치(140t)의 측벽의 최상부까지 연장되지 않을 수 있다.
여기서, 제1 일함수 조절막(123)의 최상면은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장된 제1 일함수 조절막(123)의 양단일 수 있다.
따라서, 제1 일함수 조절막(123)이 연장되지 않는 제1 트렌치(140t)의 측벽 상에서, 제1 삽입막(124)과 제1 식각 방지막(122)은 서로 접촉할 수 있다.
제2 일함수 조절막(223)의 최상면은 제2 일함수 조절막(223) 상의 제2 삽입막(224)의 최상면 및 제2 필링막(225)의 최상면보다 낮을 수 있다. 제2 일함수 조절막(223)은 제2 트렌치(240t)의 측벽의 최상부까지 연장되지 않을 수 있다.
제2 일함수 조절막(223)이 연장되지 않는 제2 트렌치(240t)의 측벽 상에서, 제2 삽입막(224)과 제2 식각 방지막(222)은 서로 접촉할 수 있다.
제3 일함수 조절막(323)의 최상면은 제3 일함수 조절막(323) 상의 제3 삽입막(324)의 최상면 및 제3 필링막(325)의 최상면보다 낮을 수 있다. 제3 일함수 조절막(323)은 제3 트렌치(340t)의 측벽의 최상부까지 연장되지 않을 수 있다.
제3 일함수 조절막(323)이 연장되지 않는 제3 트렌치(340t)의 측벽 상에서, 제3 삽입막(324)과 제3 식각 방지막(322)은 서로 접촉할 수 있다.
제4 일함수 조절막(423)의 최상면은 제4 일함수 조절막(423) 상의 제4 삽입막(424)의 최상면 및 제4 필링막(425)의 최상면보다 낮을 수 있다. 제4 일함수 조절막(423)은 제4 트렌치(440t)의 측벽의 최상부까지 연장되지 않을 수 있다.
제4 일함수 조절막(423)이 연장되지 않는 제4 트렌치(440t)의 측벽 상에서, 제4 삽입막(424)과 제4 식각 방지막(422)은 서로 접촉할 수 있다.
도 3에서, 각각의 제1 내지 제4 일함수 조절막(123, 223, 323, 423)의 최상면은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽에 대해 예각을 갖는 경사면으로 도시하였지만, 이에 제한되는 것은 아니다.
각각의 제1 내지 제4 일함수 조절막(123, 223, 323, 423)의 최상면은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽에 대해 직각을 갖는 평면일 수도 있음은 물론이다.
또한, 도 3에서, 제1 내지 제4 일함수 조절막(123, 223, 323, 423)은 모두 모따기된 형상을 갖는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 일함수 조절막의 두께 및 하부 TiN막의 두께 등을 고려하여, 제1 내지 제4 일함수 조절막(123, 223, 323, 423) 중 일부만이 모따기된 형상을 가질 수 있음은 물론이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제4 영역(I, II, III, IV)은 각각 NMOS가 형성되는 영역일 수 있다.
즉, 제1 내지 제4 트랜지스터(101, 201, 301, 401)는 각각 n형 트랜지스터일 수 있다.
제1 게이트 전극 구조체(120)는 제1 하부 TiN막(121)과, 제1 식각 방지막(122)과, 제1 삽입막(124)과, 제1 필링막(125)을 포함할 수 있다.
제1 삽입막(124)은 제1 식각 방지막(122) 상에 형성될 수 있다. 제1 삽입막(124)은 제1 식각 방지막(122)과 접할 수 있다. 제1 삽입막(124)은 제1 식각 방지막(122)의 프로파일을 따라 형성될 수 있다.
제2 게이트 전극 구조체(220)는 제2 하부 TiN막(221)과, 제2 식각 방지막(222)과, 제2 삽입막(224)과, 제2 필링막(225)을 포함할 수 있다.
제2 삽입막(224)은 제2 식각 방지막(222) 상에 형성될 수 있다. 제2 삽입막(224)은 제2 식각 방지막(222)과 접할 수 있다. 제2 삽입막(224)은 제2 식각 방지막(222)의 프로파일을 따라 형성될 수 있다.
즉, 제3 게이트 전극 구조체(320) 및 제4 게이트 전극 구조체(420)와 달리, 제1 게이트 전극 구조체(120) 및 제2 게이트 전극 구조체(220)는 TiN막인 일함수 조절막을 포함하지 않을 수 있다.
도 4에서, 제1 하부 TiN막(121)의 두께(t11)는 제3 하부 TiN막(321)의 두께(t31)와 실질적으로 동일할 수 있다. 또한, 제2 하부 TiN막(221)의 두께(t21)는 제4 하부 TiN막(421)의 두께(t41)와 실질적으로 동일할 수 있다.
한편, 제1 하부 TiN막(121)의 두께(t11)는 제2 하부 TiN막(221)의 두께(t21)보다 작을 수 있다.
덧붙여, 제3 일함수 조절막(323)의 두께(t32)는 제4 일함수 조절막(423)의 두께(t42)와 실질적으로 동일할 수 있다.
하부 TiN막의 두께와 일함수 조절막의 유무는 각각의 제1 내지 제4 트랜지스터(101, 201, 301, 401)에서 다를 수 있다.
이와 같은 하부 TiN막의 두께와 일함수 조절막의 유무를 이용하여, 제1 내지 제4 트랜지스터(101, 201, 301, 401)의 문턱 전압을 조절할 수 있다.
각각의 제1 내지 제4 트랜지스터(101, 201, 301, 401)의 문턱 전압은 서로 다를 수 있다.
제2 트랜지스터(201)의 문턱 전압은 제1 트랜지스터(101)의 문턱 전압보다 크고, 제3 트랜지스터(301)의 문턱 전압보다 작을 수 있다. 또한, 제3 트랜지스터(301)의 문턱 전압은 제4 트랜지스터(401)의 문턱 전압보다 작을 수 있다.
도 1의 제1 내지 제4 트랜지스터(101, 201, 301, 401)은 각각 n형 트랜지스터일 수 있다. 이에 따라, 문턱 전압이 가장 큰 제4 트랜지스터(401)는 예를 들어, n형의 고전압 트랜지스터(High Voltage Transistor)일 수 있다.
또한, 제3 트랜지스터(301)는 n형의 중전압 트랜지스터(Regular Voltage Transistor)이고, 제2 트랜지스터(201)는 n형의 저전압 트랜지스터(Low Voltage Transistor)일 수 있다. 게다가, 문턱 전압이 가장 작은 제1 트랜지스터(101)는 n형의 초저전압 트랜지스터(Super Low Voltage Transistor)일 수 있다.
예를 들어, 일함수 조절막이 없고, 하부 TiN막의 두께가 다른 제1 트랜지스터(101) 및 제2 트랜지스터(201)에서, 하부 TiN막의 두께가 큰 제2 트랜지스터(201)의 문턱전압이 제1 트랜지스터(101)의 문턱 전압보다 클 수 있다.
마찬가지로, 일함수 조절막의 두께가 동일하고, 하부 TiN막의 두께가 다른 제3 트랜지스터(301) 및 제4 트랜지스터(201)에서, 하부 TiN막의 두께가 큰 제4 트랜지스터(401)의 문턱전압이 제3 트랜지스터(301)의 문턱 전압보다 클 수 있다.
덧붙여, 하부 TiN막의 두께는 동일하고, 일함수 조절막의 유무가 다른 제1 트랜지스터(101) 및 제3 트랜지스터(301)에서, 일함수 조절막이 있는 제3 트랜지스터(301)의 문턱 전압이 제1 트랜지스터(101)의 문턱 전압보다 클 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 영역(I) 및 제2 영역(II)은 NMOS가 형성되는 영역이고, 제3 영역(III) 및 제4 영역(IV)은 PMOS가 형성되는 영역일 수 있다.
즉, 제1 트랜지스터(101) 및 제2 트랜지스터(201)는 각각 n형 트랜지스터이고, 제3 트랜지스터(301) 및 제4 트랜지스터(401)은 p형 트랜지스터일 수 있다.
제1 게이트 전극 구조체(120)는 제1 하부 TiN막(121)과, 제1 식각 방지막(122)과, 제1 삽입막(124)과, 제1 필링막(125)을 포함할 수 있다.
제1 삽입막(124)은 제1 식각 방지막(122) 상에 형성될 수 있다. 제1 삽입막(124)은 제1 식각 방지막(122)과 접할 수 있다. 제1 삽입막(124)은 제1 식각 방지막(122)의 프로파일을 따라 형성될 수 있다.
즉, 제2 내지 제4 게이트 전극 구조체(220, 320, 420)와 달리, 제1 게이트 전극 구조체(120)는 TiN막인 일함수 조절막을 포함하지 않을 수 있다.
도 5에서, 제1 내지 제4 하부 TiN막(421)의 두께는 서로 동일할 수도 있고, 서로 다를 수도 있다.
또한, 제4 일함수 조절막(423)의 두께(t42)는 제3 일함수 조절막(323)의 두께(t32)보다 작고, 제2 일함수 조절막(223)의 두께(t22)보다 클 수 있다.
이 때, 제2 일함수 조절막(223)을 포함하는 제2 트랜지스터(201)의 문턱 전압은 일함수 조절막을 포함하지 못한 제1 트랜지스터(101)의 문턱 전압보다 클 수 있다.
즉, n형 트랜지스터의 경우, 하부 TiN막의 두께와 상관없이, TaN막과 TiAlC막 사이에 TiN막을 포함하는 제2 트랜지스터(201)의 문턱 전압은, TaN막과 TiAlC막 사이에 TiN막을 포함하지 않는 제1 트랜지스터(101)의 문턱 전압보다 클 수 있다.
한편, 제3 일함수 조절막(323)을 포함하는 제3 트랜지스터(301)의 문턱 전압은 제4 일함수 조절막(423)을 포함하는 제4 트랜지스터(401)의 문턱 전압보다 작을 수 있다.
즉, p형 트랜지스터의 경우, 하부 TiN막의 두께와 상관없이, TaN막과 TiAlC막 사이에서 제4 트랜지스터(401)보다 TiN막의 두께가 작은 제3 트랜지스터(301)의 문턱 전압은 제4 트랜지스터(401)의 문턱 전압보다 작을 수 있다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 일함수 조절막(323) 및 제4 일함수 조절막(423)은 모따기된 형상일 수 있다.
다르게 설명하면, p형 트랜지스터의 게이트 전극 구조체에 포함된 제3 일함수 조절막(323) 및 제4 일함수 조절막(423)은 모따기된 형상일 수 있다.
제3 일함수 조절막(323)의 최상면은 제3 일함수 조절막(323) 상의 제3 삽입막(324)의 최상면 및 제3 필링막(325)의 최상면보다 낮을 수 있다. 제3 일함수 조절막(323)은 제3 트렌치(340t)의 측벽의 최상부까지 연장되지 않을 수 있다.
제4 일함수 조절막(423)의 최상면은 제4 일함수 조절막(423) 상의 제4 삽입막(424)의 최상면 및 제4 필링막(425)의 최상면보다 낮을 수 있다. 제4 일함수 조절막(423)은 제4 트렌치(440t)의 측벽의 최상부까지 연장되지 않을 수 있다.
도 6에서, p형 트랜지스터의 게이트 전극 구조체에 포함된 제3 일함수 조절막(323) 및 제4 일함수 조절막(423)만 모따기된 형상인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 8은 도 7의 A - A, B - B, C - C 및 D - D를 따라서 절단한 단면도이다. 도 9a 내지 도 9c는 도 7의 E - E를 따라서 절단한 단면도들이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 8은 핀형 패턴에 관한 내용을 제외하고 도 1과 실질적으로 유사할 수 있으므로, 중복되는 사항은 생략하거나 간략히 설명한다. 하지만, 도 8은 핀형 패턴에 관한 내용을 제외하고 도 2 및 도 3과 실질적으로 유사할 수 있음은 물론이다.
또한, 도 9a 내지 도 9c는 제1 영역(I)의 게이트 방향(Y1) 단면도만을 도시하였지만, 제2 내지 제4 영역(II, III, IV)의 게이트 방향 단면도들이 도 9a 내지 도 9c와 유사할 수 있음을 통상의 기술자는 알 수 있다.
도 7 내지 도 9c를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 각각의 제1 내지 제4 트랜지스터(101, 201, 301, 401)는 p형의 핀형 트랜지스터일 수 있다.
제1 내지 제4 트랜지스터(101, 201, 301, 401)는 각각 제1 내지 제4 핀형 패턴(110, 210, 310, 410)을 포함할 수 있다.
제1 핀형 패턴(110)은 제1 영역(I)에 형성되고, 제2 핀형 패턴(210)은 제2 영역(II)에 형성되고, 제3 핀형 패턴(310)은 제3 영역(III)에 형성되고, 제4 핀형 패턴(410)은 제4 영역(IV)에 형성될 수 있다.
각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 기판(100)으로부터 돌출되어 있을 수 있다.
제1 핀형 패턴(110)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제2 핀형 패턴(210)은 제2 방향(X2)을 따라서 길게 연장될 수 있다. 제3 핀형 패턴(310)은 제3 방향(X3)을 따라서 길게 연장될 수 있다. 제4 핀형 패턴(410)은 제4 방향(X4)을 따라서 길게 연장될 수 있다.
제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 실리콘 핀형 패턴인 것으로 설명한다.
예를 들어, 필드 절연막(105)은 제1 핀형 패턴(110)의 측면 일부를 덮고 있기 때문에, 제1 핀형 패턴(110)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있을 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
도 9a와 달리 도 9b에서, 필드 절연막(105)은 필드 라이너(105b)와 필드 필링막(105a)를 포함할 수 있다.
필드 라이너(105b)는 필드 필링막(105a)과 제1 핀형 패턴(110) 사이 및 필드 필링막(105a)과 기판(100) 사이에 형성될 수 있다.
필드 라이너(105b)는 예를 들어, 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
또한, 도 9c에서, 필드 라이너(105b)는 제1 라이너막(105b2)와 제2 라이너막(105b1)을 포함할 수 있다.
제1 라이너막(105b2)은 제1 핀형 패턴(110)의 하부와 기판(100)의 상면을 따라 형성될 수 있다.
제2 라이너막(105b1)은 제1 라이너막(105b2) 상에 형성될 수 있다. 제2 라이너막(105b1)은 제1 라이너막(105b2)을 따라 형성될 수 있다.
제1 라이너막(105b2)는 예를 들어, 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다. 제2 라이너막(105b1)는 예를 들어, 실리콘 산화물을 포함할 수 있다.
제1 게이트 스페이서(140)는 필드 절연막(105) 상으로 돌출된 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제5 방향(Y1)을 따라서 길게 연장될 수 있고, 제1 핀형 패턴(110)과 교차할 수 있다.
제1 트렌치(140t)는 제1 게이트 스페이서(140)에 의해 정의되므로, 제1 트렌치(140t)는 제5 방향(Y1)을 따라 길게 연장될 수 있다.
마찬가지로, 제2 게이트 스페이서(240)는 제2 핀형 패턴(210) 상에 형성되고, 제6 방향(Y2)으로 연장될 수 있다. 제3 게이트 스페이서(340)는 제3 핀형 패턴(310) 상에 형성되고, 제7 방향(Y3)으로 연장될 수 있다. 제4 게이트 스페이서(440)는 제4 핀형 패턴(410) 상에 형성되고, 제8 방향(Y4)으로 연장될 수 있다.
제1 게이트 절연막(130)은 필드 절연막(105) 및 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 게이트 절연막(130)은 필드 절연막(105)의 상면 및 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다.
제1 계면막(131)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 계면막(131)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다.
제1 계면막(131)은 필드 절연막(105)의 상면 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 계면막(131)을 형성하는 방법에 따라, 제1 계면막(131)은 필드 절연막(105)의 상면을 따라 형성될 수도 있다.
제1 고유전율 절연막(132)은 제1 계면막(131) 상에 형성되고, 제1 핀형 패턴(110)의 프로파일 및 필드 절연막(105)의 상면을 따라서 형성될 수 있다.
제2 내지 제4 게이트 절연막(230, 330, 430)에 대한 설명은 제1 게이트 절연막(130)에 관한 설명과 실질적으로 동일하므로, 생략한다.
제1 게이트 전극 구조체(120)는 제1 게이트 절연막(130) 상에 형성되고, 제1 핀형 패턴(110)과 교차할 수 있다. 제1 게이트 전극 구조체(120)는 제1 트렌치(140t) 내에 형성되므로, 제1 게이트 전극 구조체(120)는 제5 방향(Y1)으로 연장될 수 있다.
제1 하부 TiN막(121), 제1 식각 방지막(122), 제1 일함수 조절막(123) 및 제1 삽입막(124)은 제1 게이트 절연막(130)의 프로파일을 따라서 형성될 수 있다.
제2 게이트 전극 구조체(220)는 제2 게이트 절연막(230) 상에 형성되고, 제2 핀형 패턴(210)과 교차할 수 있다. 제2 게이트 전극 구조체(220)는 제2 트렌치(240t) 내에 형성되므로, 제2 게이트 전극 구조체(220)는 제6 방향(Y2)으로 연장될 수 있다.
제3 게이트 전극 구조체(320)는 제3 게이트 절연막(330) 상에 형성되고, 제3 핀형 패턴(310)과 교차할 수 있다. 제3 게이트 전극 구조체(320)는 제3 트렌치(340t) 내에 형성되므로, 제3 게이트 전극 구조체(320)는 제7 방향(Y3)으로 연장될 수 있다.
제4 게이트 전극 구조체(420)는 제4 게이트 절연막(430) 상에 형성되고, 제4 핀형 패턴(410)과 교차할 수 있다. 제4 게이트 전극 구조체(420)는 제4 트렌치(440t) 내에 형성되므로, 제4 게이트 전극 구조체(420)는 제8 방향(Y4)으로 연장될 수 있다.
제2 내지 제4 게이트 전극 구조체(220, 320, 420)에 포함된 하부 TiN막, 식각 방지막, 일함수 조절막 및 삽입막에 대한 설명은 제1 하부 TiN막(121), 제1 식각 방지막(122), 제1 일함수 조절막(123) 및 제1 삽입막(124)에 관한 설명과 실질적으로 유사할 수 있다.
제1 소오스/드레인(150)은 제1 핀형 패턴(110) 내에 형성되고, 제2 소오스/드레인(250)은 제2 핀형 패턴(210) 내에 형성되고, 제3 소오스/드레인(350)은 제3 핀형 패턴(310) 내에 형성되고, 제4 소오스/드레인(450)은 제4 핀형 패턴(410) 내에 형성될 수 있다.
도 8에서, 제1 하부 TiN막(121)의 두께(t11)는 제3 하부 TiN막(321)의 두께(t31)와 실질적으로 동일할 수 있다. 또한, 제2 하부 TiN막(221)의 두께(t21)는 제4 하부 TiN막(421)의 두께(t41)와 실질적으로 동일할 수 있다.
한편, 제1 하부 TiN막(121)의 두께(t11)는 제2 하부 TiN막(221)의 두께(t21)보다 클 수 있다.
덧붙여, 제1 일함수 조절막(123)의 두께(t12)는 제2 일함수 조절막(223)의 두께(t22)와 실질적으로 동일할 수 있다. 또한, 제3 일함수 조절막(323)의 두께(t32)는 제4 일함수 조절막(423)의 두께(t42)와 실질적으로 동일할 수 있다.
하지만, 제1 일함수 조절막(123)의 두께(t12)는 제3 일함수 조절막(323)의 두께(t32)보다 클 수 있다.
제2 트랜지스터(201)의 문턱 전압은 제1 트랜지스터(101)의 문턱 전압보다 크고, 제3 트랜지스터(301)의 문턱 전압보다 작을 수 있다. 또한, 제3 트랜지스터(301)의 문턱 전압은 제4 트랜지스터(401)의 문턱 전압보다 작을 수 있다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 7 내지 9c를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 10은 핀형 패턴에 관한 내용을 제외하고 도 4와 실질적으로 유사할 수 있으므로, 중복되는 사항은 생략하거나 간략히 설명한다.
도 10을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 각각의 제1 내지 제4 트랜지스터(101, 201, 301, 401)은 n형의 핀형 트랜지스터일 수 있다.
제1 게이트 전극 구조체(120)는 제1 하부 TiN막(121)과, 제1 식각 방지막(122)과, 제1 삽입막(124)과, 제1 필링막(125)을 포함할 수 있다.
제1 삽입막(124)은 제1 식각 방지막(122) 상에 형성될 수 있다. 제1 삽입막(124)은 제1 식각 방지막(122)과 접할 수 있다. 제1 삽입막(124)은 제1 식각 방지막(122)의 프로파일을 따라 형성될 수 있다.
제2 게이트 전극 구조체(220)는 제2 하부 TiN막(221)과, 제2 식각 방지막(222)과, 제2 삽입막(224)과, 제2 필링막(225)을 포함할 수 있다.
제2 삽입막(224)은 제2 식각 방지막(222) 상에 형성될 수 있다. 제2 삽입막(224)은 제2 식각 방지막(222)과 접할 수 있다. 제2 삽입막(224)은 제2 식각 방지막(222)의 프로파일을 따라 형성될 수 있다.
즉, 제3 게이트 전극 구조체(320) 및 제4 게이트 전극 구조체(420)와 달리, 제1 게이트 전극 구조체(120) 및 제2 게이트 전극 구조체(220)는 TiN막인 일함수 조절막을 포함하지 않을 수 있다.
제1 하부 TiN막(121)의 두께(t11)는 제3 하부 TiN막(321)의 두께(t31)와 실질적으로 동일할 수 있다. 또한, 제2 하부 TiN막(221)의 두께(t21)는 제4 하부 TiN막(421)의 두께(t41)와 실질적으로 동일할 수 있다.
한편, 제1 하부 TiN막(121)의 두께(t11)는 제2 하부 TiN막(221)의 두께(t21)보다 작을 수 있다.
덧붙여, 제3 일함수 조절막(323)의 두께(t32)는 제4 일함수 조절막(423)의 두께(t42)와 실질적으로 동일할 수 있다.
제2 트랜지스터(201)의 문턱 전압은 제1 트랜지스터(101)의 문턱 전압보다 크고, 제3 트랜지스터(301)의 문턱 전압보다 작을 수 있다. 또한, 제3 트랜지스터(301)의 문턱 전압은 제4 트랜지스터(401)의 문턱 전압보다 작을 수 있다.
도면으로 도시하지 않았지만, 도 5 및 도 6을 이용하여 설명한 제1 내지 제4 트랜지스터(101, 201, 301, 401)도 핀형 패턴을 포함할 수 있음은 자명하다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 고유전율 절연막(132)은 제1 게이트 전극 구조체(120)와 제1 게이트 스페이서(140) 사이로 연장되는 부분을 포함하지 않을 수 있다.
또한, 제1 게이트 전극 구조체(120)에서, 제1 하부 TiN막(121), 제1 식각 방지막(122), 제1 일함수 조절막(123) 및 제1 삽입막(124)은 제1 게이트 스페이서(140)의 내측벽을 따라서 연장되는 부분을 포함하지 않을 수 있다.
제2 내지 제4 고유전율 절연막(232, 332, 432)에 대한 설명은 제1 고유전율 절연막(132)에 대한 설명과 실질적으로 유사할 수 있다.
또한, 제2 내지 제4 전극 구조체(220, 320, 420)에 포함된 하부 TiN막, 식각 방지막, 일함수 조절막 및 삽입막에 대한 설명은 제1 하부 TiN막(121), 제1 식각 방지막(122), 제1 일함수 조절막(123) 및 제1 삽입막(124)에 대한 설명과 실질적으로 유사할 수 있다.
도 11에서, 제1 하부 TiN막(121)의 두께(t11)는 제3 하부 TiN막(321)의 두께(t31)와 실질적으로 동일할 수 있다. 또한, 제2 하부 TiN막(221)의 두께(t21)는 제4 하부 TiN막(421)의 두께(t41)와 실질적으로 동일할 수 있다.
한편, 제1 하부 TiN막(121)의 두께(t11)는 제2 하부 TiN막(221)의 두께(t21)보다 클 수 있다.
덧붙여, 제1 일함수 조절막(123)의 두께(t12)는 제2 일함수 조절막(223)의 두께(t22)와 실질적으로 동일할 수 있다. 또한, 제3 일함수 조절막(323)의 두께(t32)는 제4 일함수 조절막(423)의 두께(t42)와 실질적으로 동일할 수 있다.
하지만, 제1 일함수 조절막(123)의 두께(t12)는 제3 일함수 조절막(323)의 두께(t32)보다 클 수 있다.
도 11에서, 제1 내지 제4 게이트 전극 구조체(120, 220, 320, 420) 상에, 제1 내지 제4 게이트 하드 마스크(155, 255, 325, 425)가 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 13은 도 12의 반도체 장치의 레이아웃도이다. 도 14는 도 13의 F - F를 따라서 절단한 단면도이다.
도 12를 참조하면, 반도체 장치는, 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 12 및 도 13을 참조하면, 서로 이격된 제1 활성 영역(510), 제2 활성 영역(520), 제3 활성 영역(530), 제4 활성 영역(540), 제5 활성 영역(550) 및 제6 활성 영역(560)은 각각 일 방향(도 13의 가로 방향)으로 길게 연장되도록 형성된다. 제2 활성 영역(520)과 제5 활성 영역(550)은 제1 활성 영역(510), 제3 활성 영역(530), 제4 활성 영역(540) 및 제6 활성 영역(560)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 라인(571), 제2 게이트 라인(572), 제3 게이트 라인(573), 제4 게이트 라인(574)은 타 방향(도 13의 위 아래 방향)으로 길게 연장되고, 제1 활성 영역(510) 내지 제6 활성 영역(560)을 교차하도록 형성된다.
구체적으로, 제1 게이트 라인(571)은 제1 내지 제3 활성 영역(510, 520, 530)을 완전히 교차하고, 제5 활성 영역(550)의 종단과 일부 오버랩 될 수 있다. 제3 게이트 라인(573)은 제4 내지 제6 활성 영역(540, 550, 560)을 완전히 교차하고, 제2 활성 영역(520)의 종단과 일부 오버랩 될 수 있다. 제2 게이트 라인(572)는 제1 활성 영역(510)과 제3 활성 영역(530)을 교차하고, 제4 게이트 라인(574)은 제4 활성 영역(540)과 제6 활성 영역(560)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 라인(571)과 제2 활성 영역(520)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 라인(571)과 제1 활성 영역(510) 및 제3 활성 영역(530)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 라인(572)과 제1 활성 영역(510) 및 제3 활성 영역(530)이 교차되는 영역 주변에 정의된다.
제2 풀업 트랜지스터(PU2)는 제3 게이트 라인(573)과 제5 활성 영역(550)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 라인(573)과 제4 활성 영역(540) 및 제6 활성 영역(560)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 라인(574)과 제4 활성 영역(540) 및 제6 활성 영역(560)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 라인(571~574)과, 제1 내지 제6 활성 영역(510, 520, 530, 540, 550, 560)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있으며, 다수의 컨택(570)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(581)은 제2 활성 영역(520), 제3 게이트 라인(573)과, 배선(471)을 동시에 연결한다. 제2 공유 컨택(582)은 제5 활성 영역(550), 제1 게이트 라인(571)과, 배선(472)을 동시에 연결한다.
도 13에서, n형 트랜지스터인 풀다운 트랜지스터(PD1, PD2) 및 패스 트랜지스터(PS1, PS2)는 복수의 활성 영역 주변에 정의되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 13에서, 제1 활성 영역(510) 및 제3 활성 영역(530) 중 하나가 제거되고, 제4 활성 영역(540) 및 제6 활성 영역(560) 중 하나가 제거될 수 있음은 물론이다.
도 13 및 도 14에서, 기판(100)은 제1 활성 영역(510) 및 제2 활성 영역(520)과, 제1 활성 영역(510) 및 제2 활성 영역(510) 사이의 필드 절연막(105)을 포함할 수 있다.
제5 게이트 스페이서(640)는 기판(100) 상에 형성되고, 제5 트렌치(640t)를 정의할 수 있다. 제5 트렌치(640t)는 제1 활성 영역(510)과, 필드 절연막(105)과, 제2 활성 영역(520)을 가로지를 수 있다.
제1 게이트 라인(571)은 기판(100) 상에 형성될 수 있다. 제1 게이트 라인(571)은 제5 트렌치(640t) 내에 형성될 수 있다. 이에 따라, 제1 게이트 라인(571)은 제1 활성 영역(510)과, 필드 절연막(105)과, 제2 활성 영역(520)을 가로질러 형성될 수 있다.
제1 게이트 라인(571)은 서로 직접 접촉하는 제5 게이트 전극 구조체(620)와 제6 게이트 전극 구조체(670)를 포함할 수 있다. 제5 게이트 전극 구조체(620) 및 제6 게이트 전극 구조체(670)는 필드 절연막(105) 상에서 만날 수 있다.
제1 풀다운 트랜지스터(PD1)는 제5 게이트 절연막(630)과, 제5 게이트 전극 구조체(620)를 포함할 수 있다. 제1 풀업 트랜지스터(PU1)는 제6 게이트 절연막(680)과, 제6 게이트 전극 구조체(670)를 포함할 수 있다.
제5 게이트 절연막(630) 및 제6 게이트 절연막(680)은 제5 트렌치(640t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제5 게이트 절연막(630)은 제1 활성 영역(510) 및 필드 절연막(105)의 상면을 따라 연장될 수 있다. 제6 게이트 절연막(680)은 제2 활성 영역(520) 및 필드 절연막(105)의 상면을 따라 연장될 수 있다.
제5 게이트 절연막(630)은 제5 계면막(631)과 제5 고유전율 절연막(632)을 포함할 수 있다. 제6 게이트 절연막(680)은 제6 계면막(681)과 제6 고유전율 절연막(682)을 포함할 수 있다.
제5 계면막(631) 및 제6 계면막(681)은 제1 활성 영역(510) 및 제2 활성 영역(520)에만 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제5 계면막(631)의 제조 방법에 따라, 필드 절연막(105)의 상면 및 제5 게이트 스페이서(640)의 측벽을 따라 연장될 수도 있다.
제5 게이트 전극 구조체(620)는 제5 게이트 절연막(630) 상에 형성될 수 있다. 제5 게이트 전극 구조체(620)는 제5 하부 TiN막(621)과, 제5 식각 방지막(622)과, 제5 일함수 조절막(623)과, 제5 삽입막(624)과, 제5 필링막(625)을 포함할 수 있다.
제5 하부 TiN막(621)은 제5 게이트 절연막(630) 상에 형성될 수 있다. 제5 하부 TiN막(621)은 제5 게이트 절연막(630)과 접촉할 수 있다. 제5 하부 TiN막(621)은 제5 게이트 절연막(630)의 프로파일을 따라 형성될 수 있다.
제5 식각 방지막(622)은 제5 하부 TiN막(621) 상에 형성될 수 있다. 제5 식각 방지막(622)은 제5 하부 TiN막(621)의 프로파일을 따라 형성될 수 있다.
제5 일함수 조절막(623)은 제5 식각 방지막(622) 상에 형성될 수 있다. 제5 일함수 조절막(623)은 제5 식각 방지막(622)과 접촉할 수 있다. 제5 일함수 조절막(623)은 제5 식각 방지막(622)의 프로파일을 따라 형성될 수 있다.
제5 삽입막(624)은 제5 일함수 조절막(623) 상에 형성될 수 있다. 제5 삽입막(624)은 제5 일함수 조절막(623)과 접촉할 수 있다. 제5 삽입막(624)은 제5 일함수 조절막(623)의 프로파일을 따라 형성될 수 있다.
제5 필링막(625)은 제5 삽입막(624) 상에 형성될 수 있다.
제6 게이트 전극 구조체(670)는 제6 게이트 절연막(680) 상에 형성될 수 있다. 제6 게이트 전극 구조체(670)는 제6 하부 TiN막(671)과, 제6 식각 방지막(672)과, 제6 일함수 조절막(673)과, 제6 삽입막(674)과, 제6 필링막(675)을 포함할 수 있다.
제6 하부 TiN막(671)은 제6 게이트 절연막(680) 상에 형성될 수 있다. 제6 하부 TiN막(671)은 제6 게이트 절연막(680)과 접촉할 수 있다. 제6 하부 TiN막(671)은 제6 게이트 절연막(680)의 프로파일을 따라 형성될 수 있다.
제6 식각 방지막(672)은 제6 하부 TiN막(671) 상에 형성될 수 있다. 제6 식각 방지막(672)은 제6 하부 TiN막(671)의 프로파일을 따라 형성될 수 있다.
제6 일함수 조절막(673)은 제6 식각 방지막(672) 상에 형성될 수 있다. 제6 일함수 조절막(673)은 제6 식각 방지막(672)과 접촉할 수 있다. 제6 일함수 조절막(673)은 제6 식각 방지막(672)의 프로파일을 따라 형성될 수 있다.
제6 삽입막(674)은 제6 일함수 조절막(673) 상에 형성될 수 있다. 제6 삽입막(674)은 제6 일함수 조절막(673)과 접촉할 수 있다. 제6 삽입막(674)은 제6 일함수 조절막(673)의 프로파일을 따라 형성될 수 있다.
제6 필링막(675)은 제6 삽입막(674) 상에 형성될 수 있다.
각각의 식각 방지막 상에 형성되는 일함수 조절막, 삽입막 및 필링막은 상부 게이트 전극일 수 있다.
제5 식각 방지막(622) 및 제6 식각 방지막(672)은 동일한 물질을 포함할 수 있다. 제5 식각 방지막(622) 및 제6 식각 방지막(672)은 예를 들어, TaN를 포함할 수 있다.
제5 식각 방지막(622) 및 제6 식각 방지막(672)은 필드 절연막(105) 상에서 직접 접촉할 수 있다.
제5 일함수 조절막(623) 및 제6 일함수 조절막(673)은 동일한 물질을 포함할 수 있다. 제5 일함수 조절막(623) 및 제6 일함수 조절막(673)은 예를 들어, TiN를 포함할 수 있다.
제5 일함수 조절막(623) 및 제6 일함수 조절막(673)은 필드 절연막(105) 상에서 직접 접촉할 수 있다.
제5 삽입막(624) 및 제6 삽입막(674)은 동일한 물질을 포함할 수 있다. 제5 삽입막(624) 및 제6 삽입막(674)은 예를 들어, Ti, TiAl, TiAlN, TiAlC, TiAlCN 중 하나를 포함할 수 있다.
제5 삽입막(624) 및 제6 삽입막(674)은 필드 절연막(105) 상에서 직접 접촉할 수 있다.
제5 필링막(625) 및 제6 필링막(675)은 동일한 물질을 포함할 수 있다. 제5 필링막(625) 및 제6 필링막(675)은 예를 들어, W, Al, Co, Cu, Ru, Ni, Pt, Ni-Pt, TiN 중 적어도 하나를 포함할 수 있다.
제5 필링막(625) 및 제6 필링막(675)은 필드 절연막(105) 상에서 직접 접촉할 수 있다.
도 14에서, 제5 하부 TiN막(621)의 두께(t51)는 제6 하부 TiN막(671)의 두께(t61)보다 작을 수 있다. 또한, 제5 일함수 조절막(623)의 두께(t52)는 제6 일함수 조절막(673)의 두께(t62)보다 작을 수 있다.
다시 말하면, PMOS에 포함된 제6 하부 TiN막(671) 및 제6 일함수 조절막(673)의 두께는 NMOS에 포함된 제5 하부 TiN막(621) 및 제5 일함수 조절막(623)의 두께보다 클 수 있다.
도 14에서, 제1 활성 영역(510) 및 제2 활성 영역(520)은 평평한 기판(100)인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 활성 영역(510) 및 제2 활성 영역(520)은 예를 들어, 핀형 패턴과 같이 복수개의 채널 영역을 포함하는 다채널 액티브 패턴일 수 있음은 자명하다.
도 1, 도 15 내지 도 25를 이용하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 15 내지 도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 15를 참고하면, 제1 영역(I)의 기판(100)에 순차적으로 적층된 제1 더미 게이트 절연막(130p) 및 제1 더미 게이트 전극(120p)이 형성될 수 있다. 제2 영역(II)의 기판(100)에 순차적으로 적층된 제2 더미 게이트 절연막(230p) 및 제2 더미 게이트 전극(220p)이 형성될 수 있다.
또한, 제3 영역(III)의 기판(100)에 순차적으로 적층된 제3 더미 게이트 절연막(330p) 및 제3 더미 게이트 전극(320p)이 형성될 수 있다. 제4 영역(IV)의 기판(100)에 순차적으로 적층된 제4 더미 게이트 절연막(430p) 및 제4 더미 게이트 전극(420p)이 형성될 수 있다.
제1 내지 제4 더미 게이트 절연막(130p, 230p, 330p, 430p)은 실리콘 산화물, 실리콘 산질화물 및 이들의 조합을 포함할 수 있다. 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)은 각각 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)은 불순물이 도핑되지 않을 수도 있고, 또는 불순물로 도핑될 수도 있다.
이어서, 각각의 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)의 측벽에 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)이 형성될 수 있다.
제1 내지 제4 게이트 스페이서(140, 240, 340, 440)를 형성한 후, 각각의 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)에 인접하는 제1 내지 제4 소오스/드레인(150, 250, 350, 450)이 형성될 수 있다.
이어서, 기판(100) 상에, 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)을 덮는 층간 절연막(190)이 형성될 수 있다.
이어서, 층간 절연막(190)을 평탄화하여, 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)의 상면이 노출되도록 할 수 있다.
도 16을 참고하면, 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)이 제거될 수 있다.
제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)을 제거한 후, 제1 내지 제4 더미 게이트 절연막(130p, 230p, 330p, 430p)을 제거할 수 있다. 이를 통해, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)가 형성될 수 있다.
제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)은 습식 공정 또는 건식 공정을 이용하여 제거될 수 있다. 습식 식각을 예로 설명하면, 수산화물 소스를 포함하는 수용액에 충분한 시간 동안 충분한 온도에 노출시켜 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)을 실질적으로 제거할 수 있다. 수산화물 소스는 수산화 암모늄 또는 테트라아킬 수산화 암모늄, 예를 들어, 테트라메틸 수산화 암모늄(TMAH)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제4 더미 게이트 절연막(130p, 230p, 330p, 430p)은 습식 식각, 건식 식각 및 이들의 조합으로 제거할 수 있다. 제1 내지 제4 더미 게이트 절연막(130p, 230p, 330p, 430p)의 물질에 따라, 식각액 또는 식각 가스가 달라질 수 있음은 자명하다.
도 17을 참고하면, 기판(100) 상에, 제1 내지 제4 계면막(131, 231, 331, 431)이 형성될 수 있다.
제1 내지 제4 계면막(131, 231, 331, 431)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 바닥면에 형성될 수 있다.
이어서, 제1 내지 제4 계면막(131, 231, 331, 431) 상에, 제1 내지 제4 프리(pre) 고유전율 절연막(132p, 232p, 332p, 432p)가 형성될 수 있다.
예를 들어, 제1 프리 고유전율 절연막(132p)는 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다.
도 18을 참고하면, 제1 내지 제4 프리 고유전율 절연막(132p, 232p, 332p, 432p) 상에, 제1 내지 제4 프리 TiN막(121a, 221a, 321a, 421a)이 형성될 수 있다.
예를 들어, 제1 프리 TiN막(121a)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다. 제1 프리 TiN막(121a)은 제1 프리 고유전율 절연막(132p)의 프로파일을 따라 형성될 수 있다.
도 19를 참고하면, 제2 영역(II)의 제2 프리 TiN막(221a)을 제거하여, 제2 프리 고유전율 절연막(232p)을 노출시킬 수 있다.
또한, 제4 영역(IV)의 제4 프리 TiN막(421a)을 제거하여, 제4 프리 고유전율 절연막(432p)을 노출시킬 수 있다.
도 20을 참고하면, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 및 바닥면을 따라 추가적인 TiN막이 형성될 수 있다.
이를 통해, 제1 영역(I)에, 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 제1 프리 하부 TiN막(121p)이 형성될 수 있다.
제2 내지 제4 영역(II, III, IV)에도, 제2 내지 제4 프리 하부 TiN막(221p, 321p, 421p)이 형성될 수 있다.
제1 프리 하부 TiN막(121p)은 제1 프리 TiN막(121a) 상에 추가적인 TiN막이 형성된 것이므로, 제1 프리 하부 TiN막(121p)의 두께는 제2 프리 하부 TiN막(221p)의 두께보다 클 수 있다.
마찬가지로, 제3 프리 하부 TiN막(321p)의 두께는 제4 프리 하부 TiN막(421p)의 두께보다 클 수 있다.
도 21을 참고하면, 제1 내지 제4 프리 하부 TiN막(121p, 221p, 321p, 421p) 상에 캡핑막(128)이 각각 형성될 수 있다. 캡핑막(128)을 형성한 후, 열처리를 진행할 수 있다.
캡핑막(128)은 예를 들어, 비정질 실리콘, 폴리 실리콘 및 이들의 조합을 포함할 수 있다. 열처리 진행시, 캡핑막(128)은 제1 내지 제4 계면막(131, 231, 331, 431)의 두께가 증가하는 것을 방지할 수 있다.
열처리 후, 캡핑막(128)을 제거할 수 있다.
도 22를 참고하면, 제1 내지 제4 프리 하부 TiN막(121p, 221p, 321p, 421p) 상에, 제1 내지 제4 프리 식각 방지막(122p, 222p, 322p, 422p)이 형성될 수 있다.
예를 들어, 제1 프리 식각 방지막(122p)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다. 제1 프리 식각 방지막(122p)은 제1 프리 하부 TiN막(121p)의 프로파일을 따라 형성될 수 있다.
이어서, 제1 내지 제4 프리 식각 방지막(122p, 222p, 322p, 422p) 상에, 도전막(51)이 형성될 수 있다.
도전막(51)은 각각의 제1 내지 제4 프리 식각 방지막(122p, 222p, 322p, 422p)의 프로파일을 따라 형성될 수 있다.
도전막(51)은 예를 들어, TiN막을 포함할 수 있다.
도 23을 참고하면, 제3 및 제4 프리 식각 방지막(322p, 422p) 상의 도전막(51)을 제거하여, 제3 및 제4 프리 식각 방지막(322p, 422p)을 노출시킬 수 있다.
제3 및 제4 프리 식각 방지막(322p, 422p) 상의 도전막(51)이 제거됨으로써, 제1 프리 식각 방지막(122p) 상에 제1 프리 상부 TiN막(123a)이 형성되고, 제2 프리 식각 방지막(222p) 상에 제2 프리 상부 TiN막(223a)이 형성될 수 있다.
도 24를 참고하면, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 및 바닥면을 따라 추가적인 TiN막이 형성될 수 있다.
이를 통해, 제1 영역(I)에, 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 제1 프리 일함수 조절막(123p)이 형성될 수 있다.
제2 내지 제4 영역(II, III, IV)에도, 제2 내지 제4 프리 일함수 조절막(223p, 323p, 423p)이 형성될 수 있다.
제1 프리 일함수 조절막(123p)은 제1 프리 상부 TiN막(123a) 상에 추가적인 TiN막이 형성된 것이므로, 제1 프리 일함수 조절막(123p)의 두께는 제3 프리 일함수 조절막(323p) 및 제4 프리 일함수 조절막(423p)의 두께보다 클 수 있다.
마찬가지로, 제2 프리 일함수 조절막(223p)의 두께는 제3 프리 일함수 조절막(323p) 및 제4 프리 일함수 조절막(423p)의 두께보다 클 수 있다.
도 25를 참고하면, 제1 내지 제4 프리 일함수 조절막(123p, 223p, 323p, 423p) 상에, 제1 내지 제4 프리 삽입막(124p, 224p, 324p, 424p)이 형성될 수 있다.
예를 들어, 제1 프리 삽입막(124p)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다. 제1 프리 삽입막(124p)은 제1 프리 일함수 조절막(123p)의 프로파일을 따라 형성될 수 있다.
이어서, 제1 내지 제4 프리 삽입막(124p, 224p, 324p, 424p) 상에, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 채우는 제1 내지 제4 프리 필링막(125p, 225p, 325p, 425p)이 형성될 수 있다.
이어서, 도 1을 참고하면, 층간 절연막(190)의 상면 상에 형성된 제1 내지 제4 프리 필링막(125p, 225p, 325p, 425p), 제1 내지 제4 프리 삽입막(124p, 224p, 324p, 424p), 제1 내지 제4 프리 일함수 조절막(123p, 223p, 323p, 423p), 제1 내지 제4 프리 식각 방지막(122p, 222p, 322p, 422p) 및 제1 내지 제4 프리 하부 TiN막(121p, 221p, 321p, 421p)을 제거하여, 제1 내지 제4 게이트 전극 구조체(120, 220, 320, 420) 및 제1 내지 제4 게이트 절연막(130, 230, 330, 430)이 형성될 수 있다.
도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치 방법을 설명하기 위한 중간단계 도면이다.
참고적으로, 도 26은 도 22 이후에 진행되는 공정일 수 있다.
도 26을 참고하면, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성된 도전막(51)의 일부를 제거하여, 제1 내지 제4 프리 식각 방지막(122p, 222p, 322p, 422p) 상에 모따기된 도전막(51c)가 각각 형성될 수 있다.
모따기된 도전막(51c)이 형성되는 동안, 층간 절연막(190)의 상면 상에 형성된 도전막(51)도 제거될 수 있지만, 이에 제한되는 것은 아니다.
도 27은 본 발명의 몇몇 실시예에 따른 반도체 장치 방법을 설명하기 위한 중간단계 도면이다.
참고적으로, 도 26은 도 24 이후에 진행되는 공정일 수 있다.
도 27을 참고하면, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성된 제1 내지 제4 프리 일함수 조절막(123p, 223p, 323p, 423p)의 일부가 제거될 수 있다.
이를 통해, 제1 내지 제4 프리 식각 방지막(122p, 222p, 322p, 422p) 상에 모따기된 제1 내지 제4 프리 일함수 조절막(123pc, 223pc, 323pc, 423pc)가 각각 형성될 수 있다.
모따기된 제1 내지 제4 프리 일함수 조절막(123pc, 223pc, 323pc, 423pc)이 형성되는 동안, 층간 절연막(190)의 상면 상에 형성된 제1 내지 제4 프리 일함수 조절막(123p, 223p, 323p, 423p)도 제거될 수 있지만, 이에 제한되는 것은 아니다.
도 28은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 28을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210, 310, 410: 핀형 패턴 120, 220, 320: 게이트 전극 구조체
121, 221, 321, 421: 하부 TiN막 123, 223, 323, 423: 일함수 조절막
124, 224, 324, 424: 삽입막 125, 225, 325, 425: 필링막

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 기판; 및
    상기 제1 영역과 상기 제2 영역에 각각 형성된 동일한 도전형의 제1 및 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 상기 기판 상의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접하는 제1 하부 TiN막과, 상기 제1 하부 TiN막 상의 제1 식각 방지막과, 상기 제1 식각 방지막 상의 제1 상부 게이트 전극을 포함하고,
    상기 제2 트랜지스터는 상기 기판 상의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접하는 제2 하부 TiN막과, 상기 제2 하부 TiN막 상의 제2 식각 방지막과, 상기 제2 식각 방지막 상의 제2 상부 게이트 전극을 포함하고,
    상기 제1 하부 TiN막의 두께는 상기 제2 하부 TiN막의 두께보다 작고,
    상기 제1 상부 게이트 전극은 제1 일함수 조절막을 포함하고,
    상기 제2 상부 게이트 전극은 제2 일함수 조절막을 포함하고,
    상기 제1 일함수 조절막의 두께는 상기 제2 일함수 조절막의 두께와 다른 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 NMOS이고,
    상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 작은 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 상부 게이트 전극은 상기 제1 식각 방지막 상에 상기 제1 식각 방지막과 접하는 제1 삽입막과, 상기 제1 삽입막 상의 제1 필링막을 포함하고,
    상기 제2 상부 게이트 전극은 상기 제2 식각 방지막 상에 상기 제2 식각 방지막과 접하는 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막을 포함하고,
    상기 제1 삽입막 및 상기 제2 삽입막은 동일한 물질을 포함하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 일함수 조절막은 상기 제1 식각 방지막과 접촉하고,
    상기 제1 상부 게이트 전극은 상기 제1 일함수 조절막 상의 제1 삽입막과, 상기 제1 삽입막 상의 제1 필링막을 포함하고,
    상기 제2 일함수 조절막은 상기 제2 식각 방지막과 접촉하고,
    상기 제2 상부 게이트 전극은 상기 제2 일함수 조절막 상의 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막을 포함하고,
    상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 동일한 물질을 포함하고, 상기 제1 삽입막과 상기 제2 삽입막은 동일한 물질을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 PMOS이고,
    상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 큰 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 일함수 조절막은 상기 제1 식각 방지막과 접촉하고,
    상기 제1 상부 게이트 전극은 상기 제1 일함수 조절막 상의 제1 삽입막과, 상기 제1 삽입막 상의 제1 필링막을 포함하고,
    상기 제2 일함수 조절막은 상기 제2 식각 방지막과 접촉하고,
    상기 제2 상부 게이트 전극은 상기 제2 일함수 조절막 상의 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막을 포함하고,
    상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 동일한 물질을 포함하고, 상기 제1 삽입막과 상기 제2 삽입막은 동일한 물질을 포함하는 반도체 장치.
  7. 제1 영역 내지 제4 영역을 포함하는 기판; 및
    상기 제1 영역 내지 상기 제4 영역에 각각 형성된 동일한 도전형의 제1 내지 제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 상기 기판 상의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접하는 제1 하부 TiN막과, 상기 제1 하부 TiN막 상의 제1 식각 방지막과, 상기 제1 식각 방지막 상에 상기 제1 식각 방지막과 접하는 제1 일함수 조절막을 포함하는 제1 상부 게이트 전극을 포함하고,
    상기 제2 트랜지스터는 상기 기판 상의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접하는 제2 하부 TiN막과, 상기 제2 하부 TiN막 상의 제2 식각 방지막과, 상기 제2 식각 방지막 상에 상기 제2 식각 방지막과 접하는 제2 일함수 조절막을 포함하는 제2 상부 게이트 전극을 포함하고,
    상기 제3 트랜지스터는 상기 기판 상의 제3 게이트 절연막과, 상기 제3 게이트 절연막 상에 상기 제3 게이트 절연막과 접하는 제3 하부 TiN막과, 상기 제3 하부 TiN막 상의 제3 식각 방지막과, 상기 제3 식각 방지막 상의 제3 상부 게이트 전극을 포함하고, 상기 제3 상부 게이트 전극은 상기 제3 식각 방지막과 접촉하는 제3 일함수 조절막을 포함하고,
    상기 제4 트랜지스터는 상기 기판 상의 제4 게이트 절연막과, 상기 제4 게이트 절연막 상에 상기 제4 게이트 절연막과 접하는 제4 하부 TiN막과, 상기 제4 하부 TiN막 상의 제4 식각 방지막과, 상기 제4 식각 방지막 상의 제4 상부 게이트 전극을 포함하고, 상기 제4 상부 게이트 전극은 상기 제4 식각 방지막과 접촉하는 제4 일함수 조절막을 포함하고,
    상기 제1 일함수 조절막의 두께는 상기 제2 일함수 조절막의 두께와 실질적으로 동일하고,
    상기 제3 일함수 조절막의 두께는 상기 제4 일함수 조절막의 두께와 실질적으로 동일하고,
    상기 제3 일함수 조절막의 두께는 상기 제1 일함수 조절막의 두께보다 작고,
    상기 제1 하부 TiN막의 두께는 상기 제3 하부 TiN막의 두께와 실질적으로 동일하고, 상기 제2 하부 TiN막의 두께는 상기 제4 하부 TiN막의 두께와 실질적으로 동일하고,
    상기 제1 하부 TiN막의 두께는 상기 제2 하부 TiN막의 두께보다 큰 반도체 장치.
  8. 삭제
  9. 제7 항에 있어서,
    상기 제1 내지 제4 트랜지스터는 각각 PMOS인 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 작고, 상기 제3 트랜지스터의 문턱 전압은 상기 제4 트랜지스터의 문턱 전압보다 작은 반도체 장치.
  11. 제9 항에 있어서,
    상기 제2 트랜지스터의 문턱 전압은 상기 제3 트랜지스터의 문턱 전압보다 작은 반도체 장치.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제1 영역 및 제2 영역을 포함하는 기판; 및
    상기 제1 영역과 상기 제2 영역에 각각 형성된 제1 및 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 상기 기판 상의 제1 핀형 패턴과, 상기 제1 핀형 패턴 상의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 핀형 패턴과 교차하고 상기 제1 게이트 절연막과 접하는 제1 하부 TiN막과, 상기 제1 하부 TiN막 상의 제1 TaN막과, 상기 제1 TaN막 상의 제1 TiAlC막과, 상기 제1 TaN막 및 상기 제1 TiAlC막 사이에 배치되고 상기 제1 TaN막 및 상기 제1 TiAlC막과 접하는 제1 TiN막과, 상기 제1 TiAlC막 상의 제1 필링막을 포함하고,
    상기 제2 트랜지스터는 상기 기판 상의 제2 핀형 패턴과, 상기 제2 핀형 패턴 상의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 핀형 패턴과 교차하고 상기 제2 게이트 절연막과 접하는 제2 하부 TiN막과, 상기 제2 하부 TiN막 상의 제2 TaN막과, 상기 제2 TaN막 상의 제2 TiAlC막과, 상기 제2 TaN막 및 상기 제2 TiAlC막 사이에 배치되고 상기 제2 TaN막 및 상기 제2 TiAlC막과 접하는 제2 TiN막과, 상기 제2 TiAlC막 상의 제2 필링막을 포함하고,
    상기 제1 하부 TiN막의 두께는 상기 제2 하부 TiN막의 두께보다 작고,
    상기 제1 TiN막의 두께는 상기 제2 TiN막의 두께와 실질적으로 동일한 반도체 장치.
  17. 삭제
  18. 삭제
  19. 제16 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 NMOS이고,
    상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 작은 반도체 장치.
  20. 제16 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 PMOS이고,
    상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 큰 반도체 장치.
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