CN107068678A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件，该半导体器件包括具有不同阈值电压的多个晶体管。该半导体器件包括：包括第一区域和第二区域的基板；以及分别形成在第一区域和第二区域中的第一晶体管和第二晶体管，其中第一晶体管包括在基板上的第一栅绝缘层、在第一栅绝缘层上以与第一栅绝缘层接触的第一下导电层、在第一下导电层上的第一蚀刻停止层以及在第一蚀刻停止层上的第一上栅电极，以及第二晶体管包括在基板上的第二栅绝缘层、在第二栅绝缘层上以与第二栅绝缘层接触的第二下导电层、在第二下导电层上的第二蚀刻停止层以及在第二蚀刻停止层上的第二上栅电极，其中第一下导电层的厚度小于第二下导电层的厚度。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体器件及其制造方法。
背景技术
半导体器件可以包括具有不同阈值电压的晶体管。具有不同阈值电压的晶体管的示例包括逻辑晶体管与静态随机存取存储器(SRAM)晶体管或动态随机存取存储器(DRAM)晶体管的组合。
同时，控制在半导体器件中包括的晶体管的阈值电压的各种方法正被研究。
发明内容
本公开的方面提供包括具有不同阈值电压的多个晶体管的半导体器件。
本公开的方面也提供包括具有不同阈值电压的多个晶体管并且能够提高金属栅电极的间隙填充特性的半导体器件。
本公开的方面还提供能够改善晶体管的阈值电压的半导体器件。
本公开的方面还提供一种制造能够改变多个晶体管的阈值电压的半导体器件的方法。
本公开的方面还提供一种制造半导体器件的方法，该半导体器件能够改变多个晶体管的阈值电压同时提高金属栅电极的间隙填充特性。
然而，本公开的方面不局限于在这里阐述的所述之一。对于本公开所属领域的普通技术人员而言，通过参考以下给出的本公开的详细描述，本公开的以上和其他方面将变得更加明显。
根据本公开的一方面，提供一种半导体器件，该半导体器件包括：包括第一区域和第二区域的基板；以及分别形成在第一区域和第二区域中的第一晶体管和第二晶体管，其中第一晶体管包括在基板上的第一栅绝缘层、在第一栅绝缘层上以与第一栅绝缘层接触的第一下导电层(例如TiN)、在第一下导电层上的第一蚀刻停止层以及在第一蚀刻停止层上的第一上栅电极，以及第二晶体管包括在基板上的第二栅绝缘层、在第二栅绝缘层上以与第二栅绝缘层接触的第二下导电层(例如TiN)、在第二下导电层上的第二蚀刻停止层以及在第二蚀刻停止层上的第二上栅电极，其中第一下导电层的厚度小于第二下导电层的厚度。
根据本公开的另一方面，提供一种半导体器件，该半导体器件包括：包括第一区域至第四区域的基板；以及分别形成在第一区域至第四区域中的相同导电类型的第一晶体管至第四晶体管，其中第一晶体管包括在基板上的第一栅绝缘层、在第一栅绝缘层上以与第一栅绝缘层接触的第一下导电层(例如TiN)、在第一下导电层上的第一蚀刻停止层、以及第一上栅电极，该第一上栅电极包括形成在第一蚀刻停止层上以与第一蚀刻停止层接触的第一功函数控制层，第二晶体管包括在基板上的第二栅绝缘层、在第二栅绝缘层上以与第二栅绝缘层接触的第二下导电层(例如TiN)、在第二下导电层上的第二蚀刻停止层、以及第二上栅电极，该第二上栅电极包括形成在第二蚀刻停止层上以与第二蚀刻停止层接触的第二功函数控制层，第三晶体管包括在基板上的第三栅绝缘层、在第三栅绝缘层上以与第三栅绝缘层接触的第三下导电层(例如TiN)、在第三下导电层上的第三蚀刻停止层、以及在第三蚀刻停止层上的第三上栅电极，以及第四晶体管包括在基板上的第四栅绝缘层、在第四栅绝缘层上以与第四栅绝缘层接触的第四下导电层(例如TiN)、在第四下导电层上的第四蚀刻停止层、以及在第四蚀刻停止层上的第四上电极，其中第一功函数控制层的厚度基本上等于第二功函数控制层的厚度，第一下导电层的厚度基本上等于第三下导电层的厚度，第二下导电层的厚度基本上等于第四下导电层的厚度，以及第一下导电层的厚度大于第二下导电层的厚度。
仍根据本公开的另一方面，提供一种半导体器件，该半导体器件包括：包含第一区域和第二区域的基板；以及分别形成在第一区域和第二区域中的第一晶体管和第二晶体管，其中第一晶体管包括在基板上的第一鳍图案、在第一鳍图案上的第一栅绝缘层、在第一栅绝缘层上以交叉第一鳍图案并且接触第一栅绝缘层的第一下导电层(例如TiN)、在第一下导电层上的第一蚀刻停止层(例如TaN)、在第一蚀刻停止层上的第一插入层(例如TiAlC)以及在第一插入层上的第一填充层，以及第二晶体管包括在基板上的第二鳍图案、在第二鳍图案上的第二栅绝缘层、在第二栅绝缘层上以交叉第二鳍图案并且接触第二栅绝缘层的第二下导电层(例如TiN)、在第二下导电层上的第二蚀刻停止层(例如TaN)、在第二蚀刻停止层上的第二插入层(例如TiAlC)、以及在第二插入层上的第二填充层，其中第一下导电层的厚度小于第二下导电层的厚度。
附图说明
从结合附图对一些实施方式的以下描述，这些和/或其它方面将变得明显且更易于理解，在附图中：
图1是根据本公开的一些实施方式的半导体器件的视图；
图2是根据本公开的一些实施方式的半导体器件的视图；
图3是根据本公开的一些实施方式的半导体器件的视图；
图4是根据本公开的一些实施方式的半导体器件的视图；
图5是根据本公开的一些实施方式的半导体器件的视图；
图6是根据本公开的一些实施方式的半导体器件的视图；
图7是根据本公开的一些实施方式的半导体器件的视图；
图8是图7的部分P和Q的放大图；
图9至12分别是根据本公开的一些实施方式的半导体器件的视图；
图13是根据本公开的一些实施方式的半导体器件的视图；
图14是图13的部分P的放大图；
图15是根据本公开的一些实施方式的半导体器件的视图；
图16是图15的部分P和Q的放大图；
图17是根据本公开的一些实施方式的半导体器件的视图；
图18是图17的部分P和Q的放大图；
图19A和19B分别是根据本公开的一些实施方式的半导体器件的视图；
图20至24分别是根据本公开的一些实施方式的半导体器件的视图；
图25是根据本公开的一些实施方式的半导体器件的布局图；
图26是沿图25的线A-A、B-B、C-C和D-D截取的剖视图；
图27A至27C是沿图25的线E-E截取的剖视图；
图28是根据本公开的一些实施方式的半导体器件的视图；
图29是根据本公开的一些实施方式的半导体器件的视图；
图30是根据本公开的一些实施方式的半导体器件的俯视图；
图31A和31B是沿图30的线F-F截取的剖视图；
图32A和32B是沿图30的线G-G和H-H截取的剖视图；
图33和34是根据本公开的一些实施方式的半导体器件的视图；
图35和36分别是根据本公开的一些实施方式的半导体器件的视图；
图37是根据本公开的一些实施方式的半导体器件的俯视图；
图38是沿图37的线F-F截取的剖视图；
图39A和39B分别是根据本公开的一些实施方式的半导体器件的视图；
图40是根据本公开的一些实施方式的半导体器件的俯视图；
图41是沿图40的线F-F截取的剖视图；
图42是根据本公开的一些实施方式的半导体器件的视图；
图43是根据本公开的一些实施方式的半导体器件的俯视图；
图44是沿图43的线F-F截取的剖视图；
图45是根据本公开的一些实施方式的半导体器件的视图；
图46是根据本公开的一些实施方式的半导体器件的俯视图；
图47是沿图46的线F-F和J-J截取的剖视图；
图48和49分别是根据本公开的一些实施方式的半导体器件的视图；
图50和51分别是根据本公开的一些实施方式的半导体器件的俯视图；
图52是根据本公开的一些实施方式的半导体器件的俯视图；
图53是沿图52的线F-F和J-J截取的剖视图；
图54是根据本公开的一些实施方式的半导体器件的视图；
图55是根据本公开的一些实施方式的半导体器件的俯视图；
图56是沿图55的线F-F和J-J截取的剖视图；
图57是根据本公开的一些实施方式的半导体器件的电路图；
图58是图57的半导体器件的布局图；
图59是沿图58的线K-K截取的剖视图；
图60至70是示出根据本公开的一些实施方式的制造半导体器件的方法的步骤的视图；
图71是示出根据本公开的一些实施方式的制造半导体器件的方法的步骤的视图；
图72是示出根据本公开的一些实施方式的制造半导体器件的方法的步骤的视图；以及
图73至83是示出根据本公开的一些实施方式的制造半导体器件的方法的步骤的视图。
具体实施方式
在下文中示例实施方式现将参考附图被更全面地描述；然而，它们可以以不同的形式被实现并且不应被解释为限于此处阐释的实施方式。更确切地，这些实施方式被提供使得本公开将是透彻的和完整的，并且将向本领域技术人员完全传递示例实施方式。
在图中，为了说明的清晰，层和区域的尺寸可以被夸大。相同附图标记始终指代相同元件。
虽然与根据本公开的一些实施方式的半导体器件有关的图显示了包括鳍图案形状的沟道区的鳍型场效应晶体管(FinFET)，但是本公开不限于所述FinFET。根据本公开的一些实施方式的半导体器件还可以包括隧道FET、包括纳米线的晶体管、包括纳米片的晶体管、或三维(3D)晶体管。此外，根据本公开的一些实施方式的半导体器件可以包括双极结晶体管、横向双扩散晶体管(LDMOS)等等。
图1是根据本公开的实施方式的半导体器件的视图。
参考图1，根据本公开的一些实施方式的半导体器件可以包括形成在基板100上的第一晶体管101至第四晶体管401。
基板100可以包括第一区域I至第四区域IV。第一区域I至第四区域IV可以彼此分离或可以彼此连接。
第一区域I至第四区域IV可以被包括于执行相同功能的部分中，也就是，逻辑区域或输入/输出(I/O)区域中。或者，第一区域I至第四区域IV的每个可以被包括于执行不同功能的部分之一中，也就是，逻辑区域、静态随机存取存储器(SRAM)区域和I/O区域的其中之一中。
在根据参考图1描述的一些实施方式的半导体器件中，第一区域I至第四区域IV的每个可以是在其中形成p沟道金属氧化物半导体(PMOS)的区域。
基板100可以是体硅基板或绝缘体上硅(SOI)基板。另外，基板100可以是，但是不限于，硅基板或者由其它材料诸如硅锗、绝缘体上硅锗(SGOI)、铟锑化物、铅碲化物、铟砷化物、铟磷化物、镓砷化物或镓锑化物制成的基板。
在以下的描述中，为了描述的容易，假设基板100是包含硅的基板。
第一晶体管101可以形成在第一区域I中，第二晶体管201可以形成在第二区域II中，第三晶体管301可以形成在第三区域III中，第四晶体管401可以形成在第四区域IV中。
第一区域I至第四区域IV的每个可以是在其中形成PMOS的区域，并且第一晶体管101至第四晶体管401的每个可以是p型晶体管。
第一晶体管101可以包括第一栅绝缘层130、第一栅电极结构120、第一栅间隔物140和第一源/漏区150。
第二晶体管201可以包括第二栅绝缘层230、第二栅电极结构220、第二栅间隔物240和第二源/漏区250。
第三晶体管301可以包括第三栅绝缘层330、第三栅电极结构320、第三栅间隔物340和第三源/漏区350。
第四晶体管401可以包括第四栅绝缘层430、第四栅电极结构420、第四栅间隔物440和第四源/漏区450。
在第一晶体管101至第四晶体管401的每个中包括的元件在以下将被详细描述。
层间绝缘膜190可以形成在第一区域I至第四区域IV的基板100上。层间绝缘膜190可以包括第一沟槽140t至第四沟槽440t。
第一沟槽140t至第四沟槽440t可以分别对应于第一区域I至第四区域IV。例如，第一沟槽140t可以形成在第一区域I中的基板100上，第二沟槽240t可以形成在第二区域II中的基板100上，第三沟槽340t可以形成在第三区域III中的基板100上，第四沟槽440t可以形成在第四区域IV中的基板100上。
层间绝缘膜190可以包括例如硅氧化物、硅氮化物、硅氮氧化物和低介电常数(低k)材料的至少之一。低k材料的示例可以包括，但是不限于，可流动的氧化物(FOX)、聚硅氮烷、未掺杂的硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、非晶氟碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、二苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔的聚合物材料和其组合。
第一栅间隔物140可以形成在第一区域I的基板100上。第一栅间隔物140可以限定第一沟槽140t。第一沟槽140t可以使例如第一栅间隔物140作为其侧壁并且使基板100的上表面作为其底表面。
限定第二沟槽240t的第二栅间隔物240可以形成在第二区域II的基板100上。限定第三沟槽340t的第三栅间隔物340可以形成在第三区域III的基板100上。限定第四沟槽440t的第四栅间隔物440可以形成在第四区域IV的基板100上。
第一栅间隔物140至第四栅间隔物440的每个可以包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)和其组合的至少之一。
虽然第一栅间隔物140至第四栅间隔物440的每个被示为单层，但是这仅是为了描述的容易而使用的示例，第一栅间隔物140至第四栅间隔物440的每个可以不是单层。当第一栅间隔物140至第四栅间隔物440的每个包括多个层时，在第一栅间隔物140至第四栅间隔物440的每个中包括的所述层的至少之一可以包括低k材料诸如硅氧碳氮化物(SiOCN)。
此外，当第一栅间隔物140至第四栅间隔物440的每个包括多个层时，在第一栅间隔物140至第四栅间隔物440的每个中包括的所述层的至少之一可以是L形。
在一些情况下，第一栅间隔物140至第四栅间隔物440的每个可以用作用于形成自对准接触的导引物。因此，第一栅间隔物140至第四栅间隔物440的每个可以包括具有相对于层间绝缘膜190的蚀刻选择性的材料。
第一栅绝缘层130可以形成在第一区域I的基板100上。第一栅绝缘层130可以沿第一沟槽140t的侧壁和底表面延伸。第一栅绝缘层130可以包括第一界面层131和第一高介电常数(高k)绝缘层132。
第一界面层131可以形成在基板100上。第一界面层131可以形成在第一沟槽140t的底表面上。
第一高k绝缘层132可以形成在第一界面层131上。第一高k绝缘层132可以沿第一沟槽140t的底部和侧壁形成。
第二栅绝缘层230可以形成在第二区域II的基板100上。第二栅绝缘层230可以沿第二沟槽240t的侧壁和底表面延伸。第二栅绝缘层230可以包括第二界面层231和第二高k绝缘层232。
第二界面层231可以形成在基板100上。第二界面层231可以形成在第二沟槽240t的底表面上。
第二高k绝缘层232可以形成在第二界面层231上。第二高k绝缘层232可以沿第二沟槽240t的底表面和侧壁形成。
第三栅绝缘层330可以形成在第三区域III的基板100上。第三栅绝缘层330可以沿第三沟槽340t的侧壁和底表面延伸。第三栅绝缘层330可以包括第三界面层331和第三高k绝缘层332。
第三界面层331可以形成在基板100上。第三界面层331可以形成在第三沟槽340t的底表面上。
第三高k绝缘层332可以形成在第三界面层331上。第三高k绝缘层332可以沿第三沟槽340t的底表面和侧壁形成。
第四栅绝缘层430可以形成在第四区域IV的基板100上。第四栅绝缘层430可以沿第四沟槽440t的侧壁和底表面延伸。第四栅绝缘层430可以包括第四界面层431和第四高k绝缘层432。
第四界面层431可以形成在基板100上。第四界面层431可以形成在第四沟槽440t的底表面上。
第四高k绝缘层432可以形成在第四界面层431上。第四高k绝缘层432可以沿第四沟槽440t的底表面和侧壁形成。
第一界面层131至第四界面层431可以不形成在第一沟槽140t至第四沟槽440t的侧壁上。然而，本公开不限于这种情况。也就是，取决于形成第一界面层131至第四界面层431的方法，第一界面层131至第四界面层431也能形成在第一沟槽140t至第四沟槽440t的侧壁上。
第一界面层131至第四界面层431的每个可以包括例如硅氧化物。然而，第一界面层131至第四界面层431的每个可以不一定包括硅氧化物。也就是，第一界面层131至第四界面层431的每个可以包括取决于基板100的类型或第一、第二、第三或第四高k绝缘层132、232、332或432的类型的不同材料。
第一高k绝缘层132至第四高k绝缘层432可以包括铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的一种或更多种。
此外，虽然主要描述了包括氧化物的第一高k绝缘层132至第四高k绝缘层432，但是第一高k绝缘层132至第四高k绝缘层432也能包括，但不限于，以上金属性材料的氮化物(例如铪氮化物)和以上金属性材料的氮氧化物(例如铪氮氧化物)的一种或更多种。
第一栅电极结构120可以形成在第一栅绝缘层130上。第一栅电极结构120可以填充第一沟槽140t。
第一栅电极结构120可以包括第一下导电层125、第一蚀刻停止层124、第一功函数控制层121、第一插入层122和第一填充层123。
第一下导电层125可以形成在第一栅绝缘层130上。第一下导电层125可以接触第一栅绝缘层130。
第一下导电层125可以沿第一沟槽140t的侧壁和底表面延伸。第一下导电层125可以沿第一栅绝缘层130的轮廓形成。
第一蚀刻停止层124可以形成在第一下导电层125上。第一蚀刻停止层124可以沿第一沟槽140t的侧壁和底表面延伸。第一蚀刻停止层124可以沿第一下导电层125的轮廓形成。
第一功函数控制层121可以形成在第一蚀刻停止层124上。第一功函数控制层121可以接触第一蚀刻停止层124。
第一功函数控制层121可以沿第一沟槽140t的侧壁和底表面延伸。第一功函数控制层121可以沿第一蚀刻停止层124的轮廓形成。
第一插入层122可以形成在第一功函数控制层121上。第一插入层122可以接触第一功函数控制层121。
第一插入层122可以沿第一沟槽140t的侧壁和底表面延伸。第一插入层122可以沿第一功函数控制层121的轮廓形成。
第一填充层123可以形成在第一插入层122上。第一填充层123可以填充在其中形成了第一下导电层125、第一蚀刻停止层124、第一功函数控制层121和第一插入层122的第一沟槽140t的剩余空间。
第二栅电极结构220可以形成在第二栅绝缘层230上。第二栅电极结构220可以填充第二沟槽240t。
第二栅电极结构220可以包括第二下导电层225、第二蚀刻停止层224、第二功函数控制层221、第二插入层222和填充层223。
第二下导电层225可以形成在第二栅绝缘层230上。第二下导电层225可以接触第二栅绝缘层230。
第二下导电层225可以沿第二沟槽240t的侧壁和底表面延伸。第二下导电层225可以沿第二栅绝缘层230的轮廓形成。
第二蚀刻停止层224可以形成在第二下导电层225上。第二蚀刻停止层224可以沿第二沟槽240t的侧壁和底表面延伸。第二蚀刻停止层224可以沿第二下导电层225的轮廓形成。
第二功函数控制层221可以形成在第二蚀刻停止层224上。第二功函数控制层221可以接触第二蚀刻停止层224。
第二功函数控制层221可以沿第二沟槽240t的侧壁和底表面延伸。第二功函数控制层221可以沿第二蚀刻停止层224的轮廓形成。
第二插入层222可以形成在第二功函数控制层221上。第二插入层222可以接触第二功函数控制层221。
第二插入层222可以沿第二沟槽240t的侧壁和底表面延伸。第二插入层222可以沿第二功函数控制层221的轮廓形成。
第二填充层223可以形成在第二插入层222上。第二填充层223可以填充在其中形成了第二下导电层225、第二蚀刻停止层224、第二功函数控制层221和第二插入层222的第二沟槽240t的剩余空间。
第三栅电极结构320可以形成在第三栅绝缘层330上。第三栅电极结构320可以填充第三沟槽340t。
第三栅电极结构320可以包括第三下导电层325、第三蚀刻停止层324、第三功函数控制层321、第三插入层322和第三填充层323。
第三下导电层325可以形成在第三栅绝缘层330上。第三下导电层325可以接触第三栅绝缘层330。
第三下导电层325可以沿第三沟槽340t的侧壁和底表面延伸。第三下导电层325可以沿第三栅绝缘层330的轮廓形成。
第三蚀刻停止层324可以形成在第三下导电层325上。第三蚀刻停止层324可以沿第三沟槽340t的侧壁和底表面延伸。第三蚀刻停止层324可以沿第三下导电层325的轮廓形成。
第三功函数控制层321可以形成在第三蚀刻停止层324上。第三功函数控制层321可以接触第三蚀刻停止层324。
第三功函数控制层321可以沿第三沟槽340t的侧壁和底表面延伸。第三功函数控制层321可以沿第三蚀刻停止层324的轮廓形成。
第三插入层322可以形成在第三功函数控制层321上。第三插入层322可以接触第三功函数控制层321。
第三插入层322可以沿第三沟槽340t的侧壁和底表面延伸。第三插入层322可以沿第三功函数控制层321的轮廓形成。
第三填充层323可以形成在第三插入层322上。第三填充层323可以填充在其中形成了第三下导电层325、第三蚀刻停止层324、第三功函数控制层321和第三插入层322的第三沟槽340t的剩余空间。
第四栅电极结构420可以形成在第四栅绝缘层430上。第四栅电极结构420可以填充第四沟槽440t。
第四栅电极结构420可以包括第四下导电层425、第四蚀刻停止层424、第四功函数控制层421、第四插入层422和第四填充层423。
第四下导电层425可以形成在第四栅绝缘层430上。第四下导电层425可以接触第四栅绝缘层430。
第四下导电层425可以沿第四沟槽440t的侧壁和底表面延伸。第四下导电层425可以沿第四栅绝缘层430的轮廓形成。
第四蚀刻停止层424可以形成在第四下导电层425上。第四蚀刻停止层424可以沿第四沟槽440t的侧壁和底表面延伸。第四蚀刻停止层424可以沿第四下导电层425的轮廓形成。
第四功函数控制层421可以形成在第四蚀刻停止层424上。第四功函数控制层421可以接触第四蚀刻停止层424。
第四功函数控制层421可以沿第四沟槽440t的侧壁和底表面延伸。第四功函数控制层421可以沿第四蚀刻停止层424的轮廓形成。
第四插入层422可以形成在第四功函数控制层421上。第四插入层422可以接触第四功函数控制层421。
第四插入层422可以沿第四沟槽440t的侧壁和底表面延伸。第四插入层422可以沿第四功函数控制层421的轮廓形成。
第四填充层423可以形成在第四插入层422上。第四填充层423可以填充在其中形成了第四下导电层425、第四蚀刻停止层424、第四功函数控制层421和第四插入层422的第四沟槽440t的剩余空间。
形成在每个蚀刻停止层上的功函数控制层、插入层和填充层可以是上栅电极。这些层中的插入层和填充层可以是上导电层。也就是，第一栅电极结构120至第四栅电极结构420分别包括每个包含插入层和填充层的第一上导电层127至第四上导电层427。
第一下导电层125至第四下导电层425可以包括钛氮化物(TiN)。第一下导电层125至第四下导电层425可以是第一TiN层至第四TiN层。
第一蚀刻停止层124至第四蚀刻停止层424可以包括相同的材料。例如，第一蚀刻停止层124至第四蚀刻停止层424可以是由相同的材料制成的层。
第一蚀刻停止层124至第四蚀刻停止层424可以包括例如钽氮化物(TaN)。第一蚀刻停止层124至第四蚀刻停止层424可以形成在相同的水平。这里，术语“相同的水平”意指第一蚀刻停止层124至第四蚀刻停止层424通过相同的制造工艺形成。
例如，第一蚀刻停止层124至第四蚀刻停止层424可以具有基本上相同的厚度，本公开不限于这种情况。
第一功函数控制层121至第四功函数控制层421可以包括相同的材料。例如，第一功函数控制层121至第四功函数控制层421可以是由相同的材料制成的层。
第一功函数控制层121至第四功函数控制层421可以包括例如TiN。
第一插入层122至第四插入层422可以包括相同的材料。例如，第一插入层122至第四插入层422可以是由相同的材料制成的层。
这里，术语“由相同的材料制成的层”能被如下定义。首先，如果每个插入层是单层，则第一插入层122至第四插入层422可以都是由相同的材料制成的单层。
另一方面，如果每个插入层包括多个层，例如两层，则第一插入层122至第四插入层422的每个可以具有在其中由材料M制成的第一层和由材料N制成的第二层顺序层叠的多层结构。
第一插入层122至第四插入层422可以包括例如Ti、TiAl、TiAlN、TiAlC和TiAlCN的其中之一。第一插入层122至第四插入层422可以形成在相同的水平。
例如，第一插入层122至第四插入层422可以具有基本上相同的厚度。
在根据本公开的一些实施方式的半导体器件中，第一插入层122至第四插入层422被描述为包含TiAl的层。
第一填充层123至第四填充层423可以包括相同的材料。第一填充层123至第四填充层423可以包括例如W、Al、Co、Cu、Ru、Ni、Pt、Ni-Pt和TiN的至少之一。
第一栅电极结构120至第四栅电极结构420的每个可以具有在与层间绝缘膜190的上表面相同的平面中的最上表面。
第一源/漏区150至第四源/漏区450可以邻近第一栅电极结构120至第四栅电极结构420形成。
虽然第一源/漏区150至第四源/漏区450的每个包括形成在基板100中的外延层，但是本公开不限于这种情况。第一源/漏区150至第四源/漏区450的每个也可以是通过将杂质注入到基板100中而形成的杂质区。
此外，第一源/漏区150至第四源/漏区450的每个可以是具有突出于基板100的上表面之上的上表面的抬高的源/漏区。
在图1中，第一下导电层125的厚度t11可以基本上等于第三下导电层325的厚度t31。此外，第二下导电层225的厚度t21可以基本上等于第四下导电层425的厚度t41。
第一下导电层125的厚度t11可以大于第二下导电层225的厚度t21。
此外，第一功函数控制层121的厚度t12可以基本上等于第二功函数控制层221的厚度t22。此外，第三功函数控制层321的厚度t32可以基本上等于第四功函数控制层421的厚度t42。
然而，第一功函数控制层121的厚度t12可以大于第三功函数控制层321的厚度t32。
下TiN层的厚度和功函数控制层的厚度可以在第一晶体管101至第四晶体管401的每个中不同。
在以下的描述中，除非另作说明，第一功函数控制层121至第四功函数控制层421的厚度以及第一下导电层125至第四下导电层425的厚度分别被定义为在第一沟槽140t至第四沟槽440t的底表面处的厚度。
例如，第一功函数控制层121的厚度t12可以是形成在第一沟槽140t的底表面上的第一功函数控制层121的厚度，第二功函数控制层221的厚度t22可以是形成在第二沟槽240t的底表面上的第二功函数控制层221的厚度。此外，第三功函数控制层321的厚度t32可以是形成在第三沟槽340t的底表面上的第三功函数控制层321的厚度，第四功函数控制层421的厚度t42可以是形成在第四沟槽440t的底表面上的第四功函数控制层421的厚度。
第一晶体管101至第四晶体管401的每个的阈值电压可以使用下导电层的厚度和功函数控制层的厚度的组合被调整。
第一晶体管101至第四晶体管401的各自的阈值电压可以彼此不同。
第二晶体管201的阈值电压可以大于第一晶体管101的阈值电压并且小于第三晶体管301的阈值电压。此外，第三晶体管301的阈值电压可以小于第四晶体管401的阈值电压。
在图1中示出的第一晶体管101至第四晶体管401的每个可以是p型晶体管。因此，具有最高阈值电压的第四晶体管401可以是例如p型高电压晶体管。
此外，第三晶体管301可以是p型规则电压晶体管(regular voltagetransistor)，第二晶体管201可以是p型低电压晶体管。此外，具有最低阈值电压的第一晶体管101可以是p型超低电压晶体管。
例如，在第一晶体管101和第二晶体管201的各自的功函数控制层具有相同的厚度并且第一晶体管101和第二晶体管201的各自的下导电层具有不同厚度的情况下，其下导电层具有更小厚度的第二晶体管201的阈值电压可以高于第一晶体管101的阈值电压。
此外，在第一晶体管101和第三晶体管301的各自的下导电层具有相同的厚度并且第一晶体管101和第三晶体管301的各自的功函数控制层具有不同厚度的情况下，其功函数控制层具有更小厚度的第三晶体管301的阈值电压可以高于第一晶体管101的阈值电压。
图2是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图1描述的半导体器件的区别。
参考图2，根据本公开的一些实施方式的半导体器件还可以包括第一盖图案160至第四盖图案460。
第一栅电极结构120可以填充部分第一沟槽140t。第一栅电极结构120的上表面可以比层间绝缘膜190的上表面更靠近基板100。
第一盖图案160可以形成在第一栅电极结构120上。例如，第一盖图案160可以形成在第一上导电层127上。第一盖图案160可以填充用第一栅电极结构120填充的第一沟槽140t的剩余空间。
第二栅电极结构220可以填充部分第二沟槽240t。第二栅电极结构220的上表面可以比层间绝缘膜190的上表面更靠近基板100。
第二盖图案260可以形成在第二栅电极结构220上。第二盖图案260可以形成在第二上导电层227上。第二盖图案260可以填充用第二栅电极结构220填充的第二沟槽240t的剩余空间。
第三栅电极结构320可以填充部分第三沟槽340t。第三栅电极结构320的上表面可以比层间绝缘膜190的上表面更靠近基板100。
第三盖图案360可以形成在第三栅电极结构320上。第三盖图案360可以形成在第三上导电层327上。第三盖图案360可以填充用第三栅电极结构320填充的第三沟槽340t的剩余空间。
第四栅电极结构420可以填充部分第四沟槽440t。第四栅电极结构420的上表面可以比层间绝缘膜190的上表面更靠近基板100。
第四盖图案460可以形成在第四栅电极结构420上。换言之，第四盖图案460可以形成在第四上导电层427上。第四盖图案460可以填充用第四栅电极结构420填充的第四沟槽440t的剩余空间。
因为第一盖图案160至第四盖图案460分别部分地填充第一沟槽140t至第四沟槽440t，所以第一盖图案160至第四盖图案460的上表面可以位于与第一栅间隔物140至第四栅间隔物440的上表面和层间绝缘膜190的上表面相同的平面中。
第一盖图案160至第四盖图案460的每个可以用作用于形成自对准接触的导引物。因此，第一盖图案160至第四盖图案460的每个可以包括相对于层间绝缘膜190具有蚀刻选择性的材料。
第一盖图案160至第四盖图案460的每个可以包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅氧碳氮化物(SiOCN)和其组合的至少之一。
与在图中的例示不同，第一栅绝缘层130也可以在第一栅间隔物140和第一盖图案160之间延伸。例如，一部分第一栅绝缘层130可以在每个第一栅间隔物140的内壁与第一盖图案160的面对第一栅间隔物140的所述内壁的侧壁之间延伸。
第二栅绝缘层230至第四栅绝缘层430的每个延伸的程度可以类似于第一栅绝缘层130延伸的程度。
图3是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图1描述的半导体器件的区别。
参考图3，在根据本公开的一些实施方式的半导体器件中，第一功函数控制层121至第四功函数控制层421可以被斜切(chamfer)。
第一功函数控制层121的最高表面可以低于设置在第一功函数控制层121上的第一插入层122的最高表面和第一填充层123的最高表面。第一功函数控制层121可以不延伸达到第一沟槽140t的侧壁的顶部。
这里，第一功函数控制层121的最高表面可以是沿第一沟槽140t的侧壁和底表面延伸的第一功函数控制层121的两端。
在第一功函数控制层121没有延伸到的第一沟槽140t的侧壁的一部分上，第一插入层122和第一蚀刻停止层124可以彼此接触。
第二功函数控制层221的最高表面可以低于设置在第二功函数控制层221上的第二插入层222的最高表面和第二填充层223的最高表面。第二功函数控制层221可以不延伸达到第二沟槽240t的侧壁的顶部。
在第二功函数控制层221没有延伸到的第二沟槽240t的侧壁的部分上，第二插入层222和第二蚀刻停止层224可以彼此接触。
第三功函数控制层321的最高表面可以低于在第三功函数控制层321上的第三插入层322的最高表面和第三填充层323的最高表面。第三功函数控制层321可以不延伸达到第三沟槽340t的侧壁的顶部。
在第三功函数控制层321没有延伸到的第三沟槽340t的侧壁的部分上，第三插入层322和第三蚀刻停止层324可以彼此接触。
第四功函数控制层421的最高表面可以低于在第四功函数控制层421上的第四插入层422的最高表面和第四填充层423的最高表面。第四功函数控制层421可以不延伸达到第四沟槽440t的侧壁的顶部。
在第四功函数控制层421没有延伸到的第四沟槽440t的侧壁的部分上，第四插入层422和第四蚀刻停止层424可以彼此接触。
在图3中，第一功函数控制层121至第四功函数控制层421的最高表面可以分别是具有关于第一沟槽140t至第四沟槽440t的侧壁的锐角的倾斜表面。然而，本公开不限于这种情况。
第一功函数控制层121至第四功函数控制层421的最高表面也可以分别是具有关于第一沟槽140t至第四沟槽440t的侧壁的直角的平坦表面。
此外，在图3中，所有的第一功函数控制层121至第四功函数控制层421可以被斜切。然而，这仅是为了描述的容易而使用的一示例，本公开不限于这个示例。
也就是，第一功函数控制层121至第四功函数控制层421中的仅一些能考虑到功函数控制层的厚度和下导电层的厚度而被斜切。
图4是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图1描述的半导体器件的区别。
参考图4，在根据本公开的一些实施方式的半导体器件中，第一区域I至第四区域IV可以是在其中形成n沟道金属氧化物半导体(NMOS)的区域。
也就是，第一晶体管101至第四晶体管401的每个可以是n型晶体管。
第一栅电极结构120可以包括第一下导电层125、第一蚀刻停止层124、第一插入层122和第一填充层123。
第一插入层122可以形成在第一蚀刻停止层124上。第一插入层122可以接触第一蚀刻停止层124。第一插入层122可以沿第一蚀刻停止层124的轮廓形成。
第二栅电极结构220可以包括第二下导电层225、第二蚀刻停止层224、第二插入层222和第二填充层223。
第二插入层222可以形成在第二蚀刻停止层224上。第二插入层222可以接触第二蚀刻停止层224。第二插入层222可以沿第二蚀刻停止层224的轮廓形成。
与第三栅电极结构320和第四栅电极结构420不同，第一栅电极结构120和第二栅电极结构220可以不包括功函数控制层，例如TiN层。
在图4中，第一下导电层125的厚度t11可以基本上等于第三下导电层325的厚度t31。此外，第二下导电层225的厚度t21可以基本上等于第四下导电层425的厚度t41。
第一下导电层125的厚度t11可以小于第二下导电层225的厚度t21。
此外，第三功函数控制层321的厚度t32可以基本上等于第四功函数控制层421的厚度t42。
下导电层的厚度以及功函数控制层的存在或不存在可以在第一晶体管101至第四晶体管401的每个中不同。
第一晶体管101至第四晶体管401的每个的阈值电压能根据下TiN层的厚度以及功函数控制层的存在或不存在而被调整。
第一晶体管101至第四晶体管401的阈值电压可以彼此不同。
第二晶体管201的阈值电压可以高于第一晶体管101的阈值电压并且小于第三晶体管301的阈值电压。此外，第三晶体管301的阈值电压可以小于第四晶体管401的阈值电压。
在图4中示出的第一晶体管101至第四晶体管401的每个可以是n型晶体管。因此，具有最大阈值电压的第四晶体管401可以是例如n型高电压晶体管。
此外，第三晶体管301可以是n型规则电压晶体管，第二晶体管201可以是n型低电压晶体管。此外，具有最低阈值电压的第一晶体管101可以是n型超低电压晶体管。
例如，在第一晶体管101和第二晶体管201没有功函数控制层并且第一晶体管101和第二晶体管201的各自的下导电层具有不同厚度的情况下，其下导电层具有更大厚度的第二晶体管201的阈值电压可以高于第一晶体管101的阈值电压。
同样地，在第三晶体管301和第四晶体管401的各自的功函数控制层具有相同的厚度并且第三晶体管301和第四晶体管401的各自的下导电层具有不同厚度的情况下，其下导电层具有更大厚度的第四晶体管401的阈值电压可以高于第三晶体管301的阈值电压。
此外，在第一晶体管101和第三晶体管301的各自的下导电层具有相同的厚度并且第一晶体管101和第三晶体管301在功函数控制层的存在或不存在方面不同的情况下，具有功函数控制层的第三晶体管301的阈值电压可以高于第一晶体管101的阈值电压。
图5是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图1描述的半导体器件的区别。
参考图5，在根据本公开的一些实施方式的半导体器件中，第一区域I和第二区域II可以是在其中形成NMOS的区域，第三区域III和第四区域IV可以是在其中形成PMOS的区域。
也就是，第一晶体管101和第二晶体管201可以是n型晶体管，第三晶体管301和第四晶体管401可以是p型晶体管。
第一栅电极结构120可以包括第一下导电层125、第一蚀刻停止层124、第一插入层122和第一填充层123。
第一插入层122可以形成在第一蚀刻停止层124上。第一插入层122可以接触第一蚀刻停止层124。第一插入层122可以沿第一蚀刻停止层124的轮廓形成。
例如，与第二栅电极结构220至第四栅电极结构420不同，第一栅电极结构120可以不包括功函数控制层，例如TiN层。
在图5中，第一下导电层125至第四下导电层425可以具有相同的或不同的厚度。
此外，第四功函数控制层421的厚度t42可以小于第三功函数控制层321的厚度t32并且大于第二功函数控制层221的厚度t22。
这里，包括第二功函数控制层221的第二晶体管201的阈值电压可以高于没有功函数控制层的第一晶体管101的阈值电压。
也就是，在n型晶体管的情况下，在TaN层和TiAlC层之间包括TiN层的第二晶体管201的阈值电压可以高于在TaN层和TiAlC层之间不包括TiN层的第一晶体管101的阈值电压，与下TiN层的厚度无关。
另一方面，包括第三功函数控制层321的第三晶体管301的阈值电压可以小于包括第四功函数控制层421的第四晶体管401的阈值电压。
也就是，在p型晶体管的情况下，在TaN层和TiAlC层之间包括较厚的TiN层的第三晶体管301的阈值电压可以小于在TaN层和TiAlC层之间包括较薄的TiN层的第四晶体管401的阈值电压，与下TiN层的厚度无关。
图6是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图5描述的半导体器件的区别。
参考图6，在根据本公开的一些实施方式的半导体器件中，第三功函数控制层321和第四功函数控制层421可以被斜切。
例如，在p型晶体管的栅电极结构中包括的第三功函数控制层321和第四功函数控制层421可以被斜切。
第三功函数控制层321的最高表面可以低于设置在第三功函数控制层321上的第三插入层322的最高表面和第三填充层323的最高表面。第三功函数控制层321可以不延伸达到第三沟槽340t的侧壁的顶部。
第四功函数控制层421的最高表面可以低于设置在第四功函数控制层421上的第四插入层422的最高表面和第四填充层423的最高表面。第四功函数控制层421可以不延伸达到第四沟槽440t的侧壁的顶部。
在图6中，在p型晶体管的栅电极结构中包括的第三功函数控制层321和第四功函数控制层421被斜切。然而，这仅是为了描述的容易而使用的一示例，本公开不限于这个示例。
图7是根据本公开的实施方式的半导体器件的视图。图8是图7的部分P和Q的放大图。为了描述的容易，将主要描述与以上参考图1描述的半导体器件的区别。
作为参考，不包括插入层和填充层的每个栅电极结构的仅功函数控制层在图8中示出。
参考图7和8，在根据本公开的一些实施方式的半导体器件中，第一栅电极结构120至第四栅电极结构420可以不包括第一下导电层125至第四下导电层425以及第一蚀刻停止层124至第四蚀刻停止层424。
第一区域I和第二区域II可以是在其中形成NMOS的区域，第三区域III和第四区域IV可以是在其中形成PMOS的区域。
第一栅电极结构120可以包括第一功函数控制层121和第一上导电层127。第一上导电层127可以包括第一插入层122和第一填充层123。
第一功函数控制层121可以形成在第一栅绝缘层130上。第一功函数控制层121可以接触第一栅绝缘层130。第一功函数控制层121可以沿第一栅绝缘层130的轮廓形成。
第一功函数控制层121的最高表面的高度可以基本上等于设置在第一功函数控制层121上的第一插入层122的最高表面的高度和第一填充层123的最高表面的高度。第一功函数控制层121可以延伸达到第一沟槽140t的侧壁的顶部。这里，第一功函数控制层121的最高表面可以是沿第一沟槽140t的侧壁和底表面延伸的第一功函数控制层121的两端。
因此，第一上导电层127可以不覆盖第一功函数控制层121的最高表面。
第二栅电极结构220可以包括第二功函数控制层221和第二上导电层227。第二上导电层227可以包括第二插入层222和第二填充层223。
第二功函数控制层221可以形成在第二栅绝缘层230上。第二功函数控制层221可以接触第二栅绝缘层230。第二功函数控制层221可以沿第二栅绝缘层230的轮廓形成。
第二功函数控制层221的最高表面的高度可以基本上等于设置在第二功函数控制层221上的第二插入层222的最高表面的高度和第二填充层223的最高表面的高度。第二功函数控制层221可以延伸达到第二沟槽240t的侧壁的顶部。
因此，第二上导电层227可以不覆盖第二功函数控制层221的最高表面。
第三栅电极结构320可以包括第三功函数控制层321和第三上导电层327。第三上导电层327可以包括第三插入层322和第三填充层323。
第三功函数控制层321可以形成在第三栅绝缘层330上。第三功函数控制层321可以接触第三栅绝缘层330。
第三功函数控制层321可以沿第三沟槽340t的部分侧壁和第三沟槽340t的底表面延伸。第三功函数控制层321可以不延伸达到第三沟槽340t的侧壁的顶部。
例如，第三功函数控制层321可以不形成在形成于第三沟槽340t的侧壁上的第三栅绝缘层330的部分上。第三功函数控制层321可以沿第三栅绝缘层330的轮廓形成。
当第三功函数控制层321没有形成在第三沟槽340t的部分侧壁上时，所以第三插入层322可以沿第三功函数控制层321和第三栅绝缘层330的轮廓形成。
例如，在第三功函数控制层321没有延伸到的第三沟槽340t的侧壁的部分上，第三插入层322和第三栅绝缘层330可以彼此接触。然而，本公开不限于这种情况。
第三功函数控制层321的最高表面可以低于第三插入层322的最高表面和第三填充层323的最高表面。
第三上导电层327可以覆盖第三功函数控制层321的最高表面。例如，第三插入层322和第三填充层323可以覆盖第三功函数控制层321的最高表面。
第四栅电极结构420可以包括第四功函数控制层421和第四上导电层427。第四上导电层427可以包括第四插入层422和第四填充层423。
第四功函数控制层421可以形成在第四栅绝缘层430上。第四功函数控制层421可以接触第四栅绝缘层430。
第四功函数控制层421可以沿第四沟槽440t的部分侧壁和第四沟槽440t的底表面延伸。第四功函数控制层421可以不延伸到第四沟槽440t的侧壁的顶部。
例如，第四功函数控制层421可以不形成在形成于第四沟槽440t的侧壁上的第四栅绝缘层430的部分上。第四功函数控制层421可以沿第四栅绝缘层430的轮廓形成。
当第四功函数控制层421没有形成在第四沟槽440t的部分侧壁上时，第四插入层422可以沿第四功函数控制层421的轮廓和第四栅绝缘层430的轮廓形成。
在第四功函数控制层421没有延伸到的第四沟槽440t的侧壁的一部分上，第四插入层422和第四栅绝缘层430可以彼此接触。然而，本公开不限于这种情况。
第四功函数控制层421的最高表面可以低于第四插入层422的最高表面和第四填充层423的最高表面。
第四上导电层427可以覆盖第四功函数控制层421的最高表面。例如，第四插入层422和第四填充层423可以覆盖第四功函数控制层421的最高表面。
第三功函数控制层321和第四功函数控制层421可以被斜切。第三功函数控制层321和第四功函数控制层421的形状以下将被详细描述。
在图7中，从层间绝缘膜190的上表面到第三功函数控制层321的深度d3可以基本上等于从层间绝缘膜190的上表面到第四功函数控制层421的深度d4。
在图7中，第一功函数控制层121的厚度t12、第二功函数控制层221的厚度t22、第三功函数控制层321的厚度t32和第四功函数控制层421的厚度t42可以彼此不同。
例如，第二功函数控制层221的厚度t22可以大于第一功函数控制层121的厚度t12并且小于第四功函数控制层421的厚度t42。第三功函数控制层321的厚度t32可以大于第四功函数控制层421的厚度t42。例如，第三功函数控制层321可以在第一功函数控制层121至第四功函数控制层421当中最厚。
在根据本公开的一些实施方式的半导体器件中，第一晶体管101的阈值电压可以低于第二晶体管201的阈值电压。
也就是，在n型晶体管的情况下，包括比第一功函数控制层121厚的第二功函数控制层221的第二晶体管201的阈值电压可以高于包括第一功函数控制层121的第一晶体管101的阈值电压。
此外，第三晶体管301的阈值电压可以低于第四晶体管401的阈值电压。
例如，在p型晶体管的情况下，包括比第四功函数控制层421厚的第三功函数控制层321的第三晶体管301的阈值电压可以小于包括第四功函数控制层421的第四晶体管401的阈值电压。
在图8中，第三功函数控制层321包括具有相对于第三沟槽340t的侧壁的锐角θ1的第三倾斜表面321i。例如，沿第三沟槽340t的侧壁延伸的第三功函数控制层321可以具有相对于第三沟槽340t的侧壁具有锐角θ1的第三倾斜表面321i。
此外，第四功函数控制层421可以包括相对于第四沟槽440t的侧壁具有锐角θ2的第四倾斜表面421i。
这里，锐角θ1和θ2表示在顺时针方向上相对于第三沟槽340t和第四沟槽440t的侧壁测量的角度不超过90度。
然而，第一功函数控制层121和第二功函数控制层221可以不包括关于第一沟槽140t和第二沟槽240t的侧壁具有锐角的倾斜表面。
在图8中，第三倾斜表面321i的锐角θ1和第四倾斜表面421i的锐角θ2基本上相等。然而，本公开不限于这种情况。也就是，第三倾斜表面321i的锐角θ1和第四倾斜表面421i的锐角θ2可以彼此不同。例如，第四倾斜表面421i的锐角θ2可以大于第三倾斜表面321i的锐角θ1，或第四倾斜表面421i的锐角θ2可以小于第三倾斜表面321i的锐角θ1。
在图8中，第三功函数控制层321的第三倾斜表面321i可以是第三功函数控制层321的最高表面，第四功函数控制层421的第四倾斜表面421i可以是第四功函数控制层421的最高表面。
从基板100的上表面到第三功函数控制层321的第三倾斜表面321i的距离以及从基板100的上表面到第四功函数控制层421的第四倾斜表面421i的距离小于从基板100的上表面到层间绝缘膜190的上表面的距离。
第三功函数控制层321和第四功函数控制层421的以上形状能提高第三上导电层327和第四上导电层427的间隙填充特性。
例如，随着半导体器件的尺寸变得愈来愈小，在半导体器件中包括的各种元件(例如晶体管)也变得更小。因此，在其每个中形成用于形成晶体管的多个功能层图案的第一沟槽140t至第四沟槽440t变得更窄。
与在图中的例示不同，如果厚的第三功函数控制层321和第四功函数控制层421的两端延伸达到第三沟槽340t和第四沟槽440t的侧壁的顶部，则在其中将要形成第三上导电层327和第四上导电层427的第三沟槽340t和第四沟槽440t的入口可以变得更窄。
在这种情况下，第三上导电层327和第四上导电层427的金属填充特性可以劣化。
因此，第三功函数控制层321和第四功函数控制层421的最高表面可以如图7所示地没有延伸达到第三沟槽340t和第四沟槽440t的侧壁的顶部。这能允许第三上导电层327和第四上导电层427具有在随后的工艺中足以可靠地形成第三上导电层327和第四上导电层427的入口区。
在图8中，第三功函数控制层321可以包括形成在第三沟槽340t的底表面上的底部分321b以及形成在第三沟槽340t的侧壁上的侧壁部分321s。
第三功函数控制层321的侧壁部分321s可以从第三功函数控制层321的底部分321b突出。
同样地，第四功函数控制层421可以包括形成在第四沟槽440t的底表面上的底部分421b以及形成在第四沟槽440t的侧壁上的侧壁部分421s。
第四功函数控制层421的侧壁部分421s可以从第四功函数控制层421的底部分421b突出。
第三功函数控制层321的侧壁部分321s可以包括第三功函数控制层321的最高表面，第四功函数控制层421的侧壁部分421s可以包括第四功函数控制层421的最高表面。
第三功函数控制层321的侧壁部分321s可以包括具有锐角θ1的第三倾斜表面321i，第四功函数控制层421的侧壁部分421s可以包括具有锐角θ2的第四倾斜表面421i。
第三功函数控制层321的厚度t32可以包括第三功函数控制层321的底部分321b的厚度，第四功函数控制层421的厚度t42可以包括第四功函数控制层421的底部分421b的厚度。
在图7中第三功函数控制层321和第四功函数控制层421全被斜切。然而，这仅是为了描述的容易而使用的一示例，本公开不限于这个示例。
也就是，第三功函数控制层321和第四功函数控制层421的其中之一可以被斜切，另一个可以延伸达到相应的沟槽的侧壁的顶部，像第一功函数控制层121和第二功函数控制层221一样。
例如，比第四功函数控制层421厚的第三功函数控制层321可以被斜切，第四功函数控制层421可以延伸达到第四沟槽440t的侧壁的顶部。
图9是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图7和8描述的半导体器件的区别。
参考图9，在根据本公开的一些实施方式的半导体器件中，从层间绝缘膜190的上表面到第三功函数控制层321的深度d3可以不同于从层间绝缘膜190的上表面到第四功函数控制层421的深度d4。
例如，从层间绝缘膜190的上表面到第三功函数控制层321的深度d3可以小于从层间绝缘膜190的上表面到第四功函数控制层421的深度d4。
假设第三栅间隔物340之间的距离可以等于第四栅间隔物440之间的距离。
当第三功函数控制层321比第四功函数控制层421厚时，所以第三功函数控制层321的形成在第三沟槽340t的侧壁上的部分之间的距离可以小于第四功函数控制层421的形成在第四沟槽440t的侧壁上的部分之间的距离。
在斜切功函数控制层的过程中，功函数控制层的形成在沟槽的侧壁上的部分之间的距离能影响被斜切的功函数控制层的最高表面的位置。
图10是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图7和8描述的半导体器件的区别。
参考图10，在根据本公开的一些实施方式的半导体器件中，第三功函数控制层321的最高表面可以不包括相对于第三沟槽340t的侧壁具有锐角的倾斜表面。
此外，第四功函数控制层421的最高表面可以不包括相对于第四沟槽440t的侧壁具有锐角的倾斜表面。
第三功函数控制层321的最高表面可以是相对于第三沟槽340t的侧壁具有直角的平坦表面。同样地，第四功函数控制层421的最高表面可以是相对于第四沟槽440t的侧壁具有直角的平坦表面。
图11是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图7和8描述的半导体器件的区别。
参考图11，在根据本公开的一些实施方式的半导体器件中，第一功函数控制层121和第二功函数控制层221可以被斜切。
第一功函数控制层121可以沿第一沟槽140t的部分侧壁和第一沟槽140t的底表面延伸。第一功函数控制层121可以不延伸达到第一沟槽140t的侧壁的顶部。
例如，第一功函数控制层121可以不形成在形成于第一沟槽140t的侧壁上的第一栅绝缘层130的部分上。
当第一功函数控制层121没有形成在第一沟槽140t的侧壁的部分上时，所以第一插入层122可以沿第一功函数控制层121的轮廓和第一栅绝缘层130的轮廓形成。
在第一功函数控制层121没有延伸到的第一沟槽140t的侧壁的一部分上，第一插入层122和第一栅绝缘层130可以彼此接触。然而，本公开不限于这种情况。
第一功函数控制层121的最高表面可以低于第一插入层122的最高表面和第一填充层123的最高表面。
因此，第一上导电层127可以覆盖第一功函数控制层121的最高表面。第一插入层122和第一填充层123可以覆盖第一功函数控制层121的最高表面。
第二功函数控制层221可以沿第二沟槽240t的部分侧壁和第二沟槽240t的底表面延伸。第二功函数控制层221可以不延伸达到第二沟槽240t的侧壁的顶部。
例如，第二功函数控制层221可以不形成在形成于第二沟槽240t的侧壁上的第二栅绝缘层230的部分上。
因为第二功函数控制层221没有形成在第二沟槽240t的部分侧壁上，所以第二插入层222可以沿第二功函数控制层221的轮廓和第二栅绝缘层230的轮廓形成。
在第二功函数控制层221没有延伸到的第二沟槽240t的侧壁的一部分上，第二插入层222和第二栅绝缘层230可以彼此接触。然而，本公开不限于这种情况。
第二功函数控制层221的最高表面可以低于第二插入层222的最高表面和第二填充层223的最高表面。
第二上导电层227可以覆盖第二功函数控制层221的最高表面。第二插入层222和第二填充层223可以覆盖第二功函数控制层221的最高表面。
例如，第一功函数控制层121可以包括相对于第一沟槽140t的侧壁具有锐角的第一倾斜表面121i。此外，第二功函数控制层221可以包括相对于第二沟槽240t的侧壁具有锐角的第二倾斜表面221i。
沿第一沟槽140t的侧壁延伸的第一功函数控制层121可以包括相对于第一沟槽140t的侧壁具有锐角的第一倾斜表面121i。沿第二沟槽240t的侧壁延伸的第二功函数控制层221可以包括相对于第二沟槽240t的侧壁具有锐角的第二倾斜表面221i。
第一功函数控制层121的第一倾斜表面121i可以是第一功函数控制层121的最高表面。第二功函数控制层221的第二倾斜表面221i可以是第二功函数控制层221的最高表面。
从基板100到第一功函数控制层121的第一倾斜表面121i的距离以及从基板100到第二功函数控制层221的第二倾斜表面221i的距离小于从基板100到层间绝缘膜190的上表面的距离。
在另一方面，第一功函数控制层121可以包括形成在第一沟槽140t的底表面上的底部分121b和形成在第一沟槽140t的侧壁上的侧壁部分121s。第二功函数控制层221可以包括形成在第二沟槽240t的底表面上的底部分221b和形成在第二沟槽240t的侧壁上的侧壁部分221s。
第一功函数控制层121的侧壁部分121s可以从第一功函数控制层121的底部分121b突出。第二功函数控制层221的侧壁部分221s可以从第二功函数控制层221的底部分221b突出。
第一功函数控制层121的侧壁部分121s可以包括第一功函数控制层121的最高表面。第二功函数控制层221的侧壁部分221s可以包括第二功函数控制层221的最高表面。
第一功函数控制层121的侧壁部分121s可以包括具有锐角的第一倾斜表面121i。第二功函数控制层221的侧壁部分221s可以包括具有锐角的第二倾斜表面221i。
在图11中，第一功函数控制层121和第二功函数控制层221二者均被斜切。然而，这仅是为了描述的容易而使用的一示例，本公开不限于这个示例。
也就是，第一功函数控制层121和第二功函数控制层221的其中之一可以被斜切，另一个可以延伸达到相应的沟槽的侧壁的顶部。
在图11中，从层间绝缘膜190的上表面到第二功函数控制层221的深度d2小于从层间绝缘膜190的上表面到第一功函数控制层121的深度d1并且大于从层间绝缘膜190的上表面到第四功函数控制层421的深度d4，但是本公开不限于这种情况。此外，从层间绝缘膜190的上表面到第三功函数控制层321的深度d3可以小于从层间绝缘膜190的上表面到第四功函数控制层421的深度d4，但是本公开不限于这种情况。
与图中的例示不同，从层间绝缘膜190的上表面到第二功函数控制层221的深度d2可以基本上等于从层间绝缘膜190的上表面到第一功函数控制层121的深度d1，并且从层间绝缘膜190的上表面到第三功函数控制层321的深度d3可以基本上等于从层间绝缘膜190的上表面到第四功函数控制层421的深度d4。此外，从层间绝缘膜190的上表面到第二功函数控制层221的深度d2可以基本上等于从层间绝缘膜190的上表面到第四功函数控制层421的深度d4。
图12是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图7和8描述的半导体器件的区别。
参考图12，根据本公开的一些实施方式的半导体器件还可以包括第一盖图案160至第四盖图案460。
第一栅电极结构120至第四栅电极结构420可以分别部分地填充第一沟槽140t至第四沟槽440t。第一栅电极结构120至第四栅电极结构420的上表面可以比层间绝缘膜190的上表面更靠近基板100。
图13是根据本公开的实施方式的半导体器件的视图。图14是图13的部分P的放大图。为了描述的容易，将主要描述与以上参考图7和8描述的半导体器件的区别。
参考图13和14，在根据本公开的一些实施方式的半导体器件中，第三功函数控制层321的侧壁部分321s可以包括第二部分321sb以及在第三功函数控制层321的底部分321b上的第一部分321sa。
第三功函数控制层321的侧壁部分321s的第二部分321sb可以比第三功函数控制层321的侧壁部分321s的第一部分321sa更远离基板100的上表面定位。
第三功函数控制层321的侧壁部分321s的第二部分321sb的宽度t322可以不同于第三功函数控制层321的侧壁部分321s的第一部分321sa的宽度t321。
例如，第三功函数控制层321的侧壁部分321s的第一部分321sa的宽度t321大于第三功函数控制层321的侧壁部分321s的第二部分321sb的宽度t322。
此外，第三功函数控制层321的侧壁部分321s的第一部分321sa的宽度t321可以基本上等于第三功函数控制层321的厚度t32。例如，第三功函数控制层321的侧壁部分321s的第二部分321sb的宽度t322可以小于第三功函数控制层321的厚度t32。
第三功函数控制层321可以包括相对于第三沟槽340t的侧壁具有锐角的多个第三倾斜表面321i。例如，沿第三沟槽340t的侧壁延伸的第三功函数控制层321可以包括相对于第三沟槽340t的侧壁具有锐角的多个第三倾斜表面321i。
与第三功函数控制层321不同，沿第四沟槽440t的侧壁延伸的第四功函数控制层421可以包括相对于第四沟槽440t的侧壁具有锐角的一个第四倾斜表面421i。
例如，在沿第三沟槽340t的侧壁延伸的第三功函数控制层321中包括的倾斜表面的数目可以不同于在沿第四沟槽440t的侧壁延伸的第四功函数控制层421中包括的倾斜表面的数目。
例如，当应用于第三功函数控制层321的斜切工艺的数目不同于应用于第四功函数控制层421的斜切工艺的数目时，在第三功函数控制层321和第四功函数控制层421之间可以有形状上的差别。
在图14中，第三功函数控制层321的侧壁部分321s的第一部分321sa可以通过相对于第三沟槽340的侧壁具有锐角θ11的第三倾斜表面321i而连接到第三功函数控制层321的侧壁部分321s的第二部分321sb。
更具体而言，第三功函数控制层321的侧壁部分321s的第一部分321sa可以包括接触第三栅绝缘层330的第一侧壁以及面对第三插入层322的第二侧壁。第三功函数控制层321的侧壁部分321s的第二部分321sb可以包括接触第三栅绝缘层330的第三侧壁以及面对第三插入层322的第四侧壁。
这里，第三功函数控制层321的侧壁部分321s的第一部分321sa的第二侧壁可以通过相对于第三沟槽340t的侧壁具有锐角θ11的第三倾斜表面321i连接到第三功函数控制层321的侧壁部分321s的第二部分321sb的第四侧壁。
第三功函数控制层321的第三倾斜表面321i可以是第三功函数控制层321的最高表面。第四功函数控制层421的第四倾斜表面421i可以是第四功函数控制层421的最高表面。
在图14中，其是第三功函数控制层321的最高表面的第三倾斜表面321i的锐角θ1可以等于或不同于连接第三功函数控制层321的侧壁部分321s的第一部分321sa与第三功函数控制层321的侧壁部分321s的第二部分321sb的第三倾斜表面321i的锐角θ11。
此外，与在图14中的例示不同，第三功函数控制层321的侧壁部分321s的第一部分321sa的第二侧壁与具有锐角θ11的第三倾斜表面321i的连接部分可以被倒圆。此外，第三功函数控制层321的侧壁部分321s的第二部分321sb的第四侧壁与具有锐角θ11的第三倾斜表面321i的连接部分可以被倒圆。
图15是根据本公开的实施方式的半导体器件的视图。图16是图15的部分P和Q的放大图。为了描述的容易，将主要描述与以上参考图13和14描述的半导体器件的区别。
参考图15和16，在根据本公开的一些实施方式的半导体器件中，第三功函数控制层321的侧壁部分321s可以包括在第三功函数控制层321的底部分321b上的第一部分321sa、第二部分321sb以及第三部分321sc。
第三功函数控制层321的侧壁部分321s的第二部分321sb可以比第三功函数控制层321的侧壁部分321s的第一部分321sa更远离基板100的上表面定位。此外，第三功函数控制层321的侧壁部分321s的第二部分321sb可以比第三功函数控制层321的侧壁部分321s的第三部分321sc更靠近基板100的上表面定位。
第三功函数控制层321的侧壁部分321s的第一部分321sa的宽度t321可以大于第三功函数控制层321的侧壁部分321s的第二部分321sb的宽度t322。第三功函数控制层321的侧壁部分321s的第二部分321sb的宽度t322大于第三功函数控制层321的侧壁部分321s的第三部分321sc的宽度t323。
第四功函数控制层421的侧壁部分421s可以包括在第四功函数控制层421的底部分421b上的第一部分421sa以及第二部分421sb。
第四功函数控制层421的侧壁部分421s的第二部分421sb可以比第四功函数控制层421的侧壁部分421s的第一部分421sa远离基板100的上表面定位。
第四功函数控制层421的侧壁部分421s的第一部分421sa的宽度t421可以大于第四功函数控制层421的侧壁部分421s的第二部分421sb的宽度t422。
此外，第四功函数控制层421的侧壁部分421s的第一部分421sa的宽度t421可以基本上等于第四功函数控制层421的厚度t42。例如，第四功函数控制层421的侧壁部分421s的第二部分421sb的宽度t422可以小于第四功函数控制层421的厚度t42。
沿第三沟槽340t的侧壁延伸的第三功函数控制层321可以包括相对于第三沟槽340t的侧壁具有锐角的多个第三倾斜表面321i。此外，沿第四沟槽440t的侧壁延伸的第四功函数控制层421可以包括相对于第四沟槽440t的侧壁具有锐角的多个第四倾斜表面421i。
在图16中，在沿第三沟槽340t的侧壁延伸的第三功函数控制层321中包括的倾斜表面的数目可以不同于在沿第四沟槽440t的侧壁延伸的第四功函数控制层421中包括的倾斜表面的数目。
第三功函数控制层321的侧壁部分321s的第一部分321sa的面对第三插入层322的侧壁可以通过关于第三沟槽340t的侧壁具有锐角的第三倾斜表面321i连接到第三功函数控制层321的侧壁部分321s的第二部分321sb的面对第三插入层322的侧壁。
此外，第三功函数控制层321的侧壁部分321s的第二部分321sb的面对第三插入层322的侧壁可以通过关于第三沟槽340t的侧壁具有锐角的第三倾斜表面321i连接到第三功函数控制层321的侧壁部分321s的第三部分321sc的面对第三插入层322的侧壁。
在图16中，第四功函数控制层421的侧壁部分421s的第一部分421sa可以通过相对于第四沟槽440t的侧壁具有锐角θ21的第四倾斜表面421i连接到第四功函数控制层421的侧壁部分421s的第二部分421sb。
例如，第四功函数控制层421的侧壁部分421s的第一部分421sa可以包括接触第四栅绝缘层430的第五侧壁以及面对第四插入层422的第六侧壁。第四功函数控制层421的侧壁部分421s的第二部分421sb可以包括接触第四栅绝缘层430的第七侧壁和面对第四插入层422的第八侧壁。
这里，第四功函数控制层421的侧壁部分421s的第一部分421sa的第六侧壁可以通过相对于第四沟槽440t的侧壁具有锐角θ21的第四倾斜表面421i连接到第四功函数控制层421的侧壁部分421s的第二部分421sb的第八侧壁。
在图16中，其是第四功函数控制层421的最高表面的第四倾斜表面421i的锐角θ2可以等于或不同于连接第四功函数控制层421的侧壁部分421s的第一部分421sa与第四功函数控制层421的侧壁部分421s的第二部分421sb的第四倾斜表面421i的锐角θ21。
此外，与图16中的例示不同，第四功函数控制层421的侧壁部分421s的第一部分421sa的第六侧壁与具有锐角θ21的第四倾斜表面421i的连接部分可以被倒圆。此外，第四功函数控制层421的侧壁部分421s的第二部分421sb的第八侧壁与具有锐角θ21的第四倾斜表面421i的连接部分可以被倒圆。
图17是根据本公开的实施方式的半导体器件的视图。图18是图17的部分P和Q的放大图。为了描述的容易，将主要描述与以上参考图13和14描述的半导体器件的区别。
参考图17和18，在根据本公开的一些实施方式的半导体器件中，第四功函数控制层421的侧壁部分421s可以包括在第四功函数控制层421的底部分421b上的第一部分421sa以及第二部分421sb。
第四功函数控制层421的侧壁部分421s的第二部分421sb可以比第四功函数控制层421的侧壁部分421s的第一部分421sa远离基板100的上表面定位。
第四功函数控制层421的侧壁部分421s的第一部分421sa的宽度t421大于第四功函数控制层421的侧壁部分421s的第二部分421sb的宽度t422。第四功函数控制层421的侧壁部分421s的第一部分421sa的宽度t421可以基本上等于第四功函数控制层421的厚度t42。
第四功函数控制层421可以包括相对于第四沟槽440t的侧壁具有锐角的多个第四倾斜表面421i。例如，沿第四沟槽440t的侧壁延伸的第四功函数控制层421可以包括相对于第四沟槽440t的侧壁具有锐角的多个第四倾斜表面421i。
在沿第三沟槽340t的侧壁延伸的第三功函数控制层321中包括的倾斜表面的数目可以等于在沿第四沟槽440t的侧壁延伸的第四功函数控制层421中包括的倾斜表面的数目。
例如，当应用于第三功函数控制层321的斜切工艺的数目等于应用于第四功函数控制层421的斜切工艺的数目时，在第三功函数控制层321中包括的倾斜表面的数目可以等于在第四功函数控制层421中包括的倾斜表面的数目。
图19A是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图13和14描述的半导体器件的区别。
参考图19A，在根据本公开的一些实施方式的半导体器件中，第一功函数控制层121和第二功函数控制层221可以被斜切。
第一功函数控制层121可以不延伸达到第一沟槽140t的侧壁的顶部。第一功函数控制层121可以不形成在形成于第一沟槽140t的侧壁上的第一栅绝缘层130的部分上。
在第一功函数控制层121没有延伸到的第一沟槽140t的侧壁的一部分上，第一插入层122和第一栅绝缘层130可以彼此接触。然而，本公开不限于这种情况。
第一功函数控制层121可以包括相对于第一沟槽140t的侧壁具有锐角的第一倾斜表面121i。
第二功函数控制层221可以不延伸达到第二沟槽240t的侧壁的顶部。第二功函数控制层221可以不形成在形成于第二沟槽240t的侧壁上的第二栅绝缘层230的部分上。
在第二功函数控制层221没有延伸到的第二沟槽240t的侧壁的一部分上，第二插入层222和第二栅绝缘层230可以彼此接触。然而，本公开不限于这种情况。
第二功函数控制层221可以包括相对于第二沟槽240t的侧壁具有锐角的第二倾斜表面221i。
第一功函数控制层121的第一倾斜表面121i可以是第一功函数控制层121的最高表面，第二功函数控制层221的第二倾斜表面221i可以是第二功函数控制层221的最高表面。
第一功函数控制层121可以包括形成在第一沟槽140t的底表面上的底部分121b和形成在第一沟槽140t的侧壁上的侧壁部分121s。第二功函数控制层221可以包括形成在第二沟槽240t的底表面上的底部分221b和形成在第二沟槽240t的侧壁上的侧壁部分221s。
第一功函数控制层121的侧壁部分121s可以包括具有锐角的第一倾斜表面121i，第二功函数控制层221的侧壁部分221s可以包括具有锐角的第二倾斜表面221i。
沿第一沟槽140t的侧壁延伸的第一功函数控制层121可以包括相对于第一沟槽140t的侧壁具有锐角的一个第一倾斜表面121i。此外，沿第二沟槽240t的侧壁延伸的第二功函数控制层221可以包括相对于第二沟槽240t的侧壁具有锐角的一个第二倾斜表面221i。
在沿第三沟槽340t的侧壁延伸的第三功函数控制层321中包括的倾斜表面的数目可以不同于在沿第一沟槽140t的侧壁延伸的第一功函数控制层121中包括的倾斜表面的数目以及在沿第二沟槽240t的侧壁延伸的第二功函数控制层221中包括的倾斜表面的数目。
图19B是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图15和16描述的半导体器件的区别。
参考图19B，在根据本公开的一些实施方式的半导体器件中，第一功函数控制层121可以包括第一倾斜表面121i，第二功函数控制层221可以包括多个第二倾斜表面221i。
第一功函数控制层121的第一倾斜表面121i可以是第一功函数控制层121的最高表面。第二功函数控制层221的第二倾斜表面221i之一可以是第二功函数控制层221的最高表面。
第一上导电层127可以覆盖第一功函数控制层121的最高表面，第二上导电层227可以覆盖第二功函数控制层221的最高表面。
第一功函数控制层121可以包括形成在第一沟槽140t的底表面上的底部分121b和形成在第一沟槽140t的侧壁上的侧壁部分121s。第二功函数控制层221可以包括形成在第二沟槽240t的底表面上的底部分221b和形成在第二沟槽240t的侧壁上的侧壁部分221s。
第二功函数控制层221的侧壁部分221s可以包括在第二功函数控制层221的底部分221b上的第一部分221sa以及第二部分221sb。
第二功函数控制层221的侧壁部分221s的第二部分221sb比第二功函数控制层221的侧壁部分221s的第一部分221sa远离基板100的上表面定位。
第二功函数控制层221的侧壁部分221s的第一部分221sa可以比第二功函数控制层221的侧壁部分221s的第二部分221sb宽。
沿第二沟槽240t的侧壁延伸的第二功函数控制层221可以包括相对于第二沟槽240t的侧壁具有锐角的多个第二倾斜表面221i。
第二功函数控制层221的侧壁部分221s的第一部分221sa的面对第二插入层222的侧壁可以通过相对于第二沟槽240t的侧壁具有锐角的第二倾斜表面221i连接到第二功函数控制层221的侧壁部分221s的第二部分221sb的面对第二插入层222的侧壁。
在图19B中，在沿第四沟槽440t的侧壁延伸的第四功函数控制层421中包括的倾斜表面的数目可以等于在沿第二沟槽240t的侧壁延伸的第二功函数控制层221中包括的倾斜表面的数目。
此外，在沿第四沟槽440t的侧壁延伸的第四功函数控制层421中包括的倾斜表面的数目可以小于在沿第三沟槽340t的侧壁延伸的第三功函数控制层321中包括的倾斜表面的数目。
此外，在沿第二沟槽240t的侧壁延伸的第二功函数控制层221中包括的倾斜表面的数目可以大于在沿第一沟槽140t的侧壁延伸的第一功函数控制层221中包括的倾斜表面的数目。
图20是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图7和8描述的半导体器件的区别。
参考图20，在根据本公开的一些实施方式的半导体器件中，第三上导电层327可以不覆盖第三功函数控制层321的最高表面。第四上导电层427可以不覆盖第四功函数控制层421的最高表面。
第三功函数控制层321的最高表面的高度可以基本上等于第三插入层322的最高表面的高度和第三填充层323的最高表面的高度。第三功函数控制层321可以延伸达到第三沟槽340t的侧壁的顶部。
第三功函数控制层321可以包括相对于第三沟槽340t的侧壁具有锐角的第三倾斜表面321i。然而，第三功函数控制层321的最高表面可以不是关于第三沟槽340t的侧壁具有锐角的倾斜表面。
第三功函数控制层321的侧壁部分321s可以包括在第三功函数控制层321的底部分321b(见图8)上的第一部分321sa以及第二部分321sb。第三功函数控制层321的侧壁部分321s的第二部分321sb可以比第三功函数控制层321的侧壁部分321s的第一部分321sa远离基板100的上表面定位。
第三功函数控制层321的侧壁部分321s的第一部分321sa可以比第三功函数控制层321的侧壁部分321s的第二部分321sb宽。
第三功函数控制层321的侧壁部分321s的第一部分321sa的面对第三插入层322的侧壁可以通过相对于第三沟槽340t的侧壁具有锐角的第三倾斜表面321i连接到第三功函数控制层321的侧壁部分321s的第二部分321sb的面对第三插入层322的侧壁。
第四功函数控制层421的最高表面的高度可以基本上等于第四插入层422的最高表面的高度和第四填充层423的最高表面的高度。第四功函数控制层421可以延伸达到第四沟槽440t的侧壁的顶部。
第四功函数控制层421可以不包括相对于第四沟槽440t的侧壁具有锐角的倾斜表面。
虽然第三功函数控制层321包括相对于第三沟槽340t的侧壁具有锐角的第三倾斜表面321i，但是第一功函数控制层121、第二功函数控制层221和第四功函数控制层421的每个可以不包括相对于对应沟槽的侧壁具有锐角的倾斜表面。
图21是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图20描述的半导体器件的区别。
参考图21，在根据本公开的一些实施方式的半导体器件中，第三功函数控制层321的侧壁部分321s可以包括第一部分321sa、第二部分321sb和第三部分321sc。
第三功函数控制层321的侧壁部分321s的第二部分321sb可以比第三功函数控制层321的侧壁部分321s的第一部分321sa远离基板100的上表面定位。此外，第三功函数控制层321的侧壁部分321s的第二部分321sb可以比第三功函数控制层321的侧壁部分321s的第三部分321sc更靠近基板100的上表面定位。
第三功函数控制层321的侧壁部分321s的第一部分321sa可以比第三功函数控制层321的侧壁部分321s的第二部分321sb宽。第三功函数控制层321的侧壁部分321s的第二部分321sb可以比第三功函数控制层321的侧壁部分321s的第三部分321sc宽。
第四功函数控制层421的侧壁部分421s可以包括在第四功函数控制层421的底部分421b(见图8)上的第一部分421sa以及第二部分421sb。
第四功函数控制层421的侧壁部分421s的第二部分421sb可以比第四功函数控制层421的侧壁部分421s的第一部分421sa远离基板100的上表面定位。
第四功函数控制层421的侧壁部分421s的第一部分421sa的宽度t421可以大于第四功函数控制层421的侧壁部分421s的第二部分421sb的宽度t422。
第四功函数控制层421可以包括相对于第四沟槽440t的侧壁具有锐角的第四倾斜表面421i。第四功函数控制层421的最高表面可以不是相对于第四沟槽440t的侧壁具有锐角的倾斜表面。
第三功函数控制层321的侧壁部分321s的第一部分321sa的面对第三插入层322的侧壁可以通过相对于第三沟槽340t的侧壁具有锐角的第三倾斜表面321i连接到第三功函数控制层321的侧壁部分321s的第二部分321sb的面对第三插入层322的侧壁。
此外，第三功函数控制层321的侧壁部分321s的第二部分321sb的面对第三插入层322的侧壁可以通过关于第三沟槽340t的侧壁具有锐角的第三倾斜表面321i连接到第三功函数控制层321的侧壁部分321s的第三部分321sc的面对第三插入层322的侧壁。
此外，第四功函数控制层421的侧壁部分421s的第一部分421sa的面对第四插入层422的侧壁可以通过相对于第四沟槽440t的侧壁具有锐角的第四倾斜表面421i连接到第四功函数控制层421的侧壁部分421s的第二部分421sb的面对第四插入层422的侧壁。
在沿第三沟槽340t的侧壁延伸的第三功函数控制层321中包括的倾斜表面的数目可以大于在沿第四沟槽440t的侧壁延伸的第四功函数控制层421中包括的倾斜表面的数目。
图22是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图21描述的半导体器件的区别。
参考图22，在根据本公开的一些实施方式的半导体器件中，第二功函数控制层221的侧壁部分221s可以包括第二功函数控制层221的形成在第二沟槽240t的底表面上的第一部分221sa以及第二部分221sb。
第二功函数控制层221的侧壁部分221s的第二部分221sb可以比第二功函数控制层221的侧壁部分221s的第一部分221sa远离基板100的上表面定位。
第二功函数控制层221的侧壁部分221s的第一部分221sa可以比第二功函数控制层221的侧壁部分221s的第二部分221sb宽。
第二功函数控制层221可以包括相对于第二沟槽240t的侧壁具有锐角的第二倾斜表面221i。然而，第二功函数控制层221的最高表面可以不是关于第二沟槽240t的侧壁具有锐角的倾斜表面。
第二功函数控制层221的侧壁部分221s的第一部分221sa的面对第二插入层222的侧壁可以通过相对于第二沟槽240t的侧壁具有锐角的第二倾斜表面221i连接到第二功函数控制层221的侧壁部分221s的第二部分221sb的面对第二插入层222的侧壁。
在沿第二沟槽240t的侧壁延伸的第二功函数控制层221中包括的倾斜表面的数目可以等于在沿第四沟槽440t的侧壁延伸的第四功函数控制层421中包括的倾斜表面的数目。
图23是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图20描述的半导体器件的区别。
参考图23，在根据本公开的一些实施方式的半导体器件中，第四功函数控制层421的侧壁部分421s可以包括在第四功函数控制层421的底部分421b(见图8)上的第一部分421sa以及第二部分421sb。
第四功函数控制层421的侧壁部分421s的第二部分421sb可以比第四功函数控制层421的侧壁部分421s的第一部分421sa远离基板100的上表面定位。
第四功函数控制层421的侧壁部分421s的第一部分421sa可以比第四功函数控制层421的侧壁部分421s的第二部分421sb宽。
沿第四沟槽440t的侧壁延伸的第四功函数控制层421可以包括相对于第四沟槽440t的侧壁具有锐角的第四倾斜表面421i。第四功函数控制层421的最高表面可以不是相对于第四沟槽440t的侧壁具有锐角的倾斜表面。
在沿第三沟槽340t的侧壁延伸的第三功函数控制层321中包括的倾斜表面的数目可以等于在沿第四沟槽440t的侧壁延伸的第四功函数控制层421中包括的倾斜表面的数目。
图24是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图23描述的半导体器件的区别。
参考图24，在根据本公开的一些实施方式的半导体器件中，第二功函数控制层221的侧壁部分221s可以包括在第二功函数控制层221的底部分221b上的第一部分221sa以及第二部分221sb。
第二功函数控制层221可以包括相对于第二沟槽240t的侧壁具有锐角的第二倾斜表面221i。第二功函数控制层221的最高表面可以不是关于第二沟槽240t的侧壁具有锐角的倾斜表面。
第二功函数控制层221的侧壁部分221s的第一部分221sa的面对第二插入层222的侧壁可以通过相对于第二沟槽240t的侧壁具有锐角的第二倾斜表面221i连接到第二功函数控制层221的侧壁部分221s的第二部分221sb的面对第二插入层222的侧壁。
在沿第二沟槽240t的侧壁延伸的第二功函数控制层221中包括的倾斜表面的数目可以等于在沿第三沟槽340t的侧壁延伸的第三功函数控制层321中包括的倾斜表面的数目，并且可以等于在沿第四沟槽440t的侧壁延伸的第四功函数控制层421中包括的倾斜表面的数目。
图25是根据本公开的实施方式的半导体器件的布局图。图26是沿图25的线A-A、B-B、C-C和D-D截取的剖视图。图27A至27C是沿图25的线E-E截取的剖视图。为了描述的容易，将主要描述与以上参考图1描述的半导体器件的区别。
作为参考，图26可以基本上类似于图1，除了包括鳍图案之外。因此，与图1的那些相同的元件和特征的描述将被简要给出或省略。然而，图26也能基本上类似于图2和3，除了鳍图案之外。
此外，图27A至27C显示在栅极方向Y1上的第一区域I的剖视图。然而，本领域的普通技术人员将理解，在栅极方向上的第二区域II至第四区域IV的剖视图能类似于图27A至27C。
参考图25至27C，在根据本公开的一些实施方式的半导体器件中，第一晶体管101至第四晶体管401的每个可以是p型鳍晶体管。
第一晶体管101至第四晶体管401可以分别包括第一鳍图案110至第四鳍图案410。
第一鳍图案110可以形成在第一区域I中，第二鳍图案210可以形成在第二区域II中，第三鳍图案310可以形成在第三区域III中，第四鳍图案410可以形成在第四区域IV中。
第一鳍图案110至第四鳍图案410的每个可以从基板100突出。
第一鳍图案110可以沿第一方向X1延伸。第二鳍图案210可以沿第二方向X2延伸。第三鳍图案310可以沿第三方向X3延伸。第四鳍图案410可以沿第四方向X4延伸。
第一鳍图案110至第四鳍图案410可以是基板100的部分，或可以包括自基板100生长的外延层。
第一鳍图案110至第四鳍图案410的每个可以包括元素半导体材料，诸如硅或锗。此外，第一鳍图案110至第四鳍图案410的每个可以包括化合物半导体，诸如IV-IV族化合物半导体或III-V族化合物半导体。
例如，形成第一鳍图案110至第四鳍图案410的每个的IV-IV族化合物半导体可以是例如包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的两种或更多种的二元或三元化合物，或通过用IV族元素掺杂所述二元或三元化合物而获得的化合物。
形成第一鳍图案110至第四鳍图案410的每个的III-V族化合物半导体可以是例如由铝(Al)、镓(Ga)和铟(In)(即III族元素)的至少之一与磷(P)、砷(As)和锑(Sb)(即V族元素)之一键合而组成的二元化合物、三元化合物或四元化合物。
在根据本公开的一些实施方式的半导体器件中，第一鳍图案110至第四鳍图案410均描述为硅鳍图案。
例如，当第一场绝缘层105部分地覆盖第一鳍图案110的侧表面时，第一鳍图案110可以在形成于基板100上的第一场绝缘层105之上突出。
第一场绝缘层105可以包括例如氧化物层、氮化物层、氮氧化物层或其组合。
在图27B中，与图27A中不同，第一场绝缘层105可以包括场衬垫105b和场填充层105a。
场衬垫105b可以形成在场填充层105a和第一鳍图案110之间以及场填充层105a和基板100之间。
场衬垫105b可以包括例如多晶硅、非晶硅、硅氮氧化物、硅氮化物和硅氧化物的至少之一。
此外，在图27C中，场衬垫105b可以包括第一衬垫层105b2和第二衬垫层105b1。
第一衬垫层105b2可以沿第一鳍图案110的下部分以及基板100的上表面形成。
第二衬垫层105b1可以形成在第一衬垫层105b2上。第二衬垫层105b1可以沿第一衬垫层105b2形成。
第一衬垫层105b2可以包括例如多晶硅或非晶硅。第二衬垫层105b1可以包括例如硅氧化物。
第一栅间隔物140可以形成于在第一场绝缘层105之上突出的第一鳍图案110上。第一栅间隔物140可以沿第五方向Y1延伸并且可以交叉第一鳍图案110。
第一沟槽140t可以由第一栅间隔物140限定。因此，第一沟槽140t可以沿第五方向Y1延伸。
同样地，第二栅间隔物240可以形成在第二鳍图案210上并且可以在第六方向Y2上延伸。第三栅间隔物340可以形成在第三鳍图案310上并且可以在第七方向Y3上延伸。第四栅间隔物440可以形成在第四鳍图案410上并且可以在第八方向Y4上延伸。
第一栅绝缘层130可以形成在第一场绝缘层105和第一鳍图案110上。第一栅绝缘层130可以沿第一场绝缘层105的上表面以及第一鳍图案110的轮廓形成。
第一界面层131可以形成在第一鳍图案110上。第一界面层131可以沿在第一场绝缘层105的上表面之上突出的第一鳍图案110的轮廓形成。
虽然第一界面层131被显示为没有形成在第一场绝缘层105的上表面上，但是本公开不限于这种情况。取决于形成第一界面层131的方法，第一界面层131也能沿第一场绝缘层105的上表面形成。
第一高k绝缘层132可以形成在第一界面层131上并且沿第一鳍图案110的轮廓以及第一场绝缘层105的上表面形成。
第二栅绝缘层230至第四栅绝缘层430的描述可以与第一栅绝缘层130的描述基本上相同，因而将不被重复。
第一栅电极结构120可以形成在第一栅绝缘层130上并且可以交叉第一鳍图案110。第一栅电极结构120形成在第一沟槽140t中。因此，第一栅电极结构120可以在第五方向Y1上延伸。
第一下导电层125、第一蚀刻停止层124、第一功函数控制层121和第一插入层122可以沿第一栅绝缘层130的轮廓形成。
第二栅电极结构220可以形成在第二栅绝缘层230上并且可以交叉第二鳍图案210。因为第二栅电极结构220形成在第二沟槽240t中，所以它可以在第六方向Y2上延伸。
第三栅电极结构320可以形成在第三栅绝缘层330上并且可以交叉第三鳍图案310。因为第三栅电极结构320形成在第三沟槽340t中，所以它可以在第七方向Y3上延伸。
第四栅电极结构420可以形成在第四栅绝缘层430上并且可以交叉第四鳍图案410。因为第四栅电极结构420形成在第四沟槽440t中，所以它可以在第八方向Y4上延伸。
在第二栅电极结构220至第四栅电极结构420的每个中包括的下导电层、蚀刻停止层、功函数控制层和插入层的描述可以基本上类似于第一下导电层125、第一蚀刻停止层124、第一功函数控制层121和第一插入层122的描述。
第一源/漏区150可以形成在第一鳍图案110中，第二源/漏区250可以形成在第二鳍图案210中，第三源/漏区350可以形成在第三鳍图案310中，第四源/漏区450可以形成在第四鳍图案410中。
在图26中，第一下导电层125的厚度t11可以基本上等于第三下导电层325的厚度t31。此外，第二下导电层225的厚度t21可以基本上等于第四下导电层425的厚度t41。
第一下导电层125的厚度t11可以大于第二下导电层225的厚度t21。
此外，第一功函数控制层121的厚度t12可以基本上等于第二功函数控制层221的厚度t22。此外，第三功函数控制层321的厚度t32可以基本上等于第四功函数控制层421的厚度t42。
然而，第一功函数控制层121的厚度t12可以大于第三功函数控制层321的厚度t32。
第二晶体管201的阈值电压可以高于第一晶体管101的阈值电压并且低于第三晶体管301的阈值电压。此外，第三晶体管301的阈值电压可以小于第四晶体管401的阈值电压。
图28是根据本公开的实施方式的半导体器件的视图。为了描述的容易，将主要描述与以上参考图25至27C描述的半导体器件的区别。
作为参考，图28可以基本上类似于图4，除了鳍图案之外。因此，与图4的那些相同的元件和特征的描述将被简要给出或省略。
参考图28，在根据本公开的一些实施方式的半导体器件中，第一晶体管101至第四晶体管401的每个可以是n型鳍晶体管。
第一栅电极结构120可以包括第一下导电层125、第一蚀刻停止层124、第一插入层122和第一填充层123。
第一插入层122可以形成在第一蚀刻停止层124上。第一插入层122可以接触第一蚀刻停止层124。第一插入层122可以沿第一蚀刻停止层124的轮廓形成。
第二栅电极结构220可以包括第二下导电层225、第二蚀刻停止层224、第二插入层222和第二填充层223。
第二插入层222可以形成在第二蚀刻停止层224上。第二插入层222可以接触第二蚀刻停止层224。第二插入层222可以沿第二蚀刻停止层224的轮廓形成。
也就是，与第三栅电极结构320和第四栅电极结构420不同，第一栅电极结构120和第二栅电极结构220可以不包括功函数控制层，例如TiN层。
第一下导电层125的厚度t11可以基本上等于第三下导电层325的厚度t31。此外，第二下导电层225的厚度t21可以基本上等于第四下导电层425的厚度t41。
第一下导电层125的厚度t11可以小于第二下导电层225的厚度t21。
此外，第三功函数控制层321的厚度t32可以基本上等于第四功函数控制层421的厚度t42。
第二晶体管201的阈值电压可以高于第一晶体管101的阈值电压并且低于第三晶体管301的阈值电压。此外，第三晶体管301的阈值电压可以低于第四晶体管401的阈值电压。
尽管图中未示出，但是明显的是，参考图5至24描述的第一晶体管101至第四晶体管401的每个也可以包括鳍图案。
图29是根据本公开的实施方式的半导体器件的视图。为了描述的容易，与以上参考图1描述的半导体器件的不同之处将被主要描述。
参考图29，在根据本公开的一些实施方式的半导体器件中，第一高k绝缘层132可以不包括在第一栅电极结构120和第一栅间隔物140之间延伸的部分。
此外，在第一栅电极结构120中，第一下导电层125、第一蚀刻停止层124、第一功函数控制层121和第一插入层122可以不包括沿第一栅间隔物140的内壁延伸的部分。
第二高k绝缘层232至第四高k绝缘层432的描述可以与第一高k绝缘层132的描述基本类似。
此外，第二电极结构220至第四电极结构420的每个中包括的下导电层、蚀刻停止层、功函数控制层和插入层的描述可以与第一下导电层125、第一蚀刻停止层124、第一功函数控制层121和第一插入层122的描述类似。
在图29中，第一下导电层125的厚度t11可以基本上等于第三下导电层325的厚度t31。此外，第二下导电层225的厚度t21可以基本上等于第四下导电层425的厚度t41。
第一下导电层125的厚度t11可以大于第二下导电层225的厚度t21。
此外，第一功函数控制层121的厚度t12可以基本上等于第二功函数控制层221的厚度t22。此外，第三功函数控制层321的厚度t32可以基本上等于第四功函数控制层421的厚度t42。
第一功函数控制层121的厚度t12可以大于第三功函数控制层321的厚度t32。
在图29中，第一栅硬掩模155、第二栅硬掩模255、第三栅硬掩模355至第四栅硬掩模455形成在第一栅电极结构120至第四栅电极结构420上。然而，本公开不限于这种情况。
图30是根据本公开的实施方式的半导体器件的俯视图。图31A和31B是沿图30的线F-F截取的剖视图。图32A和32B是沿图30的线G-G和H-H截取的剖视图。
用于参考，为了描述的容易，图30仅示意性地示出了第一有源区10、第二有源区20和第五栅电极结构50。
参考图30至图32B，根据本公开的一些实施方式的半导体器件包括：基板100，其包括第一有源区10、第二有源区20和第二场绝缘层106；以及第五栅电极结构50，其交叉第一有源区10、第二有源区20和第二场绝缘层106。
第一有源区10和第二有源区20可以由第二场绝缘层106限定。第一有源区10和第二有源区20在空间上分开但是彼此相邻。
第一有源区10和第二有源区20的每个可以像在第九方向X5上延伸的矩形一样地成形，但是本公开不限于这种情况。第一有源区10和第二有源区20可以并排布置以在长边方向上彼此相邻。
第一有源区10可以是在其中形成PMOS的区域，并且第二有源区20可以是在其中形成NMOS的区域。例如，第一有源区10可以是在其中形成SRAM的上拉晶体管的区域，并且第二有源区20可以是在其中形成SRAM的下拉晶体管或传输晶体管的区域。
例如，当栅电压由一个栅电极结构施加时，相邻的PMOS区域和NMOS区域可以变成第一有源区10和第二有源区20。
在根据本公开的一些实施方式的半导体器件中，第一有源区10和第二有源区20被描述为形成在SRAM区域中。
第二场绝缘层106可以围绕第一有源区10和第二有源区20。然而，在根据本公开的一些实施方式的半导体器件中，第二场绝缘层106指的是位于第一有源区10和第二有源区20之间的部分。
第二场绝缘层106可以设置在第一有源区10和第二有源区20之间，并且可以与第一有源区10和第二有源区20直接接触。
例如，当第一有源区10和第二有源区20之间没有另一有源区存在时，第二场绝缘层106可以与第一有源区10和第二有源区20直接接触。
第二场绝缘层106还可以包括形成在第一有源区10和第二场绝缘层106之间以及在第二有源区20和第二场绝缘层106之间的至少一个场衬垫层。
位于第一有源区10和第二有源区20之间的第二场绝缘层106的宽度可以是第一宽度W1。此外，第二场绝缘层106可以包括位于距第一有源区10和第二有源区20相同距离处的第一中心线CL1。
从第一中心线CL1到第一有源区10的距离可以与从第一中心线CL1到第二有源区20的距离相同，并且可以是第二场绝缘层106的宽度W1的一半。第二场绝缘层106的第一中心线CL1可以平行于第一有源区10和第二有源区20延伸。
第五栅电极结构50可以形成在基板100上。第五栅电极结构50可以交叉第一有源区10、第二有源区20和第二场绝缘层106。第五栅电极结构50可以在第十方向Y5上延伸。
第五栅电极结构50可以包括第一栅电极520和第二栅电极620。第一栅电极520和第二栅电极620可以彼此接触，例如，彼此直接接触。
第一栅电极520可以是p型金属栅电极并且可以形成在第一有源区10和第二场绝缘层106上。第二栅电极620可以是n型金属栅电极并且可以形成在第二有源区20和第二场绝缘层106上。
第五晶体管10p可以形成于在其中第一有源区10和第五栅电极结构50彼此相交的区域中。第六晶体管10n可以形成于在其中第二有源区20和第五栅电极结构50彼此相交的区域中。第五晶体管10p可以是p型晶体管，第六晶体管10n可以是n型晶体管。
例如，不同导电类型的第五晶体管10p和第六晶体管10n可以共用第五栅电极结构50。
第一栅电极520可以延伸到第二场绝缘层106上。因此，第一栅电极520可以不仅交叠第一有源区10而且交叠第二场绝缘层106的一部分。
第二栅电极620可以与第一栅电极520直接接触。第二栅电极620可以不仅交叠第二有源区20，而且交叠第二场绝缘层106的不被第一栅电极520交叠的另一部分。
第五栅电极结构50可以包括第一接触表面MI1，第一栅电极520和第二栅电极620在第一接触表面MI1处彼此接触。在此第一栅电极520和第二栅电极620彼此接触的第一接触表面MI1位于第二场绝缘层106上。
第一栅电极520和第二栅电极620之间的第一接触表面MI1可以不与第二场绝缘层106的第一中心线CL1重合。例如，第一栅电极520和第二栅电极620之间的第一接触表面MI1可以与到第一有源区10相比更靠近第二有源区20，或者可以与到第二有源区20相比更靠近第一有源区10。
在根据参考图30描述的一些实施方式的半导体器件中，第一栅电极520和第二栅电极620之间的第一接触表面MI1可以与到第一有源区10相比更靠近第二有源区20定位。
在图30中，第一有源区10、第一中心线CL1、第一接触表面MI1和第二有源区20可以以此顺序依次布置。因此，第二栅电极620不交叠第二场绝缘层106的第一中心线CL1。第一接触表面MI1可以位于第二有源区20与第二场绝缘层106的第一中心线CL1之间。
第一有源区10可以包括p型晶体管的沟道区，第二有源区20可以包括n型晶体管的沟道区。这里，由于第一栅电极520和第二栅电极620之间的第一接触表面MI1与到第一有源区10相比可以更靠近第二有源区20，因此，与到p型晶体管的沟道区相比，第一接触表面MI1可以更靠近n型晶体管的沟道区。
第一栅电极520的在第二场绝缘层106上延伸的部分的宽度可以是第一交叠宽度W11。例如，第一栅电极520的从第一接触表面MI1到第一有源区10的边界的宽度可以是第一交叠宽度W11。
第二栅电极620的在第二场绝缘层106上延伸的部分的宽度可以是第二交叠宽度W12。第二栅电极620的从第一接触表面MI1到第二有源区20的边界的宽度可以是第二交叠宽度W12。
第一栅电极520和第二栅电极620之间的第一接触表面MI1可以不与第二场绝缘层106的第一中心线CL1重合。因此，第一交叠宽度W11可以不同于第二交叠宽度W12。
在根据参考图30描述的一些实施方式的半导体器件中，因为第一栅电极520和第二栅电极620之间的第一接触表面MI1可以与到第一有源区10相比更靠近第二有源区20定位，所以第一交叠宽度W11可以大于第二交叠宽度W12。
第一栅电极520的交叠第二场绝缘层106的宽度W11可以大于第二栅电极620的交叠第二场绝缘层106的宽度W12。
此外，由于第一栅电极520和第二栅电极620彼此直接接触，所以第一栅电极520的交叠第二场绝缘层106的宽度W11与第二栅电极620的交叠第二场绝缘层106的宽度W12之和可以等于第二场绝缘层106的宽度W1。
第一栅电极520和第二栅电极620的结构将在以下被详细描述。
层间绝缘膜190可以形成在基板100上。层间绝缘膜190可以包括第五沟槽50t。
第五沟槽50t可以交叉第一有源区10、第二场绝缘层106和第二有源区20。例如，第五沟槽50t可以与第一有源区10和第二有源区20相交。第五沟槽50t可以在第十方向Y5上延伸。
第五栅间隔物55可以形成在基板100上。第五栅间隔物55可以限定第五沟槽50t。第五栅间隔物55可以形成在第五栅电极结构50的侧壁上。
第五栅电极结构50可以在第十方向Y5上延伸。因此，第五栅电极结构50可以包括在第十方向Y5上延伸的长边和在第九方向X5上延伸的短边。
在图31A至图32B中，第五栅间隔物55可以形成在包括第五栅电极结构50的长边的侧壁和包括第五栅电极结构50的短边的侧壁上。然而，本公开不限于这种情况。
与图31A至图32B中的图示不同，第五栅间隔物55可以形成在包括第五栅电极结构50的长边的侧壁上，但是可以不形成在包括第五栅电极结构50的短边的侧壁上。
或者，形成在包括第五栅电极结构50的长边的侧壁上的第五栅间隔物55的厚度可以不同于形成在包括第五栅电极结构50的短边的侧壁上的第五栅间隔物50的厚度。
第五栅绝缘层530和第六栅绝缘层630可以形成在基板100上。第五栅绝缘层530可以形成在第一有源区10和第二场绝缘层106上。第六栅绝缘层630可以形成在第二有源区20和第二场绝缘层106上。
第五栅绝缘层530和第六栅绝缘层630可以沿第五沟槽50t的侧壁和底表面延伸。沿第五沟槽50t的底表面延伸的第五栅绝缘层530和第六栅绝缘层630可以跨过第一有源区10、第二场绝缘层106和第二有源区20。
第五栅绝缘层530和第六栅绝缘层630可以通过第五栅电极结构50的第一接触表面MI1分开。第五栅绝缘层530和第六栅绝缘层630可以形成在相同水平处。
第五栅绝缘层530和第六栅绝缘层630的每个可以包括高k绝缘层。
在图31B和32B中，与图31A和32A不同，第五界面层531和第六界面层631可以分别形成在第五栅绝缘层530和第一有源区10之间以及第六栅绝缘层630和第二有源区20之间。
在图31B和32B中，第五界面层531和第六界面层631的上表面位于与第二场绝缘层106的上表面相同的面中。然而，这仅是为了描述的容易而使用的一示例，本公开不限于这个示例。
第五栅电极结构50可以形成在第五栅绝缘层530和第六栅绝缘层630上。第五栅绝缘层530和第六栅绝缘层630可以形成在第五栅电极结构50和基板100之间。第五栅绝缘层530和第六栅绝缘层630可以形成在第五栅电极结构50下方。
第五栅电极结构50可以填充第五沟槽50t。第五栅电极结构50的上表面可以位于与第五栅间隔物55的上表面和层间绝缘膜190的上表面相同的面中。
第一栅电极520可以包括顺序形成在第五栅绝缘层530上的第五下导电层525、第五蚀刻停止层524、第五功函数控制层521、第五插入层522和第五填充层523。
第二栅电极620可以包括顺序形成在第六栅绝缘层630上的第六下导电层625、第六蚀刻停止层624、第六功函数控制层621、第六插入层622和第六填充层623。
第五下导电层525和第六下导电层625可以形成在第五栅绝缘层530和第六栅绝缘层630上。第五下导电层525可以接触第五栅绝缘层530，第六下导电层625可以接触第六栅绝缘层630。
第五下导电层525可以形成在第一有源区10和第二场绝缘层106上。第六下导电层625可以形成在第二有源区20和第二场绝缘层106上。
第五下导电层525和第六下导电层625可以沿第五沟槽50t的侧壁和底表面延伸。第五下导电层525可以沿第五栅绝缘层530的轮廓延伸。第六下导电层625可以沿第六栅绝缘层630的轮廓延伸。
第五下导电层525和第六下导电层625可以通过第五栅电极结构50的第一接触表面MI1分开。
第五下导电层525和第六下导电层625可以包括相同的材料。第五下导电层525和第六下导电层625可以包括例如TiN。
第五蚀刻停止层524和第六蚀刻停止层624可以形成在第五下导电层525和第六下导电层625上。第五蚀刻停止层524可以形成在第一有源区10和第二场绝缘层106上。第六蚀刻停止层624可以形成在第二有源区20和第二场绝缘层106上。
第五蚀刻停止层524和第六蚀刻停止层624可以沿第五沟槽50t的侧壁和底表面延伸。第五蚀刻停止层524可以沿第五下导电层525的轮廓延伸，并且第六蚀刻停止层624可以沿第六下导电层625的轮廓延伸。
第五蚀刻停止层524和第六蚀刻停止层624可以通过第五栅电极结构50的第一接触表面MI1分开。第五蚀刻停止层524和第六蚀刻停止层624可以形成在相同的水平处。第一有源区10上的第五蚀刻停止层524的厚度可以例如基本上等于第二有源区20上的第六蚀刻停止层624的厚度。
第五蚀刻停止层524和第六蚀刻停止层624可以包括相同的材料。第五蚀刻停止层524和第六蚀刻停止层624可以包括例如TaN。
第五功函数控制层521和第六功函数控制层621可以分别形成在第五蚀刻停止层524和第六蚀刻停止层624上。第五功函数控制层521可以接触第五蚀刻停止层524。第六功函数控制层621可以接触第六蚀刻停止层624。
第五功函数控制层521可以形成在第一有源区10和第二场绝缘层106上。第六功函数控制层621可以形成在第二有源区20和第二场绝缘层106上。第五功函数控制层521和第六功函数控制层621可以彼此直接接触。
第五功函数控制层521和第六功函数控制层621可以沿第五沟槽50t的侧壁和底表面延伸。第五功函数控制层521可以沿第五栅绝缘层530和第五蚀刻停止层524的轮廓延伸，并且第六功函数控制层621可以沿第六栅绝缘层630和第六蚀刻停止层624的轮廓延伸。
第五功函数控制层521和第六功函数控制层621可以包括相同的材料。例如，第五功函数控制层521和第六功函数控制层621可以是相同的材料层。第五功函数控制层521和第六功函数控制层621可以包括例如TiN。
第五功函数控制层521的厚度t51可以不同于第六功函数控制层621的厚度t61。例如，第五功函数控制层521的厚度t51可以大于第六功函数控制层621的厚度t61。
p型栅电极中包括的第五功函数控制层521的厚度t51可以大于n型栅电极中包括的第六功函数控制层621的厚度t61。例如，第五功函数控制层521的厚度t51可以是在第一有源区10上的厚度，并且第六功函数控制层621的厚度t61可以是在第二有源区20上的厚度。
第一栅电极520和第二栅电极620之间的第一接触表面MI1可以被限定在具有不同厚度的第五功函数控制层521和第六功函数控制层621之间。例如，如果第五栅电极结构50将基于在第二场绝缘层106上延伸的第五功函数控制层521和第六功函数控制层621之间的边界而沿基板100的法线被切割，则可以形成第一栅电极520和第二栅电极620之间的第一接触表面MI1。
由于第一栅电极520和第二栅电极620之间的第一接触表面MI1被定义为第五功函数控制层521和第六功函数控制层621之间的边界，所以第五功函数控制层521和第二场绝缘层106彼此交叠的宽度W11不同于第六功函数控制层621和第二场绝缘层106彼此交叠的宽度W12。
在图30至31B中，第一栅电极520和第二栅电极620之间的第一接触表面MI1与到第一有源区10相比，更靠近第二有源区20定位。因此，第五功函数控制层521和第二场绝缘层106彼此交叠的宽度W11可以大于第六功函数控制层621和第二场绝缘层106彼此交叠的宽度W12。
此外，由于第一有源区10、第一中心线CL1、第一接触表面MI1和第二有源区20可以以此顺序依次布置，所以第六功函数控制层621可以不交叠第二场绝缘层106的第一中心线CL1。
第五插入层522和第六插入层622可以分别形成在第五功函数控制层521和第六功函数控制层621上。第五插入层522和第六插入层622可以彼此直接接触。
第五插入层522可以形成在第一有源区10和第二场绝缘层106上。第六插入层622可以形成在第二有源区20和第二场绝缘层106上。
第五插入层522和第六插入层622可以沿第五沟槽50t的侧壁和底表面延伸。第五插入层522和第六插入层522可以沿彼此直接接触的第五功函数控制层521和第六功函数控制层621的轮廓延伸。
第五插入层522和第六插入层622可以通过第五栅电极结构50的第一接触表面MI1分开。第五插入层522和第六插入层622可以形成在相同的水平处。
第五插入层522的厚度t52可以基本上等于第六插入层622的厚度t62。例如，第五插入层522的厚度t52可以是在第一有源区10上的厚度，并且第六插入层622的厚度t62可以是在第二有源区20上的厚度。
第五插入层522和第六插入层622可以包括相同的材料。第五插入层522和第六插入层622可以包括例如Ti、TiAl、TiAlN、TiAlC和TiAlCN之一。
在根据本公开的一些实施方式的半导体器件中，第五插入层522和第六插入层622可以被描述为包含TiAl的层。
第五填充层523和第六填充层623可以分别形成在第五插入层522和第六插入层622上。第五填充层523和第六填充层623可以彼此直接接触。
第五填充层523可以形成在第一有源区10和第二场绝缘层106上。第六填充层623可以形成在第二有源区20和第二场绝缘层106上。
第五填充层523和第六填充层623可以通过第五栅电极结构50的第一接触表面MI1分开。第五填充层523和第六填充层623可以形成在相同的水平上。
第五填充层523和第六填充层623可以包括相同的材料。第五填充层523和第六填充层623可以包括W、Al、Co、Cu、Ru、Ni、Pt、Ni-Pt和TiN中的至少之一。
设置在第五功函数控制层521上的第五插入层522和第五填充层523可以是第五上导电层527，以及设置在第六功函数控制层621上的第六插入层622和第六填充层623可以是第六上导电层627。
第五上导电层527的厚度h1可以是从层间绝缘膜190的上表面到在第五沟槽50t的底表面上的第五功函数控制层521的距离，并且第六上导电层627的厚度h2可以是从层间绝缘膜190的上表面到在第五沟槽50t的底表面上的第六功函数控制层621的距离。
这里，在第二场绝缘层106上第五上导电层527的厚度h1可以不同于第六上导电层627的厚度h2。例如，第五上导电层527的厚度h1可以小于第六上导电层627的厚度h2。
第五源/漏区550可以分别形成在第一栅电极520的两侧，第六源/漏区650可以分别形成在第二栅电极620的两侧。
虽然第五源/漏区550和第六源/漏区650被示为包括形成在基板100中的外延层，但是本公开不限于这种情况。第五源/漏区550和第六源/漏区650也可以是通过将杂质注入到基板100中形成的杂质区。
此外，第五源/漏区550和第六源/漏区650可以是具有在基板100的上表面之上突出的上表面的抬高的源/漏区。
图33和34是根据本公开的实施方式的半导体器件的视图。为了描述的容易，与以上参考图30至32B描述的半导体器件的不同之处将被主要描述。
用于参考，图33是沿图30的线F-F截取的剖视图，并且图34是沿图30的线G-G和H-H截取的剖视图。
参考图33和34，在根据本公开的一些实施方式的半导体器件中，第五功函数控制层521可以接触第五栅绝缘层530，并且第六功函数控制层621可以接触第六栅绝缘层630。
第一栅电极520可以包括顺序形成在第五栅绝缘层530上的第五功函数控制层521、第五插入层522和第五填充层523。
第二栅电极620可以包括顺序形成在第六栅绝缘层630上的第六功函数控制层621、第六插入层622和第六填充层623。
导电层可以不被插置在第五栅绝缘层530和第五功函数控制层521之间。类似地，导电层可以不被插置在第六栅绝缘层630和第六功函数控制层621之间。
图35是根据本公开的实施方式的半导体器件的视图。为了描述的容易，与以上参考图30至32B描述的半导体器件的不同之处将被主要描述。
参考图35，根据本公开的一些实施方式的半导体器件还可以包括第五盖图案60。
第五栅电极结构50可以部分地填充第五沟槽50t。第五盖图案60可以形成在第五栅电极结构50上。
图36是根据本公开的实施方式的半导体器件的视图。为了描述的容易，与以上参考图30至32B描述的半导体器件的不同之处将被主要描述。
参考图36，第五栅绝缘层530和第六栅绝缘层630可以包括在第五栅电极结构50和第五栅间隔物55之间延伸的部分。
此外，在第一栅电极520中，第五下导电层525、第五蚀刻停止层524、第五功函数控制层521和第五插入层522可以不包括沿第五栅间隔物55的内壁延伸的部分。
同样，在第二栅电极620中，第六下导电层625、第六蚀刻停止层624、第六功函数控制层621和第六插入层622可以不包括沿第五栅间隔物55的内壁延伸的部分。
图37是根据本公开的实施方式的半导体器件的俯视图。图38是沿图37的线F-F截取的剖视图。为了描述的容易，与以上参考图30至32B描述的半导体器件的不同之处将被主要描述。
用于参考，除包括鳍图案之外，图38可以与图31基本上相同。因此，与图31的元件和特征相同的元件和特征的描述将不被重复或将被简要地给出。例如，第五鳍图案510可以与第一有源区10相应，并且第六鳍图案610可以与第二有源区20相应。
此外，在图37中，除鳍图案之外，沿第五鳍图案510和第六鳍图案610截取的剖视图可以与图32A基本上相同。
此外，为了描述的容易，图37仅示意性地示出了第五鳍图案510、第六鳍图案610和第五栅电极结构50。
参考图37和38，根据本公开的一些实施方式的半导体器件包括：第五鳍图案510；与第五鳍图案510相邻设置的第六鳍图案610；位于第五鳍图案510和第六鳍图案610之间的第二场绝缘层106；以及交叉第五鳍图案510、第二场绝缘层106和第六鳍图案610的第五栅电极结构50。
第五鳍图案510和第六鳍图案610可以从基板100突出。第五鳍图案510和第六鳍图案610可以在第九方向X5上延伸。
第五鳍图案510可以是在其中形成PMOS的区域，第六鳍型图案610可以是在其中形成NMOS的区域。例如，第五鳍图案510和第六鳍图案610可以形成在SRAM区域中。
第五鳍图案510和第六鳍图案610可以是基板100的一部分，或者可以包括从基板100生长的外延层。
第五鳍图案510和第六鳍图案610的每个可以包括诸如硅或锗的元素半导体材料。此外，第五鳍图案510和第六鳍图案610的每个可以包括诸如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体。
第二场绝缘层106可以部分地覆盖第五鳍图案510的侧壁和第六鳍图案610的侧壁。因此，第五鳍图案510和第六鳍图案610可以在形成于基板100上的第二场绝缘层106的上表面之上突出。
第五鳍图案510和第六鳍图案610可以由第二场绝缘层106限定。第五鳍图案510和第六鳍图案610可以在空间上分开但是彼此相邻。
第二场绝缘层106可以设置在第五鳍图案510和第六鳍图案610之间，并且可以与第五鳍图案510和第六鳍图案610直接接触。
在第五鳍图案510和第六鳍图案610之间没有在第二场绝缘层106的上表面之上突出的鳍图案的情况下，第二场绝缘层106可以与第五鳍图案510和第六鳍图案610直接接触。
与图38中的图示不同，第二场绝缘层106还可以包括在第五鳍图案510和第二场绝缘层106之间以及在第六鳍图案610和第二场绝缘层106之间的至少一个场衬垫层。
从第一中心线CL1到第五鳍图案510的距离可以等于从第一中心线CL1到第六鳍图案610的距离。
第五栅电极结构50可以交叉第五鳍图案510、第六鳍图案610和第二场绝缘层106。第五栅电极结构50可以在第十方向Y5上延伸。
第一栅电极520可以形成在第五鳍图案510和第二场绝缘层106上。第二栅电极620可以形成在第六鳍图案610和第二场绝缘层106上。
形成于在其中第五鳍图案510和第五栅电极结构50彼此相交的区域中的第五晶体管10p可以是p型鳍晶体管。形成于在其中第六鳍图案610和第五栅电极结构50彼此相交的区域中的第六晶体管10n可以是n型鳍晶体管。
第一栅电极520和第二栅电极620之间的第一接触表面MI1可以与到第五鳍图案510相比更靠近第六鳍图案610，或者可以与到第六鳍图案610相比更靠近第五鳍图案510。
在参考图37描述的根据一些实施方式的半导体器件中，第一栅电极520和第二栅电极620之间的第一接触表面MI1可以与到第五鳍图案510相比更靠近第六鳍图案610定位。
因此，第一栅电极520交叠第二场绝缘层106的宽度W11可以大于第二栅电极620交叠第二场绝缘层106的宽度W12。
由第五栅间隔物55限定的第五沟槽50t可以越过第五鳍图案510、第二场绝缘层106和第六鳍图案610。例如，第五沟槽50t可以与第五鳍图案510和第六鳍图案610相交。
第五栅绝缘层530可以形成在第二场绝缘层106和第五鳍图案510上。第五栅绝缘层530可以沿第二场绝缘层106的上表面和第五鳍图案510的轮廓形成。
第六栅绝缘层630可以形成在第二场绝缘层106和第六鳍图案610上。第六栅绝缘层630可以沿第二场绝缘层106的上表面和第六鳍图案610的轮廓形成。
沿第五沟槽50t的底表面延伸的第五栅绝缘层530和第六栅绝缘层630可以沿第五鳍图案510的轮廓、第二场绝缘层106的上表面以及第六鳍图案610的轮廓形成。
第五栅电极结构50可以形成在第五栅绝缘层530和第六栅绝缘层630上。
第一栅电极520可以形成在第五栅绝缘层530上，并且可以与第五鳍图案510相交。第二栅电极620可以形成在第六栅绝缘层630上，并且可以与第六鳍图案610相交。
第五下导电层525、第五蚀刻停止层524、第五功函数控制层521和第五插入层522可以沿第五栅绝缘层530的轮廓形成。
例如，第五下导电层525、第五蚀刻停止层524、第五功函数控制层521和第五插入层522可以沿第五鳍图案510的轮廓和第二场绝缘层106的上表面延伸。
第六下导电层625、第六蚀刻停止层624、第六功函数控制层621和第六插入层622可以沿第六栅绝缘层630的轮廓形成。
第六下导电层625、第六蚀刻停止层624、第六功函数控制层621和第六插入层622可以沿第六鳍图案610的轮廓和第二场绝缘层106的上表面延伸。
沿第五沟槽50t的底表面延伸的第五功函数控制层521和第六功函数控制层621可以沿第五鳍图案510的轮廓、第二场绝缘层106的上表面和第六鳍图案610的轮廓连续地延伸。
在图38中，第五功函数控制层521的厚度t51可以大于第六功函数控制层621的厚度t61。第五插入层522的厚度t52可以基本上等于第六插入层622的厚度t62。
第五上导电层527的从层间绝缘膜190的上表面到第五功函数控制层521的厚度h1可以小于第六上导电层627的从层间绝缘膜190的上表面到第六功函数控制层621的厚度h2。
图39A是根据本公开的实施方式的半导体器件的视图。为了描述的容易，与以上参考图37和38描述的半导体器件的不同之处将被主要描述。
参考图39A，在根据本公开的一些实施方式的半导体器件中，第一栅电极520可以包括顺序形成在第五栅绝缘层530上的第五功函数控制层521、第五插入层522和第五填充层523。
此外，第二栅电极620可以包括顺序形成在第六栅绝缘层630上的第六功函数控制层621、第六插入层622和第六填充层623。
这里，第五功函数控制层521可以接触第五栅绝缘层530。第六功函数控制层621可以接触第六栅绝缘层630。
图39B是根据本公开的实施方式的半导体器件的视图。为了描述的容易，与以上参考图39A描述的半导体器件的不同之处将被主要描述。
参考图39B，在根据本公开的一些实施实施方式的半导体器件中，第五鳍图案510的宽度W3可以不同于第六鳍图案610的宽度W4。
例如，第五鳍图案510的宽度W3可以大于第六鳍图案610的宽度W4。
这里，鳍图案的宽度可以表示在鳍图案与第二场绝缘层106的上表面相接的部分处的鳍图案的宽度。例如，如果用于调整第五鳍图案510的形状的工艺的数目不同于用于调整第六鳍图案610的形状的工艺的数目，则第五鳍图案510的宽度可以不同于第六鳍图案610的宽度。
因此，与图39B中的图示不同，第五鳍图案510的宽度W3可以小于第六鳍图案610的宽度W4。
图40是根据本公开的实施方式的半导体器件的俯视图。图41是沿图40的线F-F截取的剖视图。为了描述的容易，与以上参考图30至32B描述的半导体器件的不同之处将被主要描述。
此外，在图40中，沿第一有源区10和第二有源区20截取的剖视图可以与图32A的基本上相同。
参考图40和41，在根据本公开的一些实施方式的半导体器件中，第一栅电极520和第二栅电极620之间的第一接触表面MI1可以与到第二有源区20相比更靠近第一有源区10定位。
第一有源区10、第一接触表面MI1、第一中心线CL1和第二有源区20可以以该顺序依次布置。因此，第一栅电极520可以不交叠第二场绝缘层106的第一中心线CL1。例如，第一接触表面MI1可以位于第一有源区10和第二场绝缘层106的第一中心线CL1之间。
第一有源区10包括p型晶体管的沟道区，并且第二有源区20包括n型晶体管的沟道区。这里，由于第一栅电极520和第二栅电极620之间的第一接触表面MI1与到第二有源区20相比更靠近第一有源区10定位，所以与到n型晶体管的沟道区相比，第一接触表面MI1可以更靠近p型晶体管的沟道区。
第一栅电极520和第二栅电极620之间的第一接触表面MI1与到第二有源区20可以更靠近第一有源区10定位。因此，第一栅电极520交叠第二场绝缘层106的宽度W11可以小于第二栅电极620交叠第二场绝缘层106的宽度W12。
第一栅电极520可以包括顺序形成在第五栅绝缘层530上的第五下导电层525、第五蚀刻停止层524、第五功函数控制层521、第五插入层522和第五填充层523。
第二栅电极620可以包括顺序形成在第六栅绝缘层630上的第六下导电层625、第六蚀刻停止层624、第六功函数控制层621、第六插入层622和第六填充层623。
这里，由于第一栅电极520和第二栅电极620之间的第一接触表面MI1与到第二有源区20相比更靠近第一有源区10定位，所以第五功函数控制层521和第二场绝缘层106彼此交叠的宽度W11小于第六功函数控制层621和第二场绝缘层106彼此交叠的宽度W12。
此外，由于第一有源区10、第一接触表面MI1、第一中心线CL1和第二有源区20以此顺序依次布置，所以第五功函数控制层521不交叠第二场绝缘层106的第一中心线CL1。
图42是根据本公开的实施方式的半导体器件的视图。为了描述的容易，与以上参考图40和41描述的半导体器件的不同之处将被主要描述。
参考图42，在根据本公开的一些实施方式的半导体器件中，第五功函数控制层521可以接触第五栅绝缘层530，并且第六功函数控制层621可以接触第六栅绝缘层630。
图43是根据本公开的实施方式的半导体器件的俯视图。图44是沿图43的线F-F截取的剖视图。
为了描述的容易，与以上参考图40和41描述的半导体器件的不同之处将被主要描述。
参考图43和44，根据本公开的一些实施方式的半导体器件可以包括第五鳍图案510和与第五鳍图案510相邻的第六鳍图案610。
与第五鳍图案510和第六鳍图案610相交的第五栅电极结构50的第一接触表面MI1可以与到第六鳍图案610相比更靠近第五鳍图案510。
形成在第五鳍图案510上的第一栅电极520交叠第二场绝缘层106的宽度W11可以小于形成在第六鳍图案610上的第二栅电极620交叠第二场绝缘层106的宽度W12。
由于第五栅电极结构50的第一接触表面MI1被限定在第五功函数控制层521和第六功函数控制层621之间的边界处，所以沿第五鳍图案510的轮廓形成的第五功函数控制层521交叠第二场绝缘层106的宽度W11小于沿第六鳍图案610的轮廓形成的第六功函数控制层621交叠第二场绝缘层106的宽度W12。
图45是根据本公开的实施方式的半导体器件的视图。为了描述的容易，与以上参考图43和44描述的半导体器件的不同之处将被主要描述。
参考图45，在根据本公开的一些实施方式的半导体器件中，第一栅电极520可以包括：形成在第五栅绝缘层530上以与第五栅绝缘层530接触的第五功函数控制层521；形成在第五功函数控制层521上的第五插入层522；以及形成在第五插入层522上的第五填充层523。
此外，第二栅电极620可以包括：形成在第六栅绝缘层630上以与第六栅绝缘层630接触的第六功函数控制层621；形成在第六功函数控制层621上的第六插入层622；以及形成在第六插入层622上的第六填充层623。
图46是根据本公开的实施方式的半导体器件的俯视图。图47是沿图46的线F-F和J-J截取的剖视图。
图46和47的第五区域V中示出的第一有源区10、第二有源区20和第五栅电极结构50可以与以上参考图30至32B描述的那些基本上相同。因此，将集中于第六区域VI的元件描述图46和47。
参考图46和47，根据本公开的一些实施方式的半导体器件可以包括：包括第五区域V和第六区域VI的基板100；形成在第五区域V中的第五栅电极结构50；以及形成在第六区域VI中的第六栅电极结构70。
基板100可以包括第一有源区10、第二有源区20、第三有源区30、第四有源区40、第二场绝缘层106和第三场绝缘层107。
第五区域V和第六区域VI可以是在其中形成具有不同功能的元件的区域。例如，第五区域V可以是SRAM区域，并且第六区域VI可以是逻辑区域或I/O区域。
第五区域V的基板100可以包括第一有源区10、第二有源区20和第二场绝缘层106。
第六区域VI的基板100可以包括第三有源区30、第四有源区40和第三场绝缘层107。
第三有源区30和第四有源区40可以由第三场绝缘层107限定。第三有源区30和第四有源区40可以在空间上分开但是彼此相邻。
第三有源区30和第四有源区40的每个可以像在第十一方向X6上延伸的矩形一样地成形，但是本公开不限于这种情况。第三有源区30和第四有源区40可以并排布置从而在长边方向上彼此相邻。
第三有源区30可以是在其中形成PMOS的区域，第四有源区40可以是在其中形成NMOS的区域。
第三场绝缘层107可以围绕第三有源区30和第四有源区40。然而，在根据本公开的一些实施方式的半导体器件中，第三场绝缘层107可以是位于第三有源区30和第四有源区40之间的部分。
第三场绝缘层107可以设置在第三有源区30和第四有源区40之间，并且可以与第三有源区30和第四有源区40直接接触。
例如，由于在第三场绝缘层107和第三有源区30之间以及在第三场绝缘层107和第四有源区40之间没有另一有源区的存在，第三场绝缘层107可以直接接触第三有源区30和第四有源区40。
位于第三有源区30和第四有源区40之间的第三场绝缘层107的宽度可以是第二宽度W2。此外，第三场绝缘层107包括位于距第三有源区30和第四有源区40相同距离处的第二中心线CL2。
例如，从第二中心线CL2到第三有源区30的距离可以等于从第二中心线CL2到第四有源区40的距离，并且可以是第二宽度W2的一半。第三场绝缘层107的第二中心线CL2可以平行于第三有源区30和第四有源区40延伸。
第五栅电极结构50可以形成在第五区域V的基板100上。
第六栅电极结构70可以形成在第六区域VI的基板100上。第六栅电极结构70可以交叉第三有源区30、第四有源区40和第三场绝缘层107。第六栅电极结构70可以在第十二方向Y6上延伸。
第六栅电极结构70可以包括第三栅电极720和第四栅电极820。第三栅电极720和第四栅电极820可以彼此直接接触。
第三栅电极720可以是p型金属栅电极并且可以形成在第三有源区30和第三场绝缘层107上。第四栅电极820可以是n型金属栅电极并且可以形成在第四有源区40和第三场绝缘层107上。
第七晶体管20p可以形成于在其中第三有源区30和第六栅电极结构70彼此相交的区域中。第八晶体管20n可以形成于在其中第四有源区40和第六栅电极结构70彼此相交的区域中。第七晶体管20p可以是p型晶体管，第八晶体管20n可以是n型晶体管。
第三栅电极720可以延伸到第三场绝缘层107上。第三栅电极720不仅交叠第三有源区30，而且交叠第三场绝缘层107的一部分。
第四栅电极820与第三栅电极720直接接触。因此，第四栅电极820可以不仅交叠第四有源区40，而且交叠第三场绝缘层107的不被第三栅电极720交叠的其它部分。
第六栅电极结构70包括在此第三栅电极720和第四栅电极820彼此接触的第二接触表面MI2。在此第三栅电极720和第四栅电极820彼此接触的第二接触表面MI2位于第三场绝缘层107上。
在图46中，第一栅电极520和第二栅电极620之间的第一接触表面MI1可以不与第二场绝缘层106的第一中心线CL1重合。此外，第三栅电极720和第四栅电极820之间的第二接触表面MI2可以不与第三场绝缘层107的第二中心线CL2重合。
第一栅电极520和第二栅电极620之间的第一接触表面MI1可以与到第一有源区10相比更靠近第二有源区20定位。第三栅电极720和第四栅电极820之间的第二接触表面MI2可以与到第三有源区30相比更靠近第四有源区40定位。
第二栅电极620可以不交叠第二场绝缘层106的第一中心线CL1。第四栅电极820可以不交叠第三场绝缘层107的第二中心线CL2。
第三有源区30可以包括p型晶体管的沟道区。第四有源区40可以包括n型晶体管的沟道区。第三栅电极720和第四栅电极820之间的第二接触表面MI2与到第三有源区30相比可以更靠近第四有源区40定位。因此，与到p型晶体管的沟道区相比，第二接触表面MI2可以更靠近n型晶体管的沟道区。
换言之，第三栅电极720的在第三场绝缘层107上延伸的部分的宽度是第三交叠宽度W21。第三栅电极720的从第二接触表面MI2到第三有源区30的边界的宽度可以是第三交叠宽度W21。
第四栅电极820的在第三场绝缘层107上延伸的部分的宽度是第四交叠宽度W22。也就是，第四栅电极820的从第二接触表面MI2到第四有源区40的边界的宽度是第四交叠宽度W42。
在图46中，由于第一栅电极520和第二栅电极620之间的第一接触表面MI1与到第一有源区10相比更靠近第二有源区20定位，所以第一交叠宽度W11大于第二交叠宽度W12。此外，由于第三栅电极720和第四栅电极820之间的第二接触表面MI2与到第三有源区30相比更靠近第四有源区40定位，所以第三交叠宽度W21大于第四交叠宽度W22。
第一栅电极520的交叠第二场绝缘层106的宽度W11大于第二栅电极620的交叠第二场绝缘层106的宽度W12。第三栅电极720的交叠第三场绝缘层107的宽度W21大于第四栅电极820的交叠第三场绝缘层107的宽度W22。
第三栅电极720和第四栅电极820的结构将在以下被详细描述。
层间绝缘膜190可以包括形成在第五区域V中的第五沟槽50t和包括在第六区域VI中的第六沟槽70t。
第六沟槽70t可以交叉第三有源区30、第三场绝缘层107和第四有源区40。例如，第六沟槽70t可以与第三有源区30和第四有源区40相交。第六沟槽70t可以在第十二方向Y6上延伸。
形成在第五区域V中的第五栅间隔物55可以限定第五沟槽50t。形成在第六区域VI中的第六栅间隔物75可以限定第六沟槽70t。第六栅间隔物75可以形成在基板100上。第六栅间隔物75可以形成在第六栅电极结构70的侧壁上。
第六栅电极结构70可以在第十二方向Y6上延伸。因此，第六栅电极结构70可以包括在第十二方向Y6上延伸的长边和在第十一方向X6上延伸的短边。
作为示例，第六栅间隔物75被示为形成在包括第六栅电极结构70的长边的侧壁和包括第六栅电极结构70的短边的侧壁上。
第六栅间隔物75的描述可以与第五栅间隔物55的描述基本上相同，因此将不被重复。
第七栅绝缘层730和第八栅绝缘层830可以形成在基板100上。第七栅绝缘层730可以形成在第三有源区30和第三场绝缘层107上。第八栅绝缘层830可以形成在第四有源区40和第三场绝缘层107上。
第七栅绝缘层730和第八栅绝缘层830可以沿第六沟槽70t的侧壁和底表面延伸。沿第六沟槽70t的底表面延伸的第七栅绝缘层730和第八栅绝缘层830可以越过第三有源区30、第三场绝缘层107和第四有源区40。
第七栅绝缘层730和第八栅绝缘层830可以通过第六栅电极结构70的第二接触表面MI2分开。第五栅绝缘层530至第八栅绝缘层830可以形成在相同水平处。第七栅绝缘层730和第八栅绝缘层830的每个可以包括高k绝缘层。
第六栅电极结构70可以形成在第七栅绝缘层730和第八栅绝缘层830上。第七栅绝缘层730和第八栅绝缘层830可以形成在第六栅电极结构70和基板100之间。第七栅绝缘层730和第八栅绝缘层830可以形成在第六栅电极结构70下方。
第六栅电极结构70可以填充第六沟槽70t。第六栅电极结构70的上表面可以位于与第六栅间隔物75的上表面和层间绝缘膜190的上表面相同的面中。
第三栅电极720可以包括顺序形成在第七栅绝缘层730上的第七下导电层725、第七蚀刻停止层724、第七功函数控制层721、第七插入层722和第七填充层723。
第四栅电极820可以包括顺序形成在第八栅绝缘层830上的第八下导电层825、第八蚀刻停止层824、第八功函数控制层821、第八插入层822和第八填充层823。
第七下导电层725和第八下导电层825可以分别形成在第七栅绝缘层730和第八栅绝缘层830上。第七下导电层725可以接触第七栅绝缘层730，第八下导电层825可以接触第八栅绝缘层830。
第七下导电层725可以形成在第三有源区30和第三场绝缘层107上。第八下导电层825可以形成在第四有源区40和第三场绝缘层107上。
第七下导电层725和第八下导电层825可以沿第六沟槽70t的侧壁和底表面延伸。第七下导电层725可以沿第七栅绝缘层730的轮廓延伸，并且第八下导电层825可以沿第八栅绝缘层830的轮廓延伸。
第七下导电层725和第八下导电层825可以通过第六栅电极结构70的第二接触表面MI1分开。
第五下导电层525至第八下导电层825可以包括相同的材料。
第七蚀刻停止层724和第八蚀刻停止层824可以分别形成在第七下导电层725和第八下导电层825上。第七蚀刻停止层724可以形成在第三有源区30和第三场绝缘层107上。第八蚀刻停止层824可以形成在第四有源区40和第三场绝缘层107上。
第七蚀刻停止层724和第八蚀刻停止层824可以沿第六沟槽70t的侧壁和底表面延伸。第七蚀刻停止层724可以沿第七下导电层725的轮廓延伸，并且第八蚀刻停止层824可以沿第八下导电层825的轮廓延伸。
第七蚀刻停止层724和第八蚀刻停止层824可以通过第六栅电极结构70的第二接触表面MI2分开。第五蚀刻停止层524至第八蚀刻停止层824可以被形成在相同水平处。第五蚀刻停止层524至第八蚀刻停止层824可以具有例如基本上相同的厚度。
第五蚀刻停止层524至第八蚀刻停止层824可以包括相同的材料。
第七功函数控制层721和第八功函数控制层821可以分别形成在第七蚀刻停止层724和第八蚀刻停止层824上。第七功函数控制层721可以接触第七蚀刻停止层724，并且第八功函数控制层821可以接触第八蚀刻停止层824。
第七功函数控制层721可以形成在第三有源区30和第三场绝缘层107上。第八功函数控制层821可以形成在第四有源区40和第三场绝缘层107上。第七功函数控制层721和第八功函数控制层821可以彼此直接接触。
第七功函数控制层721和第八功函数控制层821可以沿第六沟槽70t的侧壁和底表面延伸。第七功函数控制层721可以沿第七栅绝缘层730和第七蚀刻停止层724的轮廓延伸，并且第八功函数控制层821可以沿第八栅绝缘层830和第八蚀刻停止层824的轮廓延伸。
第五功函数控制层521至第八功函数控制层821可以包括相同的材料。例如，第五功函数控制层521至第八功函数控制层821可以是相同的材料层。
第七功函数控制层721的厚度t71可以不同于第八功函数控制层821的厚度t81。例如，第七功函数控制层721的厚度t71可以大于第八功函数控制层821的厚度t81。
p型栅电极中包括的第七功函数控制层721的厚度t71可以大于n型栅电极中包括的第八功函数控制层821的厚度t81。例如，第七功函数控制层721的厚度t71可以是在第三有源区30上的厚度，并且第八功函数控制层821的厚度t81可以是在第四有源区40上的厚度。
在根据本公开的一些实施方式的半导体器件中，第七功函数控制层721的厚度t71与第八功函数控制层821的厚度t81之差可以大于或等于第五功函数控制层521的厚度t51与第六功函数控制层621的厚度t61之差。
第三栅电极720和第四栅电极820之间的第二接触表面MI2可以被限定在具有不同厚度的第七功函数控制层721和第八功函数控制层821之间。例如，如果第六栅电极结构70将基于在第三场绝缘层107上延伸的第七功函数控制层721和第八功函数控制层821之间的边界而沿基板100的法线被切割，则可以形成第三栅电极720和第四栅电极820之间的第二接触表面MI2。
在图47中，由于第一栅电极520和第二栅电极620之间的第一接触表面MI1与到第一有源区10相比更靠近第二有源区20定位，所以第五功函数控制层521和第二场绝缘层106彼此交叠的宽度W11大于第六功函数控制层621和第二场绝缘层106彼此交叠的宽度W12。
此外，由于第三栅电极720和第四栅电极820之间的第二接触表面MI2与到第三有源区30相比更靠近第四有源区40定位，所以第七功函数控制层721和第三场绝缘层107彼此交叠的宽度W21大于第八功函数控制层821和第三场绝缘层107彼此交叠的宽度W22。
此外，由于第一有源区10、第一中心线CL1、第一接触表面MI1和第二有源区20以此顺序依次布置，所以第六功函数控制层621不交叠第二场绝缘层106的第一中心线CL1。此外，由于第三有源区30、第二中心线CL2、第二接触表面MI2和第四有源区40以此顺序依次布置，所以第八功函数控制层821不交叠第三场绝缘层107的第二中心线CL2。
第七插入层722和第八插入层822可以形成在第七功函数控制层721和第八功函数控制层821上。第七插入层722和第八插入层822可以彼此直接接触。
第七插入层722可以形成在第三有源区30和第三场绝缘层107上。第八插入层822可以形成在第四有源区40和第三场绝缘层107上。
第七插入层722和第八插入层822可以沿第六沟槽70t的侧壁和底表面延伸。第七插入层722和第八插入层822可以沿彼此直接接触的第七功函数控制层721和第八功函数控制层821的轮廓延伸。
第七插入层722和第八插入层822可以通过第六栅电极结构70的第二接触表面MI2分开。第五插入层522至第八插入层822可以被形成在相同的水平处。
第五插入层522的厚度t52可以基本上等于第六插入层622的厚度t62。第七插入层722的厚度t72可以基本上等于第八插入层822的厚度t82。第五插入层522的厚度t52可以基本上等于第七插入层722的厚度t72。
第五插入层522至第八插入层822可以包括相同的材料。
在根据本公开的一些实施方式的半导体器件中，第五插入层522至第八插入层822被描述为包含TiAl的层。
第七填充层723和第八填充层823可以分别形成在第七插入层722和第八插入层822上。第七填充层723和第八填充层823可以彼此直接接触。
第七填充层723可以形成在第三有源区30和第三场绝缘层107上。第八填充层823可以形成在第四有源区40和第三场绝缘层107上。
第七填充层723和第八填充层823可以通过第六栅电极结构70的第二接触表面MI2分开。第五填充层523至第八填充层823可以形成在相同水平处。
第五填充层523至第八填充层823可以包括相同的材料。
在第七功函数控制层721上的第七插入层722和第七填充层723可以是第七上导电层727。在第八功函数控制层821上的第八插入层822和第八填充层823可以是第八上导电层827。
第七上导电层727的厚度h3可以是从层间绝缘膜190的上表面到在第六沟槽70t的底表面上的第七功函数控制层721的距离。第八上导电层827的厚度h4可以是从层间绝缘膜190的上表面到在第六沟槽70t的底表面上的第八功函数控制层821的距离。
这里，在第三场绝缘层107上第七上导电层727的厚度h3可以不同于第八上导电层827的厚度h4。例如，第七上导电层727的厚度h3可以小于第八上导电层827的厚度h4。
图48是根据本公开的实施方式的半导体器件的视图。为了描述的容易，与以上参考图46和47描述的半导体器件的不同之处将被主要描述。
参考图48，在根据本公开的一些实施方式的半导体器件中，第四栅电极820可以包括顺序形成在第八栅绝缘层830上的第八下导电层825、第八蚀刻停止层824、第八插入层822和第八填充层823。
第八蚀刻停止层824可以接触设置在第八蚀刻停止层824上的第八插入层822。
此外，在第三栅电极720中，第七功函数控制层721可以接触形成在第七功函数控制层721上的第七插入层722。
由于第四栅电极820在第八蚀刻停止层824和第八插入层822之间不包括含TiN的功函数控制层，所以第三栅电极720和第四栅电极820之间的第二接触表面MI2可以位于第七功函数控制层721的延伸到第三场绝缘层107上的端部处。
图49是根据本公开的实施方式的半导体器件的视图。为了描述的容易，与以上参考图46和47描述的半导体器件的不同之处将被主要描述。
参考图49，在根据本公开的一些实施方式的半导体器件中，第五功函数控制层521可以接触第五栅绝缘层530，并且第六功函数控制层621可以接触第六栅绝缘层630。
此外，第七功函数控制层721可以接触第七栅绝缘层730，并且第八功函数控制层821可以接触第八栅绝缘层830。
图50是根据本公开的实施方式的半导体器件的俯视图。图51是根据本公开的实施方式的半导体器件的俯视图。为了描述的容易，与以上参考图46和47描述的半导体器件的不同之处将被主要描述。
参考图50，在根据本公开的一些实施方式的半导体器件中，第三栅电极720和第三场绝缘层107彼此交叠的宽度W21可以基本上等于第四栅电极820和第三场绝缘层107彼此交叠的宽度W22。
例如，第三栅电极720和第四栅电极820之间的第二接触表面MI2可以与第三场绝缘层107的第二中心线CL2重合。
第三栅电极720和第四栅电极820之间的第二接触表面MI2可以与第三有源区30和第四有源区40隔开相同的距离。
由于在第三栅电极720和第四栅电极820之间的第二接触表面MI2位于距第三有源区30和第四有源区40相同的距离处，所以第二接触表面MI2可以与p型晶体管的沟道区和n型晶体管的沟道区隔开相同的距离。
参考图51，第三栅电极720和第三场绝缘层107彼此交叠的宽度W21可以小于第四栅电极820和第三场绝缘层107彼此交叠的宽度W22。
第三栅电极720和第四栅电极820之间的第二接触表面MI2可以与到第四有源区40相比更靠近第三有源区30定位。
当在第三栅电极720和第四栅电极820之间的第二接触表面MI2与到第四有源区40相比更靠近第三有源区30定位时，与到n型晶体管的沟道区相比，第二接触表面MI2可以更靠近p型晶体管的沟道区。
例如，第五区域V中的第一栅电极520和第二栅电极620之间的第一接触表面MI1与到p型晶体管的沟道区相比更靠近n型晶体管的沟道区。第六区域VI中的第三栅电极720和第四栅电极820之间的第二接触表面MI2可以与到n型晶体管的沟道区相比更靠近p型晶体管的沟道区。
图52是根据本公开的实施方式的半导体器件的俯视图。图53是沿图52的线F-F和J-J截取的剖视图。
图52和53的第五区域V中示出的第五鳍图案510、第六鳍图案610和第五栅电极结构50可以与以上参考图30至32B、37和38描述的那些基本上相同。因此，将集中于第六区域VI的元件描述图52和53。
此外，第六区域VI中示出的第六栅电极结构70可以与以上参考图46和47描述的第六栅电极结构70基本上相同。因此，第六栅电极结构70的重复描述将不被重复或者将被简要给出。
参考图52和53，根据本公开的一些实施方式的半导体器件可以包括形成在第五区域V中并且彼此相邻的第五鳍图案510和第六鳍图案610，以及形成在第六区域VI中并且彼此相邻的第七鳍图案710和第八鳍图案810。
例如，第五鳍图案510和第六鳍图案610可以形成在SRAM区域中，并且第七鳍图案710和第八鳍图案810可以形成在逻辑区域或I/O区域中。
第七鳍图案710和第八鳍图案810可以从基板100突出。第七鳍图案710和第八鳍图案810可以在第十一方向X6上延伸。
第七鳍图案710可以被用作PMOS的沟道区，并且第八鳍图案810可以被用作NMOS的沟道区。
第七鳍图案710和第八鳍图案810可以是基板100的一部分或者可以包括从基板100生长的外延层。
第七鳍图案710和第八鳍图案810的每个可以包括诸如硅或锗的元素半导体材料。此外，第七鳍图案710和第八鳍图案810的每个可以包括诸如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体。
由于第三场绝缘层107部分地覆盖第七鳍图案710的侧壁和第八鳍图案810的侧壁，所以第七鳍图案710和第八鳍图案810可以在形成在基板100上的第三场绝缘层107的上表面之上突出。
在第七鳍图案710和第八鳍图案810之间可以不形成在第三场绝缘层107的上表面之上突出的鳍图案。
第六栅电极结构70可以交叉第七鳍图案710、第八鳍图案810和第三场绝缘层107。第六栅电极结构70可以在第十二方向Y6上延伸。
与第七鳍图案710和第八鳍图案810相交的第六栅电极结构70的第二接触表面MI2可以与到第七鳍图案710相比更靠近第八鳍图案810。
形成在第七鳍图案710上的第三栅电极720交叠第三场绝缘层107的宽度W21大于形成在第八鳍图案810上的第四栅电极820交叠第三场绝缘层107的宽度W22。
第七栅绝缘层730可以形成在第三场绝缘层107和第七鳍图案710上。第七栅绝缘层730可以沿第三场绝缘层107的上表面和第七鳍图案710的轮廓形成。
第八栅绝缘层830可以形成在第三场绝缘层107和第八鳍图案810上。第八栅绝缘层830可以沿第三场绝缘层107的上表面和第八鳍图案810的轮廓形成。
沿第六沟槽70t的底表面延伸的第七栅绝缘层730和第八栅绝缘层830沿第七鳍图案710的轮廓、第三场绝缘层107的上表面以及第八鳍图案810的轮廓形成。
第六栅电极结构70可以形成在第七栅绝缘层730和第八栅绝缘层830上。
第三栅电极720可以形成在第七栅绝缘层730上并且可以与第七鳍图案710相交。第四栅电极820可以形成在第八栅绝缘层830上并且可以与第八鳍图案810相交。
第七下导电层725、第七蚀刻停止层724、第七功函数控制层721和第七插入层722可以沿第七栅绝缘层730的轮廓形成。
例如，第七下导电层725、第七蚀刻停止层724、第七功函数控制层721和第七插入层722可以沿第七鳍图案710的轮廓和第三场绝缘层107的上表面延伸。
第八下导电层825、第八蚀刻停止层824、第八功函数控制层821和第八插入层822可以沿第八栅绝缘层830的轮廓形成。
第八下导电层825、第八蚀刻停止层824、第八功函数控制层821和第八插入层822可以沿第八鳍图案810的轮廓和第三场绝缘层107的上表面延伸。
沿第六沟槽70t的底表面延伸的第七功函数控制层721和第八功函数控制层821可以沿第七鳍图案710的轮廓、第三场绝缘层107的上表面以及第八鳍图案810的轮廓连续延伸。
在图53中，第七功函数控制层721的厚度t71可以大于第八功函数控制层821的厚度t81。然而，第七插入层722的厚度t72可以基本上等于第八插入层822的厚度t82。
第六栅电极结构70的第二接触表面MI2被限定在第七功函数控制层721和第八功函数控制层821之间的边界处。沿第七鳍图案710的轮廓形成的第七功函数控制层721交叠第三场绝缘层107的宽度W21可以大于沿第八鳍图案810的轮廓形成的第八功函数控制层821交叠第三场绝缘层107的宽度W22。
第七上导电层727的从层间绝缘膜190的上表面到第七功函数控制层721的厚度h3可以小于第八上导电层827的从层间绝缘膜190的上表面到第八功函数控制层821的厚度h4。
图54是根据本公开的实施方式的半导体器件的视图。为了描述的容易，与以上参考图52和53描述的半导体器件的不同之处将被主要描述。
参考图54，第三栅电极720可以包括：形成在第七栅绝缘层730上以与第七栅绝缘层730接触的第七功函数控制层721；形成在第七功函数控制层721上的第七插入层722；以及形成在第七插入层722上的第七填充层723。
第四栅电极820可以包括：形成在第八栅绝缘层830上以与第八栅绝缘层830接触的第八功函数控制层821；形成在第八功函数控制层821上的第八插入层822；以及形成在第八插入层822上的第八填充层823。
图55是根据本公开的实施方式的半导体器件的俯视图。图56是沿图55的线F-F和J-J截取的剖视图。为了描述的容易，与以上参考图40和41描述的半导体器件的不同之处将被主要描述。
图55和56的第五区域V中示出的第一有源区10、第二有源区20和第五栅电极结构50可以与以上参考图40和41描述的那些基本上相同。因此，将集中于第六区域VI的元件描述图55和56。
参考图55和56，根据本公开的一些实施方式的半导体器件可以包括：包括第五区域V和第六区域VI的基板100；形成在第五区域V中的第五栅电极结构50；以及形成在第六区域VI中的第六栅电极结构70。
基板100可以包括第一有源区10、第二有源区20、第三有源区30、第四有源区40、第二场绝缘层106和第三场绝缘层107。
第五区域V和第六区域VI可以是在其中形成具有不同功能的元件的区域。例如，第五区域V可以是SRAM区域，并且第六区域VI可以是逻辑区域或I/O区域。
第五区域V的基板100可以包括第一有源区10、第二有源区20和第二场绝缘层106。
第六区域VI的基板100可以包括第三有源区30、第四有源区40和第三场绝缘层107。
第三有源区30是在其中形成PMOS的区域，并且第四有源区40是在其中形成NMOS的区域。
第三场绝缘层107可以设置在第三有源区30和第四有源区40之间，并且可以与第三有源区30和第四有源区40直接接触。第三场绝缘层107包括位于距第三有源区30和第四有源区40相同距离处的第二中心线CL2。
第六栅电极结构70可以形成在第六区域VI的基板100上。第六栅电极结构70可以交叉第三有源区30、第四有源区40和第三场绝缘层107。第六栅电极结构70可以在第十二方向Y6上延伸。
第三栅电极720和第四栅电极820之间的第二接触表面MI2可以与到第四有源区40相比更靠近第三有源区30定位。
由于第三有源区30、第二接触表面MI2、第二中心线CL2和第四有源区40以此顺序依次布置，所以第三栅电极720不交叠第三场绝缘层107的第二中心线CL2。
第三栅电极720和第四栅电极820之间的第二接触表面MI2与到第四有源区40相比更靠近第三有源区30定位。因此，第三栅电极720的交叠第三场绝缘层107的宽度W21小于第四栅电极820的交叠第三场绝缘层107的宽度W22。
第三栅电极720可以包括顺序形成在第七栅绝缘层730上的第七下导电层725、第七蚀刻停止层724、第七功函数控制层721、第七插入层722和第七填充层723。
第四栅电极820可以包括顺序形成在第八栅绝缘层830上的第八下导电层825、第八蚀刻停止层824、第八功函数控制层821、第八插入层822和第八填充层823。
第三栅电极720和第四栅电极820的描述可以与第一栅电极520和第二栅电极620的描述基本上相同，因此，其描述将不被重复。
第一有源区10至第四有源区40可以是诸如鳍图案的多沟道有源图案。
与图中的图示不同，第三栅电极720和第四栅电极820之间的第二接触表面MI2也可以与到第三有源区30相比更靠近第四有源区40定位。或者，第三栅电极720和第四栅电极820之间的第二接触表面MI2可以被限定在与第三有源区30和第四有源区40隔开相同距离的位置处。
在图30至56中，具有不同厚度的第五功函数控制层521和第六功函数控制层621以及具有不同厚度的第七功函数控制层721和第八功函数控制层821可以通过图案化TiN层至少一次被形成。
包括第五功函数控制层521和第六功函数控制层621的第五区域V以及包括第七功函数控制层721和第八功函数控制层821的第六区域V可以是具有不同功能的区域。
例如，第五区域V可以是SRAM区域，并且第六区域VI可以是逻辑区域。
在这种情况下，根据形成在第五区域V中包括的晶体管的工艺，当n型栅电极和p型栅电极之间的边界靠近n型晶体管的沟道区时，共用不同栅电极结构的n型晶体管和p型晶体管的阈值电压能被改善。
或者，当n型栅电极和p型栅电极之间的边界靠近p型晶体管的沟道区时，共用不同栅电极结构的n型晶体管和p型晶体管的阈值电压能被改善。
根据形成在其中逻辑器件被形成的第六区域VI中包括的晶体管的工艺，当n型栅电极和p型栅电极之间的边界靠近n型晶体管的沟道区时，共用不同栅电极结构的n型晶体管和p型晶体管的阈值电压能被改善。
或者，当n型栅电极和p型栅电极之间的边界靠近p型晶体管的沟道区时，共用不同栅电极结构的n型晶体管和p型晶体管的阈值电压能被改善。
或者，当n型栅电极和p型栅电极之间的边界在p型晶体管的沟道区和n型晶体管的沟道区之间的中间时，共用不同栅电极结构的n型晶体管和p型晶体管的阈值电压能被改善。
在具有不同功能的区域中的n型栅电极和p型栅电极之间的边界可以根据包含在n型栅电极和p型栅电极中的材料而变化。
或者，随p型晶体管的沟道区与n型晶体管的沟道区之间的距离增大或减小，在具有不同功能的区域中的n型栅电极和p型栅电极之间的边界可以变化。
此外，在具有不同功能的区域中的n型栅电极和p型栅电极之间的边界可以根据制造n型栅电极和p型栅电极的方法而变化。
图57是根据本公开的实施方式的半导体器件的电路图。图58是图57的半导体器件的布局图。图59是沿图58的线K-K截取的剖视图。
参考图57，半导体器件可以包括：并联连接在电源节点Vcc和接地节点Vss之间的一对第一反相器INV1和第二反相器INV2；以及分别连接到第一反相器INV1和第二反相器INV2的输出节点的第一传输晶体管PS1和第二传输晶体管PS2。第一传输晶体管PS1和第二传输晶体管PS2可以分别连接到位线BL和互补位线/BL。第一传输晶体管PS1和第二传输晶体管PS2的栅极可以连接到字线WL。
第一反相器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，并且第二反相器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是p沟道场效应晶体管(PFET)，并且第一下拉晶体管PD1和第二下拉晶体管PD2可以是n沟道场效应晶体管(NFET)。
此外，第一反相器INV1的输入节点连接到第二反相器INV2的输出节点，并且第二反相器INV2的输入节点连接到第一反相器INV1的输出节点，使得第一反相器INV1和第二反相器INV2形成单个锁存电路。
这里，参考图57和58，第五有源区910、第六有源区920、第七有源区930、第八有源区940、第九有源区950和第十有源区960可以在一方向(例如图58中的水平方向)上延伸并且可以彼此间隔开。第六有源区920和第九有源区950可以短于第五有源区910、第七有源区930、第八有源区940和第十有源区960。
此外，第一栅线971、第二栅线972、第三栅线973和第四栅线974在另一方向(例如图58中的垂直方向)上延伸以与第五有源区910至第十有源区960相交。
例如，第一栅线971可以与第五有源区910至第七有源区930完全相交并且可以部分地交叠第九有源区950的一端。第三栅线973可以与第八有源区940至第十有源区960完全相交并且可以部分地交叠第六有源区920的一端。第二栅线972可以与第五有源区910和第七有源区930相交，并且第四栅线974与第八有源区940和第十有源区960相交。
如图所示，第一上拉晶体管PU1被限定在第一栅线971与第六有源区920相交的区域周围，第一下拉晶体管PD1被限定在第一栅线971与第五有源区910和第七有源区930相交的区域周围，并且第一传输晶体管PS1被限定在第二栅线972与第五有源区910和第七有源区930相交的区域周围。
第二上拉晶体管PU2被限定在第三栅线973与第九有源区950相交的区域周围，第二下拉晶体管PD2被限定在第三栅线973与第八有源区950和第十有源区960相交的区域周围，并且第二传输晶体管PS2被限定在第四栅线974与第八有源区940和第十有源区960相交的区域周围。
尽管图中未具体示出，但是源/漏区可以分别形成在第一栅线971至第四栅线974与第五有源区910至第十有源区960之间的交叉点的每个的两侧。也可以形成多个接触970。
此外，第一共用接触981同时连接第六有源区920、第三栅线973和布线层991。第二共用接触982同时连接第九有源区950、第一栅线971和布线层992。
在图58中，作为示例，其可以为n型晶体管的下拉晶体管PD1和PD2以及传输晶体管PS1和PS2被示为限定在多个有源区周围。
参考图58，第五有源区910和第七有源区930中的一个能被省略，并且第八有源区940和第十有源区960中的一个能被省略。
在图58和59中，基板100可以包括第五有源区910、第六有源区920以及设置在第五有源区910和第六有源区920之间的第一场绝缘层105。
第七栅间隔物1640可以形成在基板100上并且可以限定第七沟槽1640t。第七沟槽1640t可以交叉第五有源区910、第一场绝缘层105和第六有源区920。
第一栅线971可以形成在基板100上。第一栅线971可以形成在第七沟槽1640t中。因此，第一栅线971可以交叉第五有源区910、第一场绝缘层105和第六有源区920。
第一栅线971可以包括彼此直接接触的第五栅电极1620和第六栅电极1670。第五栅电极1620和第六栅电极1670可以在第一场绝缘层105上彼此相接。
第一下拉晶体管PD1可以包括第九栅绝缘层1630和第五栅电极1620。第一上拉晶体管PU1可以包括第十栅绝缘层1680和第六栅电极1670。
第九栅绝缘层1630和第十栅绝缘层1680可以沿第七沟槽1640t的侧壁和底表面形成。第九栅绝缘层1630可以沿第五有源区910的上表面和第一场绝缘层105的上表面延伸。第十栅绝缘层1680可以沿第六有源区920的上表面和第一场绝缘层105的上表面延伸。
第九栅绝缘层1630可以包括第七界面层1631和第五高k绝缘层1632。第十栅绝缘层1680可以包括第八界面层1681和第六高k绝缘层1682。
作为示例，第七界面层1631和第八界面层1681被示为仅形成在第五有源区910和第六有源区920中。第五栅电极1620可以形成在第九栅绝缘层1630上。第五栅电极1620可以包括第九下导电层1625、第九蚀刻停止层1624、第九功函数控制层1621、第九插入层1622和第九填充层1623。
第九下导电层1625可以形成在第九栅绝缘层1630上。第九下导电层1625可以接触第九栅绝缘层1630。第九下导电层1625可以沿第九栅绝缘层1630的轮廓形成。
第九蚀刻停止层1624可以形成在第九下导电层1625上。第九蚀刻停止层1624可以沿第九下导电层1625的轮廓形成。
第九功函数控制层1621可以形成在第九蚀刻停止层1624上。第九功函数控制层1621可以接触第九蚀刻停止层1624。第九功函数控制层1621可以沿第九蚀刻停止层1624的轮廓形成。
第九插入层1622可以形成在第九功函数控制层1621上。第九插入层1622可以接触第九功函数控制层1621。第九插入层1622可以沿第九功函数控制层1621的轮廓形成。
第九填充层1623可以形成在第九插入层1622上。
第六栅电极1670可以形成在第十栅绝缘层1680上。第六栅电极1670可以包括第十下导电层1675、第十蚀刻停止层1674、第十功函数控制层1671、第十插入层1672和第十填充层1673。
第十下导电层1675可以形成在第十栅绝缘层1680上。第十下导电层1675可以接触第十栅绝缘层1680。第十下导电层1675可以沿第十栅绝缘层1680的轮廓形成。
第十蚀刻停止层1674可以形成在第十下导电层1675上。第十蚀刻停止层1674可以沿第十下导电层1675的轮廓形成。
第十功函数控制层1671可以形成在第十蚀刻停止层1674上。第十功函数控制层1671可以接触第十蚀刻停止层1674。第十功函数控制层1671可以沿第十蚀刻停止层1674的轮廓形成。
第十插入层1672可以形成在第十功函数控制层1671上。第十插入层1672可以接触第十功函数控制层1671。第十插入层1672可以沿第十功函数控制层1671的轮廓形成。
第十填充层1673可以形成在第十插入层1672上。
形成在每个蚀刻停止层上的功函数控制层、插入层和填充层可以是上栅电极。
第九下导电层1625和第十下导电层1675可以包括例如TiN。
第九蚀刻停止层1624和第十蚀刻停止层1674可以包括相同的材料。第九蚀刻停止层1624和第十蚀刻停止层1674可以包括例如TaN。
第九蚀刻停止层1624和第十蚀刻停止层1674可以在第一场绝缘层105上彼此直接接触。
第九功函数控制层1621和第十功函数控制层1671可以包括相同的材料。第九功函数控制层1621和第十功函数控制层1671可以包括例如TiN。
第九功函数控制层1621和第十功函数控制层1671可以在第一场绝缘层105上彼此直接接触。
第九插入层1622和第十插入层1672可以包括相同的材料。第九插入层1622和第十插入层1672可以包括例如Ti、TiAl、TiAlN、TiAlC和TiAlCN中的至少之一。
第九插入层1622和第十插入层1672可以在第一场绝缘层105上彼此直接接触。
第九填充层1623和第十填充层1673可以包括相同的材料。第九填充层1623和第十填充层1673可以包括W、Al、Co、Cu、Ru、Ni、Pt、Ni-Pt和TiN中的至少之一。
第九填充层1623和第十填充层1673可以在第一场绝缘层105上彼此直接接触。
在图59中，第九下导电层1625的厚度t91可以小于第十下导电层1675的厚度t93。此外，第九功函数控制层1621的厚度t92可以小于第十功函数控制层1671的厚度t94。
例如，PMOS中包括的第十下导电层1675和第十功函数控制层1671可以比NMOS中包括的第九下导电层1625和第九功函数控制层1621厚。
在图59中，第五有源区910和第六有源区920被示为具有平坦上表面的基板100。然而，本公开不限于这种情况。也就是，明显的是，第五有源区910和第六有源区920也可以是包括多个沟道区的多沟道有源图案(诸如鳍图案)。
根据本公开的实施方式的制造半导体器件的方法将参考图1和图60至70被描述。
图60至70是示出根据本公开的实施方式的制造半导体器件的方法的步骤的视图。
参考图60，第一虚设栅绝缘层130p和第一虚设栅电极120p可以被顺序堆叠在第一区域I的基板100上。第二虚设栅绝缘层230p和第二虚设栅电极220p可以被顺序堆叠在第二区域II的基板100上。
此外，第三虚设栅绝缘层330p和第三虚设栅电极320p可以被顺序堆叠在第三区域III的基板100上。第四虚设栅绝缘层430p和第四虚设栅电极420p可以被顺序堆叠在第四区域IV的基板100上。
第一虚设栅绝缘层130p至第四虚设栅绝缘层430p可以包括硅氧化物、硅氮氧化物或它们的组合。第一虚设栅电极120p至第四虚设栅电极420p的每个可以包括硅。例如，每个可以包括多晶硅(多晶Si)、非晶硅(a-Si)及其组合中的一种。第一虚设栅电极120p至第四虚设栅电极420p可以不用杂质掺杂或可以用杂质掺杂。
然后，第一栅间隔物140至第四栅间隔物440可以分别形成在第一虚设栅电极120p至第四虚设栅电极420p的侧壁上。
在第一栅间隔物140至第四栅间隔物440的形成之后，第一源/漏区150至第四源/漏区450可以分别邻近第一虚设栅电极120p至第四虚设栅电极420p形成。
然后，层间绝缘膜190可以形成在基板100上以覆盖第一虚设栅电极120p至第四虚设栅电极420p。
层间绝缘膜190可以被平坦化以暴露第一虚设栅电极120p至第四虚设栅电极420p的上表面。
参考图61，第一虚设栅电极120p至第四虚设栅电极420p可以被去除。
在第一虚设栅电极120p至第四虚设栅电极420p的去除之后，可以去除第一虚设栅绝缘层130p至第四虚设栅绝缘层430p。结果，可以形成第一沟槽140t至第四沟槽440t。
第一虚设栅电极120p至第四虚设栅电极420p可以使用湿法蚀刻工艺或干法蚀刻工艺被去除。以湿法蚀刻为例，第一虚设栅电极120p至第四虚设栅电极420p可以通过在足够的温度下暴露于包含氢氧化物源的水溶液足够时间而基本被去除。氢氧化物源可以包括但不限于氢氧化铵或氢氧化四烷基铵，例如四甲基氢氧化铵(TMAH)。
第一虚设栅绝缘层130p至第四虚设栅绝缘层430p可以通过湿法蚀刻、干法蚀刻或它们的组合被去除。蚀刻剂或蚀刻气体可以根据第一虚设栅绝缘层130p至第四虚设栅绝缘层430p的材料而变化。
参考图62，第一界面层131至第四界面层431可以形成在基板100上。
第一界面层131至第四界面层431可以形成在第一沟槽140t至第四沟槽440t的底表面上。
接着，第一初步高k绝缘层132p、第二初步高k绝缘层232p、第三初步高k绝缘层332p和第四初步高k绝缘层432p可以形成在第一界面层131至第四界面层431上。
例如，第一初步高k绝缘层132p可以沿第一沟槽140t的侧壁和底表面以及层间绝缘膜190的上表面延伸。
参考图63，第一初步TiN层125a、第二初步TiN层225a、第三初步TiN层325a和第四初步TiN层425a可以形成在第一初步高k绝缘层132p至第四初步高k绝缘层432p上。
例如，第一初步TiN层125a可以沿第一沟槽140t的侧壁和底表面以及层间绝缘膜190的上表面延伸。第一初步TiN层125a可以沿第一初步高k绝缘层132p的轮廓形成。
参考图64，第二区域II的第二初步TiN层225a可以被去除以暴露第二初步高k绝缘层232p。
此外，第四区域IV的第四初步TiN层425a可以被去除以暴露第四初步高k绝缘层432p。
参考图65，附加TiN层可以沿第一沟槽140t至第四沟槽440t的侧壁和底表面形成。
结果，第一初步下导电层125p可以沿第一沟槽140t的侧壁和底表面以及层间绝缘膜190的上表面形成在第一区域I中。
第二初步下导电层225p至第四初步下导电层425p也可以形成在第二区域II至第四区域IV中。
由于第一初步下导电层125p由第一初步TiN层125a和形成在第一初步TiN层125a上的附加TiN层组成，所以它可以比第二初步下导电层225p厚。
类似地，第三初步下导电层325p可以比第四初步下导电层425p厚。
参考图66，盖层128可以形成在第一初步下导电层125p至第四初步下导电层425p的每个上。在盖层128的形成之后，可以执行热处理。
盖层128可以包括例如非晶硅、多晶硅或它们的组合。在热处理期间，盖层128可以防止第一界面层131至第四界面层431的厚度增加。
在热处理之后，可以去除盖层128。
参考图67，第一初步蚀刻停止层124p、第二初步蚀刻停止层224p、第三初步蚀刻停止层324p和第四初步蚀刻停止层424p可以形成在第一初步下导电层125p至第四初步下导电层425p上。
例如，第一初步蚀刻停止层124p可以沿第一沟槽140t的侧壁和底表面以及层间绝缘膜190的上表面延伸。第一初步蚀刻停止层124p可以沿第一初步下导电层125p的轮廓形成。
然后，初步导电层51p可以形成在第一初步蚀刻停止层124p至第四初步蚀刻停止层424p上。
初步导电层51p可以沿第一初步蚀刻停止层124p至第四初步蚀刻停止层424p的每个的轮廓形成。
初步导电层51p可以包括例如TiN层。
参考图68，在第三初步蚀刻停止层324p和第四初步蚀刻停止层424p上的初步导电层51p可以被去除以暴露第三初步蚀刻停止层324p和第四初步蚀刻停止层424p。
设置在第三初步蚀刻停止层324p和第四初步蚀刻停止层424p上的初步导电层51p的去除会导致在第一初步蚀刻停止层124p上第一初步上TiN层121a的形成以及在第二初步蚀刻停止层224p上第二初步上TiN层221a的形成。
参考图69，附加TiN层可以沿第一沟槽140t至第四沟槽440t的侧壁和底表面形成。
结果，第一初步功函数控制层121p可以沿第一沟槽140t的侧壁和底表面以及层间绝缘膜190的上表面形成在第一区域I中。
第二初步功函数控制层221p至第四初步功函数控制层421p也可以形成在第二区域II至第四区域IV中。
由于第一初步功函数控制层121p由第一初步上TiN层121a和形成在第一初步上TiN层121a上的附加TiN层组成，所以它可以比第三初步功函数控制层321p和第四初步功函数控制层421p厚。
类似地，第二初步功函数控制层221p可以比第三初步功函数控制层321p和第四初步功函数控制层421p厚。
参考图70，第一初步插入层122p、第二初步插入层222p、第三初步插入层322p和第四初步插入层422p可以形成在第一初步功函数控制层121p至第四初步功函数控制层421p上。
例如，第一初步插入层122p可以沿第一沟槽140t的侧壁和底表面以及层间绝缘膜190的上表面延伸。第一初步插入层122p可以沿第一初步功函数控制层121p的轮廓形成。
接着，第一初步填充层123p、第二初步填充层223p、第三初步填充层323p和第四初步填充层423p可以形成在第一初步插入层122p至第四初步插入层422p上以填充第一沟槽140t至第四沟槽440t。
参考图1，形成在层间绝缘膜190的上表面上的第一初步填充层123p至第四初步填充层423p、第一初步插入层122p至第四初步插入层422p、第一初步功函数控制层121p至第四初步功函数控制层421p、第一初步蚀刻停止层124p至第四初步蚀刻停止层424p以及第一初步下导电层125p至第四初步下导电层425p可以被去除以形成第一栅电极结构120至第四栅电极结构420以及第一栅绝缘层130至第四栅绝缘层430。
图71是示出根据本公开的实施方式的制造半导体器件的方法的步骤的视图。
用于参考，图71可以是在图67的工艺之后执行的工艺。
参考图71，形成在第一沟槽140t至第四沟槽440t的侧壁上的初步导电层51p被部分地去除以在第一初步蚀刻停止层124p至第四初步蚀刻停止层424p的每个上形成被斜切的初步导电层51pc。
在被斜切的初步导电层51pc被形成的同时，形成在层间绝缘膜190的上表面上的初步导电层51p也可以被去除。然而，本公开不限于这种情况。
图72是示出根据本公开的实施方式的制造半导体器件的方法的步骤的视图。
用于参考，图72可以是在图69的工艺之后执行的工艺。
参考图72，形成在第一沟槽140t至第四沟槽440t的侧壁上的第一初步功函数控制层121p至第四初步功函数控制层421p可以被部分地去除。
结果，被斜切的第一初步功函数控制层121pc、被斜切的第二初步功函数控制层221pc、被斜切的第三初步功函数控制层321pc和被斜切的第四初步功函数控制层421pc可以分别形成在第一初步蚀刻停止层124p至第四初步蚀刻停止层424p上。
在被斜切的第一初步功函数控制层121pc至第四初步功函数控制层421pc被形成的同时，形成在层间绝缘膜190的上表面上的第一初步功函数控制层121p至第四初步功函数控制层421p可以被去除。然而，本公开不限于这种情况。
图73至83是示出根据本公开的实施方式的制造半导体器件的方法的步骤的视图。
用于参考，图73可以是在图62的工艺之后执行的工艺。
参考图73，第一导电层51可以形成在第一初步高k绝缘层132p至第四初步高k绝缘层432p上。
例如，第一导电层51可以沿第一沟槽140t至第四沟槽440t的侧壁和底表面以及层间绝缘膜190的上表面延伸。
第一导电层51可以接触第一初步高k绝缘层132p至第四初步高k绝缘层432p。第一导电层51可以包括例如TiN。
参考图74，第一牺牲图案61可以形成在第一导电层51上以部分地填充第一沟槽140t至第四沟槽440t的每个。
更具体地，第一牺牲层可以形成在第一导电层51上以填充第一沟槽140t至第四沟槽440t。第一牺牲层也可以形成在层间绝缘膜190的上表面上。形成在层间绝缘膜190的上表面上的第一牺牲层以及填充第一沟槽140t至第四沟槽440t的第一牺牲层的一部分可以被去除以形成第一牺牲图案61。
形成在第一沟槽140t至第四沟槽440t的侧壁上的第一导电层51可以被第一牺牲图案61部分地暴露。
然后，形成在第一沟槽140t至第四沟槽440t的侧壁上的第一导电层51可以使用第一牺牲图案61作为掩模被部分地去除。
结果，被斜切的第一导电层51c可以形成在第一沟槽140t至第四沟槽440t的每个中。
然后，形成在第一沟槽140t至第四沟槽440t中的第一牺牲图案61可以被去除。
参考图75，第一掩模图案71可以形成在被斜切的第一导电层51c上。
第一掩模图案71形成在第一区域I至第三区域III的基板100上，而没有形成在第四区域IV的基板100上。
第一掩模图案71覆盖第一初步高k绝缘层132p至第三初步高k绝缘层332p以及形成在第一沟槽140t至第三沟槽340t中的被斜切的第一导电层51c。然而，形成在第四沟槽440t中的第四初步高k绝缘层432p和被斜切的第一导电层51c可以通过第一掩模图案71暴露。
然后，形成在第四沟槽440t中的被斜切的第一导电层51c可以使用第一掩模图案71作为掩模被去除。
然后，可以去除第一掩模图案71。
与参考图74和75描述的情况不同，形成在第四区域IV中的第一导电层51也可以在不对第一导电层51执行斜切工艺的情况下使用第一掩模图案71作为掩模被去除。
参考图76，第二导电层52可以形成在第一初步高k绝缘层132p至第四初步高k绝缘层432p和被斜切的第一导电层51c上。
例如，第二导电层52可以沿第一沟槽140t至第四沟槽440t的侧壁和底表面以及层间绝缘膜190的上表面延伸。
第二导电层52可以接触第一初步高k绝缘层132p至第四初步高k绝缘层432p和被斜切的第一导电层51c。第二导电层52可以包括例如TiN。
参考图77，第二掩模图案72可以形成在第二导电层52上。
第二掩模图案72形成在第一区域I、第三区域III和第四区域IV的基板100上，而没有形成在第二区域II的基板100上。
第二掩模图案72覆盖形成在第一区域I、第三区域III和第四区域IV中的第二导电层52。然而，形成在第二区域II中的第二导电层52可以通过第二掩模图案72暴露。
然后，形成在第二沟槽240t中的被斜切的第一导电层51c和沿第二沟槽240t的侧壁和底表面延伸的第二导电层52可以使用第二掩模图案72作为掩模被去除。
然后，可以去除第二掩模图案72。
参考图78，第三导电层53可以形成为沿形成在第一区域I、第三区域III和第四区域IV中的第二导电层52的轮廓以及沿第二沟槽240t的侧壁和底表面延伸。
第三导电层53可以接触形成在第一区域I、第三区域III和第四区域IV中的第二导电层52，并且接触第二初步高k绝缘层232p。第三导电层53可以包括例如TiN。
参考图79，第二牺牲图案62可以形成在第三导电层53上以部分地填充第一沟槽140t至第四沟槽440t。
更具体地，第二牺牲层可以形成在第三导电层53上以填充第一沟槽140t至第四沟槽440t。第二牺牲层还可以形成在层间绝缘膜190的上表面上。形成在层间绝缘膜190的上表面上的第二牺牲层以及填充第一沟槽140t至第四沟槽440t的部分第二牺牲层可以被去除以形成第二牺牲图案62。
形成在第一沟槽140t至第四沟槽440t的侧壁上的第三导电层53可以通过第二牺牲图案62部分地暴露。
在图79中，形成在第一区域I和第三区域III中的第二牺牲图案62的上表面高于形成在第一沟槽140t和第三沟槽340t中的被斜切的第一导电层51c的最上部分。然而，这仅是为了描述的容易而使用的示例，本公开不限于这个示例。
接着，形成在第一沟槽140t至第四沟槽440t的侧壁上的第二导电层52和第三导电层53可以使用第二牺牲图案62作为掩模被部分地去除。
结果，被斜切的第二导电层52c和被斜切的第三导电层53c可以形成在第一沟槽140t、第三沟槽340t和第四沟槽440t中。此外，被斜切的第三导电层53c可以形成在第二沟槽240t中。
顺序形成在基板100上的被斜切的第一导电层51c至第三导电层53c可以设置在第一沟槽140t和第三沟槽340t中。顺序形成在基板100上的被斜切的第二导电层52c和第三导电层53c可以设置在第四沟槽440t中。
接着，形成在第一沟槽140t至第四沟槽440t中的第二牺牲图案62可以被去除。
参考图80，第三掩模图案73可以形成在被斜切的第三导电层53c上。
第三掩模图案73形成在第二区域II至第四区域IV的基板100上，而没有形成在第一区域I的基板100上。
第三掩模图案73覆盖第二初步高k绝缘层232p至第四初步高k绝缘层432p以及形成在第二沟槽240t至第四沟槽440t中的被斜切的第三导电层53c。然而，形成在第一沟槽140t中的第一初步高k绝缘层132和被斜切的第一导电层51c至第三导电层53c可以通过第三掩模图案73暴露。
接着，形成在第一沟槽140t中的被斜切的第一导电层51c至第三导电层53c可以使用第三掩模图案73作为掩模被去除。
然后，可以去除第三掩模图案73。
与参考图79和80描述的情况不同，形成在第一区域I中的被斜切的第一导电层51c以及第二导电层52和第三导电层53也可以在不对第二导电层52和第三导电层53执行斜切工艺的情况下使用第三掩模图案73作为掩模被去除。
参考图81，第四导电层54可以形成在第一初步高k绝缘层132p至第四初步高k绝缘层432p以及被斜切的第一导电层51c至第三导电层53c上。
例如，第四导电层54可以沿第一沟槽140t至第四沟槽440t的暴露的侧壁、被斜切的第三导电层53c的轮廓以及层间绝缘膜190的上表面延伸。
第四导电层54可以接触第一初步高k绝缘层132p至第四初步高k绝缘层432p以及被斜切的第二导电层52c和第三导电层53c。第四导电层54可以包括例如TiN。
参考图82，第三牺牲图案63可以形成在第四导电层54上以部分地填充第一沟槽140t至第四沟槽440t。
更具体地，第三牺牲层可以形成在第四导电层54上以填充第一沟槽140t至第四沟槽440t。第三牺牲层还可以形成在层间绝缘膜190的上表面上。形成在层间绝缘膜190的上表面上的第三牺牲层和填充第一沟槽140t至第四沟槽440t的部分第三牺牲层可以被去除以形成第三牺牲图案63。
形成在第一沟槽140t至第四沟槽440t的侧壁上的第四导电层54可以通过第三牺牲图案63部分地暴露。
在图82中，形成在第二区域II至第四区域IV中的第三牺牲图案63的上表面高于形成在第二沟槽240t至第四沟槽440t中的被斜切的第二导电层52c的最上部分和/或被斜切的第三导电层53c的最上部分。然而，这仅是为了描述的容易而使用的一示例，并且本公开不限于这个示例。
接着，形成在第一沟槽140t至第四沟槽440t的侧壁上的第四导电层54可以使用第三牺牲图案63作为掩模被部分地去除。
因此，被斜切的第四导电层54c可以形成在第一沟槽140t至第四沟槽440t中。
因此，包括被斜切的第四导电层54c的第一初步功函数控制层121p可以形成在第一沟槽140t中。包括顺序形成在基板100上的被斜切的第三导电层53c和第四导电层54c的第二初步功函数控制层221p可以形成在第二沟槽240t中。包括顺序形成在基板100上的被斜切的第一导电层51c至第四导电层54c的第三初步功函数控制层321p可以形成在第三沟槽340t中。包括顺序形成在基板100上的被斜切的第二导电层52c至第四导电层54c的第四初步功函数控制层421p可以形成在第四沟槽440t中。
参考图83，第一初步插入层122p至第四初步插入层422p可以形成在第一初步功函数控制层121p至第四初步功函数控制层421p上。
例如，第一初步插入层122p可以沿第一沟槽140t的侧壁和底表面以及层间绝缘膜190的上表面延伸。第一初步插入层122p可以沿第一初步功函数控制层121p的轮廓形成。第二初步插入层222p至第四初步插入层422p可以与第一初步插入层122p相似地形成。
接着，第一初步填充层123p至第四初步填充层423p可以形成在第一初步插入层122p至第四初步插入层422p上以填充第一沟槽140t至第四沟槽440t。
与参考图82和83描述的情况不同，第一初步插入层122p至第四初步插入层422p以及第一初步填充层123p至第四初步填充层423p也可以在不对第四导电层54执行斜切工艺的情况下形成。
参考图19B，形成在层间绝缘膜190的上表面上的第一初步填充层123p至第四初步填充层423p、第一初步插入层122p至第四初步插入层422p以及第一初步高k绝缘层132p至第四初步高k绝缘层432p可以被去除以形成第一栅电极120至第四栅电极420以及第一栅绝缘层130至第四栅绝缘层430。
在根据本公开的一些实施方式的制造半导体器件的方法中，在第一初步功函数控制层121p至第四初步功函数控制层421p的形成期间，可以执行至少一个斜切工艺。
作为总结和回顾，多个方面提供了一种包括具有不同阈值电压的多个晶体管的半导体器件。
多个方面还提供了一种半导体器件，该半导体器件包括具有不同阈值电压并且能够改善金属栅电极的间隙填充特性的多个晶体管。
多个方面还提供了一种能够改善晶体管的阈值电压的半导体器件。
多个方面还提供了一种制造半导体器件的方法，该半导体器件能够改变多个晶体管的阈值电压。
多个方面还提供了一种制造半导体器件的方法，该半导体器件能够改变多个晶体管的阈值电压同时改善金属栅电极的间隙填充特性。
在总结该详细描述时，本领域技术人员将理解，能对优选实施方式进行多种变化和修改而不实质上背离本公开的原理。因此，所公开的本发明构思的优选实施方式仅在一般性和描述性的意义上被使用而不为了限制的目的。
本申请要求享有2016年1月25日在韩国知识产权局提交的第10-2016-0008981号韩国专利申请、2016年3月10日在韩国知识产权局提交的第10-2016-0028719号韩国专利申请、2016年3月10日在韩国知识产权局提交的第10-2016-0028822号韩国专利申请、以及2016年3月11日在韩国知识产权局提交的第10-2016-0029542号韩国专利申请的权益，其公开通过引用被整体合并于此。

Claims (20)

1.一种半导体器件，包括：
包括第一区域和第二区域的基板；以及
分别形成在所述第一区域和所述第二区域中的第一晶体管和第二晶体管，
其中所述第一晶体管包括在所述基板上的第一栅绝缘层、在所述第一栅绝缘层上以与所述第一栅绝缘层接触的第一下导电层、在所述第一下导电层上的第一蚀刻停止层以及在所述第一蚀刻停止层上的第一上栅电极，以及
所述第二晶体管包括在所述基板上的第二栅绝缘层、在所述第二栅绝缘层上以与所述第二栅绝缘层接触的第二下导电层、在所述第二下导电层上的第二蚀刻停止层以及在所述第二蚀刻停止层上的第二上栅电极，
其中所述第一下导电层的厚度小于所述第二下导电层的厚度。
2.根据权利要求1所述的半导体器件，其中所述第一晶体管和所述第二晶体管的每个是n沟道金属氧化物半导体，以及
其中所述第一晶体管的阈值电压小于所述第二晶体管的阈值电压。
3.根据权利要求2所述的半导体器件，其中所述第一上栅电极包括形成在所述第一蚀刻停止层上以与所述第一蚀刻停止层接触的第一插入层以及形成在所述第一插入层上的第一填充层，以及
所述第二上栅电极包括形成在所述第二蚀刻停止层上以与所述第二蚀刻停止层接触的第二插入层以及形成在所述第二插入层上的第二填充层，
其中所述第一插入层和所述第二插入层包括相同的材料。
4.根据权利要求2所述的半导体器件，其中所述第一上栅电极包含形成在所述第一蚀刻停止层上以与所述第一蚀刻停止层接触的第一功函数控制层、形成在所述第一功函数控制层上的第一插入层以及形成在所述第一插入层上的第一填充层，以及
所述第二上栅电极包含形成在所述第二蚀刻停止层上以与所述第二蚀刻停止层接触的第二功函数控制层、形成在所述第二功函数控制层上的第二插入层以及形成在所述第二插入层上的第二填充层，
其中所述第一功函数控制层和所述第二功函数控制层包括相同的材料，并且所述第一插入层和所述第二插入层包括相同的材料。
5.根据权利要求1所述的半导体器件，其中所述第一晶体管和所述第二晶体管的每个是p沟道金属氧化物半导体，
其中所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压。
6.根据权利要求5所述的半导体器件，其中所述第一上栅电极包括形成在所述第一蚀刻停止层上以与所述第一蚀刻停止层接触的第一功函数控制层、形成在所述第一功函数控制层上的第一插入层以及形成在所述第一插入层上的第一填充层，以及
所述第二上栅电极包含形成在所述第二蚀刻停止层上以与所述第二蚀刻停止层接触的第二功函数控制层、形成在所述第二功函数控制层上的第二插入层以及形成在所述第二插入层上的第二填充层，
其中所述第一功函数控制层和所述第二功函数控制层包括相同的材料，以及所述第一插入层和所述第二插入层包括相同的材料。
7.一种半导体器件，包括：
包括第一区域至第四区域的基板；以及
分别形成在所述第一区域至所述第四区域中的相同导电类型的第一晶体管至第四晶体管，
其中所述第一晶体管包括在所述基板上的第一栅绝缘层、在所述第一栅绝缘层上以与所述第一栅绝缘层接触的第一下导电层、在所述第一下导电层上的第一蚀刻停止层、以及第一上栅电极，所述第一上栅电极包括形成在所述第一蚀刻停止层上以与所述第一蚀刻停止层接触的第一功函数控制层，
所述第二晶体管包括在所述基板上的第二栅绝缘层、在所述第二栅绝缘层上以与所述第二栅绝缘层接触的第二下导电层、在所述第二下导电层上的第二蚀刻停止层、以及第二上栅电极，所述第二上栅电极包括形成在所述第二蚀刻停止层上以与所述第二蚀刻停止层接触的第二功函数控制层，
所述第三晶体管包括在所述基板上的第三栅绝缘层、在所述第三栅绝缘层上以与所述第三栅绝缘层接触的第三下导电层、在所述第三下导电层上的第三蚀刻停止层、以及在所述第三蚀刻停止层上的第三上栅电极，以及
所述第四晶体管包括在所述基板上的第四栅绝缘层、在所述第四栅绝缘层上以与所述第四栅绝缘层接触的第四下导电层、在所述第四下导电层上的第四蚀刻停止层、以及在所述第四蚀刻停止层上的第四上栅电极，
其中所述第一功函数控制层的厚度基本上等于所述第二功函数控制层的厚度，
所述第一下导电层的厚度基本上等于所述第三下导电层的厚度，所述第二下导电层的厚度基本上等于所述第四下导电层的厚度，以及
所述第一下导电层的所述厚度大于所述第二下导电层的所述厚度。
8.根据权利要求7所述的半导体器件，其中所述第三上栅电极包括接触所述第三蚀刻停止层的第三功函数控制层，以及
所述第四上栅电极包括接触所述第四蚀刻停止层的第四功函数控制层，
其中所述第三功函数控制层的厚度基本上等于所述第四功函数控制层的厚度，以及
所述第三功函数控制层的所述厚度小于所述第一功函数控制层的所述厚度。
9.根据权利要求8所述的半导体器件，其中所述第一晶体管至所述第四晶体管的每个是p沟道金属氧化物半导体。
10.根据权利要求9所述的半导体器件，其中所述第一晶体管的阈值电压小于所述第二晶体管的阈值电压，所述第三晶体管的阈值电压小于所述第四晶体管的阈值电压。
11.根据权利要求9所述的半导体器件，其中所述第二晶体管的阈值电压小于所述第三晶体管的阈值电压。
12.根据权利要求7所述的半导体器件，其中所述第一上栅电极还包括顺序地形成在所述第一功函数控制层上的第一插入层和第一填充层，
所述第二上栅电极还包括顺序地形成在所述第二功函数控制层上的第二插入层和第二填充层，
所述第三上栅电极包括接触所述第三蚀刻停止层的第三插入层以及形成在所述第三插入层上的第三填充层，以及
所述第四上栅电极包括接触所述第四蚀刻停止层的第四插入层以及形成在所述第四插入层上的第四填充层，
其中所述第一插入层至所述第四插入层包括相同的材料，并且所述第一填充层至所述第四填充层包括相同的材料。
13.根据权利要求12所述的半导体器件，其中所述第一晶体管至所述第四晶体管的每个是n沟道金属氧化物半导体。
14.根据权利要求13所述的半导体器件，其中所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压，所述第三晶体管的阈值电压大于所述第四晶体管的阈值电压。
15.根据权利要求13所述的半导体器件，其中所述第二晶体管的阈值电压大于所述第三晶体管的阈值电压。
16.一种半导体器件，包括：
包含第一区域和第二区域的基板；以及
分别形成在所述第一区域和所述第二区域中的第一晶体管和第二晶体管，
其中所述第一晶体管包括在所述基板上的第一鳍图案、在所述第一鳍图案上的第一栅绝缘层、在所述第一栅绝缘层上以交叉所述第一鳍图案并且接触所述第一栅绝缘层的第一下导电层、在所述第一下导电层上的第一蚀刻停止层、在所述第一蚀刻停止层上的第一插入层以及在所述第一插入层上的第一填充层，以及
所述第二晶体管包括在所述基板上的第二鳍图案、在所述第二鳍图案上的第二栅绝缘层、在所述第二栅绝缘层上以交叉所述第二鳍图案并且接触所述第二栅绝缘层的第二下导电层、在所述第二下导电层上的第二蚀刻停止层、在所述第二蚀刻停止层上的第二插入层、以及在所述第二插入层上的第二填充层，
其中所述第一下导电层的厚度小于所述第二下导电层的厚度。
17.根据权利要求16所述的半导体器件，其中所述第一插入层接触所述第一蚀刻停止层，所述第二插入层接触所述第二蚀刻停止层，以及
所述第一晶体管的阈值电压小于所述第二晶体管的阈值电压。
18.根据权利要求16所述的半导体器件，还包括：
第一功函数控制层，形成在所述第一蚀刻停止层和所述第一插入层之间以与所述第一蚀刻停止层和所述第一插入层接触；以及
第二功函数控制层，形成在所述第二蚀刻停止层和所述第二插入层之间以与所述第二蚀刻停止层和所述第二插入层接触，
其中所述第一功函数控制层的厚度基本上等于所述第二功函数控制层的厚度。
19.根据权利要求18所述的半导体器件，其中所述第一晶体管和所述第二晶体管的每个是n沟道金属氧化物半导体，
其中所述第一晶体管的阈值电压小于所述第二晶体管的阈值电压。
20.根据权利要求18所述的半导体器件，其中所述第一晶体管和所述第二晶体管的每个是p沟道金属氧化物半导体，
其中所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压。
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