CN111276539B - 具有栅电极的半导体器件 - Google Patents

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Abstract

一种半导体器件包括：第一鳍，从衬底突出并沿第一方向延伸；第二鳍，从衬底突出并沿第一方向延伸，第一鳍和第二鳍间隔开；栅线，包括虚设栅电极和栅电极，虚设栅电极至少部分地覆盖第一鳍，栅电极至少部分地覆盖第二鳍，虚设栅电极包括与栅电极不同的材料，栅线覆盖第一鳍和第二鳍，栅线沿不同于第一方向的第二方向延伸；以及栅电介质层，在栅电极和第二鳍之间。

Description

具有栅电极的半导体器件
技术领域
本发明构思涉及具有栅电极的半导体器件和制造该半导体器件的方法。
背景技术
已经开发了鳍型场效应晶体管(FinFET)以克服传统FET相对于高度集成的半导体器件的局限性。FinFET相比于平面型晶体管具有三维结构。根据期望的速度和功率特性，FET被设计为具有低阈值电压(LVT)、标准阈值电压(SVT)或高阈值电压(HVT)。通常，因为多个金属层被形成在栅电介质层上以调节FinFET中的阈值电压，所以沉积被执行多次以实现多种阈值电压。
发明内容
本发明构思的一些示例实施方式旨在提供包括栅电极和含多晶硅的虚设栅电极的半导体器件。
此外，本发明构思的一些示例实施方式旨在提供制造包括虚设栅电极和栅电极的半导体器件的方法。
根据一些示例实施方式，提供了一种半导体器件，其包括：第一鳍，从衬底突出并沿第一方向延伸；第二鳍，从衬底突出并沿第一方向延伸，第一鳍和第二鳍间隔开；栅线，包括虚设栅电极和栅电极，虚设栅电极至少部分地覆盖第一鳍，栅电极至少部分地覆盖第二鳍，虚设栅电极包括与栅电极不同的材料，栅线覆盖第一鳍和第二鳍，栅线沿不同于第一方向的第二方向延伸；以及栅电介质层，在栅电极和第二鳍之间。
根据一些示例实施方式，提供了一种半导体器件，其包括：第一鳍，从衬底突出并沿第一方向延伸；第二鳍，从衬底突出并沿第一方向延伸；第三鳍，从衬底突出并沿第一方向延伸，第一鳍、第二鳍和第三鳍间隔开；栅线，包括虚设栅电极、第一栅电极和第二栅电极，虚设栅电极覆盖第一鳍，第一栅电极覆盖第二鳍，第二栅电极覆盖第三鳍，虚设栅电极包括与第一栅电极和第二栅电极不同的材料，栅线沿不同于第一方向的第二方向延伸；第一栅电介质层，在第一栅电极和第二鳍之间；以及第二栅电介质层，在第二栅电极和第三鳍之间。
根据一些示例实施方式，提供了一种半导体器件，其包括：鳍，从衬底突出并沿第一方向延伸；栅线，包括虚设栅电极和栅电极，虚设栅电极覆盖鳍的第一侧表面，栅电极覆盖鳍的第二侧表面，虚设栅电极包括与栅电极不同的材料，栅线覆盖鳍并沿不同于第一方向的第二方向延伸；虚设栅绝缘层，在虚设栅电极和鳍之间；以及栅电介质层，在栅电极和鳍之间。
根据一些示例实施方式，提供了一种制造半导体器件的方法，该方法包括：在衬底上形成第一鳍和第二鳍，第一鳍和第二鳍沿第一方向延伸；形成覆盖第一鳍和第二鳍的虚设栅电极，虚设栅电极沿不同于第一方向的第二方向延伸；形成多个源/漏区域，所述多个源/漏区域之中的源/漏区域在虚设栅电极的两侧形成在第一鳍和第二鳍上；去除虚设栅电极的一部分；以及在其中去除了虚设栅电极的所述部分的区域中形成栅结构，栅结构包括栅电介质层、功函数调节层和栅电极，栅电介质层、功函数调节层和栅电极被顺序地堆叠。
附图说明
图1是用于描述根据本发明构思的一示例实施方式的半导体器件的俯视图。
图2绘出了根据本发明构思的一示例实施方式的半导体器件的透视图。
图3绘出了图2所示的半导体器件的沿线I-I'、II-II'、III-III'和IV-IV'截取的垂直剖视图。
图4绘出了图2所示的半导体器件的沿线V-V'、VI-VI'和VII-VII'截取的垂直剖视图。
图5是图3所示的半导体器件的一部分的放大视图。
图6至9是根据本发明构思的一些示例实施方式的半导体器件的剖视图。
图10至18绘出了用于描述根据本发明构思的一示例实施方式的制造半导体器件100的方法的按照工艺次序示出的透视图和剖视图。
图19至24是用于描述根据本发明构思的一示例实施方式的制造半导体器件的方法的按照工艺次序示出的剖视图。
图25是示出根据本发明构思的一示例实施方式的半导体器件的透视图。
图26绘出了图25所示的半导体器件的沿线I-I'、III-III'、IV-IV'和V-V'截取的垂直剖视图。
图27至31是根据本发明构思的一些示例实施方式的半导体器件的透视图和剖视图。
具体实施方式
图1是用于描述根据本发明构思的一示例实施方式的半导体器件100的俯视图。
图1示出了四个存储单元C的布局，每个存储单元C包括六个鳍型场效应晶体管(FinFET)。四个存储单元C的每个可以是静态随机存取存储(SRAM)单元。四个存储单元C的每个可以包括鳍F和栅线GL。鳍F可以设置为沿第一方向D1延伸以彼此平行地间隔开。栅线GL可以设置为沿垂直于鳍F的第二方向D2延伸。虽然未在图中示出，但是绝缘层可以设置在彼此间隔开的栅线GL之间。
四个存储单元C的每个可以包括第一上拉晶体管PU1、第一下拉晶体管PD1、第一传输栅PG1、第二上拉晶体管PU2、第二下拉晶体管PD2和第二传输栅PG2。第一上拉晶体管PU1和第二上拉晶体管PU2可以由p型金属氧化物半导体(PMOS)晶体管构成，第一下拉晶体管PD1和第二下拉晶体管PD2可以由n型MOS(NMOS)晶体管构成，第一传输栅PG1和第二传输栅PG2可以由NMOS晶体管构成。第一上拉晶体管PU1和第二上拉晶体管PU2可以位于n阱中，第一下拉晶体管PD1、第二下拉晶体管PD2、第一传输栅PG1和第二传输栅PG2可以位于p阱中。
上述晶体管可以形成在鳍F和栅线GL的交叉处。第一上拉晶体管PU1和第二上拉晶体管PU2的每个可以包括单个鳍F，第一下拉晶体管PD1、第二下拉晶体管PD2、第一传输栅PG1和第二传输栅PG2的每个可以包括两个鳍F。
在单个存储单元C中，第一下拉晶体管PD1和第一传输栅PG1可以共用相同的鳍F。第一下拉晶体管PD1和第一上拉晶体管PU1可以共用单个栅线GL。
图2绘出了根据本发明构思的一示例实施方式的半导体器件100和200的透视图。图3绘出了图2所示的半导体器件100的沿线I-I'、II-II'、III-III'和IV-IV'截取的垂直剖视图。图4绘出了图2所示的半导体器件200的沿线V-V'、VI-VI'和VII-VII'截取的垂直剖视图。半导体器件100和200可以是在n型FET(NFET)器件中、在p型FET(PFET)器件中、在互补MOS(CMOS)器件中和/或在SRAM器件的逻辑中使用的晶体管。在一示例实施方式中，半导体器件100可以对应于图1的第一下拉晶体管PD1和/或第二下拉晶体管PD2，半导体器件200可以对应于第一传输栅PG1和/或第二传输栅PG2。
参照图2和3，半导体器件100可以包括衬底102、元件隔离层106、栅间隔物122、源/漏区域130、层间绝缘层132和栅电极170。半导体器件100还可以包括第一鳍F1、第二鳍F2和虚设栅电极112。
半导体器件100可以包括形成为从衬底102突出并沿第一方向D1延伸的第一鳍F1和第二鳍F2。栅线GL可以包括虚设栅电极112和栅电极170。栅线GL可以形成为围绕(例如，覆盖)第一鳍F1和第二鳍F2的侧表面及上表面，并沿第二方向D2延伸。例如，栅线GL可以覆盖第一鳍F1的第一侧表面、第二侧表面和上表面，并且可以覆盖第二鳍F2的第一侧表面、第二侧表面和上表面。
衬底102可以包括半导体材料。例如，衬底102可以是硅衬底、锗衬底、硅锗衬底和/或绝缘体上硅(SOI)衬底。
凹陷区域104可以形成在第一鳍F1和第二鳍F2之间，并且元件隔离层106可以部分地覆盖凹陷区域104。第一鳍F1和第二鳍F2可以被分为上部区域F1U和F2U及下部区域F1L和F2L，上部区域F1U和F2U从元件隔离层106的上表面突出，下部区域F1L和F2L的侧表面被元件隔离层106覆盖。第一鳍F1和第二鳍F2可以包括与衬底102的材料相同或相似的材料。在图2中，两个鳍F1和F2已被示出为提供在半导体器件100处，但本发明构思不限于此。在一示例实施方式中，半导体器件100可以包括单个鳍或者三个或更多个鳍。
元件隔离层106可以形成为分别覆盖衬底102的上表面、以及第一鳍F1和第二鳍F2的下部区域F1L和F2L的侧表面。元件隔离层106可以填充凹陷区域104的一部分。元件隔离层106的上端可以位于比第一鳍F1和第二鳍F2的上端低的水平处。元件隔离层106可以包括硅氧化物、硅氮化物、硅氮氧化物和/或低电介质(低K)材料。
源/漏区域130可以设置在第一鳍F1和第二鳍F2上。源/漏区域130可以位于虚设栅电极112和栅电极170的每个的两个侧表面上。源/漏区域130可以通过栅间隔物122与虚设栅电极112和/或栅电极170电绝缘。源/漏区域130可以通过选择性外延生长(SEG)形成，并且可以从第一鳍F1和第二鳍F2生长并合并。源/漏区域130可以用杂质掺杂。
例如，当半导体器件100是NMOS晶体管时，源/漏区域130可以包括含n型杂质的硅，并且可以具有比硅的晶格常数小的晶格常数。源/漏区域130可以通过向作为沟道区域的第一鳍F1和第二鳍F2施加拉应力而提高载流子的迁移率。
当半导体器件100是PMOS晶体管时，源/漏区域130可以包括含p型杂质的硅锗(SiGe)，并且可以具有比硅的晶格常数大的晶格常数。源/漏区域130可以通过向第一鳍F1和第二鳍F2施加压应力而提高载流子的迁移率。
层间绝缘层132可以设置在源/漏区域130上以及在栅间隔物122外侧。层间绝缘层132可以完全地覆盖或大体上覆盖源/漏区域130。然而，在一示例实施方式中，层间绝缘层132可以不被填充在源/漏区域130之下。层间绝缘层132可以包括硅氧化物、硅氮化物、硅氮氧化物和/或低k材料，并且可以由一个或更多个层构成。
虚设栅结构可以设置在栅间隔物122内侧，并且可以形成为围绕第一鳍F1的上部区域F1U的侧表面和上表面，并沿第二方向D2延伸。虚设栅结构可以包括虚设栅绝缘层110和虚设栅电极112。
虚设栅绝缘层110可以沿着第一鳍F1的侧表面和上表面设置。在一示例实施方式中，虚设栅绝缘层110也可以设置在元件隔离层106上。虚设栅绝缘层110可以使元件隔离层106与虚设栅电极112电绝缘。虚设栅绝缘层110可以包括硅氧化物。
虚设栅电极112可以设置在虚设栅绝缘层110上。虚设栅电极112可以形成为围绕第一鳍F1的上部区域F1U的侧表面和上表面，并沿第二方向D2延伸。虚设栅绝缘层110和虚设栅电极112在区域R1中可以顺序地堆叠在第一鳍F1的上部区域F1U的上表面上。虚设栅电极112可以包括多晶硅和/或n型或p型杂质。例如，当半导体器件100是NMOS晶体管时，虚设栅电极112可以包括n型杂质。当半导体器件100是PMOS晶体管时，虚设栅电极112可以包括p型杂质。虚设栅电极112包括含杂质的多晶硅，使得虚设栅电极112可以充当晶体管的构造。
栅结构可以设置在栅间隔物122内侧，并且可以形成为围绕第二鳍F2的上部区域F2U的侧表面和上表面，并沿第二方向D2延伸。栅结构可以包括界面层150、栅氧化物层151、栅电介质层155、功函数调节层160和栅电极170。
界面层150可以设置在第二鳍F2的上部区域F2U的表面上。界面层150可以包括低k材料。在一示例实施方式中，界面层150可以包括硅氧化物。界面层150具有比虚设栅绝缘层110的厚度小的厚度，并能够防止或减少第二鳍F2和栅电介质层155之间的缺陷界面。
栅氧化物层151可以形成在虚设栅电极112和栅电极170之间。在一示例实施方式中，通过使包括多晶硅的虚设栅电极112氧化，栅氧化物层151可以形成在虚设栅电极112的在第一方向D1上的侧表面S1上。
栅电介质层155可以设置在元件隔离层106和界面层150上。栅电介质层155可以设置在虚设栅电极112和栅电极170之间。栅电介质层155可以覆盖虚设栅电极112的在第一方向D1上(例如，关于第一方向D1)的侧表面S1。栅电介质层155、功函数调节层160和栅电极170在区域R2中可以顺序地堆叠在元件隔离层106上。栅电介质层155可以包括高电介质(高k)材料。例如，栅电介质层155可以包括铪氧化物(HfO2)。
功函数调节层160可以设置在栅电介质层155上。功函数调节层160可以覆盖第二鳍F2的上部区域F2U，并且可以设置在虚设栅电极112和栅电极170之间。栅氧化物层151、栅电介质层155和功函数调节层160可以在从虚设栅电极112的侧表面S1到栅电极170的方向(例如，与第二方向D2相反的方向)上顺序地设置。功函数调节层160可以由一个或更多个层构成。功函数调节层160可以包括TiAl和/或金属氮化物(诸如TiAlN、TaCN、TaN、TaAlN等)。
栅电极170可以形成在功函数调节层160上，以填充栅线GL的剩余空间的全部或一些。栅电极170可以包括铝、铜、钛、钽、钨、钼、钽氮化物、镍硅化物、钴硅化物、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金和/或其组合。在一示例实施方式中，栅电极170可以包括钨。栅电极170的下表面可以位于比虚设栅电极112的下表面高的水平处。
栅间隔物122可以在虚设栅电极112和栅电极170外侧设置在第二方向D2上。栅间隔物122可以保护虚设栅电极112和栅电极170。栅间隔物122可以由一个或更多个层构成。虽然未在图中示出，但是半导体器件100还可以包括盖层。盖层可以设置在栅间隔物122、层间绝缘层132和栅电极170上。
图4是图2所示的半导体器件200的沿线V-V'、VI-VI'和VII-VII'截取的垂直剖视图。将省略对半导体器件200的与半导体器件100的构造相同或相似的构造的详细描述。例如，半导体器件200的衬底202、栅间隔物222、源/漏区域230、层间绝缘层232、凹陷区域204、第三鳍F3和第四鳍F4可以与半导体器件100的衬底102、栅间隔物122、源/漏区域130、层间绝缘层132、凹陷区域104、第一鳍F1和第二鳍F2相同或相似。第三鳍F3和第四鳍F4可以被分为上部区域F3U和F4U及下部区域F3L和F4L。
半导体器件200可以具有与上述半导体器件100的构造相似的构造。半导体器件200可以包括形成为沿第一方向D1延伸的第三鳍F3和第四鳍F4。栅电极270围绕第三鳍F3和第四鳍F4，并且可以沿第二方向D2延伸设置。
界面层250可以沿着第三鳍F3和第四鳍F4的上部区域F3U和F4U的表面设置。栅电介质层255可以设置在元件隔离层206和界面层250上。功函数调节层260可以设置在栅电介质层255上。半导体器件200的功函数调节层260可以包括与半导体器件100的功函数调节层160的材料相同或相似的材料。栅电极270可以设置在功函数调节层260上以围绕(例如，覆盖)第三鳍F3和第四鳍F4。
如图2和4所示，半导体器件200的栅电介质层255、功函数调节层260和栅电极270可以设置为围绕两个鳍F3和F4两者。如图3所示，半导体器件100的栅电介质层155、功函数调节层160和栅电极170不设置在第一鳍F1上。如图2所示，栅间隔物122可以设置在虚设栅电极112和层间绝缘层132之间，并且栅间隔物122、栅电介质层155和功函数调节层160可以设置在层间绝缘层132和栅电极170之间。结果，半导体器件100可以被形成使得虚设栅电极112在第一方向D1上的宽度可以比栅电极170在第一方向D1上的宽度更宽。通常，为了在晶体管中实现具有多种功函数的半导体器件，功函数调节层的厚度、功函数调节层的层数和/或功函数调节层的材料可以被适当地调节。如图2和3所示，半导体器件100的第一鳍F1被虚设栅电极112覆盖，使得半导体器件100可以具有与半导体器件200的阈值电压不同的阈值电压。设置在虚设栅电极112之下的虚设栅绝缘层110也可以影响阈值电压。
图5是图3所示的半导体器件100的一部分的放大视图。图5可以对应于图3的区域R1和区域R2。
参照图5，虚设栅绝缘层110和虚设栅电极112在区域R1中可以顺序地堆叠在元件隔离层106上。栅电介质层155、盖层161、蚀刻停止层162、功函数调节层160和163、阻挡层164以及栅电极170在区域R2中可以顺序地堆叠在元件隔离层106上。
盖层161可以包括例如TiN的金属氮化物。蚀刻停止层162可以包括例如钽氮化物(TaN)的金属氮化物。功函数调节层160可以包括TiN，并且功函数调节层163可以包括碳、铝或其组合。例如，功函数调节层163可以包括TiAlC。阻挡层164可以包括TiN。图5所示的区域R2是说明性的，并且本发明构思不限于此。功函数调节层160和163还可以包括一个或更多个额外的层和/或其它材料。
图6至9是根据本发明构思的一些示例实施方式的半导体器件100a、100b、100c和100d的剖视图。每个剖视图示出了与图3的沿线II-II'截取的剖视图对应的一示例实施方式。将省略对与图2和3所示的半导体器件100的构造相同或相似的构造的详细描述。
参照图6，半导体器件100a可以包括虚设栅绝缘层110a、虚设栅电极112a、界面层150a、栅氧化物层151a、栅电介质层155a、功函数调节层160a和栅电极170a。虚设栅电极112a的在第一方向D1上(例如，关于第一方向D1)的侧表面S1可以位于第一鳍F1的上表面上，即在第一鳍F1上方。虚设栅电极112a可以覆盖第一鳍F1的上表面的一部分和一个侧表面，并且栅电极170a可以覆盖第一鳍F1的另一个侧表面和第二鳍F2。第一鳍F1的所述另一个侧表面可以是指与第一鳍F1的所述一个侧表面相对的表面。
虚设栅绝缘层110a可以设置在虚设栅电极112a之下，并且可以覆盖第一鳍F1的侧表面和元件隔离层106。界面层150a可以沿着第二鳍F2的上部区域F2U的表面设置。栅氧化物层151a可以沿着虚设栅电极112a的在第一方向D1上的侧表面S1和第一鳍F1的一个表面设置。栅电介质层155a可以设置在栅电极170a之下，并且可以沿着栅氧化物层151a、元件隔离层106和界面层150a形成。功函数调节层160a可以设置在栅电介质层155a上。
参照图7，半导体器件100b可以包括虚设栅绝缘层110b、虚设栅电极112b、界面层150b、栅氧化物层151b、栅电介质层155b、功函数调节层160b和栅电极170b。虚设栅电极112b的在第一方向D1上的侧表面S1可以位于第一鳍F1的一个侧表面上，即在第一鳍F1上方。虚设栅电极112b可以覆盖第一鳍F1的所述一个侧表面，并且栅电极170b可以覆盖第一鳍F1的上表面和另一个侧表面以及第二鳍F2。
参照图3、6和7，在半导体器件100a或100b中，通过改变虚设栅电极112a或112b与栅电极170a或170b的面积比，可以控制阈值电压。虽然未在图中示出，但是虚设栅电极112可以覆盖第二鳍F2的一部分和第一鳍F1，并且栅电极170可以覆盖第二鳍F2的剩余部分。
参照图8，半导体器件100c可以包括虚设栅绝缘层110c、虚设栅电极112c、界面层150c、栅氧化物层151c、栅电介质层155c、功函数调节层160c和栅电极170c。虚设栅电极112c的在第一方向D1上的侧表面S1可以位于第一鳍F1的一个侧表面上，即在第一鳍F1上方。虚设栅电极112c可以覆盖第一鳍F1的所述一个侧表面，并且栅电极170c可以覆盖第一鳍F1的另一个侧表面和第二鳍F2。栅电极170c可以覆盖虚设栅电极112c。
虚设栅绝缘层110c可以设置在虚设栅电极112c之下，并且可以覆盖第一鳍F1的所述一个侧表面和元件隔离层106。界面层150c可以沿着第二鳍F2的上部区域F2U的表面设置。栅氧化物层151c可以沿着虚设栅电极112c的上表面、虚设栅电极112c的在第一方向D1上的侧表面和第一鳍F1的一部分设置。栅电介质层155c可以设置在栅电极170c之下，并且可以沿着栅氧化物层151c、元件隔离层106和界面层150c形成。功函数调节层160c可以设置在栅电介质层155c上。
如图8所示，虚设栅电极112c的上表面可以位于比栅电极170c的上表面低的水平处。栅氧化物层151c、栅电介质层155c、功函数调节层160c和栅电极170c可以顺序地堆叠在虚设栅电极112c上。在一示例实施方式中，栅氧化物层151c可以被省略。
参照图9，半导体器件100d可以包括虚设栅绝缘层110d、虚设栅电极112d、界面层150d、栅氧化物层151d、栅电介质层155d、功函数调节层160d和栅电极170d。虚设栅电极112d可以覆盖第一鳍F1的一个侧表面的一部分，并且栅电极170d可以覆盖第一鳍F1的上表面和另一个侧表面以及第二鳍F2。
虚设栅电极112d的上表面可以位于比栅电极170d的上表面低的水平处。虚设栅电极112d的上表面可以位于比第一鳍F1的上端低的水平处。栅氧化物层151d、栅电介质层155d、功函数调节层160d和栅电极170d可以顺序地堆叠在虚设栅电极112d上。
参照图7至9，虚设栅电极112c或112d在第三方向D3上的高度被调节，使得虚设栅电极112c或112d的含量比可以被改变。如上所述，通过调节虚设栅电极112的高度，可以控制半导体器件100的阈值电压。通过执行湿蚀刻或干蚀刻以蚀刻多晶硅的上部，图8和9所示的虚设栅电极可以被形成。
当从沿线II-II'截取的垂直剖视图看时，通过改变栅线GL中包括的虚设栅电极112与栅电极170的面积比和/或改变虚设栅电极112和栅电极170之间的界面，可以实现各种各样的阈值电压。在一示例实施方式中，虚设栅电极112和栅电极170之间的界面可以是垂直表面。该垂直表面可以位于第一鳍F1的左侧、上侧或右侧，或者位于第二鳍F2的上侧或右侧。在一示例实施方式中，虚设栅电极112和栅电极170之间的界面可以包括水平表面。该水平表面可以位于第一鳍F1的左侧。该水平表面可以位于比第一鳍F1的上端的水平高或低的水平处。在一示例实施方式中，虚设栅电极112和栅电极170之间的界面可以包括倾斜表面、弯曲表面等。
图10至18绘出了用于描述根据本发明构思的一示例实施方式的制造半导体器件100的方法的按照工艺次序示出的透视图和剖视图。
图10是示出衬底102、第一鳍F1、第二鳍F2和元件隔离层106的透视图，图11是沿图10的线I-I'、II-II'和III-III'截取的垂直剖视图。线II-II'是下面将描述的虚设栅电极112和栅电极170顺着其形成的线，线III-III'是顺着第一鳍F1的线。线IV-IV'是顺着第二鳍F2并联合图16-18讨论的线。将省略对第二鳍F2的与第一鳍F1的构造相同或相似的构造的详细描述。
参照图10和11，第一鳍F1、第二鳍F2和元件隔离层106可以在衬底102上被制备。第一鳍F1和第二鳍F2可以在衬底102上设置为在第三方向D3上突出并沿第一方向D1延伸。第一鳍F1和第二鳍F2可以通过部分地蚀刻衬底102而形成，并且可以包括与衬底102的材料相同或相似的材料。元件隔离层106可以设置在衬底102上，并且可以填充形成在第一鳍F1和第二鳍F2之间的凹陷区域104的一部分。第一鳍F1可以被分为上部区域F1U和下部区域F1L。第一鳍F1的下部区域F1L的侧壁可以被元件隔离层106围绕，并且第一鳍F1的上部区域F1U可以从元件隔离层106的上表面突出。第二鳍F2可以被分为上部区域F2U和下部区域F2L，上部区域F2U从元件隔离层106的上表面突出，下部区域F2L的侧壁被元件隔离层106围绕。
参照图12，虚设栅结构可以在第一鳍F1、第二鳍F2和元件隔离层106上形成。虚设栅结构可以包括虚设栅绝缘层110、虚设栅电极111和虚设盖层114。虚设栅结构可以设置为沿第二方向D2延伸，并且可以覆盖第一鳍F1和第二鳍F2的每个的侧表面和上表面。
虚设栅绝缘层110可以包括硅氧化物，并且可以通过化学气相沉积(CVD)和/或原子层沉积(ALD)形成。虚设栅电极111可以包括多晶硅。虚设盖层114可以由硅氮化物、硅氮氧化物或其组合形成。
参照图13，鳍间隔物120可以在第一鳍F1和第二鳍F2的侧表面上形成，栅间隔物122可以在虚设栅结构的侧表面上形成。例如，在绝缘层被沉积在第一鳍F1、第二鳍F2、虚设栅结构和元件隔离层106的上表面上之后，绝缘层可以被各向异性地蚀刻。鳍间隔物120和栅间隔物122可以通过部分地去除形成在第一鳍F1、第二鳍F2、虚设栅结构和元件隔离层106的上表面上的绝缘层而形成。栅间隔物122在随后的蚀刻工艺期间不被去除，从而可以保护栅电极170。
鳍间隔物120可以不覆盖第一鳍F1和第二鳍F2的上表面，因而第一鳍F1和第二鳍F2的上表面可以被暴露。鳍间隔物120和栅间隔物122的每个可以由一个或更多个层构成，并且可以包括硅氮化物、硅氮氧化物或其组合。栅间隔物122可以不覆盖虚设盖层114的上表面。栅间隔物122可以包括与鳍间隔物120的材料相同或相似的材料。
参照图14，源/漏区域130可以在第一鳍F1和第二鳍F2上形成。源/漏区域130可以形成在虚设栅结构的两侧。例如，源/漏区域130可以位于栅间隔物122的外表面上。源/漏区域130可以通过选择性外延生长(SEG)形成。例如，第一鳍F1和第二鳍F2的上部区域F1U和F2U的在虚设栅结构两侧的部分可以被去除以形成凹陷。在一示例实施方式中，第一鳍F1的下部区域F1L和第二鳍F2的下部区域F2L也可以在凹陷工艺期间被部分地蚀刻。虽然鳍间隔物120已被示出为被完全去除，但是鳍间隔物120可以相对于第一鳍F1和第二鳍F2具有蚀刻选择性，使得鳍间隔物120的一部分可以在凹陷工艺中保留。第一鳍F1和第二鳍F2的由凹陷暴露的部分可以根据晶体管的类型用合适的离子掺杂。
例如，在PMOS晶体管的源/漏区域130中使用的鳍可以用p型杂质掺杂。硼(B)、镓(Ga)等可以作为p型杂质被使用。可以对第一鳍F1和第二鳍F2的被掺杂的上部执行SEG。硅烷(SiH4)气体、乙硅烷(Si2H6)气体、二氯硅烷(SiH2Cl2)气体等可以作为硅源气体被使用，GeH4气体可以作为锗源气体被使用，氯化氢(HCl)气体可以作为蚀刻气体被使用，并且氢气(H2)气体可以作为载气被使用。
在NMOS晶体管的源/漏区域130中使用的鳍可以用n型杂质掺杂。磷(P)、砷(As)等可以作为n型杂质被使用。在随后的SEG中，SiH4气体、Si2H6气体、SiH2Cl2气体等可以作为硅源气体被使用。SiH3CH3气体可以作为碳源气体被使用，HCl气体可以作为蚀刻气体被使用，并且H2气体可以作为载气被使用。
源/漏区域130可以根据晶体方向而具有不同的生长。例如，源/漏区域130可以具有五边形剖面。源/漏区域130可以从第一鳍F1和第二鳍F2的上部生长并一体地联接。
当形成源/漏区域130时，虚设栅电极111也可以被掺杂。例如，虚设栅电极111可以是用n型杂质掺杂的多晶硅。在一示例实施方式中，虚设栅电极111可以是用p型杂质掺杂的多晶硅。虽然未在图14中示出，但是可以执行对虚设栅电极111进行掺杂的单独的工艺。
参照图15，层间绝缘层132可以在源/漏区域130上形成。层间绝缘层132可以包括硅氧化物、硅氮化物、硅氮氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k电介质材料和/或不同地适用的电介质材料之中的一种，或者可以包括由多个层制成的多层。在一示例实施方式中，层间绝缘层132可以包括硅氧化物。层间绝缘层132可以通过CVD、物理气相沉积(PVD)、ALD、旋涂等形成。在形成层间绝缘层132之后，虚设栅电极111和栅间隔物122的上部可以随虚设盖层114一起被部分去除。虚设栅电极111的上部可以被暴露。
虽然未在图15中示出，但是蚀刻停止层可以在源/漏区域130的上部上形成。层间绝缘层132可以不完全填充在源/漏区域130之下。
参照图16，虚设栅电极111的一部分可以被去除。在一示例实施方式中，光掩模140可以被形成，以覆盖第一鳍F1的上部并且不覆盖第二鳍F2的上部。虚设栅电极111的一部分可以通过干蚀刻被去除。诸如Cl2、HBr、SF6和/或CF4的气体可以用于蚀刻。虚设栅电极112可以通过蚀刻形成。虚设栅电极112可以覆盖第一鳍F1并且可以不覆盖第二鳍F2。覆盖第二鳍F2和元件隔离层106的部分的虚设栅绝缘层110也可以被蚀刻。在图16中，虚设栅电极112已被示出为覆盖第一鳍F1的侧表面和上表面两者，但本发明构思不限于此。在一示例中，虚设栅电极112可以形成为完全地覆盖或者仅部分地覆盖第一鳍F1的侧表面。
参照图17，栅结构可以在暴露的第二鳍F2和元件隔离层106上形成。栅结构可以包括界面层150、栅氧化物层151、栅电介质层155、功函数调节层160和栅电极170。界面层150能够防止或减少第二鳍F2和栅电介质层155之间的缺陷界面。界面层150可以包括低k材料。在一示例实施方式中，界面层150可以包括硅氧化物。界面层150可以通过使硅氧化而形成在第二鳍F2的上部区域F2U的表面上。当界面层150通过CVD和/或ALD形成时，界面层150也可以形成在元件隔离层106的上表面上。界面层150可以具有比虚设栅绝缘层110的厚度小的厚度。栅氧化物层151可以形成在虚设栅电极112的在第一方向D1上的侧表面上。
栅电介质层155可以形成在元件隔离层106和界面层150上。栅电介质层155可以包括高k材料。例如，栅电介质层155可以包括铪硅氮氧化物(HfSiON)、铪氧化物(HfO2)、锆氧化物(ZrO2)、五氧化二钽(Ta2O5)、二氧化钛(TiO2)、锶钛酸盐(SrTiO3)和/或钡钛酸盐(BaTiO3)。在一示例实施方式中，栅电介质层155可以包括HfO2。栅电介质层155可以通过CVD、ALD和/或其它工艺形成。
功函数调节层160可以形成在栅电介质层155上。功函数调节层160可以调节功函数以允许半导体器件100(例如，导致半导体器件100、将半导体器件100构造为或将半导体器件100制造为)具有合适的阈值电压。功函数调节层160可以由一个或更多个层构成。功函数调节层160可以包括TiAl和/或金属氮化物(诸如TiAlN、TaCN、TaN、TaAlN等)。
栅电极170可以形成在功函数调节层160上，以至少部分地填充栅线GL的剩余空间。栅电极170可以包括铝、铜、钛、钽、钨、钼、钽氮化物、镍硅化物、钴硅化物、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金或其组合。在一示例实施方式中，栅电极170可以包括钨。虽然未在图17中示出，但是在一示例实施方式中，栅结构还可以包括盖层、蚀刻停止层和/或阻挡层。
如图17所示，栅电极170可以通过保留虚设栅电极112的一部分使得栅氧化物层151、栅电介质层155和功函数调节层160可形成在虚设栅电极112的在第一方向D1上的侧表面上而形成。栅氧化物层151、栅电介质层155和功函数调节层160可以位于虚设栅电极112和栅电极170之间。因为虚设栅电极112具有与功函数调节层160的功函数不同的功函数，所以通过控制剩余虚设栅电极112的量，可以调节半导体器件100的功函数。如上所述，虚设栅电极112被掺杂以具有导电性，使得虚设栅电极112能够充当晶体管的构造。
如图16和17所示，当虚设栅电极112部分地保留而不是被完全去除时，光掩模140被使用一次，从而可以形成具有与半导体器件200的阈值电压不同的阈值电压的半导体器件100。总体而言，为了实现多种阈值电压，掩模的形成、沉积和蚀刻可以不被多次执行，使得成本可以由于简化的工艺而降低，并且掩模的尺寸可以被各种各样地调节，使得阈值电压可以被容易地控制。
参照图18，盖层180可以在层间绝缘层132、虚设栅电极112和栅电极170上形成。盖层180可以保护虚设栅电极112和栅电极170。在图18中，盖层180已被示出为甚至形成在层间绝缘层132上。然而，在一示例实施方式中，盖层180可以仅设置在栅结构(例如，虚设栅电极112和栅电极170)上。此外，在后续工艺中，层间绝缘层132和/或盖层180之上可以进一步设置绝缘材料。
图19至24是用于描述根据本发明构思的一示例实施方式的制造半导体器件100e的方法的按照工艺次序示出的剖视图。图25是示出根据本发明构思的一示例实施方式的半导体器件100e的透视图。图26是图25所示的半导体器件100e的沿线I-I'、III-III'、IV-IV'和V-V'截取的垂直剖视图。
图19至24可以对应于图25所示的半导体器件100e的沿线II-II'截取的剖视图。参照图11和19，第一鳍F1、第二鳍F2、第三鳍F3和元件隔离层106可以在衬底102上被制备。第一鳍F1、第二鳍F2和第三鳍F3可以在衬底102上设置为在第三方向D3上突出并沿第一方向D1延伸。
元件隔离层106可以在衬底102上设置为分别覆盖第一鳍F1、第二鳍F2和第三鳍F3的下部区域F1L、F2L和F3L的侧表面。第一鳍F1可以被分为上部区域F1U和下部区域F1L。第一鳍F1的下部区域F1L的侧壁可以被元件隔离层106围绕(例如，覆盖)，并且第一鳍F1的上部区域F1U可以从元件隔离层106的上表面突出。第二鳍F2和第三鳍F3可以具有与第一鳍F1的结构相同或相似的结构。
参照图12和20，虚设栅结构可以在第一鳍F1、第二鳍F2、第三鳍F3和元件隔离层106上形成。虚设栅结构可以形成为围绕第一鳍F1、第二鳍F2和第三鳍F3并沿第二方向D2延伸。例如，虚设栅结构可以覆盖第一鳍F1、第二鳍F2和第三鳍F3的侧表面及上表面。虚设栅结构可以包括虚设栅绝缘层110e、虚设栅电极111e和虚设盖层114e。虚设栅绝缘层110e可以包括硅氧化物，虚设栅电极111e可以包括多晶硅。虚设盖层114e可以由硅氮化物、硅氮氧化物或其组合形成。
参照图16和21，虚设栅电极111e的一部分可以使用光掩模140e被去除，以形成虚设栅电极112e。在一示例实施方式中，光掩模140e可以设置为覆盖第一鳍F1的上部并且不覆盖第二鳍F2和第三鳍F3的上部。虚设栅电极111e的由光掩模140e暴露的部分可以通过干蚀刻被去除。虚设栅电极112e可以覆盖第一鳍F1，并且可以不覆盖第二鳍F2和第三鳍F3。覆盖第二鳍F2、第三鳍F3和元件隔离层106的部分的虚设栅绝缘层110e也可以被蚀刻。
参照图17和22，栅结构可以在暴露的第二鳍F2、暴露的第三鳍F3和暴露的元件隔离层106上形成。栅结构可以包括界面层150e、栅氧化物层151e、栅电介质层155e、功函数调节层160e和栅电极170e。界面层150e可以形成在第二鳍F2和第三鳍F3的上部区域F2U和F3U的表面上。栅氧化物层151e可以形成在虚设栅电极112e和栅电极170e之间。
参照图23，栅电极170e的一部分可以被去除。覆盖第一鳍F1和第二鳍F2的上部并且不覆盖第三鳍F3的上部的光掩模141e可以首先被形成。栅电极170e的由光掩模141e暴露的部分可以通过干蚀刻被去除。蚀刻后的栅电极170e可以覆盖第二鳍F2，并且可以不覆盖第一鳍F1和第三鳍F3。覆盖第三鳍F3的上部区域F3U的界面层150e可以不被去除。
参照图24，栅电介质层156e、功函数调节层161e和栅电极171e可以在暴露的第三鳍F3和暴露的元件隔离层106上形成。栅电介质层156e和功函数调节层161e可以被顺序地沉积以覆盖第三鳍F3，并且可以形成在栅电极170e的侧表面上以设置在栅电极170e和171e之间。栅电介质层156e可以覆盖栅电极170e的在第一方向D1上(例如，关于第一方向D1)的侧表面。栅电极171e可以填充所有的或基本上所有的剩余空间。
图25是通过根据图19至24的制造方法制造的半导体器件100e的透视图。图26绘出了图25所示的半导体器件100e的沿线I-I'、III-III'、IV-IV'和V-V'截取的垂直剖视图。
参照图25和26，源/漏区域130e可以在栅间隔物122外侧设置在第一鳍F1、第二鳍F2和第三鳍F3上。源/漏区域130e可以包括n型杂质或p型杂质。参照沿顺着第一鳍F1的线III-III'截取的垂直剖视图，虚设栅绝缘层110e和虚设栅电极112e可以设置在第一鳍F1上。参照沿顺着第二鳍F2的线IV-IV'截取的垂直剖视图，界面层150e、栅电介质层155e、功函数调节层160e和栅电极170e可以设置在第二鳍F2上。参照沿顺着第三鳍F3的线V-V'截取的垂直剖视图，界面层150e、栅电介质层156e、功函数调节层161e和栅电极171e可以设置在第三鳍F3上。
根据图19至24所示的制造方法，栅电极170e和171e可以通过不同的工艺形成，使得栅电极170e和171e可以包括不同的材料。功函数调节层160e和161e也可以包括不同的材料。在一示例实施方式中，通过改变栅电极170e和/或171e和/或功函数调节层160e和/或161e的材料，可以调节阈值电压。在图24中，虚设栅电极112e以及栅电极170e和171e已被示出为具有基本相同的尺寸。然而，在一示例中，通过使虚设栅电极112e和/或栅电极170e和/或171e在第二方向D2上的宽度相区别，可以调节阈值电压。
图27是示出根据本发明构思的一示例实施方式的半导体器件100f的透视图。
参照图27，半导体器件100f可以包括第一鳍F1、第二鳍F2和第三鳍F3。半导体器件100f还可以包括分别设置在第一鳍F1、第二鳍F2和第三鳍F3上的虚设栅电极112f、栅电极170f和栅电极171f。栅电介质层155f和功函数调节层160f可以设置在栅间隔物122和栅电极170f之间，并且栅电介质层156f和功函数调节层161f可以设置在栅间隔物122和栅电极171f之间。半导体器件100f还可以包括在栅间隔物122外侧设置在第一至第三鳍F1、F2和F3上的源/漏区域130f。栅氧化物层151f可以在虚设栅电极112f的在第一方向D1上(例如，关于第一方向D1)的侧表面和栅电介质层155f之间。
在图19至24中，栅材料已被示出为按第一鳍F1、第二鳍F2和第三鳍F3的次序形成，但本发明构思不限于此。在一示例中，栅材料可以按第一鳍F1、第三鳍F3和第二鳍F2的次序形成。具体地，关于图27所绘的半导体器件100f，在形成虚设栅电极112f之后，仅第三鳍F3可以被暴露，然后栅电介质层156f、功函数调节层161f和栅电极171f可以被形成。接着，第二鳍F2可以被暴露，然后栅电介质层155f、功函数调节层160f和栅电极170f可以被形成。当从顶部看时，功函数调节层160f可以设置为围绕栅电极170f，并且栅电介质层155f可以设置为围绕功函数调节层160f。
图28是根据本发明构思的一示例实施方式的半导体器件100g的剖视图。图28是与图3的沿线II-II'截取的剖视图对应的一示例实施方式。
参照图28，半导体器件100g可以包括虚设栅电极112g。虚设栅电极112g可以包括诸如金属、金属氮化物等的导电材料。例如，虚设栅电极112g可以包括铝、铜、钛、钽、钨、钼、钽氮化物、镍硅化物、钴硅化物、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、TaN或其组合。
界面层150可以设置在第二鳍F2的上部区域F2U上，并且界面层150可以不形成在虚设栅电极112g和栅电极170之间。如图28所示，当虚设栅电极112g包括金属和/或金属氮化物时，界面层150可以不形成在虚设栅电极112g的表面上。在一示例实施方式中，金属氧化物可以形成在虚设栅电极112g和功函数调节层160之间。半导体器件100g可以具有比在虚设栅电极112中使用多晶硅的情况的操作速度高的操作速度。
图29是根据本发明构思的一示例实施方式的半导体器件100h的剖视图。图29是与图3的沿线II-II'截取的剖视图对应的一示例实施方式。
参照图29，半导体器件100h可以包括单个鳍F1。虚设栅电极112h和栅电极170h可以通过在其间插置鳍F1而被设置。虚设栅电极112h可以覆盖鳍F1的一个侧表面，并且栅电极170h可以覆盖鳍F1的另一个侧表面。虚设栅绝缘层110h可以设置在虚设栅电极112h之下。功函数调节层160h和栅电介质层155h可以设置在栅电极170h之下。界面层150h可以沿着虚设栅电极112h的侧表面以及鳍F1的上表面和所述另一个侧表面设置。
在一示例实施方式中，虚设栅电极112h与半导体器件100h的面积比可以不同于栅电极170h与半导体器件100h的面积比。具有虚设栅电极与栅电极的不同的面积比的半导体器件可以提供在SRAM器件、CMOS器件等中。
图30是根据本发明构思的一示例实施方式的半导体器件100i的剖视图。
图30是与图3的沿线II-II'截取的剖视图对应的一示例实施方式。
参照图30，半导体器件100i可以包括带有接触插塞192i和接触插塞194i的栅接触190i。接触插塞192i可以连接到虚设栅电极112，并且接触插塞194i可以连接到栅电极170。接触插塞192i的下表面可以位于比虚设栅电极112的上表面低的水平处，并且接触插塞194i的下表面可以位于比栅电极170的上表面低的水平处。然而，本发明构思不限于此。接触插塞192i和接触插塞194i可以连接到栅接触190i，并且虚设栅电极112和栅电极170可以通过栅接触190i电连接。栅接触190i、接触插塞192i和接触插塞194i的每个可以包括金属材料(诸如钴、钨)、金属硅化物等。虽然未在图中示出，但是阻挡材料可以设置在虚设栅电极112和接触插塞192i之间以及栅电极170和接触插塞194i之间。阻挡材料可以包括钛氮化物、钽氮化物等。
图31是根据本发明构思的一示例实施方式的半导体器件100j的剖视图。图31是与图3的沿线II-II'截取的剖视图对应的一示例实施方式。
参照图31，半导体器件100j可以包括带有接触插塞192j的栅接触190j。接触插塞192j可以设置在虚设栅电极112和栅电极170之间。接触插塞192j的下表面可以位于比虚设栅电极112的上表面和栅电极170的上表面低的水平处。接触插塞192j可以将虚设栅电极112电连接到栅电极170。
根据本发明构思的一些示例实施方式，半导体器件可以包括栅电极和含多晶硅的虚设栅电极，使得多种阈值电压可以通过借助于虚设栅电极调节功函数用相对简化的工艺实现。
为了易于描述，诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等的空间关系术语可以在此用于描述如图中示出的一个元件或特征的与另外的元件(们)或特征(们)的关系。例如，当在此使用时，术语“上部”、“更高”、“在……上”和/或“顶部”可以是指一元件或特征相对于另一元件或特征在(如图2所绘的)第三方向D3上更远，并且术语“下部”和/或“在……之下”可以是指一元件或特征相对于另一元件或特征在与第三方向D3相反的方向上更远。将理解，除图中所绘取向之外，空间关系术语旨在还涵盖装置在使用或操作中的不同取向。例如，如果图中的装置被翻转，则被描述为“在”另外的元件或特征“之下”或“下方”的元件将取向为“在”所述另外的元件或特征“之上”。因此，术语“在……之下”能涵盖上下两个方向。装置可以被另行取向(旋转90度或处于另外的取向)，并且在此使用的空间关系描述语被相应地解释。
将理解，当一元件被称为“连接”或“联接”到另一元件时，它可直接连接或联接到所述另一元件，或者可以存在居间元件。当在此使用时，术语“和/或”包括相关所列举项目中的一个或更多个的任何及所有组合。
一些示例实施方式在这里参照剖视图被描述，该剖视图是示例实施方式的理想示例实施方式(及中间结构)的示意图。照此，将预期到作为例如制造技术和/或公差的结果的相对于图示形状的变化。因此，示例实施方式不应被理解为限于这里示出的区域的特别形状，而将包括例如由制造引起的形状的偏离。
虽然已经参照附图描述了本发明构思的一些示例实施方式，但是本领域技术人员应理解，可以进行各种修改而不脱离本发明构思的范围且不改变其实质特征。因此，上述示例实施方式应仅被认为是描述性的，而并非出于限制的目的。
本申请要求享有2018年12月5日提交的韩国专利申请第10-2018-0154900号的优先权，其公开通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
第一鳍，从衬底突出并且沿第一方向延伸；
第二鳍，从所述衬底突出并且沿所述第一方向延伸，所述第一鳍和所述第二鳍间隔开；
栅线，包括虚设栅电极和栅电极，所述虚设栅电极至少部分地覆盖所述第一鳍，所述栅电极至少部分地覆盖所述第二鳍，所述虚设栅电极包括与所述栅电极不同的材料，所述栅线覆盖所述第一鳍和所述第二鳍，所述栅线沿不同于所述第一方向的第二方向延伸，所述虚设栅电极和所述栅电极被包括在同一晶体管中；以及
栅电介质层，在所述栅电极和所述第二鳍之间，
其中所述虚设栅电极沿所述第二方向延伸，所述栅电极从所述虚设栅电极沿所述第二方向延伸。
2.根据权利要求1所述的半导体器件，其中所述虚设栅电极的关于所述第一方向的侧表面在所述第一鳍和所述第二鳍之间。
3.根据权利要求1所述的半导体器件，其中
所述虚设栅电极的关于所述第一方向的侧表面在所述第一鳍上方，
所述虚设栅电极覆盖所述第一鳍的第一侧表面，以及
所述栅电极覆盖所述第一鳍的第二侧表面和所述第二鳍。
4.根据权利要求1所述的半导体器件，其中
所述虚设栅电极的关于所述第一方向的侧表面在所述第一鳍上方，
所述虚设栅电极覆盖所述第一鳍的第一侧表面，以及
所述栅电极覆盖所述虚设栅电极、所述第一鳍的第二侧表面和所述第二鳍。
5.根据权利要求1所述的半导体器件，其中
所述虚设栅电极的上表面在比所述第一鳍的上端低的水平处，
所述虚设栅电极覆盖所述第一鳍的第一侧表面的第一部分，以及
所述栅电极覆盖所述虚设栅电极、所述第一鳍的上表面、所述第一鳍的第二侧表面和所述第二鳍。
6.根据权利要求1所述的半导体器件，其中所述虚设栅电极在所述第一方向上的宽度比所述栅电极在所述第一方向上的宽度更宽。
7.根据权利要求1所述的半导体器件，其中所述虚设栅电极的下表面在比所述栅电极的下表面低的水平处。
8.根据权利要求1所述的半导体器件，还包括：
虚设栅绝缘层，在所述第一鳍和所述虚设栅电极之间。
9.根据权利要求1所述的半导体器件，其中所述栅电介质层覆盖所述虚设栅电极的关于所述第一方向的侧表面。
10.根据权利要求9所述的半导体器件，其中所述栅电介质层沿所述第二方向延伸。
11.根据权利要求1所述的半导体器件，还包括：
栅氧化物层，在所述虚设栅电极的关于所述第一方向的侧表面和所述栅电介质层之间。
12.根据权利要求11所述的半导体器件，还包括：
功函数调节层，在所述栅电介质层、所述第二鳍、以及所述虚设栅电极的所述侧表面上。
13.根据权利要求11所述的半导体器件，其中
所述虚设栅电极包括金属，以及
所述栅电介质层覆盖所述虚设栅电极的所述侧表面。
14.一种半导体器件，包括：
第一鳍，从衬底突出并且沿第一方向延伸；
第二鳍，从所述衬底突出并且沿所述第一方向延伸；
第三鳍，从所述衬底突出并且沿所述第一方向延伸，所述第一鳍、所述第二鳍和所述第三鳍间隔开；
栅线，包括虚设栅电极、第一栅电极和第二栅电极，所述虚设栅电极覆盖所述第一鳍，所述第一栅电极覆盖所述第二鳍，所述第二栅电极覆盖所述第三鳍，所述虚设栅电极包括与所述第一栅电极和所述第二栅电极不同的材料，所述栅线沿不同于所述第一方向的第二方向延伸；
第一栅电介质层，在所述第一栅电极和所述第二鳍之间，以及
第二栅电介质层，在所述第二栅电极和所述第三鳍之间，
其中所述虚设栅电极沿所述第二方向延伸，所述第一栅电极和所述第二栅电极从所述虚设栅电极沿所述第二方向延伸。
15.根据权利要求14所述的半导体器件，其中所述第一栅电极和所述第二栅电极包括不同的材料。
16.根据权利要求14所述的半导体器件，还包括：
第一功函数调节层，在所述第一栅电极和所述第一栅电介质层之间；以及
第二功函数调节层，在所述第二栅电极和所述第二栅电介质层之间，所述第一功函数调节层和所述第二功函数调节层包括不同的材料。
17.根据权利要求14所述的半导体器件，其中所述第一栅电介质层覆盖所述虚设栅电极的关于所述第一方向的侧表面。
18.根据权利要求17所述的半导体器件，还包括：
栅氧化物层，在所述虚设栅电极的所述侧表面和所述第一栅电介质层之间。
19.根据权利要求14所述的半导体器件，其中所述第二栅电介质层覆盖所述第一栅电极的关于所述第一方向的侧表面。
20.一种半导体器件，包括：
鳍，从衬底突出并且沿第一方向延伸；
栅线，包括虚设栅电极和栅电极，所述虚设栅电极覆盖所述鳍的第一侧表面，所述栅电极覆盖所述鳍的第二侧表面，所述虚设栅电极包括与所述栅电极不同的材料，所述栅线覆盖所述鳍并且沿不同于所述第一方向的第二方向延伸；
虚设栅绝缘层，在所述虚设栅电极和所述鳍之间，以及
栅电介质层，在所述栅电极和所述鳍之间。
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