CN101345244A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置，其包括：在半导体基板上形成的第一组晶体管；以及在所述半导体基板上形成的第二组晶体管，所述第二组中每个晶体管的工作电压低于所述第一组中每个晶体管的工作电压；其中，所述第一组中的每个晶体管包括经过第一栅绝缘膜在所述半导体基板上形成的第一栅电极和在所述第一栅电极上形成的硅化物层；所述第二组中的每个晶体管包括经过第二栅绝缘膜在形成于所述半导体基板上面的绝缘膜中的栅形成用沟槽内形成的第二栅电极；并且，形成有保护膜使其覆盖住所述第一组晶体管的每个第一栅电极上的所述硅化物层。

Description

半导体装置及其制造方法
相关申请的交叉参考
本发明包含与2007年07月09日向日本专利局提交的日本专利申请JP 2007-179387相关的主题，在此将该日本专利申请的全部内容并入本文作为参考。
技术领域
本发明涉及一种半导体装置及这种半导体装置的制造方法，在这种半导体装置中嵌入有外加电压互不相同的晶体管。
背景技术
随着MISFET(金属绝缘半导体场效应晶体管)的高集成发展，氧化硅系栅绝缘膜中的栅极漏电流的增大以及多晶硅系栅电极中的栅极漏电流的损耗已经成为问题。作为用来应付这些问题的措施，对于高速工作且低能耗的MIS型晶体管，讨论了能否采用包括金属栅和介电常数比氧化硅更高的栅绝缘膜的栅堆叠结构(在下文中称为“高介电常数膜/金属栅”)。然而，利用常规制造方法会导致在形成高介电常数膜/金属栅之后的累积热较高。结果，就遇到这样的问题，即，高介电常数绝缘膜的特性和可靠性劣化，且金属栅的功函数的值偏离了设计值。
为了解决这个问题，提出了埋栅(例如，镶嵌式栅)结构。这种埋栅结构通过在形成高介电常数膜/金属栅之前完成对于形成晶体管而言所必需的主要热处理过程来获得。例如日本专利申请公开公报No.2001-102443(在下文中称为专利文献1)中描述了与这种埋栅结构相关的技术。当例如使用金属电极时这种埋栅结构的形成方法如下。即，一旦形成具有氧化硅系栅绝缘膜和多晶硅系栅电极的晶体管结构之后，除掉栅绝缘膜和栅电极部分，并且将金属系氧化物膜和金属电极重新埋入其中。根据这种方法，因为在形成金属电极之前完成对于形成晶体管而言所必需的热处理，所以能防止金属电极劣化。
然而，实际的半导体装置需要高速工作和低能耗。为此，为了满足这些要求，在实际的半导体装置中混合形成了采用金属系氧化物膜和金属电极的晶体管以及采用现有的氧化硅系栅绝缘膜和多晶硅系栅电极并用于高速工作的晶体管。因此，具有用于高速工作且低电压工作的高介电常数膜/金属栅的镶嵌式栅结构以及具有高耐受电压的较厚栅绝缘膜的栅结构必须以嵌入的方式形成在同一芯片的同一半导体基板上。
专利文献1公开了一种具有由硅化钴制成的多晶硅栅电极和由氧化硅膜形成的栅绝缘膜的晶体管结构的制造方法以及一种具有氮化钛膜和氧化钽膜的镶嵌式结构。另外，还提出了一种方法，其中，用于高速工作和低电压工作的镶嵌式栅电极在镶嵌式栅的加工阶段中被形成得高于用于高耐受电压工作的多晶硅栅电极。此外，这种方法的目的是，当利用化学机械研磨(CMP)方法来研磨金属时，可防止多晶硅栅电极被研磨。例如在日本专利申请公开公报No.2004-6475(在下文中称为专利文献2)中描述了这种方法。
在以下结构的情况下，即具有含有用于高速且低能耗工作的高介电常数膜/金属栅的镶嵌式结构的低电压工作晶体管(LV)以及具有氧化硅/多晶硅栅的高耐受电压(高电压工作)晶体管(MV/HV)被集成在一个芯片上，所披露的是，在形成低电压工作晶体管之前形成高耐受电压晶体管的栅硅化物层。这一点例如在专利文献1和专利文献2中有所描述。
根据专利文献1中描述的技术，当除掉低电压工作晶体管的伪多晶硅栅时，将高耐受电压晶体管的多晶硅栅的硅化钴层用作掩模，从而防止高耐受电压晶体管区域中的多晶硅栅被蚀刻。然而，仍然存在这样一个问题，即，由于硅化钴层受到削减，所以栅电阻值增大。
另一方面，如专利文献2中所描述的技术所示，当利用CMP方法对层间绝缘膜进行研磨时，由于形成栅的密度的疏密不同，层间绝缘膜的中心部分向下垂陷。结果，就会导致如下问题：当金属膜随后通过CMP法被研磨时，利用化学镀膜方法形成的金属膜留在所产生的凹陷部分中。当为了防止金属膜留在凹陷部分中而过度地进行研磨时，多晶硅栅会被过度地削减。为了解决这个问题，专利文献2中所描述的方法提出：将低电压工作晶体管的镶嵌式栅(取代栅)在伪栅的加工阶段中形成得高于高耐受电压晶体管的栅。然而，在伪栅的加工阶段中，为了控制光刻过程所必需的底部台阶而适当地确定用于干刻伪栅的加工条件等并不容易。
发明内容
下面是所要解决的技术问题。即，在同一半导体基板上具有工作电压互不相同的一组晶体管，例如一组低电压工作晶体管和一组高耐受电压(高电压工作)晶体管的半导体装置中，难以形成用于减小高耐受电压晶体管组中每个栅电极的电阻值的硅化物层。
因而，有鉴于此，目的是提供一种半导体装置及其制造方法，这种半导体装置能将低电压工作晶体管组和高耐受电压(高电压工作)晶体管组形成在同一半导体基板上，并能减小高耐受电压晶体管组的每个栅电极的电阻值。
为了实现上述目的，根据本发明的一个实施例，提供一种半导体装置，其包括第一组晶体管和第二组晶体管，所述第二组中每个晶体管的工作电压低于所述第一组中每个晶体管的工作电压，所述第一组晶体管和所述第二组晶体管形成在半导体基板上。在这种半导体装置中，所述第一组晶体管中的每个晶体管包括经过第一栅绝缘膜在所述半导体基板上形成的第一栅电极和在所述第一栅电极上形成的硅化物层；所述第二组晶体管中的每个晶体管包括经过第二栅绝缘膜在形成于所述半导体基板上面的绝缘膜中的栅形成用沟槽内形成的第二栅电极；并且，形成有保护膜使其覆盖住所述第一组晶体管的每个第一栅电极上的所述硅化物层。
按照上述本发明一个实施例的半导体装置包括所述半导体基板上的所述第一组晶体管和所述第二组晶体管，并且所述第二组中每个晶体管的工作电压低于所述第一组中每个晶体管的工作电压。除此之外，还形成了所述保护膜使其覆盖住所述第一组晶体管的每个第一栅电极上的所述硅化物层。因此，所采取的结构是，当形成所述第二组晶体管的第二栅电极时，已将所述第一组晶体管的硅化物层保护起来。结果，避免了所述硅化物层的减薄或消失，并因此由于所述硅化物层的存在而减小了每个第二栅电极的电阻值。
根据本发明的另一实施例，提供一种半导体装置，其包括第一组晶体管和第二组晶体管，所述第二组中每个晶体管的工作电压低于所述第一组中每个晶体管的工作电压，所述第一组晶体管和所述第二组晶体管形成在半导体基板上。在这种半导体装置中，所述第一组晶体管中的每个晶体管包括经过第一栅绝缘膜在所述半导体基板上形成的第一栅电极和在所述第一栅电极上形成的硅化物层；所述第二组晶体管中的每个晶体管包括经过第二栅绝缘膜在形成于所述半导体基板上面的绝缘膜中的栅形成用沟槽内形成的第二栅电极；所述第一组晶体管的每个第一栅电极被形成得低于所述第二组晶体管的每个第二栅电极；形成有保护膜使其覆盖住所述第一组晶体管的每个第一栅电极上的所述硅化物层；并且所述保护膜的表面和在形成有所述第二组晶体管的区域中的所述绝缘膜的表面被形成得呈平坦面状。
按照上述本发明另一实施例的半导体装置包括所述半导体基板上的所述第一组晶体管和所述第二组晶体管，并且所述第二组中每个晶体管的工作电压低于所述第一组中每个晶体管的工作电压。除此之外，形成了所述保护膜使其覆盖住所述第一组晶体管的每个第一栅电极上的硅化物层。因此，所采取的结构是，当形成所述第二组晶体管的第二栅电极时，已将所述第一组晶体管的硅化物层保护起来。结果，避免了所述硅化物层的减薄或消失，并因此由于所述硅化物层的存在而减小了每个第一栅电极的电阻值。此外，覆盖第一组晶体管的所述绝缘膜的表面以及所述保护膜的表面被形成得呈平坦面状。结果，就解决了在形成第二栅电极时所使用的导电材料遗留在台阶部分中的问题。
根据本发明的又一实施例，提供一种半导体装置，其包括第一组晶体管和第二组晶体管，所述第二组中每个晶体管的工作电压低于所述第一组中每个晶体管的工作电压，所述第一组晶体管和所述第二组晶体管形成在半导体基板上。在这种半导体装置中，所述第一组晶体管中的每个晶体管包括经过第一栅绝缘膜在所述半导体基板上形成的第一栅电极和在所述第一栅电极上形成的硅化物层；所述第二组晶体管中的每个晶体管包括经过第二栅绝缘膜在形成于所述半导体基板上面的绝缘膜中的栅形成用沟槽内形成的第二栅电极；并且，形成有保护膜使其覆盖住所述第二组晶体管的每个第二栅电极。
按照上述本发明又一实施例的半导体装置包括所述半导体基板上的所述第一组晶体管和所述第二组晶体管，并且所述第二组中每个晶体管的工作电压低于所述第一组中每个晶体管的工作电压。除此之外，还形成有所述保护膜使其覆盖住所述第二组晶体管的每个第二栅电极。因此，当在所述第一组晶体管的每个第一栅电极上形成硅化物层时，甚至当所述第二组晶体管的每个第二栅电极例如是以金属电极的形式形成时，也能避免对所述第二组晶体管的每个第二栅电极造成损坏。因此就获得了这样一种结构，其中在形成所述第二栅电极之后，可以在所述第一栅电极上形成硅化物层。结果，由于硅化物层的存在而减小了每个第一栅电极的电阻值。
根据本发明的另外一个实施例，提供一种半导体装置制造方法，所述半导体装置包括第一组晶体管和第二组晶体管，所述第二组中每个晶体管的工作电压低于所述第一组中每个晶体管的工作电压，所述第一组晶体管和所述第二组晶体管形成在半导体基板上，所述第一组晶体管中的每个晶体管具有经过对应的第一栅绝缘膜在所述半导体基板上形成的第一栅电极和在对应的第一栅电极上形成的硅化物层，所述第二组晶体管中的每个晶体管具有经过对应的第二栅绝缘膜在形成于所述半导体基板上面的绝缘膜中的栅形成用沟槽内形成的第二栅电极，这种制造方法包括如下步骤：在所述第一组晶体管的每个第一栅电极上形成所述硅化物层之后，形成用于覆盖所述硅化物层的保护膜；以及经过所述第二栅绝缘膜在所述栅形成用沟槽内形成第二栅电极。
按照上述本发明另外一个实施例的半导体装置制造方法，在半导体基板上形成所述第一组晶体管和所述第二组晶体管，所述第二组中每个晶体管的工作电压低于所述第一组中每个晶体管的工作电压。除此之外，在形成用于覆盖所述第一组晶体管的每个第一栅电极上的硅化物层的所述保护膜之后，形成所述第二组晶体管的第二栅电极。因此，当形成所述第二栅电极时，例如甚至为了除掉构成每个第二栅电极的金属材料的额外部分而进行研磨时，也能由于保护膜的存在而避免每个第一栅电极上的硅化物层的减薄或消失。因而，将所述第一组中每个晶体管的硅化物层保护起来。结果，由于硅化物层的存在而减小了每个第一栅电极的电阻值。
根据本发明的再一实施例，提供一种半导体装置制造方法，所述半导体装置包括第一组晶体管和第二组晶体管，所述第二组中每个晶体管的工作电压低于所述第一组中每个晶体管的工作电压，所述第一组晶体管和所述第二组晶体管形成在半导体基板上，所述第一组晶体管中的每个晶体管具有经过对应的第一栅绝缘膜在所述半导体基板上形成的第一栅电极和在对应的第一栅电极上形成的硅化物层，所述第二组晶体管中的每个晶体管具有经过对应的第二栅绝缘膜在形成于所述半导体基板上面的绝缘膜中的栅形成用沟槽内形成的第二栅电极，这种制造方法包括如下步骤：在通过除掉所述第一组晶体管的绝缘膜的上部和第一栅电极的上部而将所述第一组晶体管的每个第一栅电极形成得低于所述第二组晶体管的每个第二栅电极之后，在每个第一栅电极上形成硅化物层；形成用于覆盖所述硅化物层的保护膜，使得所述保护膜的表面和在形成有所述栅形成用沟槽的区域中的所述绝缘膜的表面被形成得呈平坦面状；以及经过对应的第二栅绝缘膜在每个栅形成用沟槽内填充导电材料，从而形成所述第二组晶体管的第二栅电极，所述栅形成用沟槽是通过除掉所述第二组晶体管的第一栅电极和第一栅绝缘膜来形成的。
按照上述本发明再一实施例的半导体装置制造方法，在半导体基板上形成所述第一组晶体管和所述第二组晶体管，所述第二组中每个晶体管的工作电压低于所述第一组中每个晶体管的工作电压。除此之外，在形成用于覆盖所述第一组晶体管的每个第一栅电极上的硅化物层的所述保护膜之后，经过对应的第二栅绝缘膜将导电材料填充在每个栅形成用沟槽内，从而形成所述第二组晶体管的第二栅电极。因此，在除掉额外导电材料时所进行的过程中，避免了所述第一组晶体管的每个第一栅电极上的硅化物层的减薄或消失。结果，由于硅化物层的存在而减小了每个第一栅电极的电阻值。除此之外，在形成所述保护膜之前，通过除掉所述第一组晶体管中的层间绝缘膜的上部和第一栅电极的上部，将所述第一组晶体管的第一栅电极形成得低于所述第二组晶体管的第二栅电极。因此，甚至当硅化物层形成在所述第一组晶体管的每个第一栅电极上时，所述硅化物层也被形成得低于所述第二组晶体管的每个第二栅电极。结果，在形成保护膜的阶段中，甚至当所述保护膜的表面和形成有所述栅形成用沟槽的区域中的所述绝缘膜的表面被形成得呈平坦面状时，所述第一组晶体管的每个第一栅电极上的硅化物层也因为被保护膜覆盖而被保护起来。另外，所述保护膜的表面和在形成有所述第二组晶体管的区域中的所述绝缘膜的表面被形成得呈平坦面状。结果，就解决了在形成第二栅电极时所使用的导电材料留在台阶部分中的问题。
根据本发明的另一个实施例，提供一种半导体装置制造方法，所述半导体装置包括第一组晶体管和第二组晶体管，所述第二组中每个晶体管的工作电压低于所述第一组中每个晶体管的工作电压，所述第一组晶体管和所述第二组晶体管形成在半导体基板上，所述第一组晶体管中的每个晶体管具有经过对应的第一栅绝缘膜在所述半导体基板上形成的第一栅电极和在对应的第一栅电极上形成的硅化物层，所述第二组晶体管中的每个晶体管具有经过对应的第二栅绝缘膜在形成于所述半导体基板上面的绝缘膜中的栅形成用沟槽内形成的第二栅电极，这种制造方法包括如下步骤：在形成所述第二组晶体管的第二栅电极之后形成用于覆盖所述第二组晶体管的每个第二栅电极的保护膜，然后在所述第一组晶体管的每个第一栅电极上形成所述硅化物层。
按照上述本发明另一个实施例的半导体装置制造方法，在半导体基板上形成所述第一组晶体管和所述第二组晶体管，所述第二组中每个晶体管的工作电压低于所述第一组中每个晶体管的工作电压。除此之外，因为在形成第二栅电极之后在每个第一栅电极上形成硅化物层，所以由于硅化物层的存在而减小了每个第一栅电极的电阻值。此外，在所述第一组晶体管的每个第一栅电极上形成硅化物层之前，形成了用于覆盖所述第二组晶体管的每个第二栅电极的保护膜。结果，当形成硅化物层时，已将第二组晶体管的每个第二栅电极保护起来。
根据上述本发明一个实施例的半导体装置，获得的优点在于，第一组晶体管(高耐受电压(高电压工作)的晶体管组)和第二组晶体管(例如，低电压工作的晶体管组)形成在同一半导体基板上，因此就可以减小第一组晶体管的每个第一栅电极的电阻值。
根据上述本发明另一实施例的半导体装置，获得的优点在于，第一组晶体管(高耐受电压(高电压工作)的晶体管组)和第二组晶体管(例如，低电压工作的晶体管组)形成在同一半导体基板上，因此就可以减小第一组晶体管的每个第一栅电极的电阻值。另外，用于覆盖第一组晶体管的绝缘膜的表面以及保护膜的表面被形成得呈平坦面状。结果，可以解决导电材料留在保护膜的台阶部分中的问题，这也就能避免关于布线之间出现短路等问题。
根据上述本发明又一实施例的半导体装置，获得的优点在于，第一组晶体管(高耐受电压(高电压工作)的晶体管组)和第二组晶体管(例如，低电压工作的晶体管组)形成在同一半导体基板上，因此就可以减小第二组晶体管的每个第二栅电极的电阻值。
根据上述本发明另外一个实施例的半导体装置制造方法，获得的优点在于，第一组晶体管(高耐受电压(高电压工作)的晶体管组)和第二组晶体管(例如，低电压工作的晶体管组)形成在同一半导体基板上，因此就可以减小第一组晶体管的每个第一栅电极的电阻值。
根据上述本发明再一实施例的半导体装置制造方法，获得的优点在于，第一组晶体管(高耐受电压(高电压工作)的晶体管组)和第二组晶体管(例如，低电压工作的晶体管组)形成在同一半导体基板上，因此就可以减小第一组晶体管的每个第一栅电极的电阻值。
根据上述本发明另一个实施例的半导体装置制造方法，获得的优点在于，第一组晶体管(高耐受电压(高电压工作)的晶体管组)和第二组晶体管(例如，低电压工作的晶体管组)形成在同一半导体基板上，因此就可以减小第一组晶体管的每个第一栅电极的电阻值。
附图说明
图1是示出了本发明半导体装置的第一实施例的示意性结构的截面图；
图2A和图2B分别是图1中所示半导体装置的放大截面图；
图3A～图3Y分别是示出了本发明半导体装置制造方法的第一实施例的制造过程的截面图；
图4是解释关于保护膜问题的示意性结构的截面图；
图5是示出了本发明半导体装置的第二实施例的要部的示意性结构的截面图；
图6A～图6K分别是示出了本发明半导体装置制造方法的第二实施例的制造过程的截面图；
图7A是示出了本发明半导体装置制造方法的第二实施例的变形例的截面图；
图7B是示出了本发明半导体装置制造方法的第二实施例的变形例的截面图；
图8是示出了本发明半导体装置的第三实施例的示意性结构的截面图；
图9A和图9B分别是图8中所示半导体装置的放大截面图；
图10A～图10J分别是示出了本发明半导体装置制造方法的第三实施例的制造过程的截面图；
图11是示出了本发明半导体装置的第四实施例的示意性结构的截面图；
图12A和图12B分别是图11中所示半导体装置的放大截面图；以及
图13A～图13L分别是示出了本发明半导体装置制造方法中第四实施例的制造过程的截面图。
具体实施方式
下面结合图1、图2A和图2B中的示意性结构截面图来详细描述本发明第一实施例的半导体装置。
如图1、图2A和图2B所示，在半导体基板11中形成有隔离区域12。在此情况下，作为一个例子，通过这些隔离区域12将其中分别形成有低电压晶体管(例如，MISFET)的区域LVN-1、区域LVN-2和区域LVP，其中形成有中电压晶体管(例如，MISFET)的区域MV以及其中形成有高电压晶体管(例如，MISFET)的区域HV隔离开。每个区域MV和区域HV各包括具有孤立图案的区域并包括MISFET的图案密度比较密集的区域。另外，作为高电压晶体管的形成区域的区域HV和作为中电压晶体管的形成区域的区域MV被统称为第一区域11A。此外，区域LVN-1、区域LVN-2和区域LVP被统称为第二区域11B，在上述区域LVN-1中密集地形成有作为低电压晶体管的N沟道MISFET，在上述区域LVN-2中孤立地形成有作为低电压晶体管的N沟道MISFET，并且在上述区域LVP中形成有作为低电压晶体管的P沟道MISFET。
另外，在本说明书中，在下面将要讨论的每个实施例中，作为一个例子，低电压晶体管指工作电压低于1.5V的晶体管，中电压晶体管指工作电压等于或高于1.5V并且低于3.3V的晶体管，高电压(高耐受电压)晶体管指工作电压等于或高于3.3V的晶体管。
另外，对想要形成N沟道MISFET的区域适当地进行用于形成P型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了NMIS沟道区域。另外，对想要形成P沟道MISFET的区域适当地进行用于形成N型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了PMIS沟道区域。应注意，各沟道区域可以分别形成在形成有高电压晶体管的区域HV中、形成有中电压晶体管的区域MV中以及形成有对应低电压晶体管的区域LVN-1、区域LVN-2和区域LVP中。
在半导体基板11中的区域HV和区域MV的表面上分别形成有第一栅绝缘膜13。在很多情况下，高电压晶体管和中电压晶体管分别具有厚的第一栅绝缘膜。每个第一栅绝缘膜13例如由氧化硅膜形成并且还被形成得具有2～4nm的厚度。在第一栅绝缘膜13上分别形成有第一栅电极15。每个第一栅电极15例如由多晶硅或非晶硅制成，并且厚度为100～150nm。
在半导体基板11中的区域LVN-1、区域LVN-2和区域LVP上暂时地分别形成有伪栅绝缘膜和伪栅电极(图未示)。此外，在伪栅电极的每个侧壁和第一栅电极15的每个侧壁上分别形成有偏移隔离层19。每个偏移隔离层19的厚度例如为6～10nm。
此外，在半导体基板11的表面侧上且在每个第一栅电极15的两侧下方处分别形成有N沟道MISFET的延伸区域21和22。另外，在半导体基板11的表面侧上且在区域LVN-1和区域LVN-2的每个伪栅电极的两侧下方处分别形成有N沟道MISFET的延伸区域23和24。此外，在半导体基板11的表面侧上且在区域LVP的伪栅电极的两侧下方处分别形成有P沟道MISFET的延伸区域25和26。
另外，经过偏移隔离层19，在每个第一栅电极15的侧部和每个伪栅电极的侧部上分别形成有侧壁20。
此外，经过对应的延伸区域21和22，在半导体基板11的表面侧上且在每个第一栅电极15的两侧下方处分别形成源/漏区27和28。另外，经过N沟道MISFET的对应的延伸区域23和24，在半导体基板11的表面侧上且在区域LVN-1和区域LVN-2的每个伪栅电极的两侧下方处分别形成源/漏区29和30。此外，经过P沟道MISFET的延伸区域25和26，在半导体基板11的表面侧上且在区域LVP的伪栅电极的两侧下方处分别形成源/漏区31和32。
在每个源/漏区27～32上形成有硅化物层33。硅化物层33例如由硅化钴(CoSi2)、硅化镍(NiSi2)或镍铂硅化物等制成。
此外，形成绝缘膜，使其部分地覆盖第一栅电极15和伪栅电极等。上述绝缘膜包括在半导体基板11的整个表面上形成的衬膜36和在衬膜36上形成的第一层间绝缘膜38。
衬膜36例如由氮化硅(SiN)膜形成，并用来向晶体管的对应沟道部分施加应力。例如，具有拉伸应力的衬膜用于N沟道MISFET中以便增大沟道中的迁移率。此外，具有压缩应力的衬膜用于P沟道MISFET中以便增大沟道中的迁移率。另外，对于N沟道MISFET和P沟道MISFET，可以独立地分别形成衬膜36。此外，由衬膜36施加的应力通常能依据薄膜沉积条件来确定。
第一层间绝缘膜38例如由利用高密度等离子体(HDP，High DensityPlasma)CVD(Chemical Vapor Deposit，化学气相沉积方法，)方法形成的氧化硅(SiO2)膜形成。此外，将第一层间绝缘膜38的表面和衬膜36的表面平坦化，从而暴露出每个第一栅电极15的上表面。
在每个第一栅电极15的上表面上形成有硅化物层40。硅化物层40例如由硅化钴(CoSi2)、硅化镍(NiSi2)或镍铂硅化物等制成。
在第一区域11A中的第一层间绝缘膜38和衬膜36的表面上形成有用于保护硅化物层40的保护膜41。保护膜41例如由氧化硅(SiO2)膜或氮化硅(SiN)膜形成，该氧化硅膜或氮化硅膜是利用等离子体CVD方法来形成的。在那时，将等离子体CVD过程中的薄膜沉积温度设为450℃以下。结果，可防止对先前形成的每个硅化物层33和40造成损坏。
通过除掉伪栅电极和伪栅绝缘膜，将栅形成用沟槽42形成得延伸贯穿第二区域11B中的第一层间绝缘膜38和衬膜36。
在栅形成用沟槽42的每个内表面上形成有第二栅绝缘膜43。第二栅绝缘膜43被形成为使得依据第二栅绝缘膜43获得的单位面积电容大于依据第一区域11A中的每个第一栅绝缘膜13获得的单位面积电容。第二栅绝缘膜43由高介电常数膜形成。高介电常数膜例如由铪、锆、镧、钇、钽或铝的氧化物、氧硅化物、氧氮化物或氧硅化氮化物制成。具体地，高介电常数膜例如由下列材料制成：氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钇(Y2O3)、氧化钽(Ta2O5)、氧化铝(Al2O3)、硅酸铪(HfSiOx)、硅酸锆(ZrSiOx)、硅酸镧(LaSiOx)、硅酸钇(YSiOx)、硅酸钽(TaSiOx)、硅酸铝(AlSiOx)、钛酸锆(ZrTiOx)、氧化铝铪(HfAlOx)或氧化锆铪(HfZrOx)。或者，高介电常数膜由这些化合物中的任何一种的氮化物制成。例如，作为氧硅化氮化物，有上述金属硅酸盐的氮化物，例如氧硅化氮化铪(HfSiON)或氧硅化氮化锆(ZrSiON)。高介电常数膜的相对介电常数随着成分、形态(晶体或非晶体)等发生变化。然而，一般地，氧化铪(HfO2)的相对介电常数为25～30，氧化锆(ZrO2)的相对介电常数为20～25。
另外，经过第二栅绝缘膜43，在栅形成用沟槽42的内表面上分别形成有用于确定功函数的功函数控制膜44，45。通常，在N沟道MISFET的栅电极中，功函数控制膜的功函数为4.6eV以下，优选4.3eV以下。另一方面，在P沟道MISFET的栅电极中，功函数控制膜的功函数为4.6eV以上，优选4.9eV以上。此外，这些功函数之间的差值优选等于或大于0.3eV。具体地，虽然功函数会随着成分、形态(晶体或非晶体)等发生变化，但用于N沟道MISFET的硅化铪(HfSix)的功函数为约4.1eV～约4.3eV，用于P沟道MISFET的氮化钛(TiN)的功函数为约4.5eV～约5.0eV。上述每个功函数控制膜44，45的材料的例子有：诸如钛(Ti)、钒(V)、镍(Ni)、锆(Zr)、铌(Nb)、钼(Mo)、钌(Ru)、铪(Hf)、钽(Ta)、钨(W)或铂(Pt)等金属，它们的合金，或者它们的化合物。作为金属化合物，有金属氮化物或者金属与半导体的化合物。此外，关于金属与半导体的化合物，金属硅化物是一个例子。
在区域LVN-1和区域LVN-2中的每个栅形成用沟槽42内形成有功函数控制膜44，该功函数控制膜是由具有适用于N沟道MISFET的功函数的金属或金属化合物制成的。功函数控制膜44的材料的例子有：诸如铪(Hf)或钽(Ta)等金属，它们的合金，或者它们的化合物。具体地，硅化铪(HfSix)更优选用于功函数控制膜44。
另外，在区域LVP中的栅形成用沟槽42内形成有功函数控制膜45，该功函数控制膜是由具有适用于P沟道MISFET的功函数的金属或金属化合物制成的。功函数控制膜45的材料的例子有：诸如钛(Ti)、钼(Mo)或钌(Ru)等金属，它们的合金，或者它们的化合物。具体地，氮化钛(TiN)或钌(Ru)更优选用于功函数控制膜45。
此外，以导电材料形成导电膜46并使其填充在每个栅形成用沟槽42内。例如，将电阻值低于每个功函数控制膜44，45的金属材料用于导电膜46。在本实施例中，钨(W)用作上述金属材料的一个例子。
如上所述，第二区域11B中的每个低电压晶体管(N沟道MISFET)的第二栅电极47由留在每个对应的栅形成用沟槽42中的导电膜46和功函数控制膜44形成。此外，第二区域11B中的低电压晶体管(P沟道MISFET)的第二栅电极48由留在对应的栅形成用沟槽42中的导电膜46和功函数控制膜45形成。
在衬膜36、第一层间绝缘膜38和保护膜41的全部表面上形成有第二层间绝缘膜51。第二层间绝缘膜51例如由氧化硅(SiO2)膜形成。
通向晶体管的第一栅电极15、第二栅电极47，48以及源/漏区27～32的连接孔52被形成得延伸贯穿衬膜36、第一层间绝缘膜38、保护膜41和第二层间绝缘膜51。此外，由导电膜形成的电极54被形成得填充在连接孔52中。
如前面所述，中电压晶体管(N沟道MISFET)2形成在第一区域11A的区域MV中，高电压晶体管(N沟道MISFET)3形成在第一区域11A的区域HV中。此外，两个以上的低电压晶体管(N沟道MISFET)4密集地形成在第二区域11B的区域LVN-1中，一个低电压晶体管(N沟道MISFET)4孤立地形成在第二区域11B的区域LVN-2中，并且一个低电压晶体管(P沟道MISFET)5形成在第二区域11B的区域LVP中。以这种方式，形成了半导体装置1(1A)。
如上所述，在本发明第一实施例的半导体装置1(1A)中，中电压晶体管(N沟道MISFET)2和高电压晶体管(N沟道MISFET)3作为第一组晶体管分别形成在半导体基板11上的区域MV和区域HV中。另外，两个以上的低电压晶体管(N沟道MISFET)4、一个低电压晶体管(N沟道MISFET)4和一个低电压晶体管(P沟道MISFET)5作为第二组晶体管分别形成在半导体基板11上的区域LVN-1、区域LVN-2和区域LVP中，第二组中每个晶体管的工作电压低于第一组中每个晶体管的工作电压。除此之外，将保护膜41形成得覆盖住在第一组晶体管的每个第一栅电极15上形成的硅化物层40。因此，在形成第二组晶体管的第二栅电极47，48的期间，例如，甚至当为了除掉分别制成第二栅电极47，48的金属材料的额外部分而进行研磨时，也能由于保护膜41的存在而避免在每个第一栅电极15上形成的硅化物层40的减薄或消失。结果，将第一组晶体管的硅化物层40保护起来。因此，由于硅化物层40的存在就能减小每个第一栅电极15的电阻值。
下面结合图3A～图3Y中示出的制造过程的截面图来详细描述本发明第一实施例的半导体装置制造方法。本发明第一实施例的制造方法是制造上述半导体装置1(1A)的方法的一个例子。
如图3A所示，通过进行隔离过程在半导体基板11中形成隔离区域12。形成隔离区域12是为了例如将下列区域相互隔离开：用于分别形成各低电压晶体管(例如，MISFET)的区域LVN-1、区域LVN-2和区域LVP，用于形成中电压晶体管(例如，MISFET)的区域MV，以及用于形成高电压晶体管(例如，MISFET)的区域HV。每个区域MV和区域HV包括具有孤立图案的区域并包括MISFET的图案密度比较密集的区域。此外，想要形成高电压晶体管的区域HV和想要形成中电压晶体管的区域MV被统称为第一区域11A。另外，区域LVN-1、区域LVN-2和区域LVP被统称为第二区域11B，在上述区域LVN-1中密集地形成有作为低电压晶体管的N沟道MISFET，在上述区域LVN-2中孤立地形成有作为低电压晶体管的N沟道MISFET，在上述区域LVP中形成有作为低电压晶体管的P沟道MISFET。
下面，描述关于形成隔离区域12的一个例子。
将硅半导体基板用作上述的半导体基板11。在半导体基板11上依次沉积氧化硅(SiO2)膜和氮化硅(SiN)膜。氧化硅(SiO2)膜例如利用干氧化方法来形成。此外，氮化硅(SiN)膜例如利用LP(低压)-CVD方法来形成。
接着，对想要形成活性区域的各部分进行抗蚀剂图案形成过程。然后，用获得的抗蚀剂图案作为掩模，依次对氮化硅膜、氧化硅膜和半导体基板11进行选择性地蚀刻，从而形成沟槽(沟槽区域)。此时，半导体基板11例如被选择性地蚀刻至200～400nm的深度，从而形成沟槽。在留有氮化硅膜的各区域下方的半导体基板11的那些部分分别成为活性区域。此外，在沟槽部分中形成场氧化膜，从而获得各个隔离区域12。
场氧化膜是通过分别在每个沟槽内填充氧化硅(SiO2)来形成的。在此情况下，例如利用HDP-CVD方法(薄膜沉积温度例如设为650～700℃)来实现上述填充过程。结果，就可以形成台阶覆盖性良好的致密氧化硅(SiO2)膜。应注意，在将氧化硅膜填入每个沟槽内之前，可以利用热氧化方法在每个沟槽的内表面上形成氧化硅膜。
随后，利用CMP方法对所沉积的额外氧化硅膜进行研磨，从而进行平坦化。将这种用于平坦化的研磨加工进行至能将形成在氮化硅膜上的氧化硅膜除掉的程度。另外，为了减小整体高度差，也可以利用光刻图案形成方法和合适的蚀刻方法先除掉每个宽大的活性区域上的氧化硅膜。
接着，除掉氮化硅膜。用于除掉氮化硅膜的这个过程例如利用使用热磷酸的湿刻方法来进行。以这种方式，由隔离区域12隔离开的半导体基板11的各区域分别成为活性区域。
另外，在剥离氮化硅(SiN)膜之前，为了使氧化硅(SiO2)膜变得致密，并使每个活性区域角落部分呈圆形，还可以采取在氮气(N2)或氧气(O2)中或者在氢气(H2)与氧气(O2)的混合气体中进行退火的方法。随后，将每个活性区域的表面氧化，从而形成厚度例如为8～10nm的氧化硅膜。
接着，对想要形成N沟道MISFET的区域适当地进行用于形成P型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了NMIS沟道区域。另外，对想要形成P沟道MISFET的区域适当地进行用于形成N型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了PMIS沟道区域。此时，可以在对应的离子注入条件下，对形成有高电压晶体管的区域HV，形成有中电压晶体管的区域MV以及形成有低电压晶体管的区域LVN-1、区域LVN-2和区域LVP进行上述离子注入。
接着，如图3B所示，在半导体基板11中的区域HV的表面和区域MV的表面上分别形成第一栅绝缘膜13。在很多情况下，高电压晶体管和中电压晶体管分别具有厚的第一栅绝缘膜。每个第一栅绝缘膜13例如由氧化硅膜形成。该氧化硅膜例如利用热氧化方法在750～900℃温度下形成，并具有2～4nm的厚度。第一栅绝缘膜13形成在第一区域11A中，与此同时第一栅绝缘膜13也分别形成在第二区域11B的各活性区域中，但它们分别用作第二区域11B中的伪栅绝缘膜14。
接着，进行栅形成过程。如图3C所示，首先，在第一栅绝缘膜13和伪栅绝缘膜14上形成用于形成第一栅电极15和伪栅电极的电极形成用膜71。电极形成用膜71例如通过在半导体基板11上的第一栅绝缘膜13和伪栅绝缘膜14的整个表面上沉积多晶硅或非晶硅层来形成。例如，当电极形成用膜71由多晶硅制成时，例如使用甲硅烷(SiH4)气体作为原料气体并利用LP-CVD方法在580～620℃的薄膜沉积温度下将多晶硅层沉积成具有100～150nm的厚度。
接着，进行用于减小栅电阻值的离子注入过程。如图3D所示，利用抗蚀剂涂敷技术和光刻技术在电极形成用膜71上形成抗蚀剂膜72，并且在抗蚀剂膜72中形成对应于第一区域11A中的那部分电极形成用膜71的开口73。随后，为了减小第一区域11A中的那部分电极形成用膜71的栅电阻值，对第一区域11A中的那部分电极形成用膜71进行离子注入。此后，除掉抗蚀剂膜72。
接着，如图3E所示，在电极形成用膜71上形成硬掩模层74。硬掩模层74的形成过程如下。即，例如利用LP-CVD方法将例如氮化硅(SiN)层沉积成具有约50nm～约100nm的厚度。
接着，如图3F所示，利用抗蚀剂涂敷技术和光刻技术在电极形成用膜71上形成用于形成第一栅电极15和伪栅电极的抗蚀剂图案(图未示)。此后，例如利用各向异性蚀刻方法，用该抗蚀剂图案作为蚀刻掩模，对硬掩模层74(参照图3E)进行处理，从而形成硬掩模74A和硬掩模74B。这里，硬掩模74A用来形成第一区域11A中的高电压晶体管和中电压晶体管的第一栅电极15。此外，硬掩模74B用来形成第二区域11B中的低电压晶体管的第二栅电极47，48。关于各向异性蚀刻方法，例如将溴化氢(HBr)或氯(Cl)系气体用作蚀刻气体。而且，通过使用硬掩模74A作为蚀刻掩模在第一区域11A中形成第一栅电极15的同时，通过使用硬掩模74B作为蚀刻掩模在第二区域11B中形成伪栅电极16。此时，第一栅绝缘膜13和伪栅绝缘膜14也被选择性地蚀刻。另外，在形成上述抗蚀剂图案之后，进行使用氧等离子体的裁切处理等而使抗蚀剂图案变得细长，因此使得可以细长地形成伪栅电极16。例如，利用32nm节点技术，也可以将栅形成为具有约20nm～约30nm的长度。
接着，形成偏移隔离层。如图3G所示，例如利用LP-CVD方法在半导体基板11上形成用于形成偏移隔离层的绝缘膜。在此情况下，这一绝缘膜被形成得覆盖住具有硬掩模74A、第一栅电极15和第一栅绝缘膜13等的栅部17，并覆盖住具有硬掩模74B、伪栅电极16和伪栅绝缘膜14等的伪栅部18。这一绝缘膜例如利用LP-CVD方法由氮化硅膜形成。接着，对该绝缘膜的整个表面进行回蚀(etch back)，从而形成偏移隔离层19。利用LP-CVD方法沉积的氮化硅膜例如具有6～10nm的厚度。
接着，如图3H所示，在第二区域11B中的半导体基板11上形成离子注入掩模76。离子注入掩模76的形成过程如下。即，例如利用抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜之后，利用光刻技术对该抗蚀剂膜进行处理，使第一区域11A暴露出来并且使第二区域11B被抗蚀剂膜覆盖着。以此方式，形成了离子注入掩模76。接着，使用作为离子注入掩模76的这一抗蚀剂膜，对半导体基板11进行离子注入，从而在半导体基板11的表面侧上且在第一区域11A中的每个栅部17的两侧下方处形成延伸区域21和22。应注意，在第一区域11A中分别形成有N沟道MISFET和P沟道MISFET的情况下，必须彼此独立地形成分别对应于N沟道MISFET区域和P沟道MISFET区域的离子注入掩模，并且必须形成分别对应于N沟道MISFET和P沟道MISFET的离子注入。此后，将离子注入掩模76除掉。
接着，如图3I所示，在半导体基板11上形成离子注入掩模77。离子注入掩模77的形成过程如下。即，例如利用抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜之后，利用光刻技术对该抗蚀剂膜进行处理，使第二区域11B中的区域LVN-1和区域LVN-2暴露出来并且使第一区域11A和第二区域11B中的区域LVP被抗蚀剂膜覆盖着。以此方式，形成了离子注入掩模77。通过使用离子注入掩模77，对半导体基板11进行离子注入，从而在半导体基板11的表面侧上且在第二区域11B中的区域LVN-1和区域LVN-2的每个伪栅部18的两侧下方处形成每个N沟道MISFET的延伸区域23和24。此后，将离子注入掩模77除掉。
接着，在半导体基板11上形成另一离子注入掩模78(由双点划线表示的部分)。离子注入掩模78的形成过程如下。即，例如利用抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜之后，利用光刻技术对该抗蚀剂膜进行处理，使第二区域11B中的区域LVP暴露出来并且使第二区域11B中的区域LVN-1和区域LVN-2以及第一区域11A被抗蚀剂膜覆盖着。以此方式，形成了离子注入掩模78。通过使用离子注入掩模78，对半导体基板11进行离子注入，从而在半导体基板11的表面侧上且在第二区域11B的区域LVP中的每个伪栅部18的两侧下方处形成每个P沟道MISFET的延伸区域25和26。此后，将离子注入掩模78除掉。
在各离子注入过程中，每个栅部17、每个伪栅部18和每个偏移隔离层19也被用作离子注入掩模。以上述方式，在第二区域11B中独立地形成了N沟道MISFET和P沟道MISFET。应注意，延伸区域21和22、延伸区域23和24以及延伸区域25和26中的任何一对延伸区域均可以首先形成。
接着，形成侧壁。如图3J所示，例如利用LP-CVD方法在半导体基板11上形成用于形成侧壁的绝缘膜。在此情况下，将该绝缘膜形成得覆盖住栅部17、伪栅部18和偏移隔离层(图未示)等。例如利用LP-CVD方法将该绝缘膜形成为氮化硅膜(厚度例如为15～30nm)和硅酸四乙酯(TEOS)膜(厚度例如为40～60nm)的层叠膜的形式。接着，对该绝缘膜的整个表面进行回蚀，从而形成侧壁20。
接着，形成源/漏区。如图3K所示，在第二区域11B中的半导体基板11上形成离子注入掩模(图未示)。这一离子注入掩模的形成过程如下。即，例如利用抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜之后，利用光刻技术对该抗蚀剂膜进行处理，使第一区域11A暴露出来并且使第二区域11B被抗蚀剂膜覆盖着。以此方式，形成了上述离子注入掩模。接着，使用这一抗蚀剂膜作为离子注入掩模，对半导体基板11进行离子注入。结果，经过对应的延伸区域21和22，在半导体基板11的表面侧上且在第一区域11A中的每个栅部17的两侧下方处分别形成源/漏区27和28。在上述离子注入过程中，每个栅部17、每个侧壁20(也包括偏移隔离层19)等也用作离子注入掩模。此后，将上述离子注入掩模除掉。
同样地，在半导体基板11上形成离子注入掩模(图未示)，使其覆盖住第一区域11A和第二区域11B的区域LVP。这一离子注入掩模的形成过程如下。即，例如利用抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜之后，利用光刻技术对该抗蚀剂膜进行处理，使第二区域11B中的区域LVN-1和区域LVN-2暴露出来，并且使第一区域11A和第二区域11B的区域LVP被抗蚀剂膜覆盖着。以此方式，形成了上述离子注入掩模。接着，使用这一抗蚀剂膜作为离子注入掩模，对半导体基板11进行离子注入。结果，经过对应的延伸区域23和24，在半导体基板11的表面侧上且在第二区域11B中的区域LVN-1和区域LVN-2的每个伪栅部18的两侧下方处分别形成了源/漏区29和30。在上述离子注入过程中，每个伪栅部18、每个侧壁20(也包括偏移隔离层19)等也用作离子注入掩模。此后，将上述离子注入掩模除掉。
同样地，在半导体基板11上形成离子注入掩模(图未示)，使其覆盖第一区域11A以及第二区域11B中的区域LVN-1和区域LVN-2。这一离子注入掩模的形成过程如下。即，例如利用抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜之后，利用光刻技术对该抗蚀剂膜进行处理，使第二区域11B中的区域LVP暴露出来，并且使第二区域11B中的区域LVN-1和区域LVN-2以及第一区域11A被抗蚀剂膜覆盖着。以此方式，形成了上述离子注入掩模。接着，使用这一抗蚀剂膜作为离子注入掩模，对半导体基板11进行离子注入。结果，经过延伸区域25和26，在半导体基板11的表面侧上且在第二区域11B中的区域LVP的伪栅部18的两侧下方处分别形成了源/漏区31和32。在上述离子注入过程中，每个伪栅部18、每个侧壁20(也包括偏移隔离层19)等也用作离子注入掩模。此后，将上述离子注入掩模除掉。
以上述方式，在第二区域11B中独立地形成了N沟道MISFET和P沟道MISFET。应注意，各离子注入过程的顺序决不限于上述顺序。因此，第一区域11A的源/漏区27和28以及第二区域11B中的区域LVN-1的源/漏区29和30、区域LVN-2的源/漏区29和30和区域LVP的源/漏区31和32之中的任何一对源/漏区均可以首先或最后形成。
随后，除掉侧壁的TEOS部分。这个除掉过程例如通过使用稀氢氟酸的湿刻方法来实现。此后，进行用于活化所注入的杂质离子的热处理。例如，在这种热处理中，在1,000℃、5秒的条件下对杂质离子进行活化，从而形成各个MISFET的源/漏区27～32。另外，为了促进掺杂剂活化以抑制扩散，也可以进行采取尖峰快速热退火(RTA)的热处理。
接着，如图3L所示，在每个源/漏区27～32上形成硅化物层33。首先，在整个表面上形成用于形成硅化物层的金属层。在此情况下，作为一个例子，上述金属层由钴(Co)制成。例如利用溅射方法在整个表面上沉积钴层使其具有例如6～8nm的厚度，从而形成上述金属层。接着，在500～600℃温度下进行RTA，使得金属层只与半导体基板11的硅(Si)发生反应，从而形成硅化物层33。由于上述金属层是由钴制成的，因此硅化物层33由硅化钴(例如，CoSi)制成。此后，利用使用硫酸(H2SO4)和过氧化氢(H2O2)的湿刻方法，除掉绝缘膜(例如隔离区域12、硬掩模层74和侧壁20等)上未反应的钴。随后，进行热处理，从而形成具有低电阻值的硅化钴(CoSi2)层。该热处理例如在650～850℃温度下按照RTA方式进行30秒钟。另外，上述金属层也可以由镍(Ni)或镍铂(NiPt)制成而不是由钴(Co)制成。在此情况下，形成了硅化镍(NiSi2)层。在任一情况下，都能适当地设定RTA中的温度。
接着，如图3M所示，形成绝缘膜，使其覆盖住栅部17和伪栅部18等。首先，在半导体基板11的整个表面上形成衬膜36作为上述绝缘膜。衬膜36例如由氮化硅(SiN)膜形成，并用来向晶体管的对应一个或多个沟道部分施加应力。例如，具有拉伸应力的衬膜用于N沟道MISFET中以便增大沟道中的迁移率。此外，具有压缩应力的衬膜用于P沟道MISFET中以便增大沟道中的迁移率。另外，对于N沟道MISFET和P沟道MISFET，可以独立地分别形成衬膜。此外，衬膜36的应力通常能依据薄膜沉积条件来确定。
接着，如图3N所示，在衬膜36上形成第一层间绝缘膜38作为上述绝缘膜的一部分。第一层间绝缘膜38例如利用HDP-CVD方法由厚度为100～200nm的氧化硅(SiO2)膜形成。
接着，如图3O所示，利用CMP方法对位于栅部17和伪栅部18上面的第一层间绝缘膜38和衬膜36进行研磨，直到硬掩模74A和硬掩模74B暴露出来。
接着，如图3P所示，利用抗蚀剂涂敷技术和光刻技术形成蚀刻掩模79，使其覆盖住第二区域11B。通过使用蚀刻掩模79，将形成在第一区域11A中的每个硬掩模74A(参照图3O)除掉。此时，第一层间绝缘膜38和衬膜36的上部也被蚀刻掉。此后，将蚀刻掩模79除掉。应注意，图3P示出了在除掉蚀刻掩模79之前的状态。
接着，如图3Q所示，在每个第一栅电极15上形成硅化物层40。首先，在整个表面上形成用于形成硅化物层40的金属层。在此情况下，作为一个例子，上述金属层由钴(Co)制成。例如利用溅射方法沉积钴层使其具有例如6～8nm的厚度，从而形成上述金属层。接着，在500～600℃温度下进行RTA，使得金属层只与每个第一栅电极15的硅(Si)发生反应，从而形成硅化物层40。由于上述金属层是由钴制成的，因此硅化物层40由硅化钴(例如，CoSi)制成。此后，利用使用硫酸(H2SO4)和过氧化氢(H2O2)的湿刻方法，除掉绝缘膜(例如侧壁20、衬膜36和第一层间绝缘膜38等)上未反应的钴。随后，进行热处理，从而形成具有低电阻值的硅化钴(CoSi2)层。该热处理例如在650～850℃温度下按照RTA方式进行30秒钟。另外，上述金属层也可以由镍(Ni)或镍铂(NiPt)制成而不是由钴(Co)制成。在此情况下，形成了硅化镍(NiSi2)层。在任一情况下，都能适当地设定RTA中的温度。
接着，如图3R所示，在整个表面上形成用于保护硅化物层40的保护膜41。保护膜41例如利用等离子体CVD方法由氧化硅(SiO2)膜或氮化硅(SiN)膜形成。例如，当保护膜41由氧化硅膜形成时，CVD方法中的条件的一个例子如下：氧气(O2)(流量：600cm3/min.)和硅酸四乙酯(TEOS)(流量：800cm3/min.)用作原料气体，沉积环境气压设为1.09kPa，CVD系统的RF(射频)功率设为700W，并且基板温度设为400℃。由于保护膜41可以在450℃以下的温度进行沉积，因此能防止对先前形成的硅化物层33和40造成损坏。
接着，利用抗蚀剂涂敷技术和光刻技术形成蚀刻掩模80，使其覆盖住第一区域11A。这样，第二区域11B没有被蚀刻掩模80覆盖。
接着，如图3S所示，通过使用干刻方法利用蚀刻掩模80(参照图3R)来除掉在第二区域11B中的那部分保护膜41(参照图3R)。干刻条件的一个例子如下：八氟环丁烷(C4F8)、氧气(O2)和氩气(Ar)用作蚀刻气体，C4F8、O2和Ar的流量分别设为9cm3/min.、5cm3/min.和250cm3/min.，蚀刻环境气压设为4.1Pa，蚀刻系统的功率(等离子体输出)设为1,500W，并且基板温度设为20℃。随后，例如利用干刻方法来除掉每个硬掩模74B和每个伪栅电极16(参照图3F)。此外，利用使用稀氢氟酸的湿刻方法，除掉伪栅绝缘膜14(参照图3F)，从而形成各栅形成用沟槽42。此时，第一区域11A被保护膜41覆盖着。在进行上述湿刻之前将上述蚀刻掩模80除掉。
接着，如图3T所示，在栅形成用沟槽42的每个内表面上形成第二栅绝缘膜43。第二栅绝缘膜43被形成为使得依据第二栅绝缘膜43获得的单位面积电容大于依据第一区域11A中的每个第一栅绝缘膜13获得的单位面积电容。第二栅绝缘膜43利用原子层沉积(ALD)方法由高介电常数膜形成。高介电常数膜例如由铪、锆、镧、钇、钽或铝的氧化物、氧硅化物、氧氮化物或氧硅化氮化物制成。具体地，高介电常数膜例如由下列材料制成：氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钇(Y2O3)、氧化钽(Ta2O5)、氧化铝(Al2O3)、硅酸铪(HfSiOx)、硅酸锆(ZrSiOx)、硅酸镧(LaSiOx)、硅酸钇(YSiOx)、硅酸钽(TaSiOx)、硅酸铝(AlSiOx)、钛酸锆(ZrTiOx)、氧化铝铪(HfAlOx)或氧化锆铪(HfZrOx)。或者，高介电常数膜由这些化合物中的任何一种的氮化物制成。例如，作为氧硅化氮化物，有上述金属硅酸盐的氮化物，例如氧硅化氮化铪(HfSiON)或氧硅化氮化锆(ZrSiON)。高介电常数膜的相对介电常数随着成分、形态(晶体或非晶体)等发生变化。然而，一般地，氧化铪(HfO2)的相对介电常数为25～30，氧化锆(ZrO2)的相对介电常数为20～25。
接着，经过第二栅绝缘膜43，在栅形成用沟槽42的内表面上形成用于确定功函数的功函数控制膜44，45。
首先，利用诸如ALD方法或CVD方法等薄膜沉积方法，沉积具有适用于N沟道MISFET的功函数的金属或金属化合物层。通常，在N沟道MISFET的栅电极中，功函数控制膜的功函数为4.6eV以下，优选4.3eV以下。另一方面，在P沟道MISFET的栅电极中，功函数控制膜的功函数为4.6eV以上，优选4.9eV以上。此外，这些功函数之间的差值优选等于或大于0.3eV。具体地，虽然功函数会随着成分、形态(晶体或非晶体)等发生变化，但用于N沟道MISFET的硅化铪(HfSix)的功函数为约4.1eV～约4.3eV，用于P沟道MISFET的氮化钛(TiN)的功函数为约4.5eV～约5.0eV。
上述每个功函数控制膜44，45的材料的例子有：诸如钛(Ti)、钒(V)、镍(Ni)、锆(Zr)、铌(Nb)、钼(Mo)、钌(Ru)、铪(Hf)、钽(Ta)、钨(W)或铂(Pt)等金属，它们的合金，或者它们的化合物。作为金属化合物，有金属氮化物或者金属与半导体的化合物。此外，关于金属与半导体的化合物，金属硅化物是一个例子。
接着，适用于N沟道MISFET的功函数控制膜44的例子有：诸如铪(Hf)或钽(Ta)等金属，它们的合金，或者它们的化合物。具体地，硅化铪(HfSix)更优选用于功函数控制膜44。另一方面，适用于P沟道MISFET的功函数控制膜45的例子有：诸如钛(Ti)、钼(Mo)或钌(Ru)等金属，它们的合金，或者它们的化合物。具体地，氮化钛(TiN)或钌(Ru)更优选用于功函数控制膜45。
在本实施例中，例如沉积硅化铪(HfSix)层使其具有例如约10nm～约100nm的厚度，从而形成功函数控制膜44。随后，利用抗蚀剂涂敷技术和光刻技术形成抗蚀剂掩模(图未示)，使其覆盖住第二区域11B中的区域LVN-1和区域LVN-2。使用这一抗蚀剂掩模作为蚀刻掩模，除掉在第二区域11B的区域LVP上和第一区域11A上的那部分功函数控制膜44。结果，剩余的功函数控制膜44留在第二区域11B中的区域LVN-1和区域LVN-2上。此后，除掉这一抗蚀剂掩模。
接着，利用诸如ALD方法或CVD方法等薄膜沉积方法，沉积具有适用于P沟道MISFET的功函数的金属或金属化合物层。在本实施例中，例如沉积氮化钛(TiN)层使其具有例如5～50nm的厚度，从而形成功函数控制膜45。随后，形成抗蚀剂掩模(图未示)，使其覆盖住第二区域11B中的区域LVP。使用这一抗蚀剂掩模作为蚀刻掩模，除掉在第二区域11B中的区域LVN-1和区域LVN-2上以及第一区域11A上的那部分功函数控制膜45。结果，剩余的功函数控制膜45留在第二区域11B中的区域LVP上。对于P沟道MISFET，例如，也可以沉积钌(Ru)层等。此后，除掉该抗蚀剂掩模。
功函数控制膜44，45中的任何一个均可以首先形成。
接着，以导电材料在整个表面上形成导电膜46并使其填充在每个栅形成用沟槽42内。导电膜46例如由电阻值低于每个功函数控制膜44，45的金属材料制成。在本实施例中，作为一个例子，导电膜46由钨(W)制成。这一钨膜例如利用CVD方法沉积形成。这一钨膜的厚度可任意地设定，只要每个栅形成用沟槽42能被有关厚度的钨膜完全填充即可。因此，这一钨膜的厚度例如设为200～400nm。
接着，如图3U所示，除掉除了填充在每个栅形成用沟槽42内的导电膜46之外的额外导电膜46(参照图3T)。这个除掉过程例如利用CMP方法来实现。在利用CMP方法的阶段中，衬膜36、第一层间绝缘膜38和保护膜41等用作研磨阻挡层。结果，第二区域11B中的每个低电压晶体管(N沟道MISFET)的第二栅电极47由留在每个对应的栅形成用沟槽42中的导电膜46和功函数控制膜44形成。此外，第二区域11B中的低电压晶体管(P沟道MISFET)的第二栅电极48由留在对应的栅形成用沟槽42中的导电膜46和功函数控制膜45形成。
接着，如图3V所示，在衬膜36、第一层间绝缘膜38和保护膜41的全部表面上形成第二层间绝缘膜51。第二层间绝缘膜51例如由氧化硅膜形成。此外，第二层间绝缘膜51例如利用HDP-CVD方法在500℃以下的薄膜沉积温度的薄膜沉积条件下形成。
接着，如图3W所示，利用通常的抗蚀剂涂敷和光刻技术形成抗蚀剂掩模(图未示)。然后使用这一抗蚀剂掩模作为蚀刻掩模进行蚀刻(例如，干刻)。结果，通向第一栅电极15上的硅化物层40、第二栅电极47，48以及源/漏区27～32上的硅化物层33的连接孔52被形成得延伸贯穿衬膜36、第一层间绝缘膜38、保护膜41和第二层间绝缘膜51。应注意，因为图3W是个截面图，所以为了简单起见在这里省略了对一部分连接孔的图示。此后，除掉该抗蚀剂掩模。
接着，如图3X所示，在第二层间绝缘膜51上形成导电膜53，使其填充在每个连接孔52中。导电膜53例如由钨(W)制成。此外，例如将CVD方法用作沉积导电膜53的方法。
接着，如图3Y所示，利用CMP方法或干刻方法除掉位于第二层间绝缘膜51上面的那部分导电膜53。结果，每个电极54由留在每个连接孔52内的导电膜53形成。虽然没有图示，但随后要进行布线过程。
如前面所述，一个中电压晶体管(N沟道MISFET)2形成在第一区域11A的区域MV中，一个高电压晶体管(N沟道MISFET)3形成在第一区域11A的区域HV中。此外，两个以上的低电压晶体管(N沟道MISFET)4密集地形成在第二区域11B的区域LVN-1中，一个低电压晶体管(N沟道MISFET)4孤立地形成在第二区域11B的区域LVN-2中，并且一个低电压晶体管(P沟道MISFET)5形成在第二区域11B的区域LVP中。以这种方式，形成了半导体装置1(1A)。
根据本发明第一实施例的制造半导体装置1(1A)的方法，中电压晶体管(N沟道MISFET)2和高电压晶体管(N沟道MISFET)3作为第一组晶体管分别形成在半导体基板11上的区域MV和区域HV中。另外，两个以上的低电压晶体管(N沟道MISFET)4、一个低电压晶体管(N沟道MISFET)4和一个低电压晶体管(P沟道MISFET)5作为第二组晶体管分别形成在半导体基板11上的区域LVN-1、区域LVN-2和区域LVP中，第二组中每个晶体管的工作电压低于第一组中每个晶体管的工作电压。除此之外，在将保护膜41形成得覆盖住在第一组晶体管的每个第一栅电极15上形成的硅化物层40之后，才形成第二组晶体管的第二栅电极47，48。因此，在形成第二组晶体管的第二栅电极47，48的期间，例如，甚至当为了除掉分别制成第二栅电极47，48的金属材料的额外部分而进行研磨时，也能由于保护膜41的存在而避免在每个第一栅电极15上形成的硅化物层40的减薄或消失。结果，将第一组晶体管的硅化物层40保护起来。因此，由于硅化物层40的存在就能减小每个第一栅电极15的电阻值。
因此就获得了如下优点。即，在同一半导体基板11上形成了第一组晶体管(高耐受电压(高电压工作和中电压工作)的晶体管组)和第二组晶体管(例如，低电压工作的晶体管组)，第一组中的每个晶体管具有由氧化硅或氧硅化氮化物制成的第一栅绝缘膜13和由多晶硅或非晶硅制成的第一栅电极15，第二组中的晶体管具有由高介电常数(High-k)膜形成的第二栅绝缘膜43和由所谓的金属栅电极形成的第二栅电极47，48。结果，可以减小第一组晶体管的每个第一栅电极15的电阻值。
根据本发明第一实施例的制造方法，如图4所示，在保护膜41的端部处产生了台阶。由此，在形成第二区域11B中的低电压晶体管的第二栅电极47，48时，在对导电膜46进行的CMP过程中，一部分导电膜46会留在保护膜41的端部中。
下面，结合图5中的示意性结构截面图来详细描述本发明第二实施例的半导体装置，在该半导体装置中，在对导电膜进行的CMP过程中防止了导电膜留在保护膜的端部中。
如图5所示，本实施例的半导体装置1(1B)的结构为：将第一实施例中描述的半导体装置1(1A)的保护膜41的端面形成为斜面41C的形式。结果，就解决了关于保护膜41的端部中的台阶的问题。在斜面41C中，与保护膜41的底部(第一层间绝缘膜38和衬膜36)表面所成的倾斜角(平均倾斜角)优选等于或小于70°，更优选等于或小于45°。应注意，斜面41C例如可以是具有渐变坡度的表面、弯曲表面或平直表面中的任何一种表面。总而言之，重要的是，消除了从保护膜41的底部表面抬升的部分中的台阶。结果，虽然没有图示，但即使在沉积用于形成栅电极的导电材料从而形成导电膜以及利用CMP方法除掉所得到的导电膜时，也均能防止导电膜留在保护膜41的端部中。因此，能够防止留下的导电材料所引起的短路，因此就能提高布线的可靠性。
下面结合图6A～图6K中示出的制造过程的截面图来详细描述本发明第二实施例的半导体装置制造方法。本发明第二实施例的制造方法是制造上述半导体装置1(1B)的方法的一个例子。
如图6A所示，通过进行隔离过程在半导体基板11中形成隔离区域12。形成隔离区域12是为了将下列区域相互隔离开：用于分别形成各低电压晶体管(例如，MISFET)的区域LVN-1、区域LVN-2和区域LVP，用于形成中电压晶体管(例如，MISFET)的区域MV，以及用于形成高电压晶体管(例如，MISFET)的区域HV。区域MV和区域HV各包括具有孤立图案的区域并包括MISFET的图案密度比较密集的区域。此外，想要形成高电压晶体管的区域HV和想要形成中电压晶体管的区域MV被统称为第一区域11A。另外，区域LVN-1、区域LVN-2和区域LVP被统称为第二区域11B，在上述区域LVN-1中密集地形成有作为低电压晶体管的N沟道MISFET，在上述区域LVN-2中孤立地形成有作为低电压晶体管的N沟道MISFET，在上述区域LVP中形成有作为低电压晶体管的P沟道MISFET。
接着，对想要形成N沟道MISFET的区域适当地进行用于形成P型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了NMIS沟道区域。另外，对想要形成P沟道MISFET的区域适当地进行用于形成N型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了PMIS沟道区域。此时，可以在对应的离子注入条件下，对形成有高电压晶体管的区域HV，形成有中电压晶体管的区域MV以及形成有低电压晶体管的区域LVN-1、区域LVN-2和区域LVP进行上述离子注入。
接着，如图6B所示，利用在第一实施例中结合图3B～图3F描述的制造方法中的过程，在半导体基板11中的区域HV和区域MV的表面上分别形成栅部17。此外，在半导体基板11中的区域LVN-1、区域LVN-2和区域LVP的表面上分别形成伪栅部18。在此情况下，每个栅部17从下往上包括第一栅绝缘膜13、第一栅电极15和硬掩模74A。此外，每个伪栅部18从下往上包括伪栅绝缘膜14、伪栅电极16和硬掩模74B。
接着，形成偏移隔离层。如图6B所示，例如利用LP-CVD方法在半导体基板11上形成用于形成偏移隔离层的绝缘膜。在此情况下，这一绝缘膜被形成得覆盖住具有硬掩模74A、第一栅电极15和第一栅绝缘膜13等的栅部17，并覆盖住具有硬掩模74B、伪栅电极16和伪栅绝缘膜14等的伪栅部18。这一绝缘膜例如利用LP-CVD方法由氮化硅膜形成。接着，对该绝缘膜的整个表面进行回蚀，从而形成偏移隔离层19。利用LP-CVD方法沉积的氮化硅膜例如具有6～10nm的厚度。
接着，如图6C所示，利用在第一实施例中结合图3G～图3K描述的制造方法中的过程，在半导体基板11的表面侧上且在第一区域11A中的每个栅部17的两侧下方处分别形成N沟道MISFET的延伸区域21和22。另外，在半导体基板11的表面侧上且在第二区域11B中的伪栅部18的两侧下方处分别形成N沟道MISFET的延伸区域23和24以及P沟道MISFET的延伸区域25和26。
接着，经过对应的偏移隔离层19，在每个栅部17的侧壁上和每个伪栅部18的侧壁上分别形成侧壁20(参照图6B)。
接着，经过对应的延伸区域21和22，在半导体基板11的表面侧上且在第一区域11A中的每个栅部17的两侧下方处分别形成源/漏区27和28。此外，经过对应的延伸区域23和24，在半导体基板11的表面侧上且在第二区域11B中的区域LVN-1和区域LVN-2的每个伪栅部18的两侧下方处分别形成源/漏区29和30。另外，经过延伸区域25和26，在半导体基板11的表面侧上且在第二区域11B中的区域LVP的伪栅部18的两侧下方处分别形成源/漏区31和32。
接着，如图6D所示，利用在第一实施例中结合图3L～图3O描述的制造方法中的过程，在每个源/漏区27～32上形成硅化物层33。
接着，在半导体基板11的整个表面上形成绝缘膜，使其覆盖住栅部17和伪栅部18等。首先，在半导体基板11的整个表面上形成衬膜36作为上述绝缘膜。接着，在衬膜36上形成第一层间绝缘膜38作为上述绝缘膜的一部分。第一层间绝缘膜38例如利用HDP-CVD方法由厚度为100～200nm的氧化硅(SiO2)膜形成。
接着，利用CMP方法对位于栅部17和伪栅部18上面的第一层间绝缘膜38和衬膜36进行研磨，直到硬掩模74A和硬掩模74B暴露出来。此时，保留了硬掩模74A和74B的下部。应注意，图6D示出了CMP过程的中间状态。
接着，如图6E所示，利用抗蚀剂涂敷技术和光刻技术形成蚀刻掩模91，使其覆盖住第二区域11B。通过使用蚀刻掩模91，将第一区域11A中的那部分硬掩模74A(参照图6D)除掉，从而暴露出第一栅电极15的上表面，并将第一层间绝缘膜38、衬膜36和侧壁20的一部分除掉。此后，将蚀刻掩模91除掉。
接着，如图6F所示，在每个第一栅电极15上形成硅化物层40。首先，在整个表面上形成用于形成硅化物层的金属层。在此情况下，作为一个例子，上述金属层由钴(Co)制成。例如利用溅射方法沉积钴层使其具有例如6～8nm的厚度，从而形成上述金属层。接着，在500～600℃温度下进行RTA，使得金属层只与每个第一栅电极15的硅(Si)发生反应，从而形成硅化物层40。由于上述金属层是由钴制成的，因此硅化物层40由硅化钴(例如，CoSi)制成。此后，利用使用硫酸(H2SO4)和过氧化氢(H2O2)的湿刻方法，除掉绝缘膜(例如硬掩模74B、侧壁20、衬膜36和第一层间绝缘膜38等)上未反应的钴。随后，进行热处理，从而形成具有低电阻值的硅化钴(CoSi2)层。该热处理例如在650～850℃的温度下按照RTA方式进行30秒钟。另外，上述金属层也可以由镍(Ni)或镍铂(NiPt)制成而不是由钴(Co)制成。在此情况下，形成了硅化镍(NiSi2)层。在任一情况下，都能适当地设定RTA中的温度。
接着，如图6G所示，利用在第一实施例中结合图3R描述的制造方法中的过程，形成用于保护上述硅化物层40的保护膜41。保护膜41例如利用等离子体CVD方法由氧化硅(SiO2)膜或氮化硅(SiN)膜形成，具有10～100nm的厚度。由于保护膜41可以在450℃以下的温度进行沉积，因此能防止对先前形成的硅化物层33和40造成损坏。
接着，利用抗蚀剂涂敷技术和光刻技术形成蚀刻掩模80，使其覆盖住第一区域11A。这样，第二区域11B没有被蚀刻掩模80覆盖。
接着，如图6H所示，利用在第一实施例中结合图3S描述的制造方法中的过程，通过干刻方法利用蚀刻掩模80(参照图6G)来除掉在第二区域11B中的那部分保护膜41(参照图6G)。干刻方法中的条件的一个例子如下：八氟环丁烷(C4F8)、氧气(O2)和氩气(Ar)用作蚀刻气体，C4F8、O2和Ar的流量分别设为9cm3/min.、5cm3/min.和250cm3/min.，蚀刻环境气压设为4.1Pa，蚀刻系统的功率(等离子体输出)设为1，500W，并且基板温度设为20℃。随后，例如利用干刻方法来除掉硬掩模74B和伪栅电极16(参照图6C)。此外，利用使用稀氢氟酸的湿刻方法，除掉伪栅绝缘膜14(参照图6C)，从而形成各栅形成用沟槽42。此时，第一区域11A被保护膜41覆盖着。在进行上述湿刻之前将上述蚀刻掩模80除掉。在此情况下，保护膜41的端面由于大体上呈垂直形状因而出现了台阶。
接着，如图6I所示，例如利用CMP方法，将保护膜41的端面形成为斜面41C的形式，从而消除在保护膜41的端面中产生的台阶。在斜面41C中，与保护膜41的底部(第一层间绝缘膜38和衬膜36)表面所成的倾斜角(平均倾斜角)优选等于或小于70°，更优选等于或小于45°。应注意，斜面41C例如可以是具有渐变坡度的表面、弯曲表面或平直表面中的任何一种表面。总而言之，重要的是，消除了从保护膜41的底部表面抬升的部分中的台阶。关于该CMP方法中的条件的一个例子，将由聚氨酯泡沫制成的研磨垫用作研磨垫，研磨压力设为300hPa，研磨机转盘的转速设为100rpm，研磨头的转速设为107rpm。此外，将二氧化铈系浆料用作研磨浆料，浆料流量设为200cm3/min.，并且浆料温度设为25～30℃。
接着，如图6J所示，利用在第一实施例中结合图3T描述的制造方法中的过程，在栅形成用沟槽42的每个内表面上形成第二栅绝缘膜43。接着，经过第二栅绝缘膜43，在栅形成用沟槽42的内表面上形成用于确定功函数的功函数控制膜44，45。
首先，利用诸如ALD方法或CVD方法等薄膜沉积方法，沉积具有适用于N沟道MISFET的功函数的金属或金属化合物层。在本实施例中，例如沉积硅化铪(HfSix)层使其具有例如约10nm～约100nm的厚度，从而形成功函数控制膜44。随后，除掉在第二区域11B的区域LVP上和第一区域11A上的那部分功函数控制膜44。结果，剩余的功函数控制膜44留在第二区域11B中的区域LVN-1和区域LVN-2上。
接着，利用诸如ALD方法或CVD方法等薄膜沉积方法，沉积具有适用于P沟道MISFET的功函数的金属或金属化合物层。在本实施例中，例如沉积氮化钛(TiN)层使其具有例如约5nm～约50nm的厚度，从而形成功函数控制膜45。随后，除掉在第二区域11B中的区域LVN-1和区域LVN-2上以及第一区域11A上的那部分功函数控制膜45。结果，剩余的功函数控制膜45留在第二区域11B中的区域LVP上。对于P沟道MISFET，例如，也可以沉积钌(Ru)层等。
功函数控制膜44，45中的任何一个均可以首先形成。
接着，以导电材料在整个表面上形成导电膜46并使其填充在每个栅形成用沟槽42内。导电膜46例如由电阻值低于每个功函数控制膜44，45的金属材料制成。在本实施例中，作为一个例子，导电膜46由钨(W)制成。
接着，如图6K所示，利用在第一实施例中结合图3U描述的制造方法中的过程，除掉除了填充在每个栅形成用沟槽42内的导电膜46之外的额外导电膜46(参照图6J)。这个除掉过程例如利用CMP方法来实现。在利用CMP方法的阶段中，衬膜36、第一层间绝缘膜38和保护膜41等用作研磨阻挡层。结果，第二区域11B中的每个低电压晶体管(N沟道MISFET)的第二栅电极47由留在每个对应的栅形成用沟槽42中的导电膜46和功函数控制膜44形成。此外，第二区域11B中的低电压晶体管(P沟道MISFET)的第二栅电极48由留在对应的栅形成用沟槽42中的导电膜46和功函数控制膜45形成。此时，由于保护膜41的端面被形成为斜面41C的形式，因此能防止导电膜46留在斜面41C上。
接着，进行在第一实施例中结合图3V描述的过程中的那些步骤以及该过程之后的各步骤。
根据本发明第二实施例的制造半导体装置1(1B)的方法，一个中电压晶体管(N沟道MISFET)2和一个高电压晶体管(N沟道MISFET)3作为第一组晶体管分别形成在半导体基板11上的区域MV和区域HV中。另外，两个以上的低电压晶体管(N沟道MISFET)4、一个低电压晶体管(N沟道MISFET)4和一个低电压晶体管(P沟道MISFET)5作为第二组晶体管分别形成在半导体基板11上的区域LVN-1、区域LVN-2和区域LVP中，第二组中每个晶体管的工作电压低于第一组中每个晶体管的工作电压。除此之外，在将保护膜41形成得覆盖住在第一组晶体管的每个第一栅电极15上形成的硅化物层40之后，才形成第二组晶体管的第二栅电极47，48。因此，在形成第二组晶体管的第二栅电极47，48的期间，例如，甚至当为了除掉分别制成第二栅电极47，48的金属材料的额外部分而进行研磨时，也能由于保护膜41的存在而避免在每个第一栅电极15上形成的硅化物层40的减薄或消失。结果，将第一组晶体管的硅化物层40保护起来。因此，由于硅化物层40的存在就能减小每个第一栅电极15的电阻值。
因此就获得了如下优点。即，在同一半导体基板11上形成了第一组晶体管(高耐受电压(高电压工作和中电压工作)的晶体管组)和第二组晶体管(例如，低电压工作的晶体管组)，第一组中的每个晶体管具有由氧化硅或氧硅化氮化物制成的第一栅绝缘膜13和由多晶硅或非晶硅制成的第一栅电极15，第二组中的晶体管具有由高介电常数(High-k)膜形成的第二栅绝缘膜43和由所谓的金属栅电极形成的第二栅电极47，48。结果，可以减小第一组晶体管的每个第一栅电极15的电阻值。
另外，由于保护膜41的端面被形成为斜面41C的形式，因而能防止导电膜46留在斜面41C上。因此，就可以解决因留下的导电膜46可能引起的短路问题。
下面，结合图7A和图7B中示出的制造过程的截面图来详细说明上述第二实施例的变形例。
如图7A所示，利用在第二实施例中结合图6G描述的制造方法中的过程，形成用于保护在第一区域11A中的每个第一栅电极15上形成的硅化物层40的保护膜41。此外，在第一区域11A中的保护膜41上形成蚀刻掩模80。
接着，如图7B所示，通过使用蚀刻掩模80，将第二区域11B中的那部分保护膜41除掉。在此情况下，例如利用各向同性蚀刻方法来除掉那部分保护膜41。通过利用各向同性蚀刻方法，将保护膜41的端面形成为斜面41C的形式。这个过程之后的各步骤与第二实施例中的那些步骤相同。
用于保护性氧化硅膜的各向同性干刻方法中的条件如下所述。作为一个例子，将四氟甲烷(CF4)气体和氧气(O2)用作蚀刻气体，CF4流量设为50cm3/min.，并且O2流量设为20cm3/min。此外，蚀刻环境气压设为20.7Pa，蚀刻系统的功率(等离子体输出)设为500W，并且基板温度设为20℃。
在第二实施例的这个变形例中，因为利用各向同性蚀刻方法能将保护膜41的端面形成为斜面41C的形式，所以不必有用于将保护膜41的端面形成为斜面41C的形式的CMP过程。结果，与第二实施例中的处理步骤相比，减少了处理步骤的数量并使其与第一实施例中的处理步骤的数量相同。另外，可以获得与第二实施例相同的效果。
下面，结合图8、图9A和图9B中的示意性结构截面图来详细描述本发明第三实施例的半导体装置。
如图8、图9A和图9B所示，在半导体基板11中形成有隔离区域12。在此情况下，作为一个例子，通过这些隔离区域12将其中分别形成有低电压晶体管(例如，MISFET)的区域LVN-1、区域LVN-2和区域LVP，其中形成有中电压晶体管(例如，MISFET)的区域MV以及其中形成有高电压晶体管(例如，MISFET)的区域HV隔离开。每个区域MV和区域HV包括具有孤立图案的区域并包括MISFET的图案密度比较密集的区域。另外，作为高电压晶体管的形成区域的区域HV和作为中电压晶体管的形成区域的区域MV被统称为第一区域11A。此外，区域LVN-1、区域LVN-2和区域LVP被统称为第二区域11B，在上述区域LVN-1中密集地形成有作为低电压晶体管的N沟道MISFET，在上述区域LVN-2中孤立地形成有作为低电压晶体管的N沟道MISFET，在上述区域LVP中形成有作为低电压晶体管的P沟道MISFET。
另外，在想要形成N沟道MISFET的区域中适当地进行用于形成P型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了NMIS沟道区域。另外，在想要形成P沟道MISFET的区域中适当地进行用于形成N型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了PMIS沟道区域。应注意，各沟道区域可以分别形成在形成有高电压晶体管的区域HV中、形成有中电压晶体管的区域MV中以及形成有低电压晶体管的区域LVN-1、区域LVN-2和区域LVP中。
在半导体基板11中的区域HV和区域MV的表面上分别形成有第一栅绝缘膜13。在很多情况下，高电压晶体管和中电压晶体管分别具有厚的第一栅绝缘膜。每个第一栅绝缘膜13例如由氧化硅膜形成并且还被形成得具有2～4nm的厚度。在第一栅绝缘膜13上分别形成有第一栅电极15。每个第一栅电极15例如由多晶硅或非晶硅制成，并且被形成得比在第二区域11B中形成的每个第二栅电极47，48低20～50nm。
在半导体基板11中的区域LVN-1、区域LVN-2和区域LVP上暂时地分别形成有伪栅绝缘膜和伪栅电极(图未示)。此外，在伪栅电极的每个侧壁和第一栅电极15的每个侧壁上分别形成有偏移隔离层19。每个偏移隔离层19的厚度例如为6～10nm。
此外，在半导体基板11的表面侧上且在每个第一栅电极15的两侧下方处分别形成有延伸区域21和22。另外，在半导体基板11的表面侧上且在区域LVN-1和区域LVN-2的每个伪栅电极的两侧下方处分别形成有N沟道MISFET的延伸区域23和24。此外，在半导体基板11的表面侧上且在区域LVP的伪栅电极的两侧下方处分别形成有P沟道MISFET的延伸区域25和26。
另外，经过偏移隔离层19，在每个第一栅电极15和每个伪栅电极的侧部上分别形成有侧壁20。
此外，经过对应的延伸区域21和22，在半导体基板11的表面侧上且在每个第一栅电极15的两侧下方处分别形成源/漏区27和28。另外，经过N沟道MISFET的对应的延伸区域23和24，在半导体基板11的表面侧上且在区域LVN-1和区域LVN-2的每个伪栅电极的两侧下方处分别形成源/漏区29和30。此外，经过P沟道MISFET的延伸区域25和26，在半导体基板11的表面侧上且在区域LVP的伪栅电极的两侧下方处分别形成源/漏区31和32。
在每个源/漏区27～32上形成有硅化物层33。硅化物层33例如由硅化钴(CoSi2)、硅化镍(NiSi2)或镍铂硅化物等制成。
此外，形成绝缘膜，使其部分地覆盖住第一栅电极15和伪栅电极等。上述绝缘膜包括在半导体基板11的整个表面上形成的衬膜36和在衬膜36上形成的第一层间绝缘膜38。
衬膜36例如由氮化硅(SiN)膜形成，并用来向晶体管的对应沟道部分施加应力。例如，具有拉伸应力的衬膜用于N沟道MISFET中以便增大沟道中的迁移率。此外，具有压缩应力的衬膜用于P沟道MISFET中以便增大沟道中的迁移率。另外，对于N沟道MISFET和P沟道MISFET，可以独立地分别形成衬膜36。此外，衬膜36施加的应力通常能依据薄膜沉积条件来确定。
第一层间绝缘膜38例如由利用HDP-CVD方法形成的氧化硅(SiO2)膜形成。此外，在形成有第一栅电极15的第一区域11A中的第一层间绝缘膜38和衬膜36的表面被形成得低于第二区域11B中的第一层间绝缘膜38和衬膜36的表面，从而暴露出每个第一栅电极15的上表面。因此，第一区域11A中的第一层间绝缘膜38和衬膜36的每个表面被形成得与每个第一栅电极15的上表面处于同一水平面上，或者，例如被形成得相对于每个第一栅电极15的上表面具有约±20nm的高度偏差。
在每个第一栅电极15的上表面上形成有硅化物层40。硅化物层40例如由硅化钴(CoSi2)、硅化镍(NiSi2)或镍铂硅化物等制成。
在第一区域11A中的第一层间绝缘膜38和衬膜36的表面上形成有用于保护硅化物层40的保护膜41。保护膜41例如由氧化硅(SiO2)膜或氮化硅(SiN)膜形成。此外，第一区域11A中的那部分保护膜41的表面被形成得与第二区域11B中的第一层间绝缘膜38和衬膜36的每个表面近似处于同一高度，例如，被形成得相对于第二区域11B中的第一层间绝缘膜38和衬膜36的每个表面具有约±20nm的高度偏差。此时的薄膜沉积温度设为450℃以下。结果，甚至当形成保护膜41时，也能防止对先前形成的每个硅化物层33和40造成损坏。另外，第一区域11A中的那部分保护膜41的表面被形成得与第二区域11B中的第一层间绝缘膜38和衬膜36的每个表面近似处于同一高度，这就使得布线和电极等能够精确地形成在保护膜41、第一层间绝缘膜38和衬膜36的上表面上。
通过除掉伪栅电极和伪栅绝缘膜，将栅形成用沟槽42形成得延伸贯穿第二区域11B中的第一层间绝缘膜38和衬膜36。
在栅形成用沟槽42的每个内表面上形成有第二栅绝缘膜43。第二栅绝缘膜43被形成为使得依据第二栅绝缘膜43获得的单位面积电容大于依据第一区域11A中的每个第一栅绝缘膜13获得的单位面积电容。第二栅绝缘膜43由高介电常数膜形成。高介电常数膜例如由铪、锆、镧、钇、钽或铝的氧化物、氧硅化物、氧氮化物或氧硅化氮化物制成。具体地，高介电常数膜例如由下列材料制成：氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钇(Y2O3)、氧化钽(Ta2O5)、氧化铝(Al2O3)、硅酸铪(HfSiOx)、硅酸锆(ZrSiOx)、硅酸镧(LaSiOx)、硅酸钇(YSiOx)、硅酸钽(TaSiOx)、硅酸铝(AlSiOx)、钛酸锆(ZrTiOx)、氧化铝铪(HfAlOx)或氧化锆铪(HfZrOx)。或者，高介电常数膜由这些化合物中的任何一种的氮化物制成。例如，作为氧硅化氮化物，有上述金属硅酸盐的氮化物，例如氧硅化氮化铪(HfSiON)或氧硅化氮化锆(ZrSiON)。高介电常数膜的相对介电常数随着成分、形态(晶体或非晶体)等发生变化。然而，一般地，氧化铪(HfO2)的相对介电常数为25～30，氧化锆(ZrO2)的相对介电常数为20～25。
另外，经过第二栅绝缘膜43，在栅形成用沟槽42的内表面上分别形成用于确定功函数的功函数控制膜44，45。通常，在N沟道MISFET的栅电极中，功函数控制膜的功函数为4.6eV以下，优选4.3eV以下。另一方面，在P沟道MISFET的栅电极中，功函数控制膜的功函数为4.6eV以上，优选4.9eV以上。此外，这些功函数之间的差别优选等于或大于0.3eV。具体地，虽然功函数会随着成分、形态(晶体或非晶体)等发生变化，但用于N沟道MISFET的硅化铪(HfSix)的功函数为约4.1eV～约4.3eV，用于P沟道MISFET的氮化钛(TiN)的功函数为约4.5eV～约5.0eV。上述每个功函数控制膜44，45的材料的例子有：诸如钛(Ti)、钒(V)、镍(Ni)、锆(Zr)、铌(Nb)、钼(Mo)、钌(Ru)、铪(Hf)、钽(Ta)、钨(W)或铂(Pt)等金属，它们的合金，或者它们的化合物。关于它们的金属化合物，有金属氮化物或者金属与半导体的化合物。此外，关于金属与半导体的化合物，金属硅化物是一个例子。
在区域LVN-1和区域LVN-2中的每个栅形成用沟槽42中形成有功函数控制膜44，该功函数控制膜是由具有适用于N沟道MISFET的功函数的金属或金属化合物制成的。功函数控制膜44的材料的例子有：诸如铪(Hf)或钽(Ta)等金属，它们的合金，或者它们的化合物。具体地，硅化铪(HfSix)更优选用于功函数控制膜44。
另外，在区域LVP中的栅形成用沟槽42中形成有功函数控制膜45，该功函数控制膜是由具有适用于P沟道MISFET的功函数的金属或金属化合物制成的。功函数控制膜45的材料的例子有：诸如钛(Ti)、钼(Mo)或钌(Ru)等金属，它们的合金，或者它们的化合物。具体地，氮化钛(TiN)或钌(Ru)更优选用于功函数控制膜45。
此外，以导电材料形成导电膜46并使其填充在每个栅形成用沟槽42内。例如，将电阻值低于每个功函数控制膜44，45的金属材料用于导电膜46。在本实施例中，钨(W)用作上述金属材料的一个例子。
如上所述，第二区域11B中的每个低电压晶体管(N沟道MISFET)的第二栅电极47由留在每个对应的栅形成用沟槽42中的导电膜46和功函数控制膜44形成。此外，第二区域11B中的低电压晶体管(P沟道MISFET)的第二栅电极48由留在对应的栅形成用沟槽42中的导电膜46和功函数控制膜45形成。
在衬膜36、第一层间绝缘膜38和保护膜41的全部表面上形成有第二层间绝缘膜51。第二层间绝缘膜51例如由氧化硅膜形成。
通向晶体管的第一栅电极15、第二栅电极47，48以及源/漏区27～32的连接孔52被形成得延伸贯穿衬膜36、第一层间绝缘膜38、保护膜41和第二层间绝缘膜51。此外，由导电膜形成的电极54被形成得填充在连接孔52中。
如前面所述，一个中电压晶体管(N沟道MISFET)2形成在第一区域11A的区域MV中，一个高电压晶体管(N沟道MISFET)3形成在第一区域11A的区域HV中。此外，两个以上的低电压晶体管(N沟道MISFET)4密集地形成在第二区域11B的区域LVN-1中，一个低电压晶体管(N沟道MISFET)4孤立地形成在第二区域11B的区域LVN-2中，并且一个低电压晶体管(P沟道MISFET)5形成在第二区域11B的区域LVP中。以这种方式，形成了半导体装置1(1C)。
如上所述，在本发明第三实施例的半导体装置1(1C)中，一个中电压晶体管(N沟道MISFET)2和一个高电压晶体管(N沟道MISFET)3作为第一组晶体管分别形成在半导体基板11上的区域MV和区域HV中。另外，两个以上的低电压晶体管(N沟道MISFET)4、一个低电压晶体管(N沟道MISFET)4和一个低电压晶体管(P沟道MISFET)5作为第二组晶体管分别形成在半导体基板11上的区域LVN-1、区域LVN-2和区域LVP中，第二组中每个晶体管的工作电压低于第一组中每个晶体管的工作电压。除此之外，将保护膜41形成得覆盖住在第一组晶体管的每个第一栅电极15上形成的硅化物层40。因此，在形成第二组晶体管的第二栅电极47，48的期间，例如，甚至当为了除掉分别制成第二栅电极47，48的金属材料的额外部分而进行研磨时，也能由于保护膜41的存在而避免在每个第一栅电极15上形成的硅化物层40的减薄或消失。结果，将第一组晶体管的硅化物层40保护起来。因此，由于硅化物层40的存在就能减小每个第一栅电极15的电阻值。
另外，覆盖第二组晶体管的第一层间绝缘膜38的表面与保护膜41的表面能够被形成在同一高度处，或者近似在同一高度处，从而呈例如平坦面状。结果，就可以解决在形成第二栅电极(图未示)时所使用的导电膜(图未示)部分地留在保护膜41的台阶部分中的问题。
下面结合图10A～图10J中示出的制造过程的截面图来详细描述本发明第三实施例的半导体装置制造方法。本发明第三实施例的制造方法是制造上述半导体装置1(1C)的方法的一个例子。
如图10A所示，利用在第一实施例中结合图3B～图3O描述的制造方法中的过程，在半导体基板11中的区域HV和区域MV的表面上分别形成栅部17。此外，在半导体基板11中的区域LVN-1、区域LVN-2和区域LVP的表面上分别形成伪栅部18。在此情况下，每个栅部17从下往上包括第一栅绝缘膜13、第一栅电极15和硬掩模74A。此外，每个伪栅部18从下往上包括伪栅绝缘膜14、伪栅电极16和硬掩模74B。
接着，在每个栅部17的两个侧壁上和每个伪栅部18的两个侧壁上分别形成偏移隔离层(图未示)。这里，每个栅部17由硬掩模74A、第一栅电极15和第一栅绝缘膜13等组成。此外，每个伪栅部18由硬掩模74B、伪栅电极16和伪栅绝缘膜14等组成。接着，在半导体基板11的表面侧上且在第一区域11A中的每个栅部17的两侧下方处分别形成N沟道MISFET的延伸区域21和22。另外，在半导体基板11的表面侧上且在第二区域11B中的伪栅部18的两侧下方处分别形成N沟道MISFET的延伸区域23和24以及P沟道MISFET的延伸区域25和26。
接着，经过对应的偏移隔离层(图未示)，在每个栅部17的侧壁上和每个伪栅部18的侧壁上分别形成侧壁20。接着，经过对应的延伸区域21和22，在半导体基板11的表面侧上且在第一区域11A中的每个栅部17的两侧下方处分别形成源/漏区27和28。此外，经过对应的延伸区域23和24，在半导体基板11的表面侧上且在第二区域11B中的区域LVN-1和区域LVN-2的每个伪栅部18的两侧下方处分别形成源/漏区29和30。另外，经过延伸区域25和26，在半导体基板11的表面侧上且在第二区域11B中的区域LVP的伪栅部18的两侧下方处分别形成源/漏区31和32。此外，在每个源/漏区27～32上形成硅化物层33。
接着，在半导体基板11的整个表面上形成绝缘膜，使其覆盖住栅部17和伪栅部18等。首先，在半导体基板11的整个表面上形成衬膜36作为上述绝缘膜。接着，在衬膜36上形成第一层间绝缘膜38作为上述绝缘膜的一部分。接着，利用CMP方法对位于栅部17和伪栅部18上面的第一层间绝缘膜38和衬膜36进行研磨，直到硬掩模74A和硬掩模74B暴露出来。此时，保留了硬掩模74A和74B的下部。
接着，如图10B所示，利用在第一实施例中结合图3P描述的制造方法中的过程，利用抗蚀剂涂敷技术和光刻技术形成蚀刻掩模79，使其覆盖住第二区域11B。通过使用蚀刻掩模79，将第一区域11A中的那部分硬掩模74A(参照图10A)除掉，从而暴露出第一栅电极15的上表面，并且将第一层间绝缘膜38、衬膜36和侧壁20的一部分除掉。
随后，如图10C所示，利用使用蚀刻掩模79的干刻方法，除掉第一栅电极15的上部，从而将每个第一栅电极15的高度减小例如20～50nm。
另外，如图10D所示，利用使用蚀刻掩模79的干刻方法，部分地除掉第一层间绝缘膜38(参照图10C)、衬膜36和侧壁20，直到达到与每个第一栅电极15的高度近似相同的水平(例如，其高度偏差为±20nm)。此后，将蚀刻掩模79除掉。
接着，如图10E所示，利用在第一实施例中结合图3Q描述的制造方法中的过程，在每个第一栅电极15上形成硅化物层40。首先，在整个表面上形成用于形成硅化物层的金属层。在此情况下，作为一个例子，上述金属层由钴(Co)制成。例如利用溅射方法沉积钴层使其具有例如6～8nm的厚度，从而形成上述金属层。接着，在500～600℃温度下进行RTA，使得金属层只与每个第一栅电极15的硅(Si)发生反应，从而形成硅化物层40。由于上述金属层是由钴制成的，因此硅化物层40由硅化钴(例如，CoSi)制成。此后，利用使用硫酸(H2SO4)和过氧化氢(H2O2)的湿刻方法，除掉绝缘膜(例如硬掩模74B、侧壁20、衬膜36和第一层间绝缘膜38等)上未反应的钴。随后，进行热处理，从而形成具有低电阻值的硅化钴(CoSi2)层。该热处理例如在650～850℃的温度下按照RTA方式进行30秒钟。另外，上述金属层也可以由镍(Ni)或镍铂(NiPt)制成而不是由钴(Co)制成。在此情况下，形成了硅化镍(NiSi2)层。在任一情况下，都能适当地设定RTA中的温度。
接着，如图10F所示，在整个表面上形成用于保护上述硅化物层40的保护膜41。保护膜41例如利用等离子体CVD方法由氧化硅(SiO2)膜或氮化硅(SiN)膜形成。例如，当保护膜41由氧化硅膜形成时，CVD方法中的条件的一个例子如下：氧气(O2)(流量：600cm3/min.)和硅酸四乙酯(TEOS)(流量：800cm3/min.)用作原料气体，沉积环境气压设为1.09kPa，CVD系统的RF功率设为700W，并且基板温度设为400℃。由于上述保护膜41可以在450℃以下的温度进行沉积，因此能防止对先前形成的硅化物层33和40造成损坏。另外，将保护膜41的厚度设定成使其在第一区域11A中的那一部分的高度与第一层间绝缘膜38在第二区域11B中的那部分的高度相等或者近似相同，并能够保护硅化物层40。为了达到这个要求，在考虑了硅化物层40的高度和保护膜41的厚度的情况下确定每个第一栅电极15的挖出量。以这种方式，在第一区域11A中的那部分保护膜41的表面被形成得与第二区域11B中的第一层间绝缘膜38和衬膜36的每个表面近似处于同一高度，或者被形成为与此接近的状态，这样使得布线和电极等能够精确地形成在保护膜41、第一层间绝缘膜38和衬膜36的上表面上。
接着，如图10G所示，利用抗蚀剂涂敷技术和光刻技术形成蚀刻掩模80，使其覆盖住第一区域11A。这样，第二区域11B没有被蚀刻掩模80覆盖。
接着，如图10H所示，通过干刻方法利用蚀刻掩模80除掉在第二区域11B中的那部分保护膜41，从而使剩余的保护膜41留在第一区域11A中。干刻方法中的条件的一个例子如下：八氟环丁烷(C4F8)、氧气(O2)和氩气(Ar)用作蚀刻气体，C4F8、O2和Ar的流量分别设为9cm3/min.、5cm3/min.和250cm3/min.，蚀刻环境气压设为4.1Pa，蚀刻系统的功率(等离子体输出)设为1,500W，并且基板温度设为20℃。
随后，如图10I所示，例如利用干刻方法除掉硬掩模74B和伪栅电极16(参照图10A)。此外，利用使用稀氢氟酸的湿刻方法，除掉伪栅绝缘膜14(参照图10A)，从而形成栅形成用沟槽42。此后，将蚀刻掩模80除掉。
结果，如图10J所示，第一区域11A中的保护膜41的表面以及第二区域11B中的第一层间绝缘膜38和衬膜36等的表面被大体上平坦化。此外，在每个第一栅电极15上形成的硅化物层40被保护膜41覆盖着。由于这个过程之后的各步骤与在第一实施例中结合图3T～图3Y描述的那些步骤相同，为了简单起见这里省略了对它们的描述。
在本发明第三实施例的制造半导体装置1(1C)的方法中，获得的操作和效果与上述第一实施例的操作和效果相同。另外，在形成保护膜41之前，除掉第一组晶体管中的第一层间绝缘膜38的上部、第一栅电极15的上部等等，使得第一组晶体管中的每个第一栅电极15变成在高度上低于第二组晶体管中的每个第二栅电极(图未示)。结果，甚至当硅化物层40形成在第一组晶体管中的每个第一栅电极15上时，它也被形成得在高度上低于第二组晶体管中的每个第二栅电极(图未示)。因此，在形成保护膜41时，覆盖着第二组晶体管的第一层间绝缘膜38的表面以及保护膜41的表面被形成得呈平坦面状，在第一组晶体管中的每个第一栅电极15上形成的硅化物层40因为被保护膜41覆盖着而被保护起来。
另外，覆盖第二组晶体管的第一层间绝缘膜38的表面与保护膜41的表面可以形成在同一高度处，或者近似在同一高度处，从而呈例如平坦面状。结果，就可以解决在形成第二栅电极(图未示)时所使用的导电膜(图未示)部分地留在保护膜41的台阶部分中的问题。
下面结合图11、图12A和图12B中的示意性结构截面图来详细描述本发明第四实施例的半导体装置。
如图11、图12A和图12B所示，在半导体基板11中形成有隔离区域12。在此情况下，作为一个例子，通过这些隔离区域12将其中分别形成有低电压晶体管(例如，MISFET)的区域LVN-1、区域LVN-2和区域LVP，其中形成有中电压晶体管(例如，MISFET)的区域MV以及其中形成有高电压晶体管(例如，MISFET)的区域HV隔离开。每个区域MV和区域HV包括具有孤立图案的区域并包括MISFET的图案密度比较密集的区域。另外，作为高电压晶体管的形成区域的区域HV和作为中电压晶体管的形成区域的区域MV被统称为第一区域11A。此外，区域LVN-1、区域LVN-2和区域LVP被统称为第二区域11B，在上述区域LVN-1中密集地形成有作为低电压晶体管的N沟道MISFET，在上述区域LVN-2中孤立地形成有作为低电压晶体管的N沟道MISFET，在上述区域LVP中形成有作为低电压晶体管的P沟道MISFET。
另外，对想要形成N沟道MISFET的区域适当地进行用于形成P型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了NMIS沟道区域。另外，对想要形成P沟道MISFET的区域适当地进行用于形成N型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了PMIS沟道区域。应注意，各沟道区域可以分别形成在形成有高电压晶体管的区域HV中、形成有中电压晶体管的区域MV中以及形成有对应低电压晶体管的区域LVN-1、区域LVN-2和区域LVP中。
在半导体基板11中的区域HV和区域MV的表面上分别形成有第一栅绝缘膜13。在很多情况下，高电压晶体管和中电压晶体管分别具有厚的第一栅绝缘膜。每个第一栅绝缘膜13例如由氧化硅膜形成并且还被形成得具有2～4nm的厚度。在第一栅绝缘膜13上分别形成有第一栅电极15。每个第一栅电极15例如由多晶硅或非晶硅制成，并且具有100～150nm的厚度。
在半导体基板11中的区域LVN-1、区域LVN-2和区域LVP上暂时地分别形成有伪栅绝缘膜和伪栅电极(图未示)。此外，在伪栅电极的每个侧壁和第一栅电极15的每个侧壁上分别形成有偏移隔离层19。每个偏移隔离层19的厚度例如为6～10nm。
此外，在半导体基板11的表面侧上且在每个第一栅电极15的两侧下方处分别形成有N沟道MISFET的延伸区域21和22。另外，在半导体基板11的表面侧上且在区域LVN-1和区域LVN-2的每个伪栅电极的两侧下方处分别形成有N沟道MISFET的延伸区域23和24。此外，在半导体基板11的表面侧上且在区域LVP的伪栅电极的两侧下方处分别形成有P沟道MISFET的延伸区域25和26。
另外，经过偏移隔离层19，在每个第一栅电极15的侧部和每个伪栅电极的侧部上分别形成有侧壁20。
此外，经过对应的延伸区域21和22，在半导体基板11的表面侧上且在每个第一栅电极15的两侧下方处分别形成源/漏区27和28。另外，经过N沟道MISFET的对应的延伸区域23和24，在半导体基板11的表面侧上且在区域LVN-1和区域LVN-2的每个伪栅电极的两侧下方处分别形成源/漏区29和30。此外，经过P沟道MISFET的延伸区域25和26，在半导体基板11的表面侧上且在区域LVP的伪栅电极的两侧下方处分别形成源/漏区31和32。
在每个源/漏区27～32上形成硅化物层33。硅化物层33例如由硅化钴(CoSi2)、硅化镍(NiSi2)或镍铂硅化物等制成。
此外，形成绝缘膜，使其部分地覆盖住第一栅电极15和伪栅电极等。上述绝缘膜包括在半导体基板11的整个表面上形成的衬膜36和在衬膜36上形成的第一层间绝缘膜38。
衬膜36例如由氮化硅(SiN)膜形成，并用来向晶体管的对应沟道部分施加应力。例如，具有拉伸应力的衬膜用于N沟道MISFET中以便增大沟道中的迁移率。此外，具有压缩应力的衬膜用于P沟道MISFET中以便增大沟道中的迁移率。另外，对于N沟道MISFET和P沟道MISFET，可以独立地分别形成衬膜36。此外，由衬膜36施加的应力通常能依据薄膜沉积条件来确定。
第一层间绝缘膜38例如由利用HDP-CVD方法形成的氧化硅(SiO2)膜形成。此外，将第一层间绝缘膜38的表面和衬膜36的表面平坦化，从而暴露出第一栅电极15和伪栅电极(图未示)的上表面。
通过除掉伪栅电极和伪栅绝缘膜，将栅形成用沟槽42形成得延伸贯穿第二区域11B中的第一层间绝缘膜38和衬膜36。
在栅形成用沟槽42的每个内表面上形成有第二栅绝缘膜43。第二栅绝缘膜43被形成为使得依据第二栅绝缘膜43获得的单位面积电容大于依据第一区域11A中的每个第一栅绝缘膜13获得的单位面积电容。第二栅绝缘膜43由高介电常数膜形成。高介电常数膜例如由铪、锆、镧、钇、钽或铝的氧化物、氧硅化物、氧氮化物或氧硅化氮化物制成。具体地，高介电常数膜例如由下列材料制成：氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钇(Y2O3)、氧化钽(Ta2O5)、氧化铝(Al2O3)、硅酸铪(HfSiOx)、硅酸锆(ZrSiOx)、硅酸镧(LaSiOx)、硅酸钇(YSiOx)、硅酸钽(TaSiOx)、硅酸铝(AlSiOx)、钛酸锆(ZrTiOx)、氧化铝铪(HfAlOx)或氧化锆铪(HfZrOx)。或者，高介电常数膜由这些化合物中的任何一种的氮化物制成。例如，作为氧硅化氮化物，有上述金属硅酸盐的氮化物，例如氧硅化氮化铪(HfSiON)或氧硅化氮化锆(ZrSiON)。高介电常数膜的相对介电常数随着成分、形态(晶体或非晶体)等发生变化。然而，一般地，氧化铪(HfO2)的相对介电常数为25～30，氧化锆(ZrO2)的相对介电常数为20～25。
另外，经过第二栅绝缘膜43，在栅形成用沟槽42的内表面上分别形成用于确定功函数的功函数控制膜44，45。通常，在N沟道MISFET的栅电极中，功函数控制膜的功函数为4.6eV以下，优选4.3eV以下。另一方面，在P沟道MISFET的栅电极中，功函数控制膜的功函数为4.6eV以上，优选4.9eV以上。此外，这些功函数之间的差别优选等于或大于0.3eV。具体地，虽然功函数会随着成分、形态(晶体或非晶体)等发生变化，但用于N沟道MISFET的硅化铪(HfSix)的功函数为约4.1eV～约4.3eV，用于P沟道MISFET的氮化钛(TiN)的功函数为约4.5eV～约5.0eV。上述每个功函数控制膜44，45的材料的例子有：诸如钛(Ti)、钒(V)、镍(Ni)、锆(Zr)、铌(Nb)、钼(Mo)、钌(Ru)、铪(Hf)、钽(Ta)、钨(W)或铂(Pt)等金属，它们的合金，或者它们的化合物。作为金属化合物，有金属氮化物或者金属与半导体的化合物。此外，关于金属与半导体的化合物，金属硅化物是一个例子。
在区域LVN-1和区域LVN-2中的每个栅形成用沟槽42中形成有功函数控制膜44，该功函数控制膜是由具有适用于N沟道MISFET的功函数的金属或金属化合物制成的。功函数控制膜44的材料的例子有：诸如铪(Hf)或钽(Ta)等金属，它们的合金，或者它们的化合物。具体地，硅化铪(HfSix)更优选用于功函数控制膜44。
另外，在区域LVP中的栅形成用沟槽42中形成有功函数控制膜45，该功函数控制膜是由具有适用于P沟道MISFET的功函数的金属或金属化合物制成的。功函数控制膜45的材料的例子有：诸如钛(Ti)、钼(Mo)或钌(Ru)等金属，它们的合金，或者它们的化合物。具体地，氮化钛(TiN)或钌(Ru)更优选用于功函数控制膜45。
此外，以导电材料形成导电膜46并使其填充在每个栅形成用沟槽42内。例如，将电阻值低于每个功函数控制膜44，45的金属材料用于导电膜46。在本实施例中，钨(W)用作上述金属材料的一个例子。
如上所述，第二区域11B中的每个低电压晶体管(N沟道MISFET)的第二栅电极47由留在每个对应的栅形成用沟槽42中的导电膜46和功函数控制膜44形成。此外，第二区域11B中的低电压晶体管(P沟道MISFET)的第二栅电极48由留在对应的栅形成用沟槽42中的导电膜46和功函数控制膜45形成。
形成用于保护第二栅电极47和第二栅电极48的保护膜49，使其覆盖住第二区域11B中的第一层间绝缘膜38和衬膜36。保护膜49例如利用等离子体CVD方法由氧化硅(SiO2)膜或氮化硅(SiN)膜形成。在那时，将薄膜沉积温度设为450℃以下。结果，能防止对先前形成的硅化物层33造成损坏。
在每个第一栅电极15的上表面上形成有硅化物层40。硅化物层40例如由硅化钴(CoSi2)、硅化镍(NiSi2)或镍铂硅化物等制成。
衬膜36、第一层间绝缘膜38、硅化物层40和保护膜49等的全部表面上形成有第二层间绝缘膜51。第二层间绝缘膜51例如由氧化硅膜形成。
通向晶体管的第一栅电极15、第二栅电极47，48以及源/漏区27～32的连接孔52被形成得延伸贯穿衬膜36、第一层间绝缘膜38、保护膜49和第二层间绝缘膜51。此外，由导电膜形成的电极54被形成得填充在连接孔52中。
如前面所述，一个中电压晶体管(N沟道MISFET)2形成在第一区域11A的区域MV中，一个高电压晶体管(N沟道MISFET)3形成在第一区域11A的区域HV中。此外，两个以上的低电压晶体管(N沟道MISFET)4密集地形成在第二区域11B的区域LVN-1中，一个低电压晶体管(N沟道MISFET)4孤立地形成在第二区域11B的区域LVN-2中，并且一个低电压晶体管(P沟道MISFET)5形成在第二区域11B的区域LVP中。以这种方式，形成了半导体装置1(1D)。
如上所述，在本发明第四实施例的半导体装置1(1D)中，一个中电压晶体管(N沟道MISFET)2和一个高电压晶体管(N沟道MISFET)3作为第一组晶体管分别形成在半导体基板11中的区域MV和区域HV中。另外，两个以上的低电压晶体管(N沟道MISFET)4、一个低电压晶体管(N沟道MISFET)4和一个低电压晶体管(P沟道MISFET)5作为第二组晶体管分别形成在半导体基板11中的区域LVN-1、区域LVN-2和区域LVP中，第二组中每个晶体管的工作电压低于第一组中每个晶体管的工作电压。除此之外，将保护膜49形成得覆盖住第二组晶体管的第二栅电极47，48。因此，在形成保护膜49之后才在第一组晶体管的每个第一栅电极上形成硅化物层40，这就使得在形成硅化物层40时能够保护第二组晶体管的第二栅电极47，48。即，当除掉未反应的为了进行硅化反应而形成的金属膜时，能防止每个第二栅电极47，48被蚀刻或者被除掉。由于以这种方式在每个第一栅电极15上形成了硅化物层40，因此减小了每个第一栅电极15的电阻值。
因此就获得了如下优点。即，在同一半导体基板11上形成了第一组晶体管(高耐受电压(高电压工作和中电压工作)的晶体管组)和第二组晶体管(例如，低电压工作的晶体管组)，第一组中的每个晶体管具有由氧化硅或氧硅化氮化物制成的第一栅绝缘膜13和由多晶硅或非晶硅制成的第一栅电极15，第二组中的晶体管具有由高介电常数(High-k)膜形成的第二栅绝缘膜43和由所谓的金属栅电极形成的第二栅电极47，48。结果，可以减小第一组晶体管的每个第一栅电极15的电阻值。
下面结合图13A～图13L中示出的制造过程的截面图来详细描述本发明第四实施例的半导体装置制造方法。本发明第四实施例的制造方法是制造上述半导体装置1(1D)的方法的一个例子。
如图13A所示，利用在第一实施例中结合图3B～图3O描述的制造方法中的过程，在半导体基板11中的区域HV和区域MV的表面上分别形成栅部17。此外，在半导体基板11中的区域LVN-1、区域LVN-2和区域LVP的表面上分别形成伪栅部18。在此情况下，每个栅部17从下往上包括第一栅绝缘膜13、第一栅电极15和硬掩模74A。此外，每个伪栅部18从下往上包括伪栅绝缘膜14、伪栅电极16和硬掩模74B。
接着，在每个栅部17的两个侧壁上和每个伪栅部18的两个侧壁上分别形成偏移隔离层(图未示)。这里，每个栅部17由硬掩模74A、第一栅电极15和第一栅绝缘膜13等组成。此外，每个伪栅部18由硬掩模74B、伪栅电极16和伪栅绝缘膜14等组成。接着，在半导体基板11的表面侧上且在第一区域11A中的每个栅部17的两侧下方处分别形成N沟道MISFET的延伸区域21和22。另外，在半导体基板11的表面侧上且在第二区域11B中的伪栅部18的两侧下方处分别形成N沟道MISFET的延伸区域23和24以及P沟道MISFET的延伸区域25和26。
接着，经过对应的偏移隔离层(图未示)，在每个栅部17的侧壁上和每个伪栅部18的侧壁上形成侧壁20。接着，经过对应的延伸区域21和22，在半导体基板11的表面侧上且在第一区域11A中的每个栅部17的两侧下方处分别形成源/漏区27和28。此外，经过对应的延伸区域23和24，在半导体基板11的表面侧上且在第二区域11B中的区域LVN-1和区域LVN-2的每个伪栅部18的两侧下方处分别形成源/漏区29和30。另外，经过延伸区域25和26，在半导体基板11的表面侧上且在第二区域11B中的区域LVP的伪栅部18的两侧下方处分别形成源/漏区31和32。此外，在每个源/漏区27～32上形成硅化物层33。
接着，在半导体基板11的整个表面上形成绝缘膜，使其覆盖住栅部17和伪栅部18等。首先，在半导体基板11的整个表面上形成衬膜36作为上述绝缘膜。接着，在衬膜36上形成第一层间绝缘膜38作为上述绝缘膜的一部分。接着，利用CMP方法对位于栅部17和伪栅部18上面的第一层间绝缘膜38和衬膜36进行研磨，直到硬掩模74A和硬掩模74B暴露出来。此时，保留了硬掩模74A和74B的下部。
接着，如图13B所示，利用干刻方法或CMP方法，除掉第一区域11A中的每个第一栅电极15上的硬掩模74A(参照图13A)和第二区域11B中的每个伪栅电极16上的硬掩模74B(参照图13A)。当例如利用CMP方法除掉硬掩模74A和74B时，第一栅电极15、伪栅电极16、第一层间绝缘膜38、衬膜36和侧壁20等的表面被平坦化得大体上呈平坦面状。
接着，如图13C所示，利用抗蚀剂涂敷技术和光刻技术形成蚀刻掩模81，使其覆盖住第一区域11A。这样，第二区域11B没有被蚀刻掩模81覆盖。
接着，如图13D所示，例如通过干刻方法利用蚀刻掩模81来除掉伪栅电极16(参照图13A)，从而形成栅形成用沟槽42。此后，将蚀刻掩模81除掉。
然而，如图13E所示，通过利用使用稀氢氟酸的湿刻方法，除掉伪栅绝缘膜14(参照图13A)，从而形成栅形成用沟槽42。此时，第一层间绝缘膜38的上部也被蚀刻掉。
接着，如图13F所示，通过利用在第一实施例中结合图3T描述的制造方法中的过程，在栅形成用沟槽42的每个内表面上形成有第二栅绝缘膜43。第二栅绝缘膜43被形成为使得依据第二栅绝缘膜43获得的单位面积电容大于依据第一区域11A中的每个第一栅绝缘膜13获得的单位面积电容。接着，经过第二栅绝缘膜43，在栅形成用沟槽42的内表面上分别形成用于确定功函数的功函数控制膜44，45。
首先，利用诸如ALD方法或CVD方法等薄膜沉积方法，沉积具有适用于N沟道MISFET的功函数的金属或金属化合物层。在本实施例中，例如沉积硅化铪(HfSix)层使其具有例如约10nm～约100nm的厚度，从而形成功函数控制膜44。随后，除掉在第二区域11B中的区域LVP上和第一区域11A上的那部分功函数控制膜44。结果，剩余的功函数控制膜44留在第二区域11B中的区域LVN-1和区域LVN-2上。
接着，利用诸如ALD方法或CVD方法等薄膜沉积方法，沉积具有适用于P沟道MISFET的功函数的金属或金属化合物层。在本实施例中，例如沉积氮化钛(TiN)层使其具有例如约5nm～约50nm的厚度，从而形成功函数控制膜45。随后，除掉在第二区域11B中的区域LVN-1和区域LVN-2上以及第一区域11A上的那部分功函数控制膜45。结果，剩余的功函数控制膜45留在第二区域11B中的区域LVP上。对于P沟道MISFET，例如，也可以沉积钌(Ru)层等。
功函数控制膜44，45中的任何一个均可以首先形成。
接着，以导电材料在整个表面上形成导电膜46并使其填充在每个栅形成用沟槽42内。导电膜46例如由电阻值低于每个功函数控制膜44，45的金属材料制成。在本实施例中，作为一个例子，导电膜46由钨(W)制成。
接着，如图13G所示，利用在第一实施例中结合图3U描述的制造方法中的过程，除掉除了填充在每个栅形成用沟槽42内的导电膜46之外的额外导电膜46(参照图13F)。这个除掉过程例如利用CMP方法来实现。在利用CMP方法的阶段中，衬膜36和第一层间绝缘膜38等用作研磨阻挡层。结果，第二区域11B中的每个低电压晶体管(N沟道MISFET)的第二栅电极47由留在每个对应的栅形成用沟槽42中的导电膜46和功函数控制膜44形成。此外，第二区域11B中的低电压晶体管(P沟道MISFET)的第二栅电极48由留在对应的栅形成用沟槽42中的导电膜46和功函数控制膜45形成。
接着，如图13H所示，在第一层间绝缘膜38和衬膜36等的全部表面上形成保护膜49。保护膜49例如利用等离子体CVD方法由氧化硅(SiO2)膜或氮化硅(SiN)膜形成。例如，当保护膜49由氧化硅膜形成时，CVD方法中的条件的一个例子如下：氧气(O2)(流量：600cm3/min.)和硅酸四乙酯(TEOS)(流量：800cm3/min.)用作原料气体，沉积环境气压设为1.09kPa，CVD系统的RF功率设为700W，并且基板温度设为400℃。由于保护膜49可以在450℃以下的温度进行沉积，因此能防止对先前形成的硅化物层33造成损坏。
接着，利用抗蚀剂涂敷技术和光刻技术形成蚀刻掩模(图未示)。然后，通过干刻方法利用该蚀刻掩模除掉在第一区域11A中的那部分保护膜49，因此剩余的保护膜49留下并覆盖住第二区域11B。
接着，如图13I所示，在每个第一栅电极15上形成硅化物层40。首先，在整个表面上形成用于形成硅化物层40的金属层。上述金属层可以由镍(Ni)或镍铂(NiPt)制成。在此情况下，作为一个例子，上述金属层由镍(Ni)制成。例如利用溅射方法沉积镍层使其具有例如6～8nm的厚度，从而形成上述金属层。接着，在350℃以下且允许硅化反应的温度下进行RTA，例如进行30秒钟，使得金属层只与每个第一栅电极15的硅(Si)发生反应，从而形成硅化物层40。由于上述金属层是由镍制成的，因此硅化物层40由硅化镍制成。此后，利用使用王水的湿刻方法，除掉绝缘膜(例如侧壁20、衬膜36和第一层间绝缘膜38等)上未反应的镍。随后，进行热处理，从而形成具有低电阻值的硅化镍(NiSi2)层。这种热处理例如在450℃以下且允许得到低电阻值的温度下按照RTA方式进行30秒钟。
接着，如图13J所示，在衬膜36、第一层间绝缘膜38、硅化物层40和保护膜49等的全部表面上形成第二层间绝缘膜51。第二层间绝缘膜51例如由氧化硅膜形成。关于薄膜沉积条件，在例如利用HDP-CVD方法时，薄膜沉积温度设为450℃以下。
接着，如图13K所示，例如利用CMP方法，将第二层间绝缘膜51的表面平坦化。
接着，如图13L所示，利用在第一实施例中结合图3W～图3Y描述的制造方法中的过程，通向晶体管的第一栅电极15上的硅化物层40、第二栅电极47，48以及源/漏区27～32上的硅化物层33的连接孔52被形成得延伸贯穿衬膜36、第一层间绝缘膜38、保护膜49和第二层间绝缘膜51。应注意，因为图13L是个截面图，所以为了简单起见在这里省略了对一部分连接孔的图示。接着，在第二层间绝缘膜51上形成导电膜，使其填充在每个连接孔52中。该导电膜例如由钨(W)制成。此外，例如将CVD方法用作沉积该导电膜的方法。
接着，利用CMP方法或干刻方法除掉位于第二层间绝缘膜51上面的那部分导电膜，使得每个电极54由留在每个连接孔52内的导电膜形成。虽然没有图示，但随后要进行布线过程。
如前面所述，一个中电压晶体管(N沟道MISFET)2形成在第一区域11A的区域MV中，一个高电压晶体管(N沟道MISFET)3形成在第一区域11A的区域HV中。此外，两个以上的低电压晶体管(N沟道MISFET)4密集地形成在第二区域11B的区域LVN-1中，一个低电压晶体管(N沟道MISFET)4孤立地形成在第二区域11B的区域LVN-2中，并且一个低电压晶体管(P沟道MISFET)5形成在第二区域11B的区域LVP中。以这种方式，形成了半导体装置1(1D)。
根据本发明第四实施例的半导体装置制造方法，一个中电压晶体管(N沟道MISFET)2和一个高电压晶体管(N沟道MISFET)3作为第一组晶体管分别形成在半导体基板11中的区域MV和区域HV中。另外，两个以上的低电压晶体管(N沟道MISFET)4、一个低电压晶体管(N沟道MISFET)4和一个低电压晶体管(P沟道MISFET)5作为第二组晶体管分别形成在半导体基板11中的区域LVN-1、区域LVN-2和区域LVP中，第二组中每个晶体管的工作电压低于第一组中每个晶体管的工作电压。除此之外，在第一组晶体管的每个第一栅电极15上形成硅化物层40之前，已将保护膜49形成得覆盖住第二组晶体管的第二栅电极47，48。因此，当在第一组晶体管的每个第一栅电极上形成硅化物层40时，已将第二组晶体管的第二栅电极47，48保护起来。即，当除掉未反应的为了进行硅化反应而形成的金属膜时，能防止每个第二栅电极47，48被蚀刻或者被除掉。由于以这种方式在每个第一栅电极15上形成了硅化物层40，因此减小了每个第一栅电极15的电阻值。
因此就获得了如下优点。即，在同一半导体基板11上形成了第一组晶体管(高耐受电压(高电压工作和中电压工作)的晶体管组)和第二组晶体管(例如，低电压工作的晶体管组)，第一组中的每个晶体管具有由氧化硅或氧硅化氮化物制成的第一栅绝缘膜13和由多晶硅或非晶硅制成的第一栅电极15，第二组中的晶体管具有由高介电常数(High-k)膜形成的第二栅绝缘膜43和由所谓的金属栅电极形成的第二栅电极47，48。结果，可以减小第一组晶体管的每个第一栅电极15的电阻值。
本领域技术人员应当理解，依据不同的设计要求和其他因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。

Claims (19)

1.一种半导体装置，包括：
在半导体基板上形成的第一组晶体管；以及
在所述半导体基板上形成的第二组晶体管，所述第二组晶体管中每个晶体管的工作电压低于所述第一组晶体管中每个晶体管的工作电压；
其中所述第一组晶体管中的每个晶体管包括经过第一栅绝缘膜在所述半导体基板上形成的第一栅电极和在所述第一栅电极上形成的硅化物层；
所述第二组晶体管中的每个晶体管包括经过第二栅绝缘膜在形成于所述半导体基板上面的绝缘膜中的栅形成用沟槽内形成的第二栅电极；并且，
形成有保护膜使其覆盖住所述第一组晶体管的每个第一栅电极上的所述硅化物层。
2.根据权利要求1所述的半导体装置，其中所述保护膜的端面被形成为斜面的形式。
3.一种半导体装置，包括：
在半导体基板上形成的第一组晶体管；以及
在所述半导体基板上形成的第二组晶体管，所述第二组晶体管中每个晶体管的工作电压低于所述第一组晶体管中每个晶体管的工作电压；
其中所述第一组晶体管中的每个晶体管包括经过第一栅绝缘膜在所述半导体基板上形成的第一栅电极和在所述第一栅电极上形成的硅化物层；
所述第二组晶体管中的每个晶体管包括经过第二栅绝缘膜在形成于所述半导体基板上面的绝缘膜中的栅形成用沟槽内形成的第二栅电极；
所述第一组晶体管的每个第一栅电极被形成得低于所述第二组晶体管的每个第二栅电极；
形成有保护膜使其覆盖住所述第一组晶体管的每个第一栅电极上的所述硅化物层；并且，
所述保护膜的表面和在形成有所述第二组晶体管的区域中的所述绝缘膜的表面被形成得呈平坦面状。
4.一种半导体装置，包括：
在半导体基板上形成的第一组晶体管；以及
在所述半导体基板上形成的第二组晶体管，所述第二组晶体管中每个晶体管的工作电压低于所述第一组晶体管中每个晶体管的工作电压；
其中所述第一组晶体管中的每个晶体管包括经过第一栅绝缘膜在所述半导体基板上形成的第一栅电极和在所述第一栅电极上形成的硅化物层；
所述第二组晶体管中的每个晶体管包括经过第二栅绝缘膜在形成于所述半导体基板上面的绝缘膜中的栅形成用沟槽内形成的第二栅电极；并且，
形成有保护膜使其覆盖住所述第二组晶体管的每个第二栅电极。
5.根据权利要求4所述的半导体装置，其中所述保护膜由在450℃以下的薄膜沉积温度下形成的绝缘膜形成。
6.根据权利要求4所述的半导体装置，其中所述保护膜由氧化硅膜或氮化硅膜形成，所述氧化硅膜或氮化硅膜是利用热化学气相沉积方法，即热CVD方法形成的。
7.一种半导体装置制造方法，所述半导体装置包括第一组晶体管和第二组晶体管，所述第二组晶体管中每个晶体管的工作电压低于所述第一组晶体管中每个晶体管的工作电压，所述第一组晶体管和所述第二组晶体管形成在半导体基板上，所述第一组晶体管中的每个晶体管具有经过对应的第一栅绝缘膜在所述半导体基板上形成的第一栅电极和在对应的所述第一栅电极上形成的硅化物层，所述第二组晶体管中的每个晶体管具有经过对应的第二栅绝缘膜在形成于所述半导体基板上面的绝缘膜中的栅形成用沟槽内形成的第二栅电极，所述制造方法包括如下步骤：
在所述第一组晶体管的每个第一栅电极上形成所述硅化物层之后，形成用于覆盖所述硅化物层的保护膜；以及
经过所述第二栅绝缘膜在所述栅形成用沟槽内形成所述第二栅电极。
8.根据权利要求7所述的半导体装置制造方法，还包括如下步骤：
在所述半导体基板上用于形成所述第一组晶体管的第一区域和用于形成所述第二组晶体管的第二区域中，形成依次层叠有所述第一栅绝缘膜、所述第一栅电极和硬掩模的栅部；
在所述半导体基板的第一区域中形成所述第一组晶体管中的每个晶体管的第一源/漏区，并且在所述半导体基板的第二区域中形成所述第二组晶体管中的每个晶体管的第二源/漏区；
在将所述绝缘膜形成得覆盖住所述第一区域中和所述第二区域中的每个栅部之后，在使每个栅部的硬掩模暴露出来的同时使所述绝缘膜的表面平坦化；
除掉所述第一区域中的每个栅部的硬掩模；
在所述第一区域中的每个第一栅电极的上表面上形成所述硅化物层；
在所述第一区域中的所述绝缘膜上形成用于覆盖所述硅化物层的保护膜；
通过除掉所述第二区域中的栅部，在所述绝缘膜内形成所述栅形成用沟槽；以及
在每个所述栅形成用沟槽内形成所述第二栅绝缘膜之后，在每个所述栅形成用沟槽内填充导电材料，从而形成每个所述第二栅电极。
9.根据权利要求8所述的半导体装置制造方法，其中所述第二区域中的第二栅绝缘膜被形成得使它的单位面积电容大于所述第一区域中的第一栅绝缘膜的单位面积电容。
10.根据权利要求8所述的半导体装置制造方法，其中所述第一区域中的第一栅绝缘膜由铪、锆、镧、钇、钽或铝的氧化物、氧硅化物、氧氮化物或氧硅化氮化物制成。
11.一种半导体装置制造方法，所述半导体装置包括第一组晶体管和第二组晶体管，所述第二组晶体管中每个晶体管的工作电压低于所述第一组晶体管中每个晶体管的工作电压，所述第一组晶体管和所述第二组晶体管形成在半导体基板上，所述第一组晶体管中的每个晶体管具有经过对应的第一栅绝缘膜在所述半导体基板上形成的第一栅电极和在对应的所述第一栅电极上形成的硅化物层，所述第二组晶体管中的每个晶体管具有经过对应的第二栅绝缘膜在形成于所述半导体基板上面的绝缘膜中的栅形成用沟槽内形成的第二栅电极，所述制造方法包括如下步骤：
在通过除掉所述第一组晶体管的绝缘膜的上部和第一栅电极的上部将所述第一组晶体管的每个第一栅电极形成得低于所述第二组晶体管的每个第二栅电极之后，在每个所述第一栅电极上形成所述硅化物层；
形成用于覆盖所述硅化物层的保护膜，使得所述保护膜的表面和在形成有所述栅形成用沟槽的区域中的所述绝缘膜的表面被形成得呈平坦面状；以及
经过对应的所述第二栅绝缘膜在每个所述栅形成用沟槽内填充导电材料，从而形成所述第二组晶体管的第二栅电极，所述栅形成用沟槽是通过除掉所述第二组晶体管的第一栅电极和第一栅绝缘膜来形成的。
12.根据权利要求11所述的半导体装置制造方法，还包括如下步骤：
在所述半导体基板上用于形成所述第一组晶体管的第一区域和用于形成所述第二组晶体管的第二区域中，形成依次层叠有所述第一栅绝缘膜、所述第一栅电极和硬掩模的栅部；
在所述半导体基板的第一区域中形成所述第一组晶体管中的每个晶体管的第一源/漏区，并且在所述半导体基板的第二区域中形成所述第二组晶体管中的每个晶体管的第二源/漏区；
在将所述绝缘膜形成得覆盖住所述第一区域中和所述第二区域中的每个栅部之后，在使每个栅部的硬掩模暴露出来的同时使所述绝缘膜的表面平坦化；
通过除掉所述第一区域中的绝缘膜的上部和硬掩模，使所述第一栅电极暴露出来；
除掉每个所述第一栅电极的上部；
在所述第一区域中的每个所述第一栅电极的上表面上形成所述硅化物层；
在所述第一区域中的绝缘膜上形成用于覆盖所述硅化物层的保护膜，使得所述保护膜的表面和形成在所述第二区域中的所述绝缘膜的表面呈平坦面状；
通过除掉所述第二区域中的第一栅电极和第一栅绝缘膜，在所述绝缘膜内形成所述栅形成用沟槽；以及
在每个所述栅形成用沟槽内形成所述第二栅绝缘膜之后，在每个所述栅形成用沟槽内填充导电材料，从而形成每个所述第二栅电极。
13.根据权利要求12所述的半导体装置制造方法，其中所述保护膜被形成得与在所述第一区域内的所述硬掩模和所述绝缘膜被除掉的区域中所除掉的所述绝缘膜具有相同的厚度。
14.根据权利要求12所述的半导体装置制造方法，其中所述第二区域中的第二栅绝缘膜被形成得使它的单位面积电容大于所述第一区域中的第一栅绝缘膜的单位面积电容。
15.根据权利要求12所述的半导体装置制造方法，其中所述第一区域中的第一栅绝缘膜由铪、锆、镧、钇、钽或铝的氧化物、氧硅化物或氧氮化物制成。
16.一种半导体装置制造方法，所述半导体装置包括第一组晶体管和第二组晶体管，所述第二组晶体管中每个晶体管的工作电压低于所述第一组晶体管中每个晶体管的工作电压，所述第一组晶体管和所述第二组晶体管形成在半导体基板上，所述第一组晶体管中的每个晶体管具有经过对应的第一栅绝缘膜在所述半导体基板上形成的第一栅电极和在对应的所述第一栅电极上形成的硅化物层，所述第二组晶体管中的每个晶体管具有经过对应的第二栅绝缘膜在形成于所述半导体基板上面的绝缘膜中的栅形成用沟槽内形成的第二栅电极，所述制造方法包括如下步骤：
在形成所述第二组晶体管的第二栅电极之后，形成用于覆盖所述第二组晶体管的每个第二栅电极的保护膜，并且在所述第一组晶体管的每个第一栅电极上形成所述硅化物层。
17.根据权利要求16所述的半导体装置制造方法，还包括如下步骤：
在所述半导体基板上用于形成所述第一组晶体管的第一区域和用于形成所述第二组晶体管的第二区域中，形成依次层叠有所述第一栅绝缘膜、所述第一栅电极和硬掩模的栅部；
在所述半导体基板的第一区域中形成所述第一组晶体管中的每个晶体管的第一源/漏区，并且在所述半导体基板的第二区域中形成所述第二组晶体管中的每个晶体管的第二源/漏区；
在将所述绝缘膜形成得覆盖住所述第一区域中和所述第二区域中的每个栅部之后，在使每个栅部的硬掩模暴露出来的同时使所述绝缘膜的表面平坦化；
通过除掉所述第一区域和所述第二区域中的绝缘膜的上部和硬掩模，使所述第一栅电极暴露出来；
通过除掉所述第二区域中的第一栅电极和第一栅绝缘膜，在所述绝缘膜内形成所述栅形成用沟槽；
在每个所述栅形成用沟槽内形成所述第二栅绝缘膜之后，在每个所述栅形成用沟槽内填充导电材料，从而形成每个所述第二栅电极；
在所述第二区域中的绝缘膜上形成用于覆盖所述第二栅电极的保护膜；以及
在所述第一区域中的每个第一栅电极的上表面上形成所述硅化物层。
18.根据权利要求17所述的半导体装置制造方法，其中所述第二区域中的第二栅绝缘膜被形成得使它的单位面积电容大于所述第一区域中的第一栅绝缘膜的单位面积电容。
19.根据权利要求17所述的半导体装置制造方法，其中所述第一区域中的第一栅绝缘膜由铪、锆、镧、钇、钽或铝的氧化物、氧硅化物或氧氮化物制成。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103972290A (zh) * 2013-02-04 2014-08-06 三星电子株式会社 半导体器件及其制造方法
CN104733397A (zh) * 2013-12-18 2015-06-24 旺宏电子股份有限公司 包括多层结构的半导体装置及其制造方法
CN109494219A (zh) * 2017-09-13 2019-03-19 台湾积体电路制造股份有限公司 集成电路
CN109643720A (zh) * 2016-07-06 2019-04-16 国立研究开发法人产业技术综合研究所 半导体存储元件、其他元件及其制造方法
CN111276539A (zh) * 2018-12-05 2020-06-12 三星电子株式会社 具有栅电极的半导体器件
CN113488537A (zh) * 2021-05-26 2021-10-08 武汉新芯集成电路制造有限公司 半导体器件及其形成方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923321B2 (en) * 2008-11-03 2011-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for gap filling in a gate last process
JP5550286B2 (ja) * 2009-08-26 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2011094939A1 (zh) * 2010-02-04 2011-08-11 上海贝尔股份有限公司 基于地理位置信息服务的接入方法及装置
US8030214B2 (en) * 2010-02-19 2011-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating gate structures
US8420476B2 (en) * 2010-05-27 2013-04-16 International Business Machines Corporation Integrated circuit with finFETs and MIM fin capacitor
US20120142157A1 (en) * 2010-12-07 2012-06-07 Cheng-Guo Chen Method of fabricating a semiconductor structure
JP5837387B2 (ja) 2011-10-11 2015-12-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置および半導体集積回路装置の製造方法
US20130119435A1 (en) * 2011-11-15 2013-05-16 Avago Technologies Wiresess IP (Singapore) Pte. Ltd. Dielectric dummification for enhanced planarization with spin-on dielectrics
US20130214364A1 (en) * 2012-02-16 2013-08-22 International Business Machines Corporation Replacement gate electrode with a tantalum alloy metal layer
US8492228B1 (en) 2012-07-12 2013-07-23 International Business Machines Corporation Field effect transistor devices having thick gate dielectric layers and thin gate dielectric layers
GB2529955B (en) * 2013-06-25 2020-01-22 Intel Corp CMOS-compatible polycide fuse structure and method of fabricating same
JP2015176573A (ja) * 2014-03-18 2015-10-05 株式会社ジャパンディスプレイ 電極基板、表示装置、入力装置および電極基板の製造方法
US10062618B2 (en) * 2015-05-26 2018-08-28 GlobalFoundries, Inc. Method and structure for formation of replacement metal gate field effect transistors
US9786563B2 (en) 2015-11-23 2017-10-10 International Business Machines Corporation Fin pitch scaling for high voltage devices and low voltage devices on the same wafer
US10026818B1 (en) * 2017-01-19 2018-07-17 Globalfoundries Inc. Field effect transistor structure with recessed interlayer dielectric and method
US10546775B1 (en) * 2018-08-01 2020-01-28 Globalfoundries Inc. Field-effect transistors with improved dielectric gap fill
US20220052041A1 (en) * 2020-08-12 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6476739A (en) * 1987-09-18 1989-03-22 Nec Corp Manufacture of semiconductor device
JP3025478B2 (ja) 1998-07-13 2000-03-27 松下電器産業株式会社 半導体装置およびその製造方法
JP3201357B2 (ja) 1998-09-25 2001-08-20 日本電気株式会社 複数のゲート絶縁膜を有する半導体装置の製造方法
JP3023355B1 (ja) 1998-12-25 2000-03-21 松下電器産業株式会社 半導体装置及びその製造方法
JP2000307010A (ja) * 1999-04-16 2000-11-02 Nec Corp 半導体集積回路装置およびその製造方法
JP2001102443A (ja) 1999-09-27 2001-04-13 Toshiba Corp 半導体装置およびその製造方法
US6806497B2 (en) 2002-03-29 2004-10-19 Seiko Epson Corporation Electronic device, method for driving the electronic device, electro-optical device, and electronic equipment
JP2004095938A (ja) 2002-09-02 2004-03-25 Sony Corp 半導体装置の製造方法および半導体装置
KR100481890B1 (ko) * 2003-08-27 2005-04-11 주식회사 하이닉스반도체 반도체소자의 게이트 산화막 형성방법
JP2006060173A (ja) 2004-08-24 2006-03-02 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006093242A (ja) 2004-09-21 2006-04-06 Sanyo Electric Co Ltd 半導体装置の製造方法
US20060228843A1 (en) 2005-04-12 2006-10-12 Alex Liu Method of fabricating semiconductor devices and method of adjusting lattice distance in device channel
JP4882287B2 (ja) 2005-06-20 2012-02-22 ソニー株式会社 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103972290A (zh) * 2013-02-04 2014-08-06 三星电子株式会社 半导体器件及其制造方法
CN104733397A (zh) * 2013-12-18 2015-06-24 旺宏电子股份有限公司 包括多层结构的半导体装置及其制造方法
CN109643720A (zh) * 2016-07-06 2019-04-16 国立研究开发法人产业技术综合研究所 半导体存储元件、其他元件及其制造方法
CN109643720B (zh) * 2016-07-06 2024-01-05 国立研究开发法人产业技术综合研究所 半导体存储元件、其他元件及其制造方法
CN109494219A (zh) * 2017-09-13 2019-03-19 台湾积体电路制造股份有限公司 集成电路
CN109494219B (zh) * 2017-09-13 2022-01-18 台湾积体电路制造股份有限公司 集成电路
CN111276539A (zh) * 2018-12-05 2020-06-12 三星电子株式会社 具有栅电极的半导体器件
CN111276539B (zh) * 2018-12-05 2024-04-12 三星电子株式会社 具有栅电极的半导体器件
CN113488537A (zh) * 2021-05-26 2021-10-08 武汉新芯集成电路制造有限公司 半导体器件及其形成方法

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