CN100438073C - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法，其目的在于揭示一种具有高介电值栅极介电层的金属氧化物半导体晶体管的工艺及设备。首先为提供一基底，一高介电值栅极介电层材料沉积覆盖该基底，一栅极电极层沉积覆盖该介电层材料，以及进行一图形化步骤，以制造栅极及介电层的侧壁，移除基底的一部分。侧壁材料沉积覆盖于图形化的栅极电极及介电层，以制造图形化栅极电极及介电层的侧壁保护层，延伸侧壁保护层以连接介电层底部。在另一实施例中，沉积一沟道材料，邻接于高介电值栅极介电层，以及进行一图形化步骤，移除高介电值栅极介电层下方至少一部分沟道材料。在另一实施例中，沟道材料为反向沉积。

Description

半导体装置及其制造方法
技术领域
本发明是有关于一种半导体的制造方式，特别是有关于制造整合装置，其包含至少一个具有高介电值(high-K)栅极介电层的金属氧化物半导体晶体管(MOS)。
背景技术
半导体技术中，装置尺寸持续微小化，也须改善晶体管效能。在传统栅极介电层中缩小装置尺寸，对于制造具可靠度金属氧化物半导体(MOS)晶体管，将产生问题，包含短沟道效应(SCE)与栅极介电层漏电。现有技术中，可使用高介电值(high-k)介电层材料，作为栅极介电层材料以改善装置效能。根据此目的，一高介电值(high-k)材料所具有的介电值常数k，须大于传统介电层材料二氧化硅约为3.9的介电值常数。具有一介电值常数大于3.9的材料称为高介电值(high-k)材料。高介电值(high-k)介电层，提供较小尺寸装置一等价氧化硅厚度(EOT)；符合更新互补型金属氧化物半导体晶体管(CMOS)工艺微小化的需求。然而此材料具有其它问题，包含金属氧化物半导体(MOS)晶体管内临界电压(Vt)的不稳定，尤其是P型金属氧化物半导体晶体管(PMOS)，导致工业用装置不宜使用高介电值(high-k)介电层材料。再者，尺寸缩小及硅基底高介电值(high-k)材料的使用，会使载流子移动率降低，晶体管效能因而减低。
一篇论文题为“A Highly Manufacturable Low Power andHigh Speed HfSiO CMOS FET with Dual Poly-Si GateElectrodes，”Iwamoto et al.，International ElectronicsDevices Meeting of the IEEE(IEDM)，December 2003阐述一P型金属氧化物半导体晶体管(PMOS)使用一特别高的栅极介电层材料，硅酸铪(HfSiO)，覆盖一硅基底；以及描述特定侧壁的使用及一沟道控制步骤，以改善Vt变化效应。此论文指出特别对于使用高介电值(high-k)介电层材料所制造P型金属氧化物半导体晶体管(PMOS)的观察，其临界电压(Vt)漂移的问题。
一篇论文题为“55nm high mobility SiGe(：C)PMOSFETSwith HfO2 gate dielectric and TiN metal gate for advancedCMOS，”by Weber et al，2004Symposium on VLSITechnology，Digest of Technical Papers，指出改良后的晶体管效能；其中，通过外延沉积一压缩应变硅锗层，形成一硅锗沟道材料，具有二氧化铪(HfO2)的一高介电值(high-k)栅极介电层，以及氮化钛(TiN)的一金属栅极电极，所制造的P型金属氧化物半导体晶体管(PMOS)，可得到改善的载流子移动率及临界电压(Vt)。
一篇论文题为“Mobility Enhancement in Surface ChannelSiGe PMOSFETs with HfO2 Gate Dielectrics，”by Shi et al，IEEE Electron Device Letters，Vol.24，No.1，January 2003，描述使用应变硅锗层作为沟道层，二氧化铪(HfO2)作为介电层，以制造P型金属氧化物半导体晶体管(PMOS)；此论文指出装置载流子移动率比传统硅装置优良，然而也指出临界电压(Vt)的变动问题。
一篇论文题为“<100>Strained SiGe Channel PMOSFETwith Enhanced Hole Mobility and Lower ParasiticResistance，”by Shima，Fujitsu Science and TechnologyJournal 39，vol.1，pp.78-83(June 2003)，指出P型金属氧化物半导体晶体管(PMOS)中使用应变硅锗层作为一沟道材料，对载流子移动率的实验所获得的结果。
因此需要一种新的工艺及设备，使具有一高介电值(high-k)栅极介电层的金属氧化物半导体(MOS)晶体管具备可生产性，增加效能，以及可定出尺寸规范。
发明内容
有鉴于此，本发明在提供一种工艺及结构，有关于使用高介电值(high-k)栅极介电层材料的平面金属氧化物半导体(MOS)晶体管。
在本发明的第一较佳实施例中，提供一高介电值(high-k)介电层，覆盖一基底，沉积一栅极电极材料以覆盖该高介电值(high-k)介电层，沉积一保护掩膜以覆盖该电极，图形化该掩膜；以及通过一非等向性蚀刻，完成栅极电极与栅极介电层材料结构，简称栅极结构，其中该非等向性蚀刻的步骤是延伸跨过该介电层，至该介电层材料底部下方的基底。最后结构包含侧壁间隔层，自行对准源极及漏极区，以形成完整的金属氧化物半导体(MOS)晶体管；侧壁间隔层跨越栅极电极的两侧边，包含介电层底部下方区域。因为侧壁覆盖延伸至沟道介电层界面区下方，可以防止不必要的材料侵入，包含氧或氢原子；其可能渗入任一沟道区，基底沟道及介电层界面，介电层，或介电层材料与栅极电极材料之间界面。最后的金属氧化物半导体(MOS)晶体管装置中，高介电值(high-k)介电层仍具有所需介电值常数(k)的电性。
本发明提供一种半导体装置，所述半导体装置包含：一半导体基底；多个浅沟槽绝缘区于该半导体基底内，以定义所述浅沟槽绝缘区之间的有源器件区；一反向掺杂沟道区，形成于该半导体基底的表面上，覆盖至少一有源器件区，其中该反向掺杂沟道区掺杂与该半导体基底不同导电类型的杂质；至少一高介电值栅极介电层覆盖该有源器件区及浅沟槽绝缘区；至少一栅极电极覆盖所述浅沟槽绝缘区与该有源器件区上的高介电值栅极介电层；以及侧壁间隔层分别覆盖所述浅沟槽绝缘区与该有源器件区上的该栅极电极的侧壁与该高介电值栅极介电层的侧壁，并分别延伸进入该有源器件区的该半导体基底的表面及该浅沟槽绝缘区，其中该侧壁间隔层延伸进入该高介电值栅极介电层的底层下。
本发明还提供一种半导体装置，所述半导体装置包含：一半导体基底；定义于该半导体基底的一核心区域；定义于该半导体基底的一周边线路区域；形成于该核心区域的半导体基底上的一第一有源器件，包括形成在该核心区域的半导体基底上的一反向掺杂沟道区、形成在该核心区域的半导体基底上的一高介电值栅极介电层、及形成在该高介电值栅极介电层上的一第一栅极电极；形成在该核心区域中的一个或多个浅沟槽绝缘区，其中该高介电值栅极介电层及该栅极电极在至少一个所述浅沟槽绝缘区之上；形成在该周边线路区域中的一第二有源器件，且具有一高介电值栅极介电层及一第二栅极电极形成于该周边线路区域的半导体基底上；以及多个侧壁间隔层，分别形成在该第一有源器件的第一栅极电极的侧壁、该核心区域中的至少一个所述浅沟槽绝缘区、及该第二有源器件的第二栅极电极的侧壁上，且所述侧壁间隔层延伸进入该核心区域的该高介电值栅极介电层及该周边线路区域的高介电值栅极介电层的底层。
本发明另提供一种形成半导体装置的方法，所述形成半导体装置的方法包含：形成多个浅沟槽绝缘区于一半导体基底内，以在该半导体基底中定义出所述浅沟槽绝缘区间的至少一有源器件区；形成一反向掺杂沟道区于该半导体基底上；沉积一高介电值栅极介电层于该半导体基底上；沉积一栅极电极层于该高介电值栅极介电层上；图形化该栅极电极层及该高介电值栅极介电层以于所述浅沟槽绝缘区中形成至少一第一栅极结构，并于该至少一有源器件区中形成至少一第二栅极结构，其中该第一栅极结构具有一第一侧壁，而该第二栅极结构具有一第二侧壁，且该第一侧壁延伸进入该浅沟槽绝缘区形成一深度，其为一第一深度，而该第二侧壁延伸进入该有源器件区的该半导体基底形成一深度，其为一第二深度；形成侧壁间隔层于该第一侧壁及该第二侧壁。
在一较佳实施例中，在晶体管形成区基底内产生一反向掺杂沟道区，晶体管使用传统离子注入到基底内。反向掺杂沟道区所增加的效能，可使晶体管有效调整临界电压(Vt)。
在一较佳实施例中，例如一沟道材料；在介电层材料下方沉积应变硅(Si)、应变硅锗(SiGe)或其组合物，提供装置沟道及降低临界电压，以增加载流子移动率；可任意选择反向掺杂沟道材料以增加晶体管效能。侧壁间隔层延伸进入该沟道层及高介电值(high-k)介电层底部下方，避免不必要的杂质，包含氧原子或氢原子，防止其渗入结构中而降低高介电值(high-k)介电层功能。
在另一较佳实施例中，高介电值(high-k)介电层具有一介电常数k至少大于8或更高，包括铪(Hf)及硅(Si)。可使用氮化硅及高介电值(high-k)介电层堆叠形成介电层，包括铪、硅、氧及氮。可使用钽(Ta)或镧(La)氧化物，氧化铝或氮化铝，或其它已知高介电值(high-k)介电层的组合物。
在另一较佳实施例中，一集成电路在基底上具有核心区域及周边线路区域。核心区域及周边线路区域的工艺步骤可以不同，亦即，可使用掩膜及微影技术，用以在其中一个区域进行工艺上各步骤时，同时在另一个区域中提供一图形化光致抗蚀剂包覆，以保护此区，反之亦然。使用不同的处理装置工艺，只在核心装置区内沉积一应变硅锗层，同时在周边线路区中并不沉积。然后可以沉积高介电值(high-k)介电层与栅极电极材料于两区域，然而周边线路区域栅极介电层厚度可能大于核心区域。
在另一较佳实施例中，应变沟道层可以反向掺杂(counter-doped)以增加晶体管效能，提供临界电压(Vt)更佳的控制。使用掩膜以形塑光致抗蚀剂，可以反向掺杂(counter-doped)一部分或全部晶体管，或者一些晶体管可不使用反向掺杂(counter-doped)。
在另一较佳实施例中，可以在一硅覆盖绝缘层结构(SOI)的绝缘体上制造装置。基底材料可以是大块硅及包含N型P型掺杂阱区域，可替换的基底包含硅锗、锗、应变硅、应变锗或组合物、或硅/硅锗层堆叠。
在另一较佳实施例中，栅极电极可使用金属栅极电极或包含金属的组合材料，例如一氮化钛(TiN)金属栅极电极。栅极电极可使用多晶硅及掺杂多晶硅，多晶硅栅极电极也可混合一附加的自动对准金属硅化物(Self-Aligned Silicide，salicide)包覆以获得较佳效能。
在另一较佳实施例中，沉积沟道材料以覆盖基底，提供一栅极介电层与栅极电极材料，以覆盖基底及沟道材料，然后用掩膜图形化及蚀刻，形成栅极电极及介电层具有侧壁延伸进入沟道材料；在栅极电极及介电层侧壁形成侧壁间隔层，延伸至栅极介电层材料底部下方，然后进行蚀刻，以移除栅极电极下方外侧区域残存沟道材料，在后续工艺之前露出硅或其它基底材料。并且延伸侧壁氧化硅至一深度位于栅极介电层下方，保护应变沟道材料防止不必要的材料渗入，包含氧原子及氢原子；否则可能在反向掺杂(counter-doped)沟道材料内形成不必要的组合物，包括氧化硅，会使应变材料松散并降低效能。
本发明高介电值(high-k)栅极介电层晶体管的应用，包含互补型金属氧化物半导体(CMOS)逻辑晶体管阵列，具有N型及P型阱区域，反向掺杂(counter-doped)沟道材料，及高介电值(high-k)栅极介电层，因此形成N型(NMOS)及P型(PMOS)金属氧化物半导体晶体管具有不同掺杂物的反向掺杂(counter-doped)沟道；在一些实施例中，核心逻辑区域可能包含反向掺杂(counter-doped)沟道，然而周边线路区可能包含较大晶体管，而不具备反向掺杂(counter-doped)沟道。存储器集成电路也可使用本发明的高介电值(high-k)栅极介电层制造，以及核心区域具有反向掺杂(counter-doped)沟道，然而周边线路包含高介电值(high-k)栅极介电层材料，但不包含反向掺杂(counter-doped)沟道材料。
本发明实施例的附加特征及益处将在后面阐述。特别实施例的揭露，可依据现有技术的基础，对本发明的目的及内容进行修改或设计。对于实施例中的相同结构及变化并不违背本发明的精神及范围。
附图说明
图1是绘出一基底的剖面示意图，其中该基底于绝缘沟槽形成前，是包含一沉积氧化硅层及一沉积氮化硅层；
图2是绘出一基底的剖面示意图，其中该基底于沟槽绝缘层形成后，以及氧化硅沉积后；
图3是绘出一基底的剖面示意图，该基底上形成沟槽绝缘层，平坦化，以及一高介电值(high-k)栅极介电层沉积；
图4是绘出一基底的剖面示意图，沉积一栅极电极材料覆盖该高介电值(high-k)栅极介电层，以及形成一图形掩膜材料后；
图5是绘出一基底的剖面示意图，使用掩膜材料蚀刻栅极电极材料及高介电值(high-k)栅极介电层，以图形化该栅极电极材料后；
图6是绘出一基底的剖面示意图，其中该基底于形成邻接于栅极区的源极及漏极区后；
图7是绘出一基底的剖面示意图，其中该基底于图6中源极及漏极区对准于栅极区完成晶体管后，以及揭示形成侧壁绝缘材料覆盖栅极电极及介电层材料的侧壁；
图8A及图8B是绘出图7的两部分剖面示意图，图8A是绘出栅极电极覆盖基底区的剖面示意图，图8B是绘出栅极电极覆盖一浅沟槽绝缘区，包含一绝缘体的剖面示意图；
图9是绘出本发明中另一较佳实施例形成的一基底剖面示意图，于栅极介电层沉积前，该沟道区材料形成覆盖基底的一部分；
图10是绘出图9中较佳实施例工艺的另一步骤的剖面示意图；
图11是绘出图9实施例中晶体管完成后的基底最后剖面示意图，装置有些部分包含一沟道层位于高介电值(high-k)栅极介电层下方；
图12是绘出另一较佳实施例的剖面示意图，揭示互补型金属氧化物半导体晶体管实施例，包括N及P阱区；
图13是本发明另一实施例的存储器电路示意图；
图14是揭露图13实施例中一完整存储器单元及周边电路的剖面示意图；
图15是绘出一完整实施例的剖面示意图，使用反向掺杂(counter-doped)沟道材料，在基底阱区或基底本身内注入离子以形成一反向掺杂(counter-doped)沟道。
在不同图标中所对应的数字及符号参照其相关部分，除非并未指明。
具体实施方式
本发明实施例揭露的操作及制造方法将在后面详细讨论。然而描述的实施例不只有应用或同时使用本发明。讨论的特别实施例只是本发明制造及使用的特别方法的例证，并不限制于本发明。
图1是绘出一集成电路100的剖面示意图，并不绘出尺寸大小。半导体基底101是提供基本材料以制造电路。其中该基底101是通过使用标准沉积工艺，沉积一氧化硅垫层103及一氮化硅层105，以覆盖该基底；例如化学气相沉积(CVD)，等离子加强化学气相沉积(PECVD)，或现有技术中任何其它覆盖物沉积方式，例如减压CVD或其它方式。氮化硅层105可用低压化学气相沉积(LPCVD)，具有一厚度约五百埃至二千埃
Figure C20051007934200131
图2是绘出装置100的剖面示意图，使用微影技术，图形化及蚀刻氮化硅层105及氧化硅垫层103，以形成硬掩膜(hardmask)；然后进行蚀刻及移除掩膜，例如使用氢氟酸或食人鱼蚀液(piranha etch)蚀刻，然后沉积作为浅沟槽绝缘层的氧化硅层108。沟槽深度约一千至五千埃
Figure C20051007934200141
可更深或更浅，例子中完成的浅沟槽绝缘层为二千埃深。可使用高密度等离子(HDP)或其它技术沉积氧化硅层108，例如四乙烯正硅酸(TEOS(tetraethylorthosilicate))，可借高密度等离子(HDP)形成作为浅沟槽绝缘层(STI)的氧化硅，其厚度足以填充及完全覆盖全部沟槽，例如厚度大于五千埃
Figure C20051007934200143
图3是绘出装置100的剖面示意图，移除多余沟槽氧化硅，氮化硅层105及氧化硅垫层103，以及沉积栅极介电层110后。在移除步骤中，化学机械研磨(CMP(chemical mechanicalpolishing))工艺使用化学及机械方式，移除沟槽氧化硅层、氮化硅层及氧化硅垫层，以完成基底表面或其上充填氧化硅的浅沟槽绝缘区107。在本发明第一较佳实施例中，化学机械研磨(CMP)及清洗步骤后，于基底101及浅沟槽绝缘区(STI)107正上方直接形成薄界面层111(氧化硅，无缺陷阱氮化硅(trap-free nitride)或氮氧化硅)，然后于界面层111上沉积高介电值(high-k)栅极介电层110。
介电层材料的沉积可用任何已知方法进行，包含远等离子化学气相沉积(remote plasma CVD，(RP CVD))，等离子加强化学气相沉积(plasma enhanced CVD，(PECVD))，原子层沉积(atomic layer deposition，(ALD))，有机金属化学气相沉积(MOCVD)，物理气相沉积(PVD)，溅渡(sputtering)或现有技术中其它已知方法。高介电值(high-k)介电层是指介电质具有一介电常数k约大于3.9，3.9为标准型传统二氧化硅介电质的介电常数，可能的高介电值(high-k)介电层包含氮化硅、五氧化钽(tantalum pentoxide)、氧化铪、氮氧化硅铪(hafnium siliconoxynitride)、氧化镧、及现有技术其它已知高介电值(high-k)介电层材料。已知材料的介电常数范围，在范围3.9＜k＜9内，高介电值(high-k)栅极介电层可能包含氮氧化硅(oxy-nitride)、含氧介电质、含氮介电质、或多层组合物。对于k＞8.0的介电质可能包含任何二氧化铪(HfO2)、硅酸铪(HfSiOx)、氮氧化硅铪(HfSiON)、含锆(zirconium)组合物如二氧化锆(ZrO2)、含铝组合物如三氧化二铝(Al2O3)、含钛组合物如二氧化钛(TiO2)、五氧化钽(tantalum pentoxide)、三氧化二镧(La2O3)、钡(barium)锶(strontium)组合物如(BST)、含铅组合物如钛酸铅(PbTiO3)、类似组合物如钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、(PbZrO3)、钽酸钪铅(PbSczTa1-zO3，简称PST)、铌酸锌铅(PbZnzNb1-zO3，简称PZN)、锆钛酸铅(PbZrO3-PbTiO3，简称PZT)、氧化铪(PbMgzNb1-zO3，简称PMN)、金属氧化物、金属硅化物、金属氮化物、及多层组合物。在一较佳实施例中，可使用一非晶高介电值(high-k)介电层，最好此非晶材料包含至少50％介电层且无颗粒边界及颗粒状物。需使用低温工艺，以维持介电层内非晶材料；特别是工艺须保持小于1100℃以下。非晶区由混合材料所组成，可包含硅、锗、氟、氮、碳、硼、氧、铝、钛、钽、镧、铈(Ce)、铋、钨、钇(Y)、钡(Ba)、锶(Sr)、铅等，以混合入介电层材料中。在高介电值(high-k)介电层沉积前，沉积一薄界面层以维持电子/空穴移动率。工艺及清洗步骤类似于传统栅极氧化硅生长时的步骤(包含氧化硅、氮氧化硅、无缺陷阱氮化硅)。然后由后续工艺步骤沉积高介电值(high-k)介电层。可由原子层沉积(ALD)或有机金属化学气相沉积(MOCVD)于低压及低温(小于500C)时形成沉积物。最后，以热处理或等离子处理方式维持高介电值(high-k)介电层中的非晶结构。产生的介电层相当薄，例如一至一百埃
Figure C20051007934200151
在一较佳实施例中，沉积HfSiON高介电值(high-k)介电层约四十埃
Figure C20051007934200161
厚，且具有小于约二纳米(2.0nm)厚的等价氧化硅厚度(equivalent oxide thickness，(EOT))。
图4是绘出装置100，沉积栅极电极材料112覆盖高介电值(high-k)栅极介电层，及用以蚀刻栅极电极的图形化掩膜114形成后。栅极电极材料112是包含多晶硅、掺杂多晶硅、金属组成物如氮化钛(TiN)、金属硅化物、或其它现有技术使用的栅极电极材料。可使用的金属栅极具有功函数(work function)大于或等于4。在一较佳实施例中，栅极材料是沉积掺杂多晶硅栅极电极材料，例如，使用传统化学气相沉积工艺(CVD)沉积约一千埃
Figure C20051007934200162
以及传统原位置掺杂或注入一N型掺杂物，如锑、磷或砷；或者掺杂或注入一P型掺杂物，如硼、铟或铝。
硬掩膜114是决定多个区域，形成晶体管栅极电极以覆盖基底；以及决定多个区域，制造多晶硅连接层，以覆盖浅沟槽绝缘层(STI)区107。形成的栅极电极材料112将不建立一有源器件覆盖浅沟槽绝缘层(STI)区107(没有有源硅区域接受之后的源极及漏极扩散)，但以提供额外连接区域至部分栅极电极的方式所取代，在图中剖面上没看到的区域实际上可能覆盖基底其它有源区。
图5是绘出装置100剖面示意图，经蚀刻步骤，图形化栅极电极材料112及高介电值(high-k)介电层110，完成栅极电极与栅极介电层材料结构，简称栅极结构。较重要的地方，是允许继续蚀刻进入基底101及浅沟槽绝缘层(STI)区107，延伸蚀刻区至一深度低于界面层111底部。图5中，移除基底101至一深度低于界面层111的底部一定程度，使用一蚀刻步骤，其具有高选择比，对于浅沟槽绝缘层(STI)氧化硅108的蚀刻移除程度，是大于硅基底101。在高介电值(high-k)栅极介电层110及界面层111底部下方“过蚀刻”或图形化，为本发明的重要观念；以形成保护侧壁(将于下文中阐述)，将防止氧、氢或其它杂质侵入高介电值(high-k)介电层，介电层及基底间界面，或介电层与栅极电极间界面。此为本发明的一重要观念，对于杂质侵入及其衍生效应的解决，尤其是不必要的氧化可能导致现有技术中具备高介电值(high-k)栅极介电层金属氧化物半导体晶体管(MOS)的相关严重问题。
图6是绘出本发明一较佳实施例中装置100基底101剖面示意图，形成轻掺杂漏极及源极区122、124，以及进行袋状注入(pocket implant)，以完成漏极及源极区，其自行对准于栅极区。栅极电极112，栅极介电层110，源极及漏极扩散区124、122共同形成平面金属氧化物半导体晶体管(MOS)。由于源极及漏极及基底中所使用掺杂物型态的差别，晶体管可能为P型金属氧化物半导体晶体管(PMOS)或N型金属氧化物半导体晶体管(NMOS)。如现有技术的已知工艺，互补型金属氧化物半导体晶体管(CMOS)集成电路100，晶体管可在阱扩散区内形成，于浅沟槽绝缘层(STI)前形成阱区，阱区由浅沟槽绝缘层(STI)区域所隔离。使用传统离子注入及热退火工艺，以沉积及形成源极及漏极区122、124。对于源极或漏极注入，N+源极或漏极可用磷及砷作掺杂物，P+源极或漏极可用铟及硼。退火温度最好接近1000℃，小于1100℃。阱扩散可包含阱的形成、抗击穿效应(anti-punch through)及沟道注入步骤。
图7是绘出基底101于例壁间隔层120形成后，使用现有技术已知的离子注入及热退火程序，于基底中形成源极及漏极扩散区122、124。使用非高介电值(non-high-k)介电层沉积侧壁间隔层，提供保护间隔层覆盖栅极电极侧壁，并延伸至高介电值(high-k)介电层110底部下方。侧壁最好使用氮氧化硅或氮化硅材料，且可使用低温沉积技术沉积，包括等离子加强化学气相沉积(PECVD)及远等离子化学气相沉积(remote plasma CVD，(RPCVD))。侧壁间隔层120可包含氮化硅(Si3N4)或氮氧化硅。在一较佳实施例中，氧化硅或氮化硅侧壁间隔层的宽度可为30～100埃
Figure C20051007934200181
较佳例子是用化学气相沉积(CVD)技术沉积氮化硅，其温度大于500℃以及约1分钟的沉积时间。
图7是绘出到目前为止遵循各步骤所形成的剖面示意图，使用现有技术的传统半导体工艺步骤，完成集成电路100；例如金属硅化物可通过金属沉积形成，例如钛或钴，然后形成自动对准金属硅化物(Self-Aligned Silicide，salicide)，位于栅极电极112，源极及漏极区124、122，及其它区域，以提供低电阻及改善装置效能，然而此步骤并非必要。形成自动对准金属硅化物(Self-Aligned Silicide，salicide)后，在基底上形成层间绝缘层，利用沉积步骤以沉积氧化硅，氮化硅或其它传统绝缘层，主要形成二氧化硅。图形化接触区域及蚀刻绝缘层以露出源极，漏极与栅极电极；将导体金属填充进接触窗，在层间绝缘层提供上方金属层至下方栅极电极，源极及漏极区间的电性连接。可形成铝或铜的金属层覆盖层间绝缘层，使用已知技术例如铝金属化工艺或双镶嵌铜金属化工艺，以提供一个或多个导线层可连接接触窗及电性连接至栅极电极112，源极及漏极区124、122。可使用传统清洁，钝化，晶片检视，包装，模块化及测试步骤，以自基底101完成集成电路装置。
图8A是绘出本发明中栅极电极112及介电层区110的放大剖面图，其包含蚀刻进入基底区的侧壁。图中深度A指出栅极电极侧壁是通过蚀刻，以进入基底至一深度，其中蚀刻栅极以形成侧壁的方法，为标准干蚀刻或使用氢氟酸等蚀刻剂的湿蚀刻工艺。
图8B是绘出一栅极电极112及介电质区110覆盖一浅沟槽107的放大剖面图。深度B指出蚀刻进入HDP氧化层108的深度，HDP氧化层108置于上述浅沟槽107中。进行干蚀刻或湿蚀刻工艺，此蚀刻对于沟槽绝缘氧化层108具有较大选择性，因此深度B远大于深度A。在一较佳实施例中，深度A可以小于4纳米(nm)，深度B可以小于20纳米(nm)。在一较佳实施例中，深度B比深度A的比例至少为3，或更大。
现有技术已知在使用高介电值(high-k)栅极介电层以制造有源式金属氧化物半导体晶体管(MOS)时，需要使用额外材料以在缩小尺寸工艺当中增加效能。例如，已知使用应变硅，锗，或硅锗沟道材料，以增加载流子移动率，对于P型金属氧化物半导体晶体管(PMOS)的生产更为重要。图9是绘出本发明中制造集成电路130装置工艺的第一步骤，包含一应变沟道层。
图9是绘出工艺阶段中的剖面示意图，浅沟槽绝缘层(STI)区137分为多个区，位于半导体基底101的两区域内，一为核心区域131，另一为周边线路区域132。沉积一沟道材料142，以覆盖于核心区域基底上，并不覆盖周边线路区域。沉积覆盖于核心区域的沟道材料可包含应变硅、应变锗、或应变硅锗层、同环境掺杂外延生长层；现有技术已知，使用一保护型掩膜覆盖周边线路区域，于两区域进行不同工艺；形成的沟道材料142非常薄，厚度约为200埃
Figure C20051007934200191
或更少；在一较佳实施例中，最后厚度为100埃
Figure C20051007934200192
沟道材料可由任何的不同半导体材料合成或多层组成，包含硅、应变硅、硅氧化绝缘层(SOI)、硅锗、硅锗氧化绝缘层(SiGeOI)、锗、应变锗等。同环境主要用硼掺杂物以反向掺杂一P型金属氧化物半导体晶体管(PMOS)的沟道。其它可使用的掺杂物，P型沟道可为铝、镓、铟；N型沟道可为氮、磷、砷、锑。沟道区很薄，约小于200埃
Figure C20051007934200193
可改用离子注入方式以掺杂沟道区；同环境掺杂的外延生长可当作一“掺杂前置”层。
核心区域中外延生长沟道142后，最好沉积一覆盖硅层144；此层为牺牲层，为了在之后形成一极薄的二氧化硅层，约为10埃
Figure C20051007934200201
上下；若硅层144不存在，之后的工艺中将使用到氧化锗层。自然氧化锗层则较不能满足需求；在之后步骤中裸露的硅锗层表面将形成一自然氧化层，所以使用硅牺牲层144以控制覆盖薄自然氧化层。
沉积沟道层142，例子中为硅锗层，及覆盖层144后，需要一界面层147以维持良好载体移动率；以及再沉积高介电值(high-k)栅极介电层148以覆盖界面层147。
请注意从核心区域131过渡到周边线路区域132处，有一阶层落差，从核心区域降下来，核心区域包含应变层及硅覆盖层，但并不包含在周边线路区132中。因为厚度差异小，过渡区不大，主要小于100埃
本发明实施例中的其余工艺步骤，和本发明前述实施例一样。图10是绘出基底130剖面示意图，形成一掩膜层152覆盖栅极电极材料150，及高介电值(high-k)栅极介电层148，以及相关蚀刻步骤以图形化电极。再利用栅极电极蚀刻以图形化栅极，并蚀刻至核心区域131沟道层142内，及进入浅沟槽绝缘区137内氧化层138，或周边线路区域132内的基底表面。
图11是绘出具有源极及漏极区完成后的装置，由前述的传统掺杂物注入及退火步骤所完成，如现有技术已知袋状注入及轻掺杂漏极工艺步骤等方式。在一较佳实施例中，核心区域内，装置较小且具有高介电值(high-k)栅极介电层其等价氧化硅厚度(EOT)小于约2纳米(nm)；然而在周边线路区域中，装置具有的栅极介电质等价氧化硅厚度(EOT)约大于5.0纳米(nm)。
图12是绘出本发明中另一实施例的剖面示意图。在图12中，装置200具有互补型金属氧化物半导体晶体管(CMOS)209，213，在硅基底201中形成。在蚀刻及形成浅沟槽绝缘(STI)区207前，选择性注入P型及N型掺杂物于基底中，以形成N型阱区203及P型阱区205，然后进行一深退火步骤。可用RTA或快速热退火工艺。另一方面，可在工艺中较晚进行深阱注入，使用已知的跨层离子注入及退火步骤，例如在沟道及介电层材料沉积后。
借沉积覆盖蚀刻沟槽区及化学机械研磨(CMP)方式，形成高密度等离子浅沟槽绝缘层(STI)氧化硅208，以完成沟槽绝缘层(STI)207。如上所述，以外延生长方式沉积一应变硅锗层或应变硅层。若进行反向掺杂，N型及P型晶体管区213及209将以不同步骤掺杂，以提供正确类型的反向掺杂。通常反向掺杂应于深阱区形成后与栅极氧化层形成前。掺杂沟道的材料，对于N型晶体管213为214，对于P型晶体管209为210。
后续步骤如上所述。若使用硅锗层作为沟道材料，则生长或沉积牺牲硅层220覆盖硅锗层以防止锗氧化；以及产生更好的二氧化硅自然氧化层以形成薄界面层，如上所述。之后沉积硅层220及形成界面氧化层，沉积高介电值(high-k)栅极介电层以覆盖沟道材料，如图中所示的层222。然后沉积栅极电极材料覆盖上述的介电层，如图中所示的层224。
如上所述，形成掩膜层，进行图形化及蚀刻步骤，以进一步图形化形成栅极电极及介电层。蚀刻步骤中是使用比对沟道材料具有更高蚀刻选择性的方式，来蚀刻沟槽氧化层，使其浅沟槽绝缘区207侧壁区的氧化硅大量移除，而其它区的沟道材料则是轻微移除。特别是蚀刻步骤中，使用沟槽氧化硅对沟道材料具有3倍以上蚀刻选择比的蚀刻剂。
使用化学气相沉积(CVD)于栅极电极与栅极介电层材料侧壁形成侧壁间隔层228；此侧壁为低介电质材料，例如氧化硅，氮化硅或含氮氧化硅。较佳侧壁材料为化学气相沉积(CVD)的氮化硅。
形成侧壁间隔层228之后，可考虑选择进行第二次蚀刻以移除基底所有残留沟道材料。另外，亦可形成自动对准金属硅化物(Self-Aligned Silicide，salicide)区230以覆盖栅极电极224，通过沉积金属于栅极电极上以进行处理，可用钴或钛。使用N型掺杂物及退火步骤，在P阱区205内形成源极及漏极区240、242；以及使用P型掺杂物及退火步骤，在N阱区203内形成源极及漏极区244、246。
图12所绘的剖面示意图中，单一N型金属氧化物半导体晶体管(NMOS)装置213具有源极及漏极扩散区，位于P型深阱区内N型掺杂的基底内；且具有反向掺杂沟道材料214，界面层220，高介电值(high-k)栅极介电层222，栅极电极材料及选择性自动对准金属硅化物(Self-Aligned Silicide，salicide)层覆盖栅极电极。同样，单一P型金属氧化物半导体晶体管(PMOS)装置209具有源极及漏极扩散区244、246，位于N型深阱区203内P型掺杂的基底内；且具有掺杂沟道层210，界面层氧化硅，高介电值(high-k)栅极介电层，栅极电极，及覆盖栅极电极的选择性自动对准金属硅化物(Self-Aligned Silicide，salicide)层。有源器件覆盖基底所有侧壁，以及所形成的栅极电极覆盖浅沟槽绝缘层(STI)区，图示皆指出侧壁延伸至高介电值(high-k)栅极介电层下方。如图所示，侧壁可延伸跨过沟道层，或进入沟道层；但任何情况下蚀刻将暴露至少一部分沟道层，及高介电值(high-k)栅极介电层底部下方浅沟槽绝缘层(STI)。显而易见，实际的装置可具有许多如图12中所示P型及N型金属氧化物半导体晶体管(MOS)。
图12所绘装置形成源极及漏极后，传统工艺包含一覆盖层，层间氧化硅生长，接触区图形化，接触窗及金属层形成，以提供连接多晶硅或金属导体层，进而连接P型及N型晶体管以形成电路。
图13是绘出本发明工艺及结构中另一实施例的电路图。在图13中，存储器的阵列绘作一对信号线导体331，333(标示为B/L及B/L)及一对电压线341、343(标示为W/L及W/L)的交叉处所绘出的核心区域具有四个电容储存单元321、323、325及327等例，每一电容于一漏极端与一存取晶体管连接，其应对的晶体管是311、313、315及317。储存电容更与一固定电压(Vplate)连接，可通过晶片上的电压产生器或外部电源提供此一电压。每一存取晶体管于其栅极端连接至一电压线，以及于源极端连接至一信号线。运作时，当对应的电压线通过电压线选择器305或307的开启，使电压线具有电压时，开启信号线选择器301或303，让对应的信号线连接到一电压上，让某一晶体管开启以输入电压；因此在某一时间随电压变化时，此四条线可选择四个晶体管其中的一个或更多晶体管。
图13所绘的电路图指出其电性结构，在考虑许多存取晶体管时，多组晶体管-电容对(储存单元)在阵列里连接至每一信号线及电压线，具有相当的重要性。存取晶体管需要在特定工艺缩小时仍具有良好效能，主要关系到快速开启或关闭，以及低临界电压；周边线路区域的晶体管，例如信号线及电压线选择器，需要较大晶体管使其具有足够电容作为驱动用；然而其中较少晶体管，可增加装置面积。
图14是绘出存储单元及连接至此存储单元的周边线路晶体管剖面示意图，具有本发明高介电值(high-k)栅极介电层。装置400位于基底401一部分上方，分为存储器区域及周边线路区域。绘出周边线路区域内平面晶体管414，如图13选择晶体管301、303、305、307其中之一，以及存储器区域内的存取晶体管411及413。电容器421及423连接至存取晶体管411及413的漏极区464。电容器为王冠形状，形成层间绝缘体里的存储单元，例如电容器可为现有技术已知的MIM电容器。
如上所述，使用本发明中应变沟道及选择性反向掺杂工艺形成晶体管411、413；442为应变硅或硅锗沟道，444为硅覆盖层作为牺牲层以形成氧化硅界面层，448为沉积至固定厚度的高介电值(high-k)介电层，以及412为栅极电极层，由侧壁420低介电值(low K)介电侧壁材料所保护。
周边线路区域内的晶体管414不具有沟道材料，因为其大尺寸的晶体管具有较大介电层厚度，而且不需要沟道材料以增加效能。周边线路区域内沉积的高介电值(high-k)栅极介电层410厚度比存储器区域内大；再沉积栅极电极412覆盖介电层以形成栅极。于两区栅极电极上形成自动对准金属硅化层(Self-AlignedSilicide，salicide)447，如保护层449的绝缘层，主要为氧化硅。于两区基底上形成层间绝缘层428及424；形成接触窗堆叠430及440以连接源极，漏极区至金属层451，其可能为铝或铜金属化物。使用接触窗453以连接存取晶体管漏极区至电容器第一电极，如现有技术。存取晶体管411及413的栅极电极为选择这些存储单元的电压线导体的一部分，如图13中的电压线341或343。
本发明存储器装置400所使用的工艺技术做如下说明。在一基底上使用传统离子注入及退火技术形成N型及P型阱区。或者稍后在工艺中再形成阱区。使用掩膜，图形化及蚀刻工艺以制造浅沟槽绝缘区407，形成高密度绝缘体408，再使用化学机械研磨(CMP)工艺对浅沟槽绝缘区及基底其它部分进行平坦化。使用保护掩膜覆盖周边线路区域，以隔离存储器区域及周边线路区域，外延生长应变沟道材料442，最好是掺杂硅锗层。沉积或生长牺牲硅层444以控制沟道层上自然氧化层的产生，如上文中所述的薄界面层。去除周边区域上的掩膜进行其它工艺步骤。
沉积高介电值(high-k)栅极介电层材料410，以覆盖在基底上。因为周边线路区不具有沟道材料，在周边线路区至存储单元区之间有一轻微高度落差。在现有技术中，可通过稍后的平坦化步骤解决。
沉积或生长栅极电极材料412，以覆盖高介电值(high-k)栅极介电层材料。使用蚀刻掩膜材料及非等向性蚀刻以图形化，形成图14中所示栅极电极侧壁。允许此蚀刻工艺继续移除一部分沟道材料或基底，以及移除一部分浅沟槽绝缘区407氧化硅。此工艺允许较深的侧壁材料(以后形成)以保护应变沟道材料，避免杂质进入介电层及介电层界面。杂质若进入应变沟道材料可能形成化合物，如氧化硅，会破坏原来材料的致密度而降低装置效能。
于栅极电极侧壁上形成侧壁绝缘层420。绝缘层再次延伸至高介电值(high-k)栅极介电层底部下方。若使用选择性材料，将于栅极电极上方形成自动对准金属硅化层(Self-AlignedSilicide，salicide)447。使用传统离子注入及热退火步骤形成源极及漏极区464、462。
提供保护绝缘层449，特别是氧化硅或氮化硅，覆盖基底两区域完成的晶体管，然后形成层间绝缘层428及424，以覆盖基底，图形化及蚀刻接触区，以连接至源极及漏极区，以及连接至晶体管底部以存取晶体管漏极区，接触窗材料具有导体金属填满接触凹陷区，或使用现有技术形成导体插拴。
沉积金属或多晶硅以形成储存电容器；最好形成一HSG多晶硅材料作为底部电极。电容器介电层，也可能是高介电值(high-k)材料或传统二氧化硅，氮化硅或其它介电质，形成于储存电容器底部平面。形成的顶部平面包含多晶硅或金属或金属化合物如TiN。最后，完成的存储器装置具有一层或多层金属层，例如451，连接栅极，漏极及源极区至电容器顶部平面，以完成线路。可使铝或铜金属层，可使用单镶嵌或双镶嵌法，或传统沉积，图形化，及蚀刻步骤以形成金属层。
图15是绘出本发明的另一实施例。在15图中，将离子注入基底以形成沟道，取代沉积材料。沟道反向掺杂至基底，所以可注入N(或P)导电类型于P(或N)型基底或阱区材料以形成晶体管，如现有技术所述。如图12上形成阱区，以及如现有技术，在基底上使用一层硅绝缘层。
在图15中，基底501具有浅沟槽区505及填充HDP氧化硅506。最好使用现有技术中的注入及退火步骤方式形成阱区502及504。如现有技术使用离子注入术形成沟道区507、509，所使用的掺杂物建立基底上的反向掺杂沟道。形成薄氮化硅或氧化硅界面层511，沉积高介电值(high-k)栅极介电层515，沉积栅极导体517；图形化这些层以形成堆叠覆盖基底及浅沟槽绝缘区，注入源极及漏极区以及退火，以形成源极及漏极514、512，以及使用低介电值(low k)氧化硅，氮化硅或其它绝缘体生长侧壁521。当使用如上所述的蚀刻步骤图形化基底及浅沟槽绝缘区时，再次允许蚀刻持续至一深度低于界面层及介电层底部，以及最好蚀刻浅沟槽绝缘区(STI)至一深度大于基底蚀刻深度，其比例大于3。因此侧壁材料保护高介电值(high-k)栅极介电层材料，避免不必要的污染物入侵，改善N型及P型阱区内形成的有源器件功能。
上述本发明中的实施例并无特别限制，相关的改变不超脱本发明及申请专利范围所含的意义。
虽然本发明实施例及所具有的效益皆详细叙述，显而易见，其不同的修改及替换，并不违背本发明的精神及领域。例如，现有技术中易于了解的许多特征，功能，工艺及材料可进行修改而涵盖于本发明领域之内。再者，本发明应用的范围并不限制在特定的实施例中，如例子中举出的工艺，机器，治法，物质的组成，涵义，方法及步骤。本发明所揭露相关的现有技术，如工艺，机器，治法，物质的组成，涵义，方法及步骤，现存或者即将要发展的，实质上符合本发明相关实施例中列举的功能及应用范围。
附图中符号的简单说明如下：
集成电路：100、130、200、300、400
基底：101、201、401、501
氧化硅垫层：103
氮化硅层：105
浅沟槽绝缘区：107、137、207、407、505
氧化硅层：108、208、408、506
栅极介电层：110
界面层：111、147、212、511
栅极电极材料：112、150、224、412、517
硬掩膜：114、152
侧壁间隔层：120、158、228
源极及漏极区：122、124、162、164、240、242、244、246、462、464、512、514
核心区域：131
周边线路区域：132
沟道层：142、210、214、442、507、509
覆盖层：144
高介电值(high-k)栅极介电层：148、222、448、410、515
金属氧化物半导体晶体管：209、213
N型阱区：203、502
P型阱区：205、504
牺牲硅层：220、444
自动对准金属硅化物区：230、447
信号线选择器：301、303
电压线选择器：305、307
存取晶体管：311、313、315、317
电容储存单元：321、323、325、327
信号线：331、333
电压线：341、343
存取晶体管：411、413
电容器：421、423
低介电值(low K)介电侧壁材料：420、521
周边线路区域晶体管：414
保护层：449
层间绝缘层：428、424
接触窗堆叠：430、440
金属层：451
接触窗：453

Claims (7)

1、一种半导体装置，所述半导体装置包含：
一半导体基底；
多个浅沟槽绝缘区于该半导体基底内，以定义所述浅沟槽绝缘区之间的有源器件区；
一反向掺杂沟道区，形成于该半导体基底的表面上，覆盖至少一有源器件区，其中该反向掺杂沟道区掺杂与该半导体基底不同导电类型的杂质；
至少一高介电值栅极介电层覆盖该有源器件区及浅沟槽绝缘区；
至少一栅极电极覆盖所述浅沟槽绝缘区与该有源器件区上的高介电值栅极介电层；以及
侧壁间隔层分别覆盖所述浅沟槽绝缘区与该有源器件区上的该栅极电极的侧壁与该高介电值栅极介电层的侧壁，并分别延伸进入该有源器件区的该半导体基底的表面及该浅沟槽绝缘区，其中该侧壁间隔层延伸进入该高介电值栅极介电层的底层下。
2、根据权利要求1所述的半导体装置，其特征在于：该高介电值栅极介电层是包含一材料具有一栅极介电值常数大于3.9。
3、根据权利要求1所述的半导体装置，其特征在于：
该侧壁间隔层延伸至该浅沟槽绝缘区形成一深度，其为一第一深度；以及
该侧壁间隔层延伸至该有源器件区的该半导体基底的表面形成一深度，其为一第二深度；其中该第一深度不同于该第二深度。
4、根据权利要求3所述的半导体装置，其特征在于：该第一深度比该第二深度的比例是至少为3。
5、一种半导体装置，所述半导体装置包含：
一半导体基底；
定义于该半导体基底的一核心区域；
定义于该半导体基底的一周边线路区域；
形成于该核心区域的半导体基底上的一第一有源器件，包括形成在该核心区域的半导体基底上的一反向掺杂沟道区、形成在该核心区域的半导体基底上的一高介电值栅极介电层、及形成在该高介电值栅极介电层上的一第一栅极电极；
形成在该核心区域中的一个或多个浅沟槽绝缘区，其中该高介电值栅极介电层及该栅极电极在至少一个所述浅沟槽绝缘区之上；
形成在该周边线路区域中的一第二有源器件，且具有一高介电值栅极介电层及一第二栅极电极形成于该周边线路区域的半导体基底上；以及
多个侧壁间隔层，分别形成在该第一有源器件的第一栅极电极的侧壁、该核心区域中的至少一个所述浅沟槽绝缘区、及该第二有源器件的第二栅极电极的侧壁上，且所述侧壁间隔层延伸进入该核心区域的该高介电值栅极介电层及该周边线路区域的高介电值栅极介电层的底层。
6、一种形成半导体装置的方法，所述形成半导体装置的方法包含：
形成多个浅沟槽绝缘区于一半导体基底内，以在该半导体基底中定义出所述浅沟槽绝缘区间的至少一有源器件区；
形成一反向掺杂沟道区于该半导体基底上；
沉积一高介电值栅极介电层于该半导体基底上；
沉积一栅极电极层于该高介电值栅极介电层上；
图形化该栅极电极层及该高介电值栅极介电层以于所述浅沟槽绝缘区中形成至少一第一栅极结构，并于该至少一有源器件区中形成至少一第二栅极结构，其中该第一栅极结构具有一第一侧壁，而该第二栅极结构具有一第二侧壁，且该第一侧壁延伸进入该浅沟槽绝缘区形成一深度，其为一第一深度，而该第二侧壁延伸进入该有源器件区的该半导体基底形成一深度，其为一第二深度；
形成侧壁间隔层于该第一侧壁及该第二侧壁。
7、根据权利要求6所述的形成半导体装置的方法，其特征在于更包含：该第一深度大于该第二深度。
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