KR100706244B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 엔형 트랜지스터 및 피형 트랜지스터를 포함하는 반도체 장치에 관련된 것으로서, 집적회로의 소형화에 따른 적절한 게이트 구조를 개시한다. 본 발명에 따르면, 주변회로 영역의 피형 트랜지스터는 게이트 절연막과 접하는 금속층을 포함하고 셀 영역 및 주변회로 영역의 엔형 트랜지스터는 게이트 절연막과 접하는 폴리실리콘층을 포함한다.
씨모스, 일함수, 문턱전압, 금속 게이트, 폴리실리콘

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
도 1은 본 발명의 트랜지스터가 유리하게 적용될 수 있는 하나의 예로서 메모리 장치를 개략적으로 도시하는 블록도;
도 2a 내지 도 2d는 도 1의 메모리 장치의 메모리 셀 영역을 구성하는 단위 메모리 셀에 대한 등가 회로도;
도 3은 본 발명의 하나의 실시예에 따른 반도체 장치를 개략적으로 도시하는 기판의 일부에 대한 단면도;
도 4 및 도 5는 도 3의 메모리 셀 영역에 형성되는 다양한 구조의 게이트를 가지는 엔형 트랜지스터를 개략적으로 도시하는 기판 일부의 단면도;
도 6 내지 도 10은 본 발명의 하나의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 기판의 일부에 대한 단면도;
도 11 내지 도 14는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 기판의 일부에 대한 단면도;
도 15 내지 도 18은 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 기판의 일부에 대한 단면도이다.
본 발명은 반도체 장치에 관련된 것으로서, 더욱 상세하게는 전계효과 트랜지스터의 게이트 및 그 형성 방법에 관련된 것이다.
실리콘을 기초로 한 집적회로장치, 특히, 금속-산화물-반도체(MOS) 장치, 예를 들면 전계효과 트랜지스터(FET 또는 MOSFET)는 비용을 감소시키면서, 고속도, 고집적도 및 향상된 기능으로 제조되었다. 전형적인 금속-산화물-반도체 트랜지스터는 채널 영역에 의해 서로 떨어진 소스 및 드레인 영역들을 가지는 기판에 형성된다. 게이트 절연막에 의해 채널 영역으로부터 전기적으로 분리된 게이트에 의해 채널 영역이 제어된다.
통상적으로 트랜지스터는 이온주입 공정, 열산화공정, 박막 증착 공정, 사진 공정(photolithography), 식각 공정을 진행하는 것에 의해 제조된다. 이온주입 공정은 소스(source) 및 드레인(drain) 영역의 형성을 위해, 그리고 문턱전압 조절을 위해 진행된다. 박막 증착 공정은 게이트를 위한 도전물질 증착 또는 게이트 절연막을 위한 절연막 증착을 위해 사용된다. 열산화 공정은 박막 증착 공정을 대신해서 게이트 절연막을 형성하는 데 사용된다. 사진 공정 및 식각 공정은 원하는 형태의 게이트를 형성하기 위해서 증착된 도전막에 대해서 진행된다.
이 같은 여러 공정들 각각이 트랜지스터의 특성, 예를 들면 문턱전압에 영향을 줄 수 있겠지만, 큰 영향을 주는 공정은 게이트 절연막 공정 및 게이트 공정이라 하겠다. 게이트 절연막 및 게이트를 어떠한 재질로 형성하는 냐에 따라 문턱전 압이 크게 영향을 받는다. 그런데, 게이트 절연막 및 게이트의 재질은 반도체 제조 공정을 통해서 집적화되기에 적합한 것으로 제한될 것이다.
통상적으로 게이트 절연막은 실리콘 산화막으로 형성되고 있으며, 게이트는 폴리실리콘으로 형성되고 있다. 실리콘 산화막은 실리콘 같은 반도체 기판과의 우수한 계면특성을 제공하고, 마찬가지로 폴리실리콘 역시 실리콘 산화막과의 계면특성이 우수하여 전통적으로 실리콘 산화막이 게이트 절연막으로, 폴리실리콘이 게이트 물질로 사용되고 있다.
그런데 최근 높은 성능, 빠른 속도, 낮은 소비 전력화 및 경제적 관점 등에서 지속적으로 높은 집적화가 요구되고 있다. 이 같은 높은 집적화에 부응하기 위해서는 전통적으로 게이트 절연막으로 사용되어 오던 실리콘 산화막을 새로운 물질로 대체하는 것이 필요하다.
전통적으로 게이트 절연막으로 사용되어 오던 실리콘 산화막은 높은 유전상수의 절연막으로 대체되는 것이 필요하다. 그 이유를 아래에서 설명한다. 높은 집적화 요구에 발맞추기 위해서는 실리콘 산화물 게이트 절연막의 두께가 얇게 형성되어야 한다. 그런데 얇은 게이트 절연막의 채택은 높은 집적화 요구 충족을 위해서는 필요하나, 누설전류 증가라는 새로운 부작용을 초래한다. 예컨대, 대략 20옹스트롬 이하의 실리콘 산화막으로 게이트 절연막을 형성함에 있어서, 게이트에 문턱전압 이상의 전압을 가할 경우, 얇은 실리콘 산화막을 통하여 전자가 터널링(tunnelling)하여 누설전류가 증가하는 문제가 발생할 수 있다. 이에 따라 실리콘 산화막보다 높은 유전상수를 갖는 절연물질이 실리콘 산화막을 대신해서 게이트 절 연막으로 사용하는 시도들이 많이 이루어지고 있다. 높은 유전상수 절연물질은 실리콘 산화막 대비 동일 등가산화막두께(EOT) 특성을 나타내는 범위에서 박막의 물리적 두께가 훨씬 크기 때문에, 누설 전류가 많이 감소하여 얇은 실리콘 산화막 안고 있는 문제점을 해결할 수 있다. 높은 유전상수를 갖는 절연물질로 하프늄 산화막(HfO2)을 게이트 절연막으로 채택하려는 시도들이 많이 이루어지고 있다.
그런데 하프늄산화막 같은 높은 유전율의 절연막은 실리콘 반도체기판과의 사이에서 우수한 계면특성을 제공하지 못한다. 실리콘 반도체기판상에 하프늄 산화막을 형성할 때에, 하프늄과 실리콘이 결합하여 이른바 페르미 준위 고정(fermi level pinning)이 실리콘의 전도대(conduction band) 근처에 발생한다. 또한 실리콘 게이트 전극은 이른바 '게이트 공핍 효과(gate depletion effect)'를 야기한다. 전도대 근처에서의 페르미 준위 고정 및 게이트 공핍 효과는 트랜지스터의 문턱전압을 증가시키는 요인으로 작용을 한다.
또한, 피형 트랜지스터의 경우, 문턱전압 조절을 위해서 폴리실리콘 게이트는 붕소(boron)와 같은 피형 불순물(p-type dopant)로 도핑된다. 그런데 높은 농도의 붕소 도핑으로 인해서 붕소가 게이트 절연막을 통해서 반도체기판으로 침투하는 이른바 '붕소침투(boron penetration)' 문제가 발생하고 있다. 또 피형 트랜지스터의 경우에도 '게이트 공핍 효과'가 발생하여 문턱전압이 증가하는 문제가 발생하고 있다.
따라서 전통적으로 게이트 물질로 사용되어 오고 있던 폴리실리콘을 다른 물질로 대체하는 것이 필요하다.
이와 같은 사정을 고려하여 적어도 상술한 바와 같은 여러 문제점을 해결하기 위해서 본 발명이 제안되었으며, 본 발명의 목적은 새로운 구조를 갖는 게이트 및 그 형성 방법을 제공하는 것이다.
상기 본 발명의 목적을 달성하기 위해서 본 발명은 서로 다른 구조를 갖는 피형 및 엔형 두 종류의 트랜지스터에서 하나의 트래지스터는 폴리실리콘이 게이트 절연막과 접촉하는 게이트 구조를 가지고 다른 하나의 트랜지스터의 게이트는 금속층이 게이트 절연막과 접촉하는 게이트 구조를 가지는 것을 하나의 특징으로 한다.
예컨대, 폴리실리콘과 게이트 절연막과의 접촉으로 페르미 준위 고정이 폴리실리콘의 전도대 근처에서 발생하면, 금속을 피형 트랜지스터의 게이트로 사용하고, 폴리실리콘을 엔형 트랜지스터의 게이트로 사용한다.
구체적으로, 상기 본 발명의 목적을 달성하기 위해서 본 발명은 반도체 장치를 제공하며, 상기 반도체 장치는 기판의 메모리 셀 영역에 형성된 엔형 제1트랜지스터; 상기 기판의 주변회로 영역에 형성된 엔형 제2트랜지스터 및 피형 트랜지스터를 포함하되, 상기 엔형 제1 및 제2트랜지스터들의 게이트들 및 상기 피형 트랜지스터의 게이트는 각각 게이트 절연막에 의해 상기 기판과 절연되며, 상기 엔형 제1 및 제2트랜지스터들의 게이트 각각은 적어도 상기 게이트 절연막에 접촉하는 폴리실리콘층을 포함하며, 상기 피형 트랜지스터의 게이트는 적어도 상기 게이트 절연막에 접촉하는 금속층을 포함한다.
상기 엔형 트랜지스터들의 경우 그것이 어떠한 영역에 위치하던 지에 상관없이 폴리실리콘이 직접 게이트 절연막과 접촉하여 게이트로 사용된다. 예컨대, 반도체 메모리 장치의 경우 메모리 셀 영역의 엔형 트랜지스터 및 주변회로 영역의 엔형 트랜지스터 모두가 폴리실리콘이 게이트로 사용되며 직접 게이트 절연막과 접촉한다. 이 경우, 페르미 준위 고정이 폴리실리콘의 전도대 근처에서 발생하기 때문에, 문턱전압의 상승이 그다지 크기 않으며, 불순물 도핑 농도를 조절하는 것에 의해서 높아진 문턱전압을 보상하는 것이 가능하다. 따라서, 폴리실리콘 게이트를 사용하더라도 엔형 트랜지스터에서 요구되는 최적의 문턱전압을 설정할 수 있다.
한편, 피형 트랜지스터의 경우 문턱전압의 상승이 상당히 크기 때문에 불순물 도핑 농도 조절에 의해서 문턱전압을 보상하는 것은 다소 어려우며 또 불순물 도핑 농조 조절에 의해 문턱전압을 보상하는 것은 다른 문제점을 야기할 수도 있다. 따라서 본 발명에서는 피형 트랜지스터의 게이트를 위해서 금속층이 사용된다. 상기 피형 트랜지스터의 경우 금속층이 게이트로 사용되며 직접 게이트 절연막과 접촉하기 때문에, 종래 피형 트랜지스터에서 폴리실리콘이 게이트 절연막과 접촉하는 경우와 비교하면, 근본적으로 붕소침투, 게이트 공핍 등의 문제가 발생하지 않는다. 또 적절한 일함수(work function)를 갖는 금속을 사용함으로써 피형 트랜지스터의 문턱전압을 용이하게 제어할 수 있다.
만약 엔형 트랜지스터들도 금속 게이트를 채택하는 경우를 고려해 볼 수 있으나, 이는 현실적으로 다소 어렵다. 피형 트랜지스터 및 엔형 트랜지스터 모두에 서 요구되는 적절한 일함수를 동시에 만족시키는 금속을 찾기 매우 어렵기 때문이다.
특히 폴리실리콘 게이트를 메모리 셀 영역의 엔형 트랜지스터에 적용하는 것은 공정적인 측면에서 매우 큰 이점을 발생시킨다. 높은 집적화 추세에 따라 메모리 셀 영역에서의 트랜지스터의 채널 길이가 점점 짧아지는 단채널 효과를 줄이기 위해서, 본 발명은 바람직하게 유효 채널 길이를 증가시키는 핀 전계효과트랜지스터, 함몰채널을 갖는 트랜지스터를 형성한다. 이때, 핀 또는 함몰부에 의해 기판 표면은 평탄하지 않고 단차를 가지게 되며, 단차(step) 또는 함몰부를 갖는 기판에 게이트 도전물질을 균일하게 형성하는 것이 요구된다. 그런데, 폴리실리콘은 단차피복성(step-coverage)이 아주 우수하기 때문에, 엔형 트랜지스터가 형성될 영역의 단차 부분에 폴리실리콘이 보이드(void) 등의 발생없이 증착될 수 있다.
상기 게이트 절연막은 실리케이트, 산화질화물, 이원소산화물(binary oxide), 삼원소산화물(ternary oxide) 등의 높은 유전상수를 갖는 절연물질로 형성되는 것이 바람직하다. 예컨대, 상기 게이트 절연막은 여기에 한정되는 것은 아니며 HfO2, ZrO2, TiO2, Al2O3, Ta2O5, Nb2O3, La2O3, Pr2O3, Ce2O3, Dy2O3, Er2O3, Y2O3 및 ZrSiO4, ZrSiON, HfSiO, HfSiON, HfAlO, HfAlON, AlSiO, AlSiON, BaSiO4, PbSiO4, BST,PZT 또는 이들의 조합을 포함한다.
상기 피모스 트랜지스터의 게이트를 구성하는 금속층은 여기에 특별히 한정되는 것은 아니며, 예컨대, Ta, Ti, Al, Ag, Cu, Hf, Zr, Mn, Ni, Pd, Pt, Be, Ir, Te, Re, Ru, RuO2, TiN, TaN, WN, HfN, ZrN, TaSiN, TiSiN, NiSi, 금속 실리사이드 중 선택된 한가지 물질 또는 이들의 조합물로 이루어진다.
일반적으로 금속은 식각하는 것이 다소 어려울 수도 있기 때문에 피형 트랜지스터의 게이트를 위한 금속은 얇게 형성되는 것이 바람직하다. 따라서 이 경우, 제조 공정 측면에서 주변회로 영역에서 피형 트랜지스터 및 엔형 트랜지스터 사이의 높이 차이를 가능한 작게 하는 것이 좋을 것이다. 이를 위해서 상기 피형 트랜지스터의 게이트로서 금속 위에 엔형 트랜지스터의 게이트로 사용되는 폴리실리콘이 적층되는 것이 바람직하다.
또한, 저항성분 및 커패시터 성부에 의한 RC 신호지연을 피하기 위해서 게이트의 저항이 낮게 형성되는 것이 바람직하며, 이를 위해서 각 트랜지스터의 게이트는 낮은 저항 금속을 더 포함할 수 있다. 즉, 엔형 트랜지스터의 경우 게이트는 폴리실리콘 및 낮은 저항 금속이 차례로 적층되어 이루어지고, 피형 트랜지스터의 경우 게이트는 금속-폴리실리콘-낮은 저항 금속이 차례로 적층되어 이루어질 수 있다. 이 경우 상기 낮은 저항 금속은, 예컨대 텅스텐, 텅스텐질화막, 텅스텐실리사이드 또는 이들의 조합물로 구성된다.
한편, 높은 유전상수의 절연막과 폴리실리콘의 접촉으로 인해서 페르미 준위 고정이 폴리실리콘의 가전자대(valence band) 근처에 위치하면, 엔형 트랜지스터의 게이트는 금속층으로 피형 트랜지스터의 게이트는 피형 불순물이 도핑된 폴리실리콘으로 형성하는 것이 바람직하다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 반도체 장치 제조 방법을 제공한다. 본 발명의 하나의 양태(aspect)에 따른 반도체 장치 제조 방법은 메모리 셀 영역 및 주변회로 영역을 구비하는 기판상에 게이트 절연막을 형성하고; 상기 주변회로 영역의 제2도전형의 트랜지스터 영역의 게이트 절연막 상에 선택적으로 제1금속막을 형성하고; 상기 주변회로 영역의 제1도전형의 트랜지스터 영역과 상기 메모리 셀 영역의 게이트 절연막 상에 그리고 상기 제1금속막상에 도핑된 실리콘막을 형성하고; 상기 제1금속막 및 상기 도핑된 실리콘막을 패터닝하여 상기 메모리 셀 영역과 상기 주변회로 영역의 제1도전형의 트랜지스터 영역에 상기 도핑된 실리콘막으로 이루어진 제1게이트 구조를, 상기 주변회로 영역의 제2도전형의 트랜지스터 영역에 상기 제1금속막 및 상기 도핑된 실리콘막이 적층되어 이루어진 제2게이트 구조를 형성하는 것을 포함한다.
본 발명의 다른 양태에 따른 반도체 장치 제조 방법은 메모리 셀 영역 및 주변회로 영역을 구비하는 기판상에 게이트 절연막을 형성하고; 상기 주변회로 영역의 제1도전형의 트랜지스터 영역과 상기 메모리 셀 영역의 게이트 절연막상에 제1도핑된 실리콘막을 형성하고; 상기 주변회로 영역의 제2도전형의 트랜지스터 영역의 게이트 절연막 상에 제1금속막을 형성하고; 상기 제1도핑된 실리콘막 및 상기 제1금속막 상에 제2도핑된 실리콘막을 형성하고; 상기 제1금속막, 제1 및 제2도핑된 실리콘막들을 패터닝하여 상기 메모리 셀 영역과 상기 주변회로 영역의 제1도전형의 트랜지스터 영역에 상기 제1 및 제2도핑된 실리콘막으로 이루어진 제1게이트 구조를, 상기 주변회로 영역의 제2도전형의 트랜지스터 영역에 상기 제1금속막 및 상기 제2도핑된 실리콘막이 적층되어 이루어진 제2게이트 구조를 형성하는 것을 포함한다.
이상의 본 발명의 목적, 다른 목적, 특징 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 여기서, 어떤 막이 다른 막 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다.
본 명세서에서 사용된 "기판"은 노출된 반도체 표면을 가지는 반도체에 기초한 임의의 구조를 포함할 수 있다. 그와 같은 구조는 실리콘, 절연층 상의 실리콘(Silicon-On-Insulator), 사파이어 상의 실리콘(Silicon-On-Sapphire), 도핑 그리고 도핑 되지 않은 실리콘, 기초 반도체층에 의해 지지가 되는 에피탁시층, 다른 반도체 구조를 포함하는 것으로 이해되어야 한다. 또한, 반도체는 실리콘(silicon)에 기초할 필요는 없으며, 실리콘-게르마늄(silicon-germanium), 게르마늄(germanium), 게르마늄 아세나이드(germanium arsenide) 등일 수 있다. 또한, 기판을 언급할 때, 상기 기판은 소정의 반도체 공정이 진행되어 영역, 도전층, 절연층, 또는 이들의 패턴, 접합 영역이 형성된 상태의 기판일 수도 있다.
본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막 또는 층 등을 기술하기 위해서 사용되었지만, 이들 영역, 막 또는 층 등이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한, 이들 용어들은 단지 어느 소정 영역, 막 또는 층을 다른 영역, 막 또는 층 등과 구별시키기 위해서 사용되었을 뿐이다.
본 발명은 반도체 장치에 관련된 것으로서, 특히 트랜지스터의 게이트 구조에 관련된 것이다. 따라서 통상적으로 반도체 공정에서 널리 사용되는 잘 알려진 공정들, 구성 요소(component) 등에 대해서는 간단히 언급하거나 그에 대한 언급을 생략할 것이다.
본 발명의 트랜지스터는 반도체 집적회로의 중요한 구성 요소 중의 하나로서, 아날로그회로, 디지털 회로 등의 논리 회로, 메모리 셀 어레이의 메모리 셀 등에 사용된다.
도 1은 본 발명의 트랜지스터가 아주 유용하게 적용될 수 있는 하나의 예로서 반도체 메모리 장치(10)를 개략적으로 도시한다. 본 발명의 메모리 장치(10)는 메모리 셀들이 배열된 메모리 셀 영역(11), 상기 메모리 셀 영역(11)의 특정 메모리 셀을 선택하기 위한 행 해독기(13), 열 해독기(15), 상기 행 해독기(13) 및 열 해독기(15)에 의해 선택된 메모리 셀에 저장된 정보를 판독하는 감지 증폭부(17), 상기 감지 증폭부(17)에 의해 판독된 정보를 출력하기 위한 입출력부(21), 그리고 상기 행 및 열 해독기들(13, 15)을 제어하는 제어부(19)를 포함한다. 통상적으로 메모리 셀 영역(11)을 제외한 영역을 주변회로 영역이라고 칭한다.
본 발명의 트랜지스터는 위에서 언급한 상기 메모리 장치(10)의 모든 구성들을 위해서 사용될 수 있다. 예컨대, 본 발명의 트랜지스터의 게이트는 상기 메모리 셀 영역(11)에서는 특정 메모리 셀을 선택하는 워드라인으로 작용을 할 수 있다. 또는 본 발명의 트랜지스터는 그 자체로서 메모리 셀로 작용을 할 수 있다. 이들에 대해서는 도 2a 내지 도 2d를 참조하여 설명을 할 것이다. 도 2a 내지 도 2d는 도 1의 메모리 장치의 메모리 셀 영역(10)을 구성하는 단위 메모리 셀에 대한 등가 회로도이다.
먼저, 도 2a를 참조하면, 단위 메모리 셀이 하나의 트랜지스터(TR) 및 하나의 커패시터(CME)를 포함하며, 이는 디램(DRAM)에 대응한다. 커패시터(CME)에 저장된 전하(charge) 유무에 따라 서로 판별가능한 두 상태가 결정되며 커패시터가 메모리 요소로 작용을 한다. 메모리 셀의 트랜지스터(TR)의 게이트는 워드라인(W/L)으로 작용을 하고 그 드레인은 메모리 요소인 커패시터(CME)의 한쪽 단자에 연결되고 소오스는 비트라인(B/L)에 연결된다. 커패시터(CME)의 다른 단자는 플레이트 라인(P/L)에 연결된다.
도 2b에 도시된 단위 메모리 셀은 강유전체 메모리 장치를 구성하며 기본적으로 도 2a의 디램과 동일한 구조를 나타낸다. 도 2a의 디램과 달리 메모리 요소(PME)로서 전원이 중단되어도 유전 분극 특성을 유지하는 강유전체 물질(ferroelectric material)이 사용된다. 이 같은 강유전체 메모리 장치는 비휘발 특성을 나타낸다.
도 2c는 저항 메모리 장치(RRAM)를 구성하는 단위 메모리 셀에 대한 등가 회 로도이다. 저항 메모리 장치의 단위 메모리 셀은 하나의 트랜지스터(TR)와 하나의 저항 메모리 요소(RME)를 포함한다. 저항 메모리 요소(RME)의 한쪽 단자는 비트라인(B/L)에 다른 쪽 단자는 트랜지스터(TR)의 드레인에 연결된다. 트랜지스터(TR)의 소오스는 접지되고 게이트는 워드라인(W/L)으로 작용을 한다. 저항 메모리 요소(RME)는 인가된 전기적인 신호에 의해서 구별 가능한 두 저항 상태에서 스위칭되는 물질로서, 예컨대, 칼코겐화합물 같은 상변환물질, 거대자기저항물질, 유기 폴리머 물질들이 있다. 저항 메모리 장치 역시 비휘발 특성을 나타낸다.
도 2d는 하나의 트랜지스터로 단위 메모리 셀이 구성되는 비휘발성 메모리 장치를 구성하는 단위 메모리 셀에 대한 등가 회로도이다. 단위 메모리 셀은 하나의 메모리 트랜지스터(MTR)로 구성된다. 메모리 트랜지스터(MTR)는 소노스(SONOS) 같은 부유 트랩형(floating trap type) 또는 플래시 메모리 같은 부유 게이트형(floating gate type)일 수 있다. 메모리 트랜지스터(MTR)의 제어 게이트는 워드라인(W/L)으로 작용을 하고 소오스는 접지되고 드레인에는 비트라인(B/L)이 연결된다.
도 1 및 도 2를 참조하여 설명한 메모리 장치에 유리하게 적용되는 본 발명의 하나의 실시예에 따른 트랜지스터의 구조가 도 3 내지 도 5에 개략적으로 도시되어 있다.
각 도면들에서 도면 바닥의 참조기호 "A"는 메모리 셀 영역을, "B" 는 주변회로 영역 중 엔형 트랜지스터가 형성되는 영역(이하 "엔형 트랜지스터 주변회로 영역")을, "C"는 주변회로 영역 중 피형 트랜지스터가 형성되는 영역(이하 "피형 트랜지스터 주변회로 영역")을 각각 가리킨다.
높은 유전율의 게이트 절연막이 폴리실리콘과 접촉할 때, 발생하는 페르미 준위 고정은 피형 트랜지스터 및 엔형 트랜지스터의 문턱전압 상승 폭이 서로 차이가 나게 한다. 이에 본 발명은 페르미 준위 고정 양상에 따라서 서로 다른 물질로 피형 트랜지스터 및 엔형 트랜지스터의 게이트를 구성한다.
이하에서 예시적으로 설명되는 게이트 구조는 하프늄산화막 같이 페르미 준위 고정이 폴리실리콘의 전도대 근처에서 발생하는 경우에 대한 것이다. 페르미 준위 고정이 폴리실리콘의 전도대 근처에서 발생하면 엔형 트랜지스터의 문턱전압 상승은 그리 크지 않으나 피형 트랜지스터의 문턴전압 상승은 상대적으로 크다. 따라서 피형 트랜지스터의 게이트를 위해서 폴리실리콘을 대신해서 금속층을 사용한다.
도 3을 참조하면, 피형 트랜지스터와 엔형 트랜지스터는 서로 다른 물질로 이루어진 게이트를 가진다. 메모리 셀 영역(A)에 형성되는 엔형 트랜지스터(31)와 엔형 트랜지스터 주변회로 영역(B)에 형성되는 엔형 트랜지스터(33)의 게이트는 동일한 물질로 이루어진다. 엔형 트랜지스터들(31, 33) 각각은 폴리실리콘(107) 및 낮은 저항 금속(109)이 차례로 적층되어 이루어진 게이트(111a; 111b)를 구비한다. 반면, 피형 트랜지스터 주변회로 영역(C)에 형성되는 피형 트랜지스터(35)의 게이트(111c)는 금속층(105), 폴리실리콘(107) 및 낮은 저항 금속(109)이 차례로 적층되어 이루어진다. 폴리실리콘(107)은 엔형 불순물이 도핑된 폴리실리콘이다.
피형 트랜지스터(35)의 게이트를 구성하는 금속층(105)은 여기에 특별히 한정되는 것은 아니며, Ta, Ti, Al, Ag, Cu, Hf, Zr, Mn, Ni, Pd, Pt, Be, Ir, Te, Re, Ru, RuO2, TiN, TaN, WN, HfN, ZrN, TaSiN, TiSiN, NiSi, 금속 실리사이드 중 선택된 한가지 물질 또는 이들의 조합물을 포함한다. 한편, 낮은 저항 금속(109)은 텅스텐, 텅스텐질화막, 텅스텐실리사이드 또는 이들의 조합물로 구성된다.
각 트랜지스터들(31;33;35)의 게이트 절연막(103a;103b;103c)은 실리케이트(silicate), 산화질화물(oxynitride), 이원소산화물(binary oxide), 삼원소산화물(ternary oxide) 등의 높은 유전상수를 갖는 절연물질로 형성된다. 예컨대, 게이트 절연막(103a, 103b, 103c)은 여기에 한정되는 것은 아니며 HfO2, ZrO2, TiO2, Al2O3, Ta2O5, Nb2O3, La2O3, Pr2O3, Ce2O3, Dy2O3, Er2O3, Y2O3 및 ZrSiO4, ZrSiON, HfSiO, HfSiON, HfAlO, HfAlON, AlSiO, AlSiON, BaSiO4, PbSiO4, BST,PZT 또는 이들의 조합을 포함한다.
예컨대, 메모리 셀 영역(A)의 게이트 절연막(103a)은 상대적으로 높은 문턱전압을 위해서 실리콘 산화막 및 높은 유전상수의 절연막이 순차적으로 적층되어 형성될 수 있다. 마찬가지로, 주변회로 영역(B, C)에서도 높은 문턱전압으로 동작할 필요가 있는 트랜지스터의 경우 게이트 절연막이 실리콘 산화막 및 높은 유전상수의 절연막이 순차적으로 적층되어 형성될 수 있다.
각 게이트 양측의 기판에는 소오스/드레인 영역(115S/D)이 형성되어 있다. 소오스/드레인 영역(115S/D)는 각 트랜지스터의 유형에 맞는 불순물이 이온주입되어 형성된다. 예컨대 피형 트랜지스터(35)의 경우 피형 불순물이 이온주입되어 소오스/드레인이 형성되고 엔형 트랜지스터(31, 33)의 경우 엔형 불순물이 이온주입 되어 소오스/드레인이 형성된다.
트랜지스터들(31; 33; 35) 각각의 게이트(111a;111b;111c)와 기판(101) 사이에는 게이트 절연막(103a, 103b, 103c)이 위치한다. 엔형 트랜지스터들(31, 33)의 경우 게이트 절연막(103a, 103b)과 접촉하는 게이트 구성 물질은 폴리실리콘(107)인 반면, 피형 트랜지스터(35)의 경우 금속(105)이 게이트 절연막(103c)과 접촉한다.
피형 트랜지스터(35)의 경우 게이트 절연막(103c)과 금속(105)이 직접 접촉하기 때문에, 종래 피형 트랜지스터에서 폴리실리콘 게이트가 게이트 절연막과 접촉하는 경우와 비교하면 근본적으로 붕소침투, 게이트 공핍 등의 문제가 발생하지 않는다. 또 적절한 일함수를 갖는 금속을 사용함으로써 피형 트랜지스터의 문턱전압을 용이하게 제어할 수 있다.
한편, 엔형 트랜지스터들(31, 33)의 경우 그것이 어떠한 영역에 위치하는 위치하던 지에 상관없이 폴리실리콘(107)이 직접 게이트 절연막(103a, 103b)과 접촉하여 게이트로 사용된다. 여기서 폴리실리콘과 게이트 절연막 사이의 반응에 의해서 페르미 준위 고정이 발생하여 문턱전압이 고정될 염려가 있다. 하지만, 페르미 준위 고정은 엔형 폴리실리콘의 중간갭(midgap) 보다 위쪽에, 전도대(conduction band) 근처에서 발생하기 때문에 문턱전압 상승이 그리 크지 않으며, 이는 불순물 도핑 농도를 조절하여 문턱전압을 보상하는 것이 가능하다. 따라서, 엔형 트랜지스터를 위해 폴리실리콘 게이트를 사용하더라도 엔형 트랜지스터에서 요구되는 최적의 문턱전압을 설정할 수 있다. 이와 같이 메모리 셀 영역(A)의 엔형 트랜지스터를 위해 폴리실리콘을 사용하는 것의 이점은 뒤에 나타날 도 4 및 도 5와 관련된 설명으로부터 명확해질 것이다.
메모리 셀 여역(A)의 엔형 트랜지스터(31)와 엔형 트랜지스터 주변회로 영역(B)의 엔형 트랜지스터(B)는 동일한 물질로 형성된다. 따라서, 문턱전압 조절을 위한 불순물 이온주입 공정의 불순물 농도를 서로 차이 나게 하는 것에 의해서 서로 다른 문턱전압을 갖도록 할 수 있다. 또는 게이트 절연막의 두께를 서로 다르게 형성하거나 서로 다른 물질로 형성하는 것에 의해서 엔형 트랜지스터들(31, 33)이 서로 다른 문턱전압을 가지도록 할 수 있다.
반면 피형 트랜지스터의 경우 페르미 준위 고정에 의해서 문턱전압 변동이 너무 크기 때문에 이를 불순물 도핑으로 보상하기 다소 어려우며 이에 본 발명에서는 상술한 바와 같이 금속을 게이트로 채택한 것이다.
이제 게이트를 구성하는 물질의 두께에 대하여 살펴본다. 상술한 바와 같이 엔형 트랜지스터들의 게이트는 폴리실리콘으로 형성하고 피형 트랜지스터의 게이트는 금속층으로 형성하는 것에 의해서, 본 발명의 목적을 충분히 달성할 수 있어, 게이트를 구성하는 층들의 두께는 특별히 제한되는 것은 아니다. 하지만, 제조 공정적인 측면에서 피형 트랜지스터(35)의 금속층(105)은 얇게 형성되는 것이 바람직하다. 잘 알려진 바와 같이 금속을 식각하는 데에 다소 어려움이 있기 때문이다. 예컨대 피형 트랜지스터(35)의 금속층(105)은 약 100 옹스트롬 내외로 형성된다.
한편, 도 3에서 폴리실리콘층(107)은 단일 층으로 보이나, 제조 공정적인 측면에서 여러 층으로 형성될 수도 있으며, 이점에 대해서는 이후에 나타날 제조 공 정에 대한 설명으로부터 명확해질 것이다.
한편, 메모리 셀 영역의 메모리 셀을 구성하는 트랜지스터로서 엔형 트랜지스터가 주로 사용되는데, 높은 집적도를 요구하는 상황에서 메모리 셀 영역에 형성되는 트랜지스터의 채널 길이가 점차로 작아지는 짧은 채널 효과가 발생한다. 따라서 메모리 셀 영역의 엔형 트랜지스터에서 중요한 논점 중의 하나는 이 같은 짧은 채널 효과를 줄이는 것이라 하겠다. 따라서 메모리 셀 영역의 엔형 트랜지스터는 도 4에 도시된 것 같은 함몰 채널을 갖는 엔형 트랜지스터 및 도 5에 도시된 것 같은 핀이 채널로 사용되는 엔형 트랜지스터를 적용하는 것이 바람직하다.
먼저, 도 4를 참조하면, 메모리 셀 영역(A)의 엔형 트랜지스터(41)의 게이트(111a) 아래에 채널 영역으로 작용하는 부분이 함몰되어 있다(101r). 따라서 메모리 셀 영역(A)의 엔형 트랜지스터(41)의 유효 채널 길이는 증가하여 짧은 채널 효과가 방지될 수 있다. 또한, 이 같은 함몰 채널은 제조 공정적인 측면에서 상술한 바와 같이 폴리실리콘을 게이트로 채택하는 엔형 트랜지스터(41)에 적용되기에 아주 유용하다. 함몰 영역(101r)으로 인해서 폴리실리콘이 증착될 하부 기판은 평탄하지 않게 된다. 하지만, 폴리실리콘의 우수한 단차피복성(step-coverage)을 고려하면, 이는 크게 문제가 되지 않는다.
유효 채널 길이를 증가시키는 방법으로 채널로 사용될 기판을 함몰시키는 방법과 달리 채널로 사용될 기판의 일부를 기판 주 표면으로부터 돌출시키는 방법을 생각할 수 있으며 이와 같은 구조가 도 5에 예시적으로 도시되어 있다. 도 5는 이른바 핀(fin) 트랜지스터를 개략적으로 도시하며 게이트 방향으로 절단했을 때의 단면도이다.
도 5를 참조하면, 기판(101)으로부터 돌출한 반도체 핀(101p)이 채널로 작용을 한다. 따라서 유효 채널길이가 증가하여 짧은 채널 효과가 방지될 수 있다. 또한, 위에서 설명한 것처럼 핀 구조로 인해서 폴리실리콘이 증착된 하부 기판 구조가 평탄하지 않고 단차(step)를 띨 수 있으나, 폴리실리콘의 우수한 단차피복성으로 인해서 크게 문제되지 않는다. 도 5에서 참조번호 102는 소자분리막을 가리킨다. 설명되지 않은 도 4 및 도 5의 구성들은 도 3을 참조한 설명을 참조하면 될 것이다.
이제 본 발명에 따른 반도체 장치 제조 방법을 설명하기로 한다. 여기서는 메모리 셀 영역의 엔형 트랜지스터가 함몰된 채널을 가지는 경우를 하나의 본보기(example)로 하여 설명을 하기로 한다.
도 6 내지 도 10은 본 발명의 하나의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 기판의 일부에 대한 단면도이다.
먼저, 도 6을 참조하면, 통상적인 방법으로 소자분리 공정을 진행하여 메모리 셀 영역(A), 엔형 트랜지스터 주변회로 영역(B) 및 피형 트랜지스터 주변회로 영역(C)을 한정하는 소자분리막(도면에 나타나지 않음)을 기판(201)에 형성한다.
서로 다른 종류의 트랜지스터를 형성하기 위해서 통상적인 방법에 따라 웰 형성 공정을 진행한다. 예컨대 피형 기판을 사용할 경우, 피형 트랜지스터를 형성하기 위해서는 피형 기판에 엔형 웰 영역을 형성한다. 또한, 엔형 트랜지스터를 위해서는 피형 웰을 형성할 수 있다.
메모리 셀 영역(A)에서 함몰 채널을 형성하기 위해 메모리 셀 영역(A)의 기판 일부를 식각하여 함몰부(201r)를 형성한다. 함몰부(201r)의 형성은 습식식각, 건식식각 또는 이들을 조합하는 것에 의해서 형성될 수 있다.
게이트 절연막(203)으로서 높은 유전상수를 갖는 절연막을 형성한다. 예컨대 하프늄실리콘산화막을 약 40 내외의 옹스트롬 두께로 형성한다. 게이트 절연막(203) 상에 피형 트랜지스터의 게이트를 위한 금속층(205)을 형성한다. 상기 금속층은 예컨대 탄탈륨 산화막으로서 약 100옹스트롬 내외의 두께로 형성된다.
계속해서 도 6을 참조하여 피형 트랜지스터 주변회로 영역(C) 이외의 금속층을 제거하기 위한 식각 마스크(310)를 형성한다. 식각 마스크(310)는 피형 트랜지스터 주변회로 영역(C)을 덮고 메모리 셀 영역(A) 및 엔형 트랜지스터 주변회로 영역(B)을 노출하도록 형성된다. 식각 마스크(310)는 예컨대, 약 300 옹스트롬 내외의 폴리실리콘으로 형성되며, 통상적인 포토리소그라피 및 식각 공정을 통해서 원하는 영역을 덮도록 형성될 수 있다. 이 같은 식각 마스크(310)는 하부의 금속층(205)에 대해서 식각 선택비를 가지는 물질이면 어느 것이던지 사용될 수 있다. 예컨대, 식각 마스크(310)는 약 300 옹스트롬 내외의 폴리실리콘 및 약 900 옹스트롬 내외의 산화막이 순차적으로 적층되어 형성될 수도 있다. 이 경우, 산화막이 먼저 포토리소그라피 공정 및 식각 공정으로 패터닝되어 산화막 마스크가 형성된다. 산화막 마스크에 의해 노출된 폴리실리콘이 식각되어 폴리실리콘 마스크가 형성된 후 산화막 마스크가 제거된다. 또는 단일층의 산화막 마스크, 질화막 마스크가 사용되거나 이들의 조합이 사용될 수도 있다. 본 실시예에서와 같이 폴리실리콘이 사용될 경우 그것은 잔존하여 게이트의 일부로 사용될 수 있을 것이다.
도 7을 참조하여, 식각 마스크(310)를 사용한 식각 공정을 진행하여 메모리 셀 영역(A) 및 엔형 트랜지스터 주변회로 영역(B)으로부터 금속층을 제거하여 피형 트랜지스터 주변회로 영역(C)에만 금속층(205)이 남도록 한다. 이에 따라 메모리 셀 영역(A) 및 엔형 트랜지스터 주변회로 영역(B)에는 게이트 절연막(203)이 노출된다.
도 8을 참조하여, 엔형 트랜지스터들의 게이트 형성을 위해서 약 800 옹스트롬 내외의 엔형 불순물이 도핑된 폴리실리콘(207)을 메모리 셀 영역(A) 및 엔형 트랜지스터 주변회로 영역(B)의 게이트 절연막(203a, 203b) 및 피형 트랜지스터 주변회로 영역(C)의 금속층(205) 상에 형성한다. 폴리실리콘은 단차피복성이 우수하여 메모리 셀 영역(A)의 함몰부(201r)를 보이드(void) 발생 없이 채울 수 있다. 도핑된 폴리실리콘(207)은 인-시튜(in-situ) 공정을 통해서 증착과 동시에 불순물을 도핑하거나 먼저 언도프트(undoped) 폴리실리콘을 형성한 후 불순물 이온을 주입하는 것에 의해서 형성될 수 있다.
도핑된 폴리실콘(207) 상에 게이트 전극의 저항을 낮추기 위한 낮은 저항 금속층(209)을 형성한다. 낮은 저항 금속층(209)은 텅스텐, 텅스텐질화막, 텅스텐실리사이드 또는 이들의 조합물로 형성될 수 있다. 낮은 저항 금속층(209) 상에 게이트를 보호하는 캐핑막(210)을 형성한다. 캐핑막(210)은 예컨대 실리콘 질화막으로 형성될 수 있으며, 이는 잘 알려진 박막 증착 공정을 진행하는 것에 의해 용이하게 형성된다.
캐핑막(210) 상에 원하는 모양의 게이트를 형성하기 위해서 게이트 마스크(217)를 형성한다. 게이트 마스크(217)은 포토레지스트와 같은 감광성막을 스핀 코팅 등으로 기판에 도포한 후 미리 준비된 레티클을 사용한 노광 및 적절한 현상액을 사용한 현상 공정을 진행하는 것에 의해서 형성될 수 있다.
도 9를 참조하여, 게이트 마스크(217)를 사용하여 게이트 절연막(203)이 노출될 때까지 식각 공정을 진행하여 메모리 셀 영역(A), 엔형 트랜지스터 주변회로 영역(B) 및 피형 트랜지스터 주변회로 영역(C)에 각각 게이트(211a, 211b, 211c)를 형성한다. 메모리 셀 영역(A)의 게이트(211a) 및 엔형 트랜지스터 주변회로 영역(B)의 게이트(211b)는 엔형 트랜지스터를 위한 것으로서, 도핑된 폴리실리콘(207) 및 낮은 저항 금속층(209)이 순차적으로 적층된 구조를 나타낸다. 이와 달리 피형 트랜지스터 주변회로 영역(C)의 게이트(211c)는 피형 트랜지스터를 위한 것으로서, 금속층(205), 폴리실리콘층(310, 207) 및 낮은 저항 금속층(209)이 순차적으로 적층된 구조를 나타낸다.
도 10을 참조하여 절연막을 증착한 후 에치백 공정을 진행하여 각 게이트의 측벽에 스페이서(213)를 형성한다. 스페이서(213)는 예컨대 실리콘 질화막으로 형성될 수 있다. 이온주입 공정을 진행하여 소오스/드레인 영역(215S/D)을 게이트 양측의 기판에 형성한다. 엔형 트랜지스터를 위해서는 엔형의 불순물 이온을 주입하여 소오스/드레인 영역을 형성하고 피형 트랜지스터를 위해서는 피형의 불순물 이온을 주입하여 소오스/드레인 영역을 형성한다.
전술한 방법에서 게이트가 완성된 이후에 스페이서가 형성되었으나, 먼저 스 페이서가 형성된 후에 게이트가 완성될 수 있으며, 이에 대해서는 도 11 내지 도 14를 참조하여 설명을 하기로 한다. 즉, 전술한 방법에서는 게이트 마스크(217)를 이용한 식각 공정은 게이트 절연막이 노출될 때까지 진행되었으나, 본 실시예에서는 도핑된 폴리실리콘(207)의 일부분이 식각될 때까지 진행된다. 따라서 본 실시예에서 게이트의 하부 모서리는 계단형태, 다르게 말하면 게이트의 아랫부분은 'ㅗ' 형태를 나타낼 것이다.
앞서 도 6 내지 도 8을 참조하여 설명을 한 공정들을 진행한 후, 도 11에 도시된 바와 같이 낮은 저항 금속층(209) 및 도핑된 폴리실리콘(207)의 일부 두께를 식각한다. 실리콘 질화막 같은 절연막을 증착한 후 에치백 공정을 진행하여 스페이서(213)를 형성한다.
도 12를 참조하여, 스페이서(213)를 식각 마스크로 사용하여 잔류하는 도핑된 폴리실리콘을 제거하여 메모리 셀 영역(A) 및 엔형 트랜지스터 주변회로 영역(B)에 엔형 트랜지스터를 위한 게이트(211a; 211b)를 각각 완성한다. 따라서 엔형 트랜지스터의 게이트(211a; 211b)의 하부 모서리는 계단형태를 나타낸다. 다르게 말하면, 게이트의 하부는 'ㅗ' 형태이다. 여기서 피형 트랜지스터 주변회로 영역(C)에서는 금속층(205) 및 잔존하는 폴리실리콘 마스크층(310)이 아직 식각되지 않은 상태이다. 하지만, 주변회로 영역(C)의 폴리실리콘 마스크층(310)은 메모리 셀 영역(A) 및 엔형 트랜지스터 주변회로 영역(B)의 도핑된 폴리실리콘이 제거될 때 함게 제거될 수 있다.
도 13을 참조하여 피형 트랜지스터의 게이트를 완성하기 위해서 메모리 셀 영역(A) 및 엔형 트랜지스터를 위한 주변회로 영역(B)을 덮는 보호막(219)을 형성한 후 스페이서(213)를 식각 마스크로 사용하는 식각 공정을 진행하여 피형 트랜지스터 주변회로 영역(C)에서 스페이서(213) 외측에 노출된 잔존하는 폴리실리콘 마스크(310) 및 금속층(205)을 제거하여 게이트(211c)를 완성한다. 따라서 피형 트랜지스터의 게이트(211c)의 하부 모서리는 계단형태를 나타낸다. 다르게 말하면, 게이트의 하부는 'ㅗ' 형태이다.
도 14를 참조하여, 전술한 방법과 동일하게 불순물 이온 주입 공정을 진행하여 소오스/드레인 영역(215S/D)을 게이트 외측의 기판에 형성한다.
이제 도 15 내지 도 18을 참조하여 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명한다.
전술한 실시예들에서는 금속층이 먼저 형성되었으나, 본 실시예에서는 폴리실리콘층이 먼저 형성된 이후에 금속층이 형성된다.
도 15를 참조하면, 통상적인 방법으로 소자분리 공정을 진행하여 메모리 셀 영역(A), 엔형 트랜지스터 주변회로 영역(B) 및 피형 트랜지스터 주변회로 영역(C)을 한정하는 소자분리막(도면에 나타나지 않음)을 기판(201)에 형성한다.
서로 다른 종류의 트랜지스터를 형성하기 위해서 통상적인 방법에 따라 웰 형성 공정을 진행한다. 예컨대 피형 기판을 사용할 경우, 피형 트랜지스터를 형성하기 위해서는 피형 기판에 엔형 웰 영역을 형성한다. 또한, 엔형 트랜지스터를 위해서는 피형 웰을 형성할 수 있다.
메모리 셀 영역(A)에서 함몰 채널을 형성하기 위해 메모리 셀 영역(A)의 기 판 일부를 식각하여 함몰부(201r)를 형성한다. 함몰부(201r)의 형성은 습식식각, 건식식각 또는 이들을 조합하는 것에 의해서 형성될 수 있다.
게이트 절연막(203)으로서 높은 유전상수를 갖는 절연막을 형성한다. 예컨대 하프늄실리콘산화막을 약 40 내외의 옹스트롬 두께로 형성한다. 엔형 트랜지스터의 게이트를 위해서 엔형 불순물이 도핑된 제1폴리실리콘층(310)을 약 300 옹스트롬 내외의 두께로 게이트 절연막(203) 상에 형성한다. 폴리실리콘은 단차피복성이 우수하여 보이드 없이 함몰부(201r)를 채운다.
제1폴리실리콘층(310) 상에 피형 트랜지스터 주변회로 영역(C)을 노출하고 메모리 셀 영역(A) 및 엔형 트랜지스터 주변회로 영역(B)을 덮는 식각 마스크(217)를 형성한다. 식각 마스크는(217)은 예컨대, 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 형성될 수 있다.
식각 마스크(217)를 사용한 식각 공정을 진행하여 피형 트랜지스터 주변회로 영역(C)으로 부터 제1폴리실리콘층을 제거한다. 이에 따라 피형 트랜지스터 주변회로 영역(C)에서 게이트 절연막(203)이 노출된다. 식각 마스크(217)를 제거한 후 피형 트랜지스터의 게이트를 위해서 도 16에 도시된 바와 같이 금속층(205)을 피형 트랜지스터 주변회로 영역(C)에서 노출된 게이트 절연막 상게 그리고 셀 어레이 영역(A) 및 엔형 트랜지스터 주변회로 영역(B)의 제1폴리실리콘층(310) 상에 형성한다.
도 17을 참조하여, 셀 어레이 영역(A) 및 엔형 트랜지스터 주변회로 영역(B)의 제1폴리실리콘층(310) 상의 금속층을 선택적으로 제거하여 피형 트랜지스터 주 변회로 영역(C)에만 금속층이 잔존하도록 한다. 이는 포토리소그라피 및 식각 공정을 진행하는 것에 의해서 메모리 셀 영역(A) 및 엔형 트랜지스터 주변회로 영역(B)으로부터 금속층을 선택적으로 제거할 수 있다. 식각 마스크(217)로서 실리콘 산화막이 사용될 경우, 상기 실리콘 산화막 식각 마스크(217)는 금속층(205)을 형성하기 전에 제거되지 않고, 셀 어레이 영역(A) 및 엔형 트랜지스터 주변회로 영역(B)의 제1폴리실리콘층(310) 상의 금속층을 선택적으로 제거할 때, 하부의 제1폴리실리콘(310)을 제거할 때 식각 정지막으로 사용된 후에 제걸될 수 있다.
계속해서 도 17을 참조하여, 제1폴리실리콘층(310) 및 금속층(205) 상에 약 800 옹스트롬 내외의 두께를 갖는 제2폴리실리콘층(207)을 형성한다. 제2폴리실리콘층(207) 상에 낮은 저항 금속층(209) 및 캐핑막(210)을 순차적으로 형성한다.
도 18을 참조하여 전술한 방법과 동일하게 포토리소그라피 공정 및 식각 공정을 진행하여 게이트(211a-c)를 완성하고 그 양측벽에 스페이서(213)를 형성한다. 불순물 이온 주입 공정을 진행하여 게이트 양측의 기판에 소오스/드레인 영역(215S/D)을 형성한다.
본 실시예에 따르면 엔형 트랜지스터를 위한 게이트(211a, 211b)는 폴리실리콘층(310, 207) 및 낮은 저항 금속층(209)이 차례로 적층된 구조이고, 피형 트랜지스터를 위한 게이트(211c)는 금속층(205), 폴리실리콘(207) 및 낮은 저항 금속층(209)이 차례로 적층된 구조이다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본 질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
본 발명에 따르면, 메모리 셀 영역 및 주변회로 영역의 엔형 트랜지스터의 게이트는 폴리실리콘으로 형성하고, 주변회로 영역의 피형 트랜지스터의 게이트는 금속층으로 형성한다. 따라서, 피형 트랜지스터에서 금속층을 적절히 채택함으로써 낮은 문턱전압을 설정할 수 있고 보론 침투 문제, 게이트 공핍 효과를 방지할 수 있다. 그리고 엔형 트랜지스터에서는 불순물의 도핑 농도를 적절히 조절하여 낮은 문턱전압을 설정할 수 있다.

Claims (20)

  1. 기판의 제1영역에 형성된 엔형 제1트랜지스터; 그리고
    상기 기판의 제2 영역에 형성된 엔형 제2트랜지스터 및 피형 트랜지스터를 포함하며,
    상기 엔형 제1 및 제2트랜지스터들의 게이트들 및 상기 피형 트랜지스터의 게이트는 각각 게이트 절연막에 의해 상기 기판과 절연되고,
    상기 엔형 제1 및 제2트랜지스터들의 게이트 각각은 적어도 상기 게이트 절연막에 접촉하는 폴리실리콘층을 포함하며, 상기 피형 트랜지스터의 게이트는 적어도 상기 게이트 절연막에 접촉하는 금속층을 포함하며,
    상기 엔형 제1트랜지스터의 게이트 아래의 기판 표면은 상기 게이트 양측의 기판 표면으로부터 함몰되어 상기 엔형 제1트랜지스터는 함몰된 채널 표면을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 피형 트랜지스터의 게이트는 상기 게이트 절연막에 차례로 적층된 금속층 및 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 엔형 제1 및 제2트랜지스터들의 게이트는 상기 게이트 절연막 상에 차례로 적층된 폴리실리콘층 및 금속층을 포함하며,
    상기 피형 트랜지스터의 게이트는 상기 게이트 절연막 상에 차례로 적층된 금속층, 폴리실리콘층 및 금속층을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 트랜지스터들의 게이트 절연막은 HfO2, ZrO2, TiO2, Al2O3, Ta2O5, Nb2O3, La2O3, Pr2O3, Ce2O3, Dy2O3, Er2O3, Y2O3 및 ZrSiO4, ZrSiON, HfSiO, HfSiON, HfAlO, HfAlON, AlSiO, AlSiON, BaSiO4, PbSiO4, BST,PZT 또는 이들의 조합물인 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 피형 게이트에서 상기 게이트 절연막에 직접 접촉하는 금속층은 Ta, Ti, Al, Ag, Cu, Hf, Zr, Mn, Ni, Pd, Pt, Be, Ir, Te, Re, Ru, RuO2, TiN, TaN, WN, HfN, ZrN, TaSiN, TiSiN, NiSi, 금속 실리사이드 중 선택된 한가지 물질 또는 이들의 조합물인 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 폴리실리콘 상에 적층된 금속층은 텅스텐, 텅스텐질화막, 텅스텐실리사이드 또는 이들의 조합물인 것을 특징으로 하는 반도체 장치.
  7. 기판의 제1영역에 형성된 엔형 제1트랜지스터; 그리고
    상기 기판의 제2 영역에 형성된 엔형 제2트랜지스터 및 피형 트랜지스터를 포함하며,
    상기 엔형 제1트랜지스터의 게이트 절연막은 적층된 실리콘 산화막 및 상기 실리콘 산화막보다 유전율이 높은 고유전막으로 구성되고,
    상기 엔형 제2트랜지스터 및 상기 피형 트랜지스터의 게이트 절연막은 각각 상기 고유전막 또는 상기 엔형 제1트랜지스터의 게이트 절연막과 동일한 구조의 게이트 절연막으로 구성되는 것을 특징으로 하는 반도체 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 엔형 제1트랜지스터의 제1불순물 접합 영역에 한쪽 터미널이 연결된 메모리 요소;
    상기 엔형 제1트랜지스터의 제2불순물 접합 영역에 연결된 접지라인;
    상기 메모리 요소의 다른 쪽 터미널에 연결된 비트라인을 더 포함하며,
    상기 엔형 제1트랜지스터의 게이트는 워드라인으로 작용을 하는 것을 특징으로 하는 반도체 장치.
  9. 제4항에 있어서,
    상기 엔형 제1트랜지스터의 제1불순물 접합 영역에 한쪽 터미널이 연결된 메모리 요소;
    상기 엔형 제1트랜지스터의 제2불순물 접합 영역에 연결된 접지라인;
    상기 메모리 요소의 다른 쪽 터미널에 연결된 비트라인을 더 포함하며,
    상기 엔형 제1트랜지스터의 게이트는 상기 메모리 요소를 선택하는 워드라인 으로 작용을 하는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 엔형 제1 및 제2트랜지스터들의 게이트는 상기 게이트 절연막 상에 차례로 적층된 폴리실리콘층 및 금속층을 포함하며,
    상기 피형 트랜지스터의 게이트는 상기 게이트 절연막 상에 차례로 적층된 금속층, 폴리실리콘층 및 금속층을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1영역은 메모리 요소가 이차원적으로 배열된 메모리 셀 영역이고 상기 제2영역은 상기 메모리 셀 영역을 구동하기 위한 논리회로가 형성되는 주변회로 영역인 것을 특징으로 하는 반도체 장치.
  12. 기판의 메모리 셀 영역에 형성된 제1도전형의 제1트랜지스터;
    상기 기판의 주변회로 영역에 형성된 제1도전형의 제2트랜지스터 및 제2도전형의 트랜지스터를 포함하되,
    상기 제2도전형의 트랜지스터의 게이트, 상기 제1도전형의 제1 및 제2트랜지스터들의 게이트는 각각 고유전율의 게이트 절연막을 사이에 두고 상기 기판상에 적층된 제1도전형의 불술문이 도핑된 실리콘층을 포함하고,
    상기 제2도전형의 트랜지스터의 게이트는 상기 제1도전형의 불순물이 도핑된 실리콘층 및 상기 고유전율의 게이트 절연막 사이에 금속층을 더 포함하는 것을 특 징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 고유전율의 게이트 절연막은 HfO2, ZrO2, TiO2, Al2O3, Ta2O5, Nb2O3, La2O3, Pr2O3, Ce2O3, Dy2O3, Er2O3, Y2O3 및 ZrSiO4, ZrSiON, HfSiO, HfSiON, HfAlO, HfAlON, AlSiO, AlSiON, BaSiO4, PbSiO4, BST,PZT, 또는 이들의 조합물인 것을 특징으로 하는 반도체 장치.
  14. 제13항 또는 제14항에 있어서,
    상기 금속층은 Ta, Ti, Al, Ag, Cu, Hf, Zr, Mn, Ni, Pd, Pt, Be, Ir, Te, Re, Ru, RuO2, TiN, TaN, WN, HfN, ZrN, TaSiN, TiSiN, NiSi, 금속 실리사이드 중 선택된 한가지 물질 또는 이들의 조합물인 것을 특징으로 하는 반도체 장치.
  15. 메모리 셀 영역 및 주변회로 영역을 구비하는 기판상에 게이트 절연막을 형성하고;
    상기 주변회로 영역의 제2도전형의 트랜지스터 영역의 게이트 절연막 상에 선택적으로 제1금속막을 형성하고;
    상기 주변회로 영역의 제1도전형의 트랜지스터 영역과 상기 메모리 셀 영역의 게이트 절연막상에 그리고 상기 제1금속막상에 도핑된 실리콘막을 형성하고;
    상기 제1금속막 및 상기 도핑된 실리콘막을 패터닝하여 상기 메모리 셀 영역과 상기 주변회로 영역의 제1도전형의 트랜지스터 영역에 상기 도핑된 실리콘막으로 이루어진 제1게이트 구조를, 상기 주변회로 영역의 제2도전형의 트랜지스터 영역에 상기 제1금속막 및 상기 도핑된 실리콘막이 적층되어 이루어진 제2게이트 구조를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  16. 메모리 셀 영역 및 주변회로 영역을 구비하는 기판상에 게이트 절연막을 형성하고;
    상기 주변회로 영역의 제1도전형의 트랜지스터 영역과 상기 메모리 셀 영역의 게이트 절연막상에 제1도핑된 실리콘막을 형성하고;
    상기 주변회로 영역의 제2도전형의 트랜지스터 영역의 게이트 절연막 상에 제1금속막을 형성하고;
    상기 제1도핑된 실리콘막 및 상기 제1금속막 상에 제2도핑된 실리콘막을 형성하고;
    상기 제1금속막, 제1 및 제2도핑된 실리콘막들을 패터닝하여 상기 메모리 셀 영역과 상기 주변회로 영역의 제1도전형의 트랜지스터 영역에 상기 제1 및 제2도핑된 실리콘막으로 이루어진 제1게이트 구조를, 상기 주변회로 영역의 제2도전형의 트랜지스터 영역에 상기 제1금속막 및 상기 제2도핑된 실리콘막이 적층되어 이루어진 제2게이트 구조를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  17. 제15항 또는 제16항에 있어서,
    상기 제2도핑된 실리콘막 상에 제2금속막을 형성하는 것을 더 포함하며, 상기 제1게이트 구조 및 제2게이트 구조 각각은 상기 도핑된 실리콘막상에 상기 제2금속막을 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제15항 또는 제16항에 있어서,
    상기 게이트 절연막을 형성하기 전에, 상기 메모리 셀 영역에 형성되는 상기 제1게이트 구조 아래의 기판을 선택적으로 식각하여 함몰부를 갖게하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제15항 또는 제16항에 있어서,
    상기 게이트 절연막을 형성하기 전에, 기 메모리 셀 영역에 형성되는 상기 제1게이트 구조 아래의 기판 양측을 선택적으로 식각하여 상기 기판이 핀을 갖게 하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 기판상에 게이트 절연막을 사이에 두고 형성된 엔형 트랜지스터를 위한 제1게이트 및 피형 트랜지스터를 위한 제2게이트를 포함하되,
    상기 제1게이트 및 제2게이트 중 어느 하나는 폴리실리콘이고 다른 하나는 금속층이며,
    상기 게이트 절연막과 상기 폴리실리콘과의 접촉으로 페르미 준위 고정이 상 기 폴리실리콘의 전도대 근처에 발생하면 상기 제2게이트는 금속층으로 이루어지고, 상기 게이트 절연막과 상기 폴리실리콘과의 접촉으로 페르미 준위 고정이 상기 폴리실리콘의 가전자대 근처에 발생하면 상기 제1게이트는 금속층으로 이루어지는 것을 특징으로 하는 반도체 장치.
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