KR20020013072A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 듀얼 게이트전극의 형성공정시 페리 엔모스 영역에 다결정실리콘층과 제2금속층의 적층구조로 게이트전극을 형성하고, 페리 피모스 영역과 셀 트랜지스터 영역에 제1금속층과 제2금속층의 적층구조 게이트전극을 형성함으로써 비교적 낮은 채널 농도로 셀 트랜지스터가 문턱전압을 가질 수 있도록 하고 비교적 낮은 채널 카운터 도핑으로 페리 피모스의 문턱전압을 구현할 수 있도록 하기 위하여, 제1게이트절연막과 다결정실리콘층의 적층구조를 페리 엔 모스 상측에 형성하고, 전체표면상부에 제2게이트절연막과 제1금속층을 증착하고 상기 다결정실리콘층을 노출시키는 평탄화식각공정을 실시한 다음, 전체표면상부에 제2금속층을 형성하고 게이트전극 마스크로 패터닝하여 각각의 영역 상부에 게이트전극이 구비되는 듀얼 게이트 전극을 형성함으로써 반도체소자의 특성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 디램셀에서 요구되는 높은 문턱전압 및 주변 PMOS에서 요구되는 숏채널 마진을 개선하므로써 고집적 반도체소자에 적합하도록한 반도체소자의 제조방법에 관한 것이다.
종래기술에 따른 반도체소자의 제조방법을 도 1 내지 도 6을 참조하여 설명하면 다음과 같다.
종래기술에 따른 반도체소자의 제조방법은, 도 1에 도시된 바와같이, 반도체기판(1)에 셀부와 NMOS와 PMOS로 이루어진 주변부를 구분하는 소자분리절연막(2)을 형성한다.
그다음, 셀 트랜지스터부의 반도체기판(1)부분에 높은 문턱전압(Vt)특성을 얻기 위해 고농도이온주입을 실시한다.
이어서, 도 2에 도시된 바와같이, 주변부인 PMOS의 문턱전압 조건 설정을 위해 PMOS 에 해당하는 반도체기판(1)부분에 카운터 도핑을 위한 고농도 이온주입을 실시한다. 이때, 이온주입은 n+ 폴리 일함수를 고려한다.
그다음, 도 3에 도시된 바와같이, 주변부의 NMOS에 해당하는 반도체기판(1)부분에 NMOS의 문턱전압 조건설정을 위해 이온주입을 실시한다.
이어서, 도 4에 도시된 바와같이, 상기 반도체기판(1)의 전체 상부에 게이트절연막(3)을 형성한다.
그다음, 게이트절연막(3)상에 N+ 다결정실리콘층(4)을 증착한다.
이어서, 도 5에 도시된 바와같이, 게이트전극의 면저항을 감소시키기 위해 상기 N+ 다결정실리콘층(4)상에 금속층 (예를들면, W)을 형성한다.
그다음, 도면에는 도시하지 않았지만, 전체 구조의 상면에 감광막(미도시)을 도포하고 이를 노광 및 현상공정에 의해 선택적으로 제거하여 감광막패턴(미도시)을 형성한다.
이어서, 도 6에 도시된 바와같이, 상기 감광막패턴(미도시)을 마스크로 상기 금속층(5)과 다결정실리콘층(4) 및 게이트절연막(3)을 순차적으로 제거하여 금속층(5)패턴과 다결정실리콘층(4)패턴 및 게이트절연막(3a)패턴을 형성한다.
이때, 상기 금속층(5)패턴과 다결정실리콘층(4)패턴은 적층구조의 게이트를 구성한다.
이상에서와 같이, 종래 기술에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 문제점이 있다.
종래기술에 따른 반도체소자의 제조방법에 있어서는, 셀 트랜지스터의 높은 문턱전압의 구현을 위한 고농도 이온주입으로 인해 접합누설전류가 증가하므로써 리프레쉬 시간측면에서 불리하다.
또한, N+ 다결정실리콘의 일함수(work function)는 주변의 PMOS의 문턱전압을 맞추기 위해 필연적으로 매립된 채널 PMOS 구조를 야기하게 된다.
따라서, 종래기술에 있어서는 소자 형성 마진이 감소하여 숏채널 효과 및 서브쓰레숄드 스윙(subthreshold swing)이 증가하게 되는 문제점이 있다.
본 발명은 상기 종래의 문제점을 해소하기 위하여 안출한 것으로서,
듀얼 게이트전극의 형성공정시 페리 엔모스 영역에 다결정실리콘층과 제2금속층의 적층구조로 게이트전극을 형성하고, 페리 피모스 영역과 셀 트랜지스터 영역에 제1금속층과 제2금속층의 적층구조 게이트전극을 형성함으로써 비교적 낮은채널 농도로 셀 트랜지스터가 문턱전압을 가질 수 있도록 하고 비교적 낮은 채널 카운터 도핑으로 페리 피모스의 문턱전압을 구현할 수 있도록 하는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
도 1 내지 도 6 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 7 내지 도 14 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1,11 : 반도체기판 2,12 : 소자분리막
3,13 : 제1게이트절연막 4,14 : 다결정실리콘층
5 : 금속층 15 : 제2게이트절연막
16 : 제1금속층 17 : 제2금속층
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판에 셀부와 NMOS와 PMOS로 이루어진 주변부를 구분하는 소자분리절연막을 형성하는 공정과,
상기 반도체기판의 셀 트랜지스터 부분에 높은 문턱전압(Vt)특성을 얻기 위해 고농도 이온주입공정을 실시하는 공정과,
주변부인 PMOS의 문턱전압 조건 설정을 위해 PMOS 에 해당하는 반도체기판에 카운터 도핑을 위한 고농도 이온주입공정을 실시하는 공정과,
주변부의 NMOS에 해당하는 반도체기판에 NMOS의 문턱전압 조건을 설정을 위해 이온주입공정을 실시하는 공정과,
전체표면상부에 제1게이트절연막을 형성하는 공정과,
상기 제1게이트절연막 상에 제1게이트전극 물질인 다결정실리콘층을 증착하는 공정과,
상기 다결정실리콘층과 제1게이트절연막을 패터닝하는 공정과,
전체표면상부에 제2게이트절연막을 형성하는 공정과,
상기 제2게이트전극 물질인 제1금속층을 형성하는 공정과,
상기 제1게이트전극 물질인 다결정실리콘층이 노출될때까지 화학기계연마 공정으로 평탄화식각하는 공정과,
전체표면상부에 제2금속층을 증착하는 공정과,
게이트전극 마스크를 이용한 사진식각공정으로 상기 제2금속층, 제1금속층, 다결정실리콘층 및 제1,2게이트절연막을 식각하여 페리 엔모스 ( peri NMOS ) 영역에 제1게이트절연막, 다결정실리콘층 및 제2금속층 적층구조의 게이트전극을 형성하고, 셀 트랜지스터 부분과 페리 피모스 ( peri PMOS ) 영역에 제2게이트절연막, 제1금속층 및 제2금속층의 적층구조의 게이트전극을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 7 내지 도 14는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 도 7에 도시된 바와같이, 반도체기판(11)에 셀부와 NMOS와 PMOS로 이루어진 주변부를 구분하는 소자분리절연막(12)을 형성한다.
그다음, 셀 트랜지스터부의 반도체기판(11) 부분에 높은 문턱전압(Vt)특성을 얻기 위해 고농도이온주입을 실시한다.
이어서, 도 8에 도시된 바와같이, 주변부인 PMOS의 문턱전압 조건 설정을 위해 PMOS 에 해당하는 반도체기판(11) 부분에 카운터 도핑을 위한 고농도 이온주입을 실시한다. 이때, 이온주입은 n+ 폴리 일함수를 고려한다.
그다음, 도 9에 도시된 바와같이, 주변부의 NMOS에 해당하는 반도체기판(11)부분에 NMOS의 문턱전압 조건설정을 위해 이온주입을 실시한다.
이어서, 도 10에 도시된 바와같이, 상기 반도체기판(11)의 전체 상부에 제1게이트절연막(13)을 형성한다.
그다음, 제1게이트절연막(13) 상에 제1게이트전극 물질인 N+ 다결정실리콘층(14)을 증착한다.
이어서, 도 11에 도시된 바와같이, 상기 다결정실리콘층(14) 및 제1게이트절연막(13)을 순차적으로 식각하여 다결정실리콘층(14)패턴 및 제1게이트절연막(13)패턴의 적층구조를 형성한다.
이때, 상기 다결정실리콘층(14)과 제1게이트절연막(13) 적층구조의 식각공정은, 게이트전극 마스크를 이용한 노광 및 현상공정으로 상기 다결정실리콘층(14) 상부에 감광막패턴을 형성하고 이를 마스크로하는 식각공정으로 실시한 것이다.
그 다음, 도 12에 도시된 바와같이, 전체표면상부에 제2게이트절연막(15)을 일정두께 형성한다.
그리고, 전체표면상부에 제2게이트전극 물질인 제1금속층(16)을 형성한다. 이때, 상기 제1금속층(16)은 텅스텐이나 티타늄 질화막으로 형성한다.
그리고, 도 13에 도시된 바와같이, 상기 제1게이트전극 물질인 다결정실리콘층(14)이 노출될때까지 화학기계연마 공정을 이용하여 상기 제1금속층(16)과 제2게이트절연막(15)을 평탄화식각한다.
그리고, 그 상부에 제2금속층(17)을 증착한다. 이때, 상기 제2금속층(17)은 텅스텐으로 형성한다.
그 다음, 도 14에 도시된 바와같이, 게이트전극 마스크를 이용한 사진식각공정으로 상기 제2금속층(17), 제1금속층(16), 다결정실리콘층(14) 및 제1,2게이트절연막(13,15)을 식각하여 페리 엔모스 ( peri NMOS ) 영역에 제1게이트절연막(13), 다결정실리콘층(14) 및 제2금속층(17) 적층구조의 게이트전극을 형성하고, 셀 트랜지스터 부분과 페리 피모스 ( peri PMOS ) 영역에 제2게이트절연막(15), 제1금속층(16) 및 제2금속층(17)의 적층구조의 게이트전극을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 금속층은 고농도의 엔형 불순물이 도핑된 다결정실리콘층에 비하여 일함수가 상대적으로 높기 때문에 비교적 낮은 채널 농도로도 셀 트랜지스터의 높은 문턱전압을 구현할 수 있으며, 비교적 낮은 채널 카운터 도핑으로도 페리 PMOS 의 문턱전압을 구현할 수 있도록 하는 효과를 제공한다.
Claims (4)
- 반도체기판에 셀부와 NMOS와 PMOS로 이루어진 주변부를 구분하는 소자분리절연막을 형성하는 공정과,상기 반도체기판의 셀 트랜지스터 부분에 높은 문턱전압(Vt)특성을 얻기 위해 고농도 이온주입공정을 실시하는 공정과,주변부인 PMOS의 문턱전압 조건 설정을 위해 PMOS 에 해당하는 반도체기판에 카운터 도핑을 위한 고농도 이온주입공정을 실시하는 공정과,주변부의 NMOS에 해당하는 반도체기판에 NMOS의 문턱전압 조건을 설정을 위해 이온주입공정을 실시하는 공정과,전체표면상부에 제1게이트절연막을 형성하는 공정과,상기 제1게이트절연막 상에 제1게이트전극 물질인 다결정실리콘층을 증착하는 공정과,상기 다결정실리콘층과 제1게이트절연막을 패터닝하는 공정과,전체표면상부에 제2게이트절연막을 형성하는 공정과,상기 제2게이트전극 물질인 제1금속층을 형성하는 공정과,상기 제1게이트전극 물질인 다결정실리콘층이 노출될때까지 화학기계연마 공정으로 평탄화식각하는 공정과,전체표면상부에 제2금속층을 증착하는 공정과,게이트전극 마스크를 이용한 사진식각공정으로 상기 제2금속층, 제1금속층,다결정실리콘층 및 제1,2게이트절연막을 식각하여 페리 엔모스 ( peri NMOS ) 영역에 제1게이트절연막, 다결정실리콘층 및 제2금속층 적층구조의 게이트전극을 형성하고, 셀 트랜지스터 부분과 페리 피모스 ( peri PMOS ) 영역에 제2게이트절연막, 제1금속층 및 제2금속층의 적층구조의 게이트전극을 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 다결정실리콘층은 고농도의 엔형 불순물이 도핑된 층인 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1금속층은 텅스텐이나 티타늄질화막으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2금속층은 텅스텐으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
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| KR100494150B1 (ko) * | 2002-11-05 | 2005-06-10 | 매그나칩 반도체 유한회사 | 반도체소자의 커패시터 형성방법 |
| US7531881B2 (en) | 2005-04-07 | 2009-05-12 | Samsung Electronics Co., Ltd. | Semiconductor devices having transistors with different gate structures and methods of fabricating the same |
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2000
- 2000-08-10 KR KR1020000046436A patent/KR20020013072A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100494150B1 (ko) * | 2002-11-05 | 2005-06-10 | 매그나칩 반도체 유한회사 | 반도체소자의 커패시터 형성방법 |
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| US7892958B2 (en) | 2005-04-07 | 2011-02-22 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices having transistors with different gate structures |
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