KR20050024868A - 리세스 트랜지스터의 제조방법 및 그의 구조 - Google Patents
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Abstract
누설전류를 최소화하기 위한 개선된 리세스 트랜지스터를 제조방법이 개시되어 있다. 그러한 리세스 트랜지스터 제조방법은, 실리콘 기판에 홈을 파서 홈을 판 영역에 게이트를 형성 시에, 실리콘 기판 표면에서 하부로 형성되는 개구부를 게이트 사이즈보다 넓게 1차적으로 형성한 후에 상기 게이트 사이즈를 수용할 만큼의 홈을 2차적으로 형성하여 트랜지스터를 제조하는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리에 적합하게 사용되는 트랜지스터의 제조에 관한 것으로, 특히 트렌치(Trench) 타입의 채널을 갖는 리세스 트랜지스터의 제조방법 및 그의 구조에 관한 것이다.
반도체 메모리 소자의 고집적화에 부응하여 디자인 룰이 딥 서브 미크론 이하로 축소됨에 따라 메모리 셀을 구성하는 트랜지스터의 채널 길이는 최근에 급격히 줄어들고 있는 실정이다. 트랜지스터의 채널 길이가 점점 감소하게 되면, 소오스와 드레인의 공핍 영역이 채널 속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(threshold voltage)이 롤 오프 또는 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 이른바 쇼트 채널 효과(short channel effect)가 유발된다.
또한, 얕은 접합의 형성에 따라 유발되는 핫 캐리어의 영향을 감소시키기 위해 대부분의 트랜지스터에서는 LDD(Lightly Doped Drain)구조를 채용하게 되는데, 이는 게이트 영역과 고농도로 이온주입된 드레인영역의 사이에 저농도로 주입된 완충영역을 형성해주어 소자 신뢰성을 높이는 것이다.
상기한 바와 같이, 트랜지스터가 쇼트 채널이 될수록 누설 전류는 더욱 증가되는데 이러한 누설전류를 구성하는 성분 중에서 게이트 유도 드레인 전류(GIDL:Gate Induced Drain current)에 의한 영향이 존재한다. 상기 게이트 유도 드레인 전류는 게이트와 드레인의 오버랩 정도에 의해 결정되므로 설계 시에 오버랩 사이즈를 최소한으로 줄이는 것이 필요해진다.
그러나, 계속적인 반도체 소자의 고집적화 요구에 따라 반도체 소자의 디자인 룰이 0.1㎛ 이하로 되면, 종래의 플래너 타입 트랜지스터를 형성하는 방법으로는 쇼트 채널의 한계를 극복하기 어렵게 된다. 즉, 정션 누설과 리프레쉬와 같은 디바이스의 전기적 특성을 만족시키는 데에는 한계에 다다르고 있는 것이다. 이에 따라 종래의 플래너 타입 트랜지스터의 한계를 극복하는 하나의 대안으로서, 실리콘 기판에 홈을 만들고 그 내부에 채널을 형성하여 트랜지스터를 제조하는 이른바 리세스 트랜지스터가 본 분야에서 개시되었다. 상기 리세스 트랜지스터는 트렌치내에 채널이 형성되기 때문에 유효 채널길이가 상대적으로 증가되는 구조이다.
그러한 리세스 트랜지스터의 제조순서는 도 1a 내지 도 1e에 걸쳐 나타나 있다. 도 1a 내지 도 1e는 종래 기술에 따른 리세스형 트랜지스터의 제조방법을 순서대로 보인 공정 단면도들이다.
먼저, 도 1a를 참조하면, 소자분리를 위해 전형적인 샬로우 트렌치 아이솔레이션(STI)와 같은 소자분리막(20)을 실리콘 기판(10)에 형성하는 것에 의해 소자 동작영역이 될 액티브 영역을 정의한다. 그 후에 리세스 트랜지스터용 게이트인 워드라인을 만드는 공정이 시작된다. 리세스 트랜지스터용 워드라인을 형성하는 방법은 여러 가지가 있지만 비교적 쉽게 형성할 수 있는 방법은 다음과 같다. 소자 분리공정을 진행한 후에 도 1a와 같이 버퍼 산화막(30)과 희생막(40)을 차례로 형성한다. 상기 희생막(40)은 후속공정에서 실리콘 막의 식각시에 희생 층으로써 사용되어진다. 그 다음에 워드라인 형성을 위한 사진공정이 진행된다. 여기서 버퍼 산화막(30)의 상부에 형성되는 희생막(40)은 필요에 따라서 제거될 수도 있다. 도 1a에서 보여진 바와 같이 포토레지스트 패터닝이 완료되면 패터닝된 포토레지스트 막(50)을 식각 마스크로 사용하여 식각공정을 진행함에 의해 상기 희생막(40)과 버퍼 산화막(30)이 도 1b와 같이 식각된다.
도 1b에서 식각 마스크로서 사용된 포토레지스트 막(50)을 에싱공정으로 제거하고 상기 희생막(40)을 마스크로 하여 노출된 실리콘 기판(10)의 표면을 식각하면, 도 1c와 같은 트렌치 형상이 얻어진다. 이 경우에 상기 희생막(40)은 상기 실리콘 기판(10)의 식각 시에 같이 식각되어지도록 하는 것이 바람직하다. 왜냐하면, 실리콘 기판(10)의 식각 후에 남게 되는 희생막(40)을 제거하는 공정이 별도로 필요하지 않기 때문이다.
도 1c와 같이 실리콘 기판(10)에 트랜지스터를 형성하기 위한 워드라인용 트렌치를 형성한 후, 식각에 의해 디메지 또는 오염된 버퍼 산화막(30)을 공지의 방법으로 제거하고 나서 게이트 산화막 영역으로 기능할 고순도의 산화막(70)을 옥사이데이션 공정으로 형성한다. 이어서 게이트로서 사용될 전도성 막(90)을 데포지션 공정으로 도 1d에서 보여지는 바와 같이 형성한다. 여기서, 상기 전도성 막(90)은 폴리실리콘 재질의 단일 막 또는 폴리실리콘 막의 상부에 텅스텐과 같은 고용융점 금속을 데포지션 후 실리사이데이션 한 금속 실리사이드 막의 복합층일 수 있다. 이 후에 상기 전도상 막(90)의 상부에 마스크용 막(100)을 형성한다. 여기서, 상기 마스크용 막(100)은 통상적으로 질화막 계열의 재질로 형성된다. 상기한 바와 같이 워드라인 형성을 위한 막질의 적층이 완료되면, 전형적인 공지의 사진식각공정으로 게이트 패터닝을 행함에 의해 도 1d와 같은 패터닝 구조를 얻게된다.
도 1d의 결과물을 얻은 이후에 LDD 공정을 형성을 위한 이온 주입 공정을 행한 후, 스페이서 막질을 도포하고 에치백 공정을 진행함에 의해 도 1e에서 보여지는 바와 같은 게이트 스페이서(110)를 형성한다. 그런 다음에 드레인/소오스 이온주입 공정을 수행하면 전반적인 리세스 트랜지스터 제조공정이 완료된다.
상기한 바와 같은 종래의 리세스 트랜지스터 제조는 게이트와 드레인간의 오버랩 영역이 참조부호 A에서 보여지는 바와 같이 비교적 크게 존재하기 때문에 상술한 게이트 유도 드레인 전류가 크게 증가되는 문제점이 있다. 그러한 문제는 트랜지스터의 사이즈가 더욱 더 축소됨에 따른 심하게 증가된다.
따라서, 본 발명의 목적은 게이트와 드레인 간의 오버랩 영역을 최소화하여 게이트 유도 드레인 전류등에 기인하는 누설전류를 최소화할 수 있는 리세스 트랜지스터 제조방법을 제공함에 있다.
본 발명의 다른 목적은 쇼트 채널 효과를 최소화하여 누설전류를 감소시킬 수 있는 개선된 리세스 트랜지스터 구조를 제공함에 있다.
상기한 본 발명의 목적들중 일부의 목적을 달성하기 위한 본 발명의 양상(aspect)에 따른 리세스 트랜지스터 제조방법은, 실리콘 기판에 홈을 파서 홈을 판 영역에 게이트를 형성 시에, 실리콘 기판 표면에서 하부로 형성되는 개구부를 게이트 사이즈보다 넓게 1차적으로 형성한 후에 상기 게이트 사이즈를 수용할 만큼의 홈을 2차적으로 형성하여 트랜지스터를 제조하는 것을 특징으로 한다.
또한, 본 발명의 다른 양상에 따른 리세스 트랜지스터의 구조는, 실리콘 기판 표면에서 하부로 형성된 개구부를 상부에서는 게이트 사이즈보다 넓게 형성하고, 하부에서는 상기 게이트 사이즈를 수용할 만큼으로 형성하여, 개구부의 상부에서는 게이트와 드레인이 절연막에 의해 이격되어 게이트와 드레인간의 오버랩 사이즈가 줄어든 구조를 갖는 것을 특징으로 한다.
이하에서는 첨부된 도면들을 참조로, 본 발명에 따른 리세스형 트랜지스터의 구조 및 제조방법에 대한 실시예들이 상세히 설명될 것이다. 도면들에서, 서로 동일 또는 유사한 참조부호들은 동일 층 또는 유사한 층을 가리키며, 실시예의 설명에서 층의 두께 및 공정에 대한 특정한 사항들은 본 발명에 대한 더욱 철저한 이해를 제공하기 위하여 일예를 든 것에 불과함을 주목(note)하라.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 리세스형 트랜지스터의 제조방법을 차례로 보인 공정 단면도들이다.
먼저, 도 2a를 참조하면, 버퍼 산화막(30)의 상부에 형성된 희생막(40)의 일부를 사진식각공정으로 식각한 후 공지의 에싱방법으로 포토레지스트를 제거한다. 그렇게 한 다음에 도 2a에서 보여지는 바와 같이 희생막(40)의 하부에 있는 기판 실리콘(10)도 식각한다. 여기서, 도입되는 식각공정은 통상의 습식식각 공정이나 등방성 식각이 가능한 건식식각 방법 예컨대 CDE(Chemical Dry Etching)공정이 될 수 있다. 이 경우에 기판 실리콘을 수평방향으로 식각하는 정도는 약 50Å 내지 400Å이 바람직하다. 도 2a에서 희생막(40)의 식각시에 식각 스톱 지점을 버퍼 산화막(30)의 상부로 할 것인지 아니면 기판 실리콘(10)의 특정부분 까지 할 것인지에 따라서 도 2a의 결과물의 형상이 다르게 나타날 수 있다. 즉, 상기 등방성 식각공정의 진행시에 소자에서 필요로 하는 조건을 만족하도록 희생막 식각량과 수평방향의 식각량을 적절히 조절하면 되는 것이다. 도 2a에서와 같이 등방성 식각을 행한 후, 상기 희생막(40)을 식각 마스크로 하여 실리콘 기판(10)을 식각하면 도 2b와 같은 결과물을 얻는다. 물론 이 경우에 종래의 기술과 마찬가지로 희생막(40)은 실리콘 기판(10)의 식각이 완료될 시에 같이 제거되어지도록 하는 것이 바람직하다. 한편, 상기 버퍼 산화막(30)의 식각은 BT(Break - Through)공정이라 일컬으며, 상기 BT 공정은 건식 식각으로 구현될 수 있다. 상기 도 2b와 같이, 2차적으로 개구부를 형성하는 공정은 ME(Main Etching)공정이라 일컬어지며, 상기 BT 공정과 ME 공정은 하나의 반응 챔버 내에서 인시츄(IN-SITU)로 진행될 수 있다. 상기 희생막(40)은 상기 ME 공정 시 제거되고, 상기 버퍼 산화막(30)은 상기 희생막(40)이 식각될 시에 식각 저지층으로서 역할을 한다
이후에는 종래기술에서 행하여졌던 공정들과 같이, 식각에 의해 디메지 또는 오염된 버퍼 산화막(30)을 공지의 방법으로 제거하고 나서 게이트 산화막 영역으로 기능할 고순도의 산화막(71)을 형성한다. 상기 산화막(71)은 선택적 증착 성장(Selective Epitaxial Growth :SEG)방법으로 형성될 수 있으며, 약 30 내지 80Å정도의 두께를 를 갖도록 형성된다.
이어서 도 2c에서 보여지는 바와 같이 게이트로 사용될 전도성 막(91)을 형성한다. 여기서, 상기 전도성 막(91)은 폴리실리콘 재질의 단일 막 또는 폴리실리콘 막의 상부에 텅스텐과 같은 고용융점 금속을 데포지션 후 실리사이데이션 한 금속 실리사이드 막의 복합층일 수 있다. 여기서, 금속 실리사이드 막으로서는, 텅스텐 실리사이드(WSix), 탄탈륨-실리사이드(TaSi2), 또는 몰리브덴-실리사이드(MoSi2)등이 될 수 있다.
이 후에 상기 전도상 막(91)의 상부에 마스크용 막(100)을 형성한다. 여기서, 상기 마스크용 막(100)은 통상적으로 질화막 계열의 재질로 형성된다. 상기한 바와 같이 워드라인 형성을 위한 막질의 적층이 완료되면, 전형적인 공지의 사진식각공정으로 게이트 패터닝을 행함에 의해 도 2c와 같은 패터닝 구조를 얻게된다.
이후에 LDD 공정을 형성을 위한 이온 주입 공정을 행한 후, 스페이서 막을 도포하고 에치백 공정을 진행함에 의해 도 2d에서 보여지는 바와 같은 게이트 스페이서(110)를 형성한다. 그런 다음에 드레인/소오스 이온주입 공정을 수행하면 전반적인 트랜지스터 제조공정이 완료된다. 여기서, 상기 이온주입 공정은 필요한 경우에 필요한 공정에서 가감될 수 있다.
도 2d를 참조하면, 본 발명에 따른 리세스 트랜지스터 구조에서는 게이트와 드레인간의 오버랩 영역이 참조부호 B로서 보여지는 바와 같이 종래의 구조인 A에서 보다 상대적으로 작게 존재하기 때문에 게이트 유도 드레인 전류가 그만큼 감소된다. 또한, 종래에는 리세스된 부위와 실리콘 표면이 예리한 상태로 되어 있어 전계 집중의 증가에 기인한 누설전류가 있게 되나, 본 발명에 따른 구조에서는 게이트와 실리콘의 표면이 직접적으로 접촉될 가능성이 희박하여 전계집중으로 인한 누설 전류의 증가도 현저히 감소될 수 있다. 이에 따라 임계치수의 제약에 대한 마아진이 보다 커지는 효과도 있게 된다.
상술한 리세스 트랜지스터의 제조방법은 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터뿐만 아니라 PMOS(P-type Metal Oxide Semiconductor)트랜지스터에 적용될 수 있으며, 그 외에 CMOSFET(Complementary Metal Oxide Semiconductor Field Effect Transistor)와 같은 다른 트랜지스터에도 적용될 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다. 예컨대, 사안에 따라 리세스 트랜지스터 형성과정에서, 개구부의 전체 형상 또는 막질의 재질이 변경되거나, 제조 공정이 가감될 수 있음은 명백하다.
상술한 바와 같이, 본 발명의 방법에 따라 제조된 리세스형 트랜지스터에 따르면, 게이트와 드레인 간의 오버랩 영역을 최소화하여 게이트 유도 드레인 전류등에 기인하는 누설전류가 최소화 또는 대폭으로 감소되는 효과가 있다.
도 1a 내지 도 1e는 종래 기술에 따른 리세스형 트랜지스터의 제조방법을 순서대로 보인 공정 단면도들
도 2a 내지 도 2d는 본 발명의 실시예에 따른 리세스형 트랜지스터의 제조방법을 차례로 보인 공정 단면도들
Claims (7)
- 리세스 트랜지스터를 제조하는 방법에 있어서, 실리콘 기판에 홈을 파서 홈을 판 영역에 게이트를 형성 시에, 실리콘 기판 표면에서 하부로 형성되는 개구부를 게이트 사이즈보다 넓게 1차적으로 형성한 후에 상기 게이트 사이즈를 수용할 만큼의 홈을 2차적으로 형성하여 트랜지스터를 제조하는 것을 특징으로 하는 리세스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 개구부에는 절연막이 형성됨을 특징으로 하는 리세스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 개구부가 1차적으로 넓게 형성되는 것은 등방성 식각특성을 이용함에 의해 달성됨을 특징으로 하는 리세스 트랜지스터의 제조방법.
- 리세스 트랜지스터를 제조하는 방법에 있어서:반도체 기판에 형성된 소자 분리막에 의해 정의되는 활성영역에 버퍼 절연막과 희생막을 차례로 적층하고, 게이트가 형성될 영역에 존재하는 희생막과 절연막을 식각하여 패터닝하는 단계와;상기 희생막을 식각 마스크로 하여 실리콘 기판의 표면을 하부로 일정깊이 까지 등방성 식각함에 의해 설정된 게이트 사이즈보다 큰 사이즈를 갖는 제1 개구부를 형성하는 단계와;상기 희생막을 식각 마스크로 하여 상기 제1 개구부를 하부로 더 깊게 이방성 식각함에 의해 상기 제1 개구부의 사이즈보다 작은 사이즈를 가지며 상기 게이트 사이즈 및 깊이를 수용할 만큼의 제2 개구부를 형성하는 단계와;상기 희생막과 버퍼 절연막을 제거하고 나서 게이트 산화막을 상기 전면적으로 형성하는 단계와;게이트로 사용될 게이트 막과 마스크용 막을 형성하고 게이트 패터닝를 행함에 의해 게이트 막을 형성하는 단계와;라이틀리 도우프드 드레인 구조의 형성을 위한 이온 주입 공정을 상기 패터닝된 게이트 막을 이온 주입 마스크로 이용하여 행한 후, 스페이서 막질을 도포하고 에치백 공정을 진행함에 의해 게이트 스페이서를 상기 게이트 막의 측벽에 형성하는 단계와;상기 게이트 스페이서를 이온주입 마스크로 드레인/소오스 이온주입 공정을 수행하는 단계를 구비함을 특징으로 하는 리세스 트랜지스터의 제조방법.
- 제4항에 있어서, 상기 등방성 식각은 케미컬 드라이 에칭공정으로 수행됨을 특징으로 하는 리세스 트랜지스터의 제조방법.
- 제4항에 있어서, 상기 제1 개구부를 형성시 실리콘 기판이 수평방향으로 식각되는 정도는 약 60Å 내지 300Å 정도의 범위임을 특징으로 하는 리세스 트랜지스터의 제조방법.
- 리세스 트랜지스터의 구조에 있어서,실리콘 기판 표면에서 하부로 형성된 개구부를 상부에서는 게이트 사이즈보다 넓게 형성하고, 하부에서는 상기 게이트 사이즈를 수용할 만큼으로 형성하여, 개구부의 상부에서는 게이트와 드레인이 절연막에 의해 이격되어 게이트와 드레인간의 오버랩 사이즈가 줄어든 구조를 갖는 것을 특징으로 하는 리세스 트랜지스터 구조.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030062093A KR20050024868A (ko) | 2003-09-05 | 2003-09-05 | 리세스 트랜지스터의 제조방법 및 그의 구조 |
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| KR20050024868A true KR20050024868A (ko) | 2005-03-11 |
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ID=37231936
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Country Status (1)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100709437B1 (ko) * | 2005-04-01 | 2007-04-18 | 주식회사 하이닉스반도체 | 반도체 소자 |
| KR100844984B1 (ko) * | 2005-10-13 | 2008-07-09 | 주식회사 하이닉스반도체 | 티형상의 리세스채널을 갖는 반도체 소자 및 그 제조방법 |
| KR20090066493A (ko) * | 2007-12-20 | 2009-06-24 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
-
2003
- 2003-09-05 KR KR1020030062093A patent/KR20050024868A/ko not_active Application Discontinuation
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