KR20020000293A - 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법 - Google Patents

시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
KR20020000293A
KR20020000293A KR1020000034602A KR20000034602A KR20020000293A KR 20020000293 A KR20020000293 A KR 20020000293A KR 1020000034602 A KR1020000034602 A KR 1020000034602A KR 20000034602 A KR20000034602 A KR 20000034602A KR 20020000293 A KR20020000293 A KR 20020000293A
Authority
KR
South Korea
Prior art keywords
conductivity type
forming
epitaxial layer
layer
channel
Prior art date
Application number
KR1020000034602A
Other languages
English (en)
Other versions
KR100610460B1 (ko
Inventor
강창용
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000034602A priority Critical patent/KR100610460B1/ko
Publication of KR20020000293A publication Critical patent/KR20020000293A/ko
Application granted granted Critical
Publication of KR100610460B1 publication Critical patent/KR100610460B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 에피택셜(Epitaxial)층 성장 공정 후 에스피디(Solid Phase Diffusion : SPD) 방법에 의해 PMOS 트랜지스터의 버리드 채널(Buried channel) 영역을 형성하므로 상기 채널 영역의 숏 채널(Short channel) 조절의 한계를 극복하기 위한 시모스(Complementary Metal Oxide Semi Conductor : CMOS) 트랜지스터 및 그의 제조 방법에 관한 것이다.
본 발명의 CMOS 트랜지스터 및 그의 제조 방법은 종래 기술보다 이온 주입 공정 또는 게이트 전극 형성 공정 등에 있어서 그 공정 횟수가 감소되며 PMOS 트랜지스터의 채널 카운터 도핑(Channel counter doping)을 비에스지(Boron Silicate Glass : BSG)층을 사용한 에스피디(Solid Phase Diffusion : SPD) 방법으로 버리드 채널 영역을 형성하기 때문에 소자의 집적화에 따른 상기 채널 영역의 미세화로 발생되는 숏 채널 효과를 방지하여 소자의 집적화, 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

시모스(ＣＭＯＳ) 트랜지스터 및 그 제조 방법{CMOS transistor and method for manufacturing the same}
본 발명은 시모스(Complementary Metal Oxide Semi Conductor : CMOS) 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 에피택셜(Epitaxial)층 성장 공정 후 에스피디(Solid Phase Diffusion : SPD) 방법에 의해 PMOS 트랜지스터의 버리드 채널(Buried channel) 영역을 형성하여 소자의 집적화, 수율 및 신뢰성을 향상시키는 CMOS 트랜지스터 및 그의 제조 방법에 관한 것이다.
종래 기술에 따른 CMOS 트랜지스터의 제조 방법은 도 1a에서와 같이, 반도체 기판(11) 표면내에 n형 불순물 이온을 주입하여 드레인 영역(12)을 형성한다.
도 1b에서와 같이, 상기 드레인 영역(12)이 형성된 반도체 기판(11)상에 제 1 피에스지(Phospho Silicate Glass : PSG)층(13), 산화막(14), 질화막(15) 및 제 2 PSG층(16)을 순차적으로 형성한다.
도 1c에서와 같이, 상기 제 2 PSG층(16)상에 감광막(17)을 도포한 후, 상기 감광막(17)을 채널 영역이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 감광막(17)을 마스크로 상기 제 2 PSG층(16), 질화막(15), 산화막(14) 및 제 1 PSG층(13)을 선택적으로 식각하여 상기 채널 영역의 반도체 기판(11)을 노출시킨다.
도 1d에서와 같이, 상기 감광막(17)을 제거한 후, 상기 노출된 채널 영역의 반도체 기판(11)과 제 2 PSG층(16)상에 에피택셜층(18)을 성장시킨 다음, 상기 제 2 PSG층(16)을 식각 종말점으로 하는 시엠피(Chemical Mechanical Polishing : CMP) 방법에 의해 상기 에피택셜층(18)을 평탄화한다.
도 1e에서와 같이, 상기 제 2 PSG층(16)과 에피택셜층(18)상에 고농도의 n형 불순물이 주입된 다결정 실리콘층, 제 2 질화막(20) 및 제 2 감광막(21)을 순차적으로 형성한다.
그리고, 상기 제 2 감광막(21)을 소오스 영역이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 제 2 감광막(21)을 마스크로 상기 제 2 질화막(20), 다결정 실리콘층 및 제 2 PSG층(16)을 선택적으로 식각한다.
여기서, 상기 다결정 실리콘층의 선택적 식각으로 소오스 영역(19)을 형성한다.
도 1f에서와 같이, 상기 제 2 감광막(21)을 제거한 후, 상기 제 1, 제 2 질화막(15,20)상에 제 3 질화막을 형성하고, 상기 제 3 질화막을 에치백(Etch back)하여 상기 소오스 영역(19) 양측의 산화막(14)상에 제 3 질화막 측벽(22)을 형성한다음, 상기 산화막(14)을 제거한다.
여기서, 상기 제 3 질화막의 에치백 공정 시, 상기 노출된 제 1 질화막(15)도 선택 제거된다.
도 1g에서와 같이, 전면에 열산화 공정으로 상기 노출된 에피택셜층(18) 표면상에 게이트 산화막을 성장시킨 다음, 전면에 제 2 다결정 실리콘층을 형성하고, 상기 제 2 다결정 실리콘층을 에치백하여 게이트 전극(23)을 형성한다.
그러나 종래의 CMOS 트랜지스터 및 그의 제조 방법은 게이트 전극과 채널 영역을 형성하기 위해 다수의 식각 공정을 요하는 등 공정이 복잡하며 PMOS 트랜지스터의 버리드 채널 영역을 에피택셜층 성장 공정 후 이온 주입 공정으로 채널 카운터 도핑(Channel counter doping)하여 형성하기 때문에 소자의 집적화에 따른 상기 채널 영역의 미세화로 숏 채널(Short Channel) 조절에 한계가 있어 소자의 집적화, 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 에피택셜층 성장 공정 후 SPD 방법에 의해 PMOS 트랜지스터의 버리드 채널 영역을 형성하므로 상기 채널 영역의 숏 채널 조절의 한계를 극복하는 CMOS 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래 기술에 따른 CMOS 트랜지스터의 제조 방법을 나타낸 공정 단면도
도 2는 본 발명의 실시 예에 따른 CMOS 트랜지스터를 나타낸 구조 단면도
도 3a 내지 도 3h는 본 발명의 실시 예에 따른 CMOS 트랜지스터의 제조 방법을 나타낸 공정 단면도
< 도면의 주요부분에 대한 부호의 설명 >
31 : SOI 기판 32 : 실리콘 기판
33 : BOX층 34 : 제 1 에피택셜층
35 : 제 1 드레인 영역 36 : 제 2 드레인 영역
37 : 제 1 절연막 38 : 제 2 감광막
39 : 제 2 에피택셜층 40 : 제 1 채널 영역
41 : 제 1 소오스 영역 42 : 제 2 채널 영역
43 : 제 2 소오스 영역 44 : BSG층 측벽
45 : 제 5 감광막 46 : 버리드 채널 영역
47 : 게이트 산화막 48 : 제 1 게이트 전극
49 : 제 2 게이트 전극
본 발명의 CMOS 트랜지스터는 한다.
본 발명의 CMOS 트랜지스터의 제조 방법은 한다.
상기와 같은 본 발명에 따른 CMOS 트랜지스터 및 그의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 CMOS 트랜지스터를 나타낸 구조 단면도이고, 도 3a 내지 도 3h는 본 발명의 실시 예에 따른 CMOS 트랜지스터의 제조 방법을나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 CMOS 트랜지스터는 도 2에서와 같이, 실리콘 기판(32), BOX층(33) 및 제 1 에피택셜층(34)이 순차적으로 적층되어 형성되며 채널 영역이 정의된 에스오아이(Silicon On Insulator : SOI) 기판(31), 상기 제 1 에피택셜층(34)에 이웃하여 형성된 제 1, 제 2 드레인 영역(35,36), 상기 정의된 채널 영역의 각 제 1, 제 2 드레인 영역(35,36)상에 성장된 제 2 에피택셜층(39)에 각각 형성되는 제 1, 제 2 채널 영역(40,42), 상기 각 제 1, 제 2 채널 영역(40,42)상의 제 2 에피택셜층(39)에 상기 정의된 채널 영역보다 넓게 형성되며 서로 이격된 제 1, 제 2 소오스 영역(41,43), 상기 각 제 1, 제 2 소오스 영역(41,43) 하측의 각 제 1, 제 2 드레인 영역(35,36)상에 게이트 산화막(47)을 개재하며 형성되는 제 1, 제 2 게이트 전극(48,49)으로 구성된다.
여기서, 상기 제 2 채널 영역(42)이 상기 제 1 채널 영역(40)보다 그 넓이가 넓게 형성된다.
본 발명의 실시 예에 따른 도 3a에서와 같이, NMOS 트랜지스터와 PMOS 트랜지스터가 형성될 부위가 각각 정의되며 실리콘(Si) 기판(32)상에 비오엑스(Buried Oxide : BOX)층(33)과 제 1 에피택셜층(34)이 순차적으로 적층되어 형성된 SOI 기판(31)을 마련한다.
도 3b에서와 같이, 상기 SOI 기판(31)상에 제 1 감광막(도시하지 않음)을 도포한 다음, 상기 제 1 감광막을 상기 PMOS 트랜지스터가 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 고농도 n형 불순물 이온을 주입하여 상기 NMOS 트랜지스터가 형성될 부위의 제 1 에피택셜층(34)에 제 1 드레인 영역(35)을 형성하고, 상기 제 1 감광막을 제거한다.
그리고, 상기 공정을 동일하게 반복하여 상기 PMOS 트랜지스터가 형성될 부위의 제 1 에피택셜층(34)에 제 2 드레인 영역(36)을 형성한다.
이어, 상기 제 1, 제 2 드레인 영역(35,36)상에 제 1 절연막(37)을 형성한다.
도 3c에서와 같이, 상기 제 1 절연막(37)상에 제 2 감광막(38)을 도포하고, 상기 제 2 감광막(38)을 채널 콘택 부위에만 제거되도록 선택적으로 노광 및 현상한다.
여기서, 상기 제 2 감광막(38)을 PMOS 트랜지스터와 NMOS 트랜지스터 각각의 최적화를 위해 NMOS 트랜지스터의 채널보다 PMOS 트랜지스터의 채널의 두께가 더 두껍도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(38)을 마스크로 상기 제 1 절연막(37)을 선택 식각한다.
도 3d에서와 같이, 상기 제 2 감광막(37)을 제거하고, 상기 노출된 제 1 에피택셜층(34)상의 채널 영역이 형성될 부위와 제 1 절연막(37)상에 제 2 에피택셜층(39)을 성장시킨다.
그리고, 상기 제 2 에피택셜층(39)상에 제 3 감광막(도시하지 않음)을 도포하고, 상기 제 3 감광막을 PMOS 트랜지스터와 NMOS 트랜지스터의 소오스 영역이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 제 2 에피택셜층(39)을 선택 식각한 후, 상기 제 3 감광막을 제거한다.
도 3e에서와 같이, 상기 제 2 에피택셜층(39)과 제 1 절연막(37)상에 제 4 감광막(도시하지 않음)을 도포하고, 상기 제 4 감광막을 상기 PMOS 트랜지스터가 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 1017∼ 1019㎤의 농도의 고농도 p형 불순물 이온을 주입하여 상기 NMOS 트랜지스터가 형성될 부위의 제 1 절연막(37)이 식각된 부위에 제 1 채널 영역(40)을 형성하고, 1019∼ 1022㎤의 농도의 고농도 n형 불순물 이온을 주입하여 상기 NMOS 트랜지스터가 형성될 부위의 제 1 절연막(37)상의 제 2 에피택셜층(39)에 제 1 소오스 영역(41)을 형성한 후, 상기 제 4 감광막을 제거한다.
이어, 상기 공정을 동일하게 반복하여 상기 PMOS 트랜지스터가 형성될 부위의 제 1 절연막(37)이 식각된 부위에 n형의 제 2 채널 영역(42)을 형성하고, 상기 PMOS 트랜지스터가 형성될 부위의 제 1 절연막(37)상의 제 2 에피택셜층(39)에 p형의 제 2 소오스 영역(43)을 형성한다.
그리고, 상기 제 1 절연막(37)을 제거한 후, 상기 제 2 에피택셜층(39)을 포함한 전면에 비에스지(Boron Silicate Glass : BSG)층을 형성한 후, 에치백(Etchback)하여 상기 각 제 1, 제 2 채널 영역(40,42) 양측의 각 제 1, 제 2 드레인 영역(35,36)상에 BSG층 측벽(44)을 형성한다.
여기서, 상기 BSG층 측벽(44)의 형성을 위한 에치백 공정을 생략하고 상기 제 2 에피택셜층(39)을 포함한 전면에 BSG층을 형성할 수 있다.
도 3f에서와 같이, 상기 BSG층 측벽(44)을 포함한 전면에 제 5 감광막(45)을 도포하고, 상기 제 5 감광막(45)을 상기 PMOS 트랜지스터가 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 5 감광막(45)을 마스크로 상기 NMOS 트랜지스터가 형성될 부위의 BSG층 측벽(44)을 제거한다.
도 3g에서와 같이, 상기 제 5 감광막(45)을 제거하고, 전면을 열처리하여 상기 BSG층 측벽(44)의 붕소 이온을 상기 제 2 채널 영역(42)으로 확산하는 SPD 방법으로 상기 제 2 채널 영역(42) 내벽에 버리드 채널 영역(46)을 형성한 후, 상기 BSG층 측벽(44)을 제거한다.
도 3h에서와 같이, 전면에 질화막(도시하지 않음)과 제 6 감광막(도시하지 않음)을 형성하고, 상기 제 6 감광막을 NMOS 트랜지스터가 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 6 감광막을 마스크로 상기 질화막을 선택 식각한 후, 상기 제 6 감광막을 제거한다.
이어, 상기 질화막을 마스크로 열산화 공정에 의해 상기 노출된 제 1, 제 2 에피택셜층(34,39) 표면상에 게이트 산화막(47)을 성장시킨다.
여기서, 상기 게이트 산화막(47)을 열산화막 대신에 고유전 물질 또는 질화막으로 형성할 수 있다.
그 후, 상기 게이트 산화막(47)을 포함한 전면에 n형 불순물이 주입된 제 2 다결정 실리콘층을 형성하고, 선택 식각하여 상기 제 1 채널 영역(40) 양측의 제 1 소오스 영역(41) 하측에 제 1 게이트 전극(48)을 형성한 후, 상기 질화막을 제거한다.
그리고, 상기 공정과 동일한 방법을 반복하여 상기 PMOS 트랜지스터가 형성될 부위의 제 1, 제 2 에피택셜층(34,39) 표면상에 게이트 산화막(47)을 성장시키고, 상기 제 2 채널 영역(42) 양측의 제 2 소오스 영역(43) 하측에 p형인 제 2 게이트 전극(49)을 형성한다.
본 발명의 CMOS 트랜지스터 및 그의 제조 방법은 종래 기술보다 이온 주입 공정 또는 게이트 전극 형성 공정 등에 있어서 그 공정 횟수가 감소되며 PMOS 트랜지스터의 채널 카운터 도핑을 BSG층을 사용한 SPD 방법으로 버리드 채널 영역을 형성하기 때문에 소자의 집적화에 따른 상기 채널 영역의 미세화로 발생되는 숏 채널 효과를 방지하여 소자의 집적화, 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (12)

  1. 제 1 에피택셜층을 구비하며 채널 영역이 정의된 SOI 기판;
    상기 제 1 에피택셜층내에 이웃하여 형성된 형성되는 제 1, 제 2 도전형 드레인 영역;
    상기 정의된 채널 영역의 각 제 1, 제 2 도전형 드레인 영역상에 성장된 제 2 에피택셜층에 서로 이격되어 형성되는 제 1, 제 2 채널 영역;
    상기 각 제 1, 제 2 채널 영역상의 제 2 에피택셜층에 상기 정의된 채널 영역보다 그 넓이가 넓게 형성되며 서로 이격된 제 1, 제 2 도전형 소오스 영역;
    상기 각 제 1, 제 2 도전형 소오스 영역 하측의 각 제 1, 제 2 도전형 드레인 영역상에 게이트 절연막을 개재하며 형성되는 게이트 전극들을 포함하여 구성됨을 특징으로 하는 CMOS 트랜지스터.
  2. 제 1 항에 있어서
    상기 제 2 채널 영역이 상기 제 1 채널 영역보다 넓게 형성됨을 특징으로 하는 CMOS 트랜지스터.
  3. 제 1 도전형 트랜지스터와 제 2 도전형 트랜지스터가 형성될 부위가 각각 정의되며 실리콘 기판상에 BOX층과 제 1 에피택셜층이 순차적으로 적층되어 형성된 SOI 기판을 마련하는 단계;
    상기 각 제 1, 제 2 도전형 트랜지스터가 형성될 부위의 제 1 에피택셜층에 각각 제 1, 제 2 도전형 불순물 이온을 주입하여 제 1, 제 2 도전형 드레인 영역을 형성하는 단계;
    상기 각 제 1, 제 2 도전형 드레인 영역상에 채널 콘택홀을 갖는 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막을 마스크로 제 2 에피택셜층을 성장시킨 후 이온 주입 공정에 의해 상기 제 1, 제 2 도전형 드레인 영역상의 각 채널 콘택홀내의 제 2 에피택셜층에 각각 제 1, 제 2 채널 영역을 형성하고 상기 각 채널 콘택홀에 인접한 제 1 절연막상의 제 2 에피택셜층에 제 1, 제 2 도전형 소오스 영역을 형성하는 단계;
    상기 제 1 절연막을 제거하고 상기 제 2 채널 영역 양측의 제 2 도전형 드레인 영역상에 제 2 도전형 이온이 주입된 제 2 절연막 측벽을 형성하는 단계;
    상기 제 2 절연막 측벽의 제 2 도전형 이온의 확산 공정으로 상기 제 2 채널 영역 내벽에 버리드 채널 영역을 형성하고 상기 제 2 절연막 측벽을 제거하는 단계;
    상기 각 제 1, 제 2 도전형 소오스 영역 하측의 각 제 1, 제 2 도전형 드레인 영역상에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  4. 제 3 항에 있어서,
    상기 각 제 1, 제 2 채널 영역을 각각 1017∼ 1019㎤의 농도의 고농도 제 2, 제 1 도전형 불순물 이온을 주입하여 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  5. 제 3 항에 있어서,
    상기 각 제 1, 제 2 도전형 소오스 영역을 각각 1019∼ 1022㎤의 농도의 고농도 제 1, 제 2 도전형 불순물 이온을 주입하여 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  6. 제 3 항에 있어서,
    상기 제 2 절연막을 BSG로 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  7. 제 3 항에 있어서,
    상기 게이트 절연막을 열산화막 또는 고유전 물질 또는 질화막으로 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  8. 제 1 도전형 트랜지스터와 제 2 도전형 트랜지스터가 형성될 부위가 각각 정의되며 실리콘 기판상에 BOX층과 제 1 에피택셜층이 순차적으로 적층되어 형성된SOI 기판을 마련하는 단계;
    상기 각 제 1, 제 2 도전형 트랜지스터가 형성될 부위의 제 1 에피택셜층에 각각 제 1, 제 2 도전형 불순물 이온을 주입하여 제 1, 제 2 도전형 드레인 영역을 형성하는 단계;
    상기 각 제 1, 제 2 도전형 드레인 영역상에 채널 콘택홀을 갖는 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막을 마스크로 제 2 에피택셜층을 성장시킨 후 이온 주입 공정에 의해 상기 제 1, 제 2 도전형 드레인 영역상의 각 채널 콘택홀내의 제 2 에피택셜층에 각각 제 1, 제 2 채널 영역을 형성하고 상기 각 채널 콘택홀에 인접한 제 1 절연막상의 제 2 에피택셜층에 제 1, 제 2 도전형 소오스 영역을 형성하는 단계;
    상기 제 1 절연막을 제거하고 상기 제 2 도전형 트랜지스터가 형성될 부위의 전면에 제 2 도전형 이온이 주입된 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막의 제 2 도전형 이온의 확산 공정으로 상기 제 2 채널 영역 내벽에 버리드 채널 영역을 형성하고 상기 제 2 절연막을 제거하는 단계;
    상기 각 제 1, 제 2 도전형 소오스 영역 하측의 각 제 1, 제 2 도전형 드레인 영역상에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  9. 제 8 항에 있어서,
    상기 각 제 1, 제 2 채널 영역을 각각 1017∼ 1019㎤의 농도의 고농도 제 2, 제 1 도전형 불순물 이온을 주입하여 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  10. 제 8 항에 있어서,
    상기 각 제 1, 제 2 도전형 소오스 영역을 각각 1019∼ 1022㎤의 농도의 고농도 제 1, 제 2 도전형 불순물 이온을 주입하여 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  11. 제 8 항에 있어서,
    상기 제 2 절연막을 BSG로 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  12. 제 8 항에 있어서,
    상기 게이트 절연막을 열산화막 또는 고유전 물질 또는 질화막으로 형성함을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
KR1020000034602A 2000-06-22 2000-06-22 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법 KR100610460B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000034602A KR100610460B1 (ko) 2000-06-22 2000-06-22 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000034602A KR100610460B1 (ko) 2000-06-22 2000-06-22 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20020000293A true KR20020000293A (ko) 2002-01-05
KR100610460B1 KR100610460B1 (ko) 2006-08-09

Family

ID=19673330

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000034602A KR100610460B1 (ko) 2000-06-22 2000-06-22 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100610460B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9279525B2 (en) 2011-11-04 2016-03-08 Blue Gentian, Llc Commercial hose
US10174870B2 (en) 2011-11-04 2019-01-08 Telebrands Corp. Expandable and contractible garden hose
KR20230120273A (ko) 2022-02-09 2023-08-17 금성에이스산업(주) 접이식 보관함

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9279525B2 (en) 2011-11-04 2016-03-08 Blue Gentian, Llc Commercial hose
US9841127B2 (en) 2011-11-04 2017-12-12 Blue Gentian, Llc Garden hose device and method
US10174870B2 (en) 2011-11-04 2019-01-08 Telebrands Corp. Expandable and contractible garden hose
US10890278B2 (en) 2011-11-04 2021-01-12 Telebrands Corp. Expandable and contractible garden hose
US11608915B2 (en) 2011-11-04 2023-03-21 Telebrands Corp. Expandable and contractible garden hose
KR20230120273A (ko) 2022-02-09 2023-08-17 금성에이스산업(주) 접이식 보관함
KR20240000560U (ko) 2022-02-09 2024-03-28 금성에이스산업(주) 접이식 보관함

Also Published As

Publication number Publication date
KR100610460B1 (ko) 2006-08-09

Similar Documents

Publication Publication Date Title
US20040219725A1 (en) Vertical dual gate field effect transistor
US5612240A (en) Method for making electrical connections to self-aligned contacts that extends beyond the photo-lithographic resolution limit
KR20030050995A (ko) 고집적 트랜지스터의 제조 방법
KR20020085067A (ko) 씨모스형 반도체 장치 형성 방법
JPH1012742A (ja) 半導体デバイス製造方法
KR100610460B1 (ko) 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법
KR100259593B1 (ko) 반도체장치의 제조 방법
KR100273296B1 (ko) 모스 트랜지스터 제조방법
KR100335800B1 (ko) 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법
JPH09205205A (ja) Ｍｏｓ型半導体装置の製造方法及びｍｏｓ型半導体装置
KR100485004B1 (ko) 에스오아이 반도체 소자 및 그 제조 방법
KR100546124B1 (ko) 반도체소자의 트랜지스터 형성방법
KR100349351B1 (ko) 반도체장치의 트랜지스터 제조방법
KR100259586B1 (ko) 반도체장치 제조방법
KR20030053959A (ko) 반도체소자의 제조방법
KR100244249B1 (ko) 반도체 소자의 제조방법
KR100262010B1 (ko) 트랜지스터의 제조 방법
KR20050024868A (ko) 리세스 트랜지스터의 제조방법 및 그의 구조
KR100223811B1 (ko) 반도체 소자 및 제조방법
KR100226496B1 (ko) 반도체장치의 제조방법
KR100381015B1 (ko) 반도체 소자의 제조 방법
US7402494B2 (en) Method for fabricating high voltage semiconductor device
KR100511095B1 (ko) 반도체 소자의 소오스/드레인 구조를 형성하는 방법
KR100327438B1 (ko) 저전압 트랜지스터의 제조방법
KR20030003377A (ko) 시모스(ｃｍｏｓ)의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee