KR100381015B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 칩의 면적을 감소시키도록 한 반도체소자의 제조 방법에 관한 것으로, 반도체기판상에 실리콘산화막을 형성한 후, 실리콘산화막을 선택적으로 식각하여 채널 예정영역을 노출시키고, 노출된 채널 예정영역상에 단결정실리콘막을 성장시킴과 동시에 실리콘산화막상에 폴리실리콘막을 성장시키며, 단결정실리콘막의 전영역상에 게이트산화막과 게이트전극의 적층막을 형성하고, 게이트전극 하측의 폴리실리콘막에 이온주입을 통해 저농도 불순물 영역과 고농도 불순물 영역을 형성하며, 게이트전극을 포함한 전면에 제 1 층간절연막을 형성한 후 제 1 층간절연막과 고농도 불순물 영역을 선택적으로 식각하여 실리콘산화막의 표면을 노출시키는 콘택홀을 형성하고, 콘택홀에 매립되는 금속배선을 형성하므로써, 금속 배선이 소스/드레인 영역의 깊은 방향으로 모두 존재하므로 전류 흐름에 있어서 기생 저항을 최대한 억제할 수 있어 전류 집중 현상을 방지하고 전류 구동력을 향상 시킬 수 있으며, 아울러, 소스/드레인 영역에서의 기생 캐패시턴스를 최소화할 수 있어 소자의 동작 속도를 개선시킬 수 있는 효과가 있다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 숏채널 효과를 개선시키고 콘택홀의 크기를 최소화하여 칩의 면적을 감소시키도록 한 반도체소자의 제조 방법에 관한 것이다.
최근에 반도체 소자의 표면적이 감소함에 따라 수직 방향으로의 감소도 필연적인데 이를 위해 소스 및 드레인 접합도 얇게 형성하고 있다. 이는 숏채널 효과의 감소 측면에서도 얇은 접합의 구현이 필수적이기 때문이다.
일반적으로 사용되는 접합 형성 기술은 이온 주입 에너지를 감소시키는 방법을 이용하는데, 이 방법으로 형성된 소스 및 드레인 영역에서 도핑이 불균일해서 전류가 효과적으로 흐를 수 있는 영역의 면적이 작아지므로 효율이 저하되고, 또한 얇은 접합을 노출시키는 콘택을 형성하여 금속배선을 형성할 때 금속배선과 얇은 접합과의 접합을 확실히 하기 위해서 어느 정도의 과도한 식각이 필요하다. 이로 인해 반도체기판이 손상되고 또한 금속 접합 면적 중 게이트에 가까운 측으로 전류 밀도가 집중됨에 따라 전류 집중 저항 성분이 발생하는 문제점이 있다. 또한, 접합부분에서는 기생 캐패시턴스의 발생을 피할 수 없다.
일반적인 콘택홀 형성 방법은 PMD(Poly to Metal Dielectric)를 형성한 후, 콘택홀을 형성하는데, PMD층의 두께가 두꺼워서 콘택홀 형성시 콘택홀 상부와 바닥의 면적이 다를 뿐 아니라 또한 콘택 매립 금속막인 AlSi를 증착하는데 어려움이 있어 다른 금속인 텅스텐(W)을 이용하여 콘택홀을 매우고 있다.
그리고, 콘택홀의 크기를 감소시키기 위하여 콘택홀 내벽에 스페이서를 사용하여 공정이 단순하지만, 레이아웃상으로는 콘택홀의 크기를 감소시키는데는 한계가 있다.
또한, 콘택홀을 작게 하더라도 금속이 접합과 접합되는 면적이 작아 저항이 증가하는 문제점이 있어 콘택홀의 크기를 최소화하는데는 어려움이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 콘택홀의 크기를 최소화하여 콘택 저항을 감소시키며 수직 및 수평 방향으로의 면적을 감소시키는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 실리콘산화막
23 : 단결정실리콘막 24 : 제 1 폴리실리콘막
25 : 필드산화막 26 : 게이트산화막
27 : 게이트전극 28 : 스페이서
29 : 소스/드레인 영역 30 : 제 1 층간절연막
31 : 금속막 31a : 금속배선
32 : 역콘택 마스크 33 : 제 2 층간절연막
34 : 제 3 층간절연막
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판상에 실리콘산화막을 형성하는 단계, 상기 실리콘산화막을 선택적으로 식각하여 채널 예정영역을 노출시키는 단계, 상기 노출된 채널 예정영역상에 단결정실리콘막을 성장시킴과 동시에 상기 실리콘산화막상에 폴리실리콘막을 성장시키는 단계, 상기 단결정실리콘막의 전영역상에 게이트산화막과 게이트전극의 적층막을 형성하는 단계, 상기 게이트전극 하측의 상기 폴리실리콘막에 불순물의 이온주입을 통해 저농도 불순물 영역을 형성하는 단계, 상기 게이트전극의 양측벽에 접하는 스페이서를 형성하는 단계, 상기 저농도 불순물 영역에 접하는 고농도 불순물 영역을 형성하는 단계, 상기 게이트전극을 포함한 전면에 제 1 층간절연막을 형성하는 단계, 상기 제 1 층간절연막과 상기 고농도 불순물 영역을 선택적으로 식각하여 상기 실리콘산화막의 표면을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 전면에 금속막을 형성하는 단계, 상기 콘택홀 형성시 이용된 마스크를 반전시킨 마스크를 이용하여 상기 금속막을 식각하여 금속배선을 형성하는 단계, 상기 금속배선을 포함한 전면에 제 2 층간절연막을 형성하는 단계, 및 상기 제2 층간절연막을 화학적기계적연마하여 상기 금속배선의 표면을 노출시키는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(21)의 소정 영역에 각각 p형, n형 불순물을 이온주입하여 p웰과 n웰을 형성하여, NMOS와 PMOS가 형성될 영역을 정의한다. 상술한 웰은 도면부호를 생략하기로 하며, p웰과 n웰을 형성하기 위한 이온주입 공정은 후속 공정 중 에피택셜 성장시킨 언도우프드 실리콘막에 대한 채널 도핑이 p웰 및 n웰에서의 외부 확산을 이용하므로 이에 대한 고려가 수반되어야 한다.
계속해서, 각 웰이 형성된 반도체 기판(21)상에 실리콘산화막(22)을 형성한 후, 게이트 마스크를 이용한 포토리소그래피(Photolithogrphy) 공정과 식각 공정으로 채널이 형성될 반도체기판(21)의 소정 영역을 노출시킨다. 이 때, 게이트마스크는 실리콘산화막(22)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 형성되며, 패터닝된 감광막을 이용하여 하부의 실리콘산화막(22)을 선택적으로 식각하여 채널 예정영역을 노출시킨다.
그리고, 실리콘산화막(22)의 두께는 소스 및 드레인 영역의 접합 캐패시턴스에 영향을 미치며, F-N 터널링을 발생시키지 않아야 하고, 콘택홀 형성시 소정 부분이 식각될 수 있으므로 이를 고려한 두께로 형성되어야 한다.
계속해서, 노출된 채널 예정영역을 세정시킨 다음, 노출된 채널 예정영역에 에피택셜 성장(Epitaxial growth) 공정을 실시하여 단결정 실리콘막(23)을 성장시키고, 실리콘산화막(22)상에는 제 1 폴리실리콘막(24)을 성장시킨다. 이 때, 각각 다른 특성의 실리콘막은 온도와 단위시간의 성장 비율에 의해 구분되어 성장시킬 수 있으며, 모두 언도우프드 실리콘막이다. 만약, 도핑된 실리콘막일 경우에는 CMOS 기술을 적용하기 힘들다.
한편, 단결정 실리콘막(23)은 채널영역으로 작용하는데, 언도우프드 실리콘막이므로 도핑 농도가 작아 소자 동작시 게이트 전압에 의해서 실리콘산화막의 깊이까지 완전히 포화되게 할 수 있어 숏채널 효과에 대한 저항성을 확보할 수 있다.
그리고, 제 1 폴리실리콘막(24)은 소스/드레인 영역으로 작용하는데, 그 성장 두께를 조절할 수 있으므로 소스/드레인 영역의 깊이를 임의로 조절할 수 있다.
도 1b에 도시된 바와 같이, 제 1 폴리실리콘막(24) 및 실리콘산화막(22)의 일부를 식각하여 반도체기판(21)의 일측을 노출시킨 후, LOCOS(LOCal Oxidation of Silicon)공정을 이용하여 필드산화막(25)을 두껍게 형성하는데, 이 때, 필드산화막(25) 형성시 각 웰에 이온주입된 불순물이 단결정 실리콘막(23)으로 확산된다.
전체 구조 상부에 게이트 산화막(26) 및 제 2 폴리실리콘막을 형성한 후 선택적으로 패터닝하여 게이트산화막(26)상에 제 2 폴리실리콘막으로 이루어진 게이트 전극(27)을 형성한다.
게이트전극(27)을 마스크로 이용한 저농도 불순물 이온주입 공정을 실시하여 제 1 폴리실리콘막(24)에 저농도 불순물 영역, 예컨대 LDD(Lightly Doped Drain) 영역(도시 생략)을 형성한다.
전면에 측벽용 절연막을 증착한 후 전면식각하여 게이트전극(27)의 양측벽에 접하는 스페이서(28)를 형성한 다음, 스페이서(28) 및 게이트전극(27)을 마스크로 이용하거나, 추가의 이온주입 마스크를 이용하여 고농도 불순물 이온주입을 실시하여 LDD 영역에 접하는 고농도 불순물 영역, 예컨대 LDD구조의 소스/드레인 영역(29)을 형성한다. 이와 같은 이온주입 공정후, 저농도 불순물 영역인 LDD영역이 고농도 불순물 영역과 채널영역을 완전히 분리시키므로, 펀치쓰루 현상을 방지할 수 있다.
도 1c에 도시된 바와 같이, 전면에 제 1 층간절연막(30)을 형성한 후, 콘택 마스크(도시 생략)를 이용하여 제 1 층간절연막(30)과 고농도 불순물영역(29)을 식각하여 실리콘산화막(22)의 표면을 노출시키는 콘택홀(35)을 형성한다. 이 때, 콘택마스크는 제 1 층간절연막(30)상에 감광막을 도포하고 설정된 콘택홀 CD(Critical Dimension)로 노광 및 현상하여 형성된다.
도 1d에 도시된 바와 같이, 노출된 콘택홀(35)을 포함한 전면에 금속막(31)을 형성한 후, 금속막상에 전술한 콘택마스크를 반전시킨 역콘택 마스크(32)를 형성한다. 이러한 역콘택 마스크(32)는 콘택홀 식각 공정에 사용되었던 감광막과 반대되는 형태의 감광막을 이용하는데, 파지티브 감광막(Positive photoresist)이었다면 네가티브 감광막(Negative photoresist)을 이용할 수 있으며, 그 반대의 경우도 적용 가능하다.
도 1e에 도시된 바와 같이, 역콘택 마스크(32)를 이용하여 금속막(31)을 식각하므로써 고농도 불순물영역(29)을 관통하는 금속배선(31a)을 형성하고, 역콘택 마스크(32)를 제거한 후 금속배선 (31a)상에 제 2 층간절연막(33)과 제 3 층간절연막(34)을 순차적으로 형성한다. 이 때, 제 2 층간절연막(33)은 SOG(Spin On Glass)과 산화막의 혼합막을 이용한다.
계속해서, 화학적기계적연마 공정을 실시하여 제 3 층간절연막(34)을 평탄화하면서 금속배선(31a)의 표면을 노출시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 반도체 소자의 제조 방법은 채널영역 및 소스/드레인 영역의 균일한 도핑 농도에 의해 전류 흐름을 극대화할 수 있고, 저농도 불순물 영역이 고농도 불순물 영역과 채널영역을 완전히 분리하고 있어 핫캐리어나 펀치쓰루 현상을 개선할 수 있는 효과가 있다.
또한, 금속 배선이 소스/드레인 영역의 깊은 방향으로 모두 존재하므로 전류 흐름에 있어서 기생 저항을 최대한 억제할 수 있어 전류 집중 현상을 방지하고 전류 구동력을 향상 시킬 수 있으며, 아울러, 소스/드레인 영역에서의 기생 캐패시턴스를 최소화할 수 있어 소자의 동작 속도를 개선시킬 수 있는 효과가 있다.
그리고, 콘택홀을 일반적인 방법으로 진행하는 것보다 작게 형성할 수 있어 칩 면적을 감소시킬 수 있을 뿐만 아니라 깊은 콘택홀에서의 금속층 매립이 용이하하여 균일하게 금속층을 매립할 수 있으므로 금속층 상부에 존재하는 비아 형성시 어려움이 없으며 다층의 금속 배선을 위한 공정에도 적용 가능한 효과가 있다.
Claims (6)
- 반도체 소자의 제조 방법에 있어서,반도체기판상에 실리콘산화막을 형성하는 단계;상기 실리콘산화막을 선택적으로 식각하여 채널 예정영역을 노출시키는 단계;상기 노출된 채널 예정영역상에 단결정실리콘막을 성장시킴과 동시에 상기 실리콘산화막상에 폴리실리콘막을 성장시키는 단계;상기 단결정실리콘막의 전영역상에 게이트산화막과 게이트전극의 적층막을 형성하는 단계;상기 게이트전극 하측의 상기 폴리실리콘막에 불순물의 이온주입을 통해 저농도 불순물 영역을 형성하는 단계;상기 게이트전극의 양측벽에 접하는 스페이서를 형성하는 단계;상기 저농도 불순물 영역에 접하는 고농도 불순물 영역을 형성하는 단계;상기 게이트전극을 포함한 전면에 제 1 층간절연막을 형성하는 단계;상기 제 1 층간절연막과 상기 고농도 불순물 영역을 선택적으로 식각하여 상기 실리콘산화막의 표면을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 전면에 금속막을 형성하는 단계;상기 콘택홀 형성시 이용된 마스크를 반전시킨 마스크를 이용하여 상기 금속막을 식각하여 금속배선을 형성하는 단계;상기 금속배선을 포함한 전면에 제 2 층간절연막을 형성하는 단계; 및상기 제2 층간절연막을 화학적기계적연마하여 상기 금속배선의 표면을 노출시키는 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 실리콘산화막 형성전에,상기 반도체기판에 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 단결정실리콘막과 상기 폴리실리콘막을 성장시키는 단계는,에피택셜 성장법을 이용하되, 언도우프드 실리콘막을 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트전극 형성전에,상기 폴리실리콘막의 일측에 필드산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
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| JPS56115557A (en) * | 1980-02-18 | 1981-09-10 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS56144533A (en) * | 1980-04-11 | 1981-11-10 | Fujitsu Ltd | Manufacture of semiconductor device |
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Patent Citations (3)
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|---|---|---|---|---|
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| JPS56144533A (en) * | 1980-04-11 | 1981-11-10 | Fujitsu Ltd | Manufacture of semiconductor device |
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