KR100292056B1 - 반도체장치및그의제조방법 - Google Patents

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Abstract

본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판과, 상기 반도체기판의 소자의 필드영역에 제 1 및 제 2 트랜지스터영역을 한정하는 제 1 트렌치 내에 형성된 제 1 필드산화막과, 상기 제 1 필드산화막 상부에 상기 제 1 및 제 2 트랜지스터영역의 소정 부분을 포함하는 부분에 형성된 제 2 트렌치 내에 형성된 제 2 필드산화막과, 상기 제 2 필드산화막의 상기 제 1 및 제 2 트랜지스터영역에 형성된 제 3 트렌치와, 상기 제 3 트렌치의 측면과 상기 제 2 트렌치의 측면과 사이에 상기 제 2 필드산화막이 두께가 서로 다르게 잔류되어 형성된 제 1 및 제 2 게이트산화막과, 상기 제 2 필드산화막의 제 1 및 제 2 트랜지스터영역에 각각 형성된 제 3 트렌치 내에 매립되게 형성된 제 1 및 제 2 게이트와, 상기 제 1 트랜지스터영역의 제 2 트렌치의 바닥면과 상기 반도체기판의 제 2 트렌치가 형성되지 않은 부분에 형성된 제 1 불순물영역과, 상기 제 2 트랜지스터영역의 제 2 트렌치의 바닥면과 상기 반도체기판의 제 2 트렌치가 형성되지 않은 부분에 형성된 제 2 불순물영역을 포함한다. 따라서, 게이트산화막의 두께 조절이 용이하고 집적도를 향상시킬 수 있으며, 제 1 및 제 2 게이트가 매몰되게 형성되므로 평탄도를 향상시킬 수 있으며, 제 1 및 제 2 불순물영역의 제 2 트렌치 바닥면에 형성되는 것은 수평 확산하고 반도체기판 표면에 형성된 것은 수직 확산하므로 채널 길이의 조절이 용이하여 단채널 효과를 억제할 수 있는 잇점이 있다.

Description

반도체장치 및 그의 제조방법
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서, 특히, 동일한 소자 내에 두께가 서로 다른 다수의 게이트산화막을 갖는 반도체장치 및 그의 제조방법에 관한 것이다.
최근에 화상, 음성 및 문자 등을 동시에 표현하는 멀티미디어(multimedia) 등과 같은 시스템(system)은 다양하고 복잡하며 향상된 기능을 가지면서 소형화 및 경량화가 요구되고 있다. 이와 같이 요구를 충족시키기 위해서는 시스템을 구성하는 서로 다른 기능을 갖는 반도체회로들을 통합하여 동일한 칩에 형성하는 1칩(one chip)화 하는 기술이 개발되고 있다.
1칩화된 반도체회로는 서로 다른 기능을 가지며 서로 다른 전원에서 동작하는 다수의 회로가 동일한 반도체기판에 본래의 기능과 성능이 유지되도록 형성되어야 한다. 즉, 동일한 반도체기판 상에 서로 다른 동작 전압을 갖는 트랜지스터의 구성이 필요하며, 이를 구현하기 위해서는 게이트산화막의 두께를 다르게 형성하여 문턱전압(threshold voltage)을 서로 다르도록 조절하여야 한다.
도 1은 종래 기술에 따른 반도체장치의 단면도이다.
종래 기술에 따른 반도체장치는 P형의 반도체기판(11)의 필드영역(F11)에 제 1 및 제 2 트랜지스터영역(T11)(T12)을 한정하는 필드산화막(19)이 형성된다. 상기에서 필드산화막(19)은 반도체기판(11)에 소정 깊이로 형성된 트렌치(17) 내에 산화실리콘을 채워 형성하는 STI(Shallow Trench Isolation) 방법으로 형성된다. 또한, 필드산화막(19)이 LOCOS(Local Oxidation of Silicon) 방법으로 형성될 수도 있다.
반도체기판(11)의 제 1 및 제 2 트랜지스터영역(T11)(T12) 상의 소정 부분에 제 1 및 제 2 게이트산화막(21)(23)을 개재시켜 제 1 및 제 2 게이트(25)(26)이 형성된다. 상기에서 제 1 게이트산화막(21)은 제 1 트랜지스터영역(T11) 상에 두 번의 열산화에 의해 형성되며, 제 2 게이트산화막(23)은 제 2 트랜지스터영역(T12) 상에 한 번의 열산화에 의해 형성된다. 그러므로, 제 1 게이트산화막(21)은 제 2 게이트산화막(23) 보다 두껍게 형성된다.
반도체기판(11)의 제 1 및 제 2 트랜지스터영역(T11)(T12)에 제 1 및 제 2 게이트(25)(26)를 마스크로 사용하여 N형의 불순물이 고농도로 도핑되어 소오스 및 드레인으로 이용되는 제 1 및 제 2 확산영역(28)(29)이 형성된다.
도 2a 내지 도 2e는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 2a를 참조하면, 반도체기판(11) 상에 열산화에 의해 버퍼산화막(13)를 형성하고, 이 버퍼산화막(13) 상에 질화실리콘을 화학기상증착(Chemical Vapor Deposition : CVD) 방법으로 증착하여 하드마스크층(hard mask layer : 15)를 형성한다.
하드마스크층(15) 및 버퍼산화막(13)을 반도체기판(11)의 필드영역(F11)이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 제 1 및 제 2 트랜지스터영역(T11)(T12)를 한정한다.
도 2b를 참조하면, 필드영역(F11)에 제 1 및 제 2 트랜지스터영역(T11)(T12)를 전기적으로 격리하는 필드산화막(19)을 형성한다.
즉, 반도체기판(11)의 제 1 및 제 2 트랜지스터영역(T11)(T12) 상에 잔류하는 하드마스크층(15)을 마스크로 사용하여 필드영역(F11)에 소정 깊이의 트렌치(17)를 형성한다. 그리고, 하드마스크층(15) 상에 CVD 방법으로 산화실리콘을 트렌치(17)를 채우도록 증착하고 하드마스크층(15)이 노출되어 트렌치(17)에만 잔류하도록 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함)하여 필드산화막(19)을 형성한다.
상기에서, 필드산화막(19)을 STI(Shallow Trench Isolation) 방법으로 형성하였으나 LOCOS(Local Oxidation of Silicon) 방법으로 형성할 수도 있다.
그리고, 반도체기판(11)의 제 1 및 제 2 트랜지스터영역(T11)(T12) 상에 잔류하는 하드마스크층(15) 및 버퍼산화막(13)을 제거한다.
도 2c를 참조하면, 반도체기판(11)의 제 1 및 제 2 트랜지스터영역(T11)(T12)에 열산화에 의해 제 1 게이트산화막(21)을 형성한다. 그리고, 제 1 게이트산화막(21)을 제 1 트랜지스터영역(T11) 상에만 잔류하도록 제 2 트랜지스터영역(T12) 상에 형성된 것을 포토리쏘그래피 방법으로 제거한다.
도 2d를 참조하면, 반도체기판(11)의 노출된 제 2 트랜지스터영역(T12) 상에 열산화 방법에 의해 제 2 게이트산화막(23)을 형성한다. 이 때, 제 1 트랜지스터영역(T11) 상의 제 1 게이트산화막(21)도 성장된다. 그러므로, 제 1 게이트산화막(21)이 제 2 게이트산화막(23) 보다 두껍게 된다.
도 2e를 참조하면, 제 1 및 제 2 게이트산화막(21)(23)과 필드산화막(19) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착한다. 그리고, 다결정실리콘과 제 1 및 제 2 게이트산화막(21)(23)을 반도체기판(11)의 제 1 및 제 2 트랜지스터영역(T11)(T12) 내의 소정 부분에 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 제 1 및 제 2 게이트(25)(26)를 형성한다.
제 1 및 제 2 게이트(25)(26)를 마스크로 사용하여 N형의 불순물을 고농도로 이온 주입하여 제 1 및 제 2 트랜지스터의 소오스 및 드레인으로 이용되는 제 1 및 제 2 확산영역(28)(29)을 형성한다.
상술한 바와 같이 종래 기술에 따른 반도체장치는 반도체기판의 제 1 트랜지스터영역 상에만 제 1 게이트산화막을 형성한 후 반도체기판의 노출된 제 2 트랜지스터영역 상에 열산화 방법에 의해 제 2 게이트산화막을 형성하는 데 제 1 트랜지스터영역 상에 잔류하는 제 1 게이트산화막도 성장되어 제 2 게이트산화막 보다 두껍게 되므로 동일한 소자 내에 두께가 서로 다른 다수의 게이트산화막을 갖는 트랜지스터를 형성할 수 있다.
그러나, 상술한 종래 방법은 게이트산화막을 식각하고 재산화하여야 하므로 공정이 복잡하고 두께 조절이 어려운 문제점이 있었다.
그리고, 게이트가 반도체기판 상에 형성되므로 다층 배선시 평탄도가 저하되고, 또한, 소자의 크기가 감소될수록 단채널 효과가 발생되는 문제점이 있었다.
따라서, 본 발명의 목적은 다수의 게이트산화막의 두께 조절이 용이하고 집적도를 향상시킬 수 있는 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 다층 배선시 평탄도를 향상시키고 단채널 효과를 방지할 수 있는 반도체장치를 제공함에 있다.
본 발명의 또 다른 목적은 다수의 게이트산화막을 용이하게 형성하며 두께를 용이하게 조절할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적 및 다른 목적을 달성하기 위한 본 발명에 따른 반도체장치는 제 1 도전형의 반도체기판과, 상기 반도체기판의 소자의 필드영역에 제 1 및 제 2 트랜지스터영역을 한정하는 제 1 트렌치 내에 형성된 제 1 필드산화막과, 상기 제 1 필드산화막 상부에 상기 제 1 및 제 2 트랜지스터영역의 소정 부분을 포함하는 부분에 형성된 제 2 트렌치 내에 형성된 제 2 필드산화막과, 상기 제 2 필드산화막의 상기 제 1 및 제 2 트랜지스터영역에 형성된 제 3 트렌치와, 상기 제 3 트렌치의 측면과 상기 제 2 트렌치의 측면과 사이에 상기 제 2 필드산화막이 두께가 서로 다르게 잔류되어 형성된 제 1 및 제 2 게이트산화막과, 상기 제 2 필드산화막의 제 1 및 제 2 트랜지스터영역에 각각 형성된 제 3 트렌치 내에 매립되게 형성된 제 1 및 제 2 게이트와, 상기 제 1 트랜지스터영역의 제 2 트렌치의 바닥면과 상기 반도체기판의 제 2 트렌치가 형성되지 않은 부분에 형성된 제 1 불순물영역과, 상기 제 2 트랜지스터영역의 제 2 트렌치의 바닥면과 상기 반도체기판의 제 2 트렌치가 형성되지 않은 부분에 형성된 제 2 불순물영역을 포함한다.
상기 또 다른 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판의 필드영역에 제 1 트렌치를 형성하여 제 1 및 제 2 트랜지스터영역을 한정하는 공정과, 상기 반도체기판의 상기 필드영역과 상기 제 1 및 제 2 트랜지스터영역의 소정 부분을 포함하는 부분에 상기 제 1 트렌치의 바닥면도 식각되도록 넓은 크기의 제 2 트렌치를 형성하는 공정과, 상기 제 1 트렌치를 채우는 제 1 필드산화막을 형성하고 상기 반도체기판의 상기 제 2 트렌치가 형성되지 않은 부분과 상기 제 2 트렌치의 바닥면에 제 2 도전형의 제 1 및 제 2 불순물영역을 형성하는 공정과, 상기 제 2 트렌치 내에 제 2 필드산화막을 형성하고 상기 제 2 필드산화막의 제 1 및 제 2 트랜지스터영역에 제 3 트렌치를 형성하면서 상기 제 2 트렌치의 측면과 상기 제 3 트렌치의 측면 사이에 잔류하는 제 2 필드산화막으로 제 1 및 제 2 게이트산화막을 형성하는 공정과, 상기 제 3 트렌치 내에 제 1 및 제 2 게이트를 형성하는 공정을 구비한다.
도 1은 종래 기술에 따른 반도체장치의 단면도
도 2a 내지 도 2e는 종래 기술에 따른 반도체장치의 제조 공정도
도 3은 본 발명의 일 실시예에 따른 반도체장치의 단면도
도 4는 본 발명의 다른 실시예에 따른 반도체장치의 단면도
도 5a 내지 도 5e는 도 3에 도시된 반도체장치의 제조 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 반도체장치의 단면도이다.
본 발명의 일 실시예에 따른 반도체장치는 P형의 반도체기판(31)의 소자의 필드영역(F21)에 1500∼2500Å 정도 깊이의 제 1 및 제 2 트랜지스터영역(T21)(T22)을 한정하는 제 1 트렌치(33)와, 이 제 1 트렌치(33) 상부에 제 1 및 제 2 트랜지스터영역(T21)(T22)의 소정 부분을 포함하는 부분에 1000∼2000Å 정도 깊이의 제 2 트렌치(35)가 형성된다.
제 1 트렌치(33) 내에 제 1 필드산화막(37)이 형성된다. 상기에서 제 1 필드산화막(37)은 산화실리콘을 CVD 방법으로 제 1 트렌치(33)를 채우도록 증착하고 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 에치백하므로써 형성된다.
제 2 트렌치(35) 내에 제 2 필드산화막(45)이 형성되며, 이 제 2 필드산화막(45)의 제 1 및 제 2 트랜지스터영역(T21)(T22)에 각각 1000∼2000Å의 폭을 갖는 제 3 트렌치(47)(48)가 형성된다. 상기에서 제 2 필드산화막(45)은 산화실리콘을 CVD 방법으로 제 2 트렌치(35)를 채우도록 증착하고 CMP 방법 또는 RIE 방법으로 에치백하므로써 형성된다. 그리고, 제 3 트렌치(47)(48)는 이방성 식각을 포함하는 포토리쏘그래피 방법으로 형성된다.
그리고, 제 3 트렌치(47)(48) 내에 불순물이 도핑된 다결정실리콘으로 이루어진 제 1 및 제 2 게이트(53)(55)가 형성된다. 상기에서 제 1 및 제 2 게이트(53) (55)는 불순물이 도핑된 다결정실리콘을 CVD 방법으로 제 3 트렌치(47)(48)를 채우도록 증착하고 CMP 방법 또는 RIE 방법으로 에치백하므로써 형성된다. 상기에서 제 1 및 제 2 게이트(53)(55)가 제 3 트렌치(47)(48) 내에 매몰되어 형성되므로 다층 배선을 가지는 경우 평탄화가 용이하다.
제 2 트렌치(35)의 측면과 제 1 및 제 2 게이트(53)(55) 사이의 제 2 필드산화막(45)은 제거되지 않고 제 1 및 제 2 게이트산화막(50)(51)이 된다. 그러므로, 제 1 및 제 2 게이트산화막(50)(51)은 제 2 필드산화막(45)에 제 3 트렌치(47)(48)가 형성될 때 두께가 한정되며, 이 두께는 각각 40∼70Å 정도와 100∼150Å 정도가 된다. 상기에서 제 1 및 제 2 게이트산화막(50)(51)의 두께는 제 3 트렌치(47)(48)가 형성될 때 한정되므로 정확하게 조절할 수 있다.
그리고, 반도체기판(31) 및 제 2 트렌치(35)의 바닥면에 N형의 불순물이 고농도로 도핑되어 제 1 트랜지스터의 소오스 및 드레인영역으로 이용되는 제 1 불순물영역(39)(40)과 제 2 트랜지스터의 소오스 및 드레인영역으로 이용되는 제 2 불순물영역(42)(43)이 형성된다. 상기에서 제 1 불순물영역(39)(40)의 사이와 제 2 불순물영역(42)(43) 사이의 제 2 트렌치(35)의 측면은 각각 제 1 및 제 2 트랜지스터의 채널영역이 된다. 상기에서 제 2 트렌치(35)의 바닥면에 형성되는 제 1 불순물영역(40) 및 제 2 불순물영역(43)이 제 2 필드산화막(45)과 중첩되고 채널영역이 수직으로 형성되므로 집적도가 향상된다.
상술한 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 제 1 및 제 2 게이트산화막(50)(51)의 두께가 제 3 트렌치(47)(48)가 형성될 때 한정되므로 정확하게 조절되며, 또한, 제 1 및 제 2 게이트(53)(55)가 제 3 트렌치(47)(48) 내에 매몰되어 형성되므로 평탄화가 용이하다. 그리고, 제 2 트렌치(35)의 바닥면에 형성되는 제 1 불순물영역(40) 및 제 2 불순물영역(43)이 제 2 필드산화막(45)과 중첩되고 채널이 수직으로 형성되므로 집적도가 향상된다.
상술한 바와 같이 본 발명의 실시예에 따른 반도체장치는 P형의 반도체기판의 제 1 및 제 2 트랜지스터영역에 N형의 제 1 및 제 2 트랜지스터가 형성된 것을 보였으나, 본 발명의 다른 실시예로 N형의 반도체기판의 제 1 및 제 2 트랜지스터영역에 P형의 제 1 및 제 2 트랜지스터가 형성되거나, 또는, P형의 반도체기판의 제 1 또는 제 2 트랜지스터영역에 N형의 웰이 형성되어 N형의 제 1 트랜지스터와 P형의 제 2 트랜지스터가 형성될 수도 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체장치의 단면도이다.
본 발명의 다른 실시예에 따른 반도체장치는 P형의 반도체기판(31)의 제 1 트랜지스터영역(T21)에 P형의 제 1 트랜지스터가 형성되고 제 2 트랜지스터영역(T21)에 N형의 제 2 트랜지스터가 형성된 CMOS(Complementary MOS)로 구성된 것을 제외하고 제 3 도와 동일하다. 따라서, 동일한 부분은 동일한 참조 번호를 부여한다.
본 발명의 다른 실시예에 따른 반도체장치는 P형의 반도체기판(31)의 제 1 트랜지스터영역(T21)에 N형의 웰영역(57)이 형성된다. 그러므로, 반도체기판(31)의 웰영역(57)이 형성된 제 1 트랜지스터영역(T21)에 소오스 및 드레인영역으로 사용되는 제 1 불순물영역(39)(40)이 P형의 불순물이 고농도로 도핑되어 P형의 제 1 트랜지스터가 형성된다. 또한, 반도체기판(31)의 제 1 트랜지스터영역(T21)에는 소오스 및 드레인영역으로 사용되는 제 2 불순물영역(42)(43)이 N형의 불순물이 고농도로 도핑되어 N형의 제 1 트랜지스터가 형성된다.
상술한 본 발명의 다른 실시예에 따른 반도체장치는 P형의 반도체기판의 제 1 트랜지스터영역에 N형의 웰영역이 형성되었으나, N형의 웰영역이 제 2 트랜지스터영역에 형성될 수도 있으며, N형의 반도체기판의 제 1 또는 제 2 트랜지스터영역에 P형의 웰영역이 형성될 수도 있고, 또한, N형 또는 P형의 반도체기판의 제 1 및 제 2 트렌지스터영역에 N형 웰영역과 P형 웰영역을 함께 형성할 수도 있다.
도 5a 내지 도 5e는 도 3에 도시된 반도체장치의 제조 공정도이다.
도 5a를 참조하면, P형의 반도체기판(31)의 소자의 필드영역(F21)에 RIE 등의 이방성 식각을 포함하는 포토리쏘그래피 방법으로 1500∼2500Å 정도 깊이의 제 1 트렌치(33)를 형성하여 제 1 및 제 2 트랜지스터영역(T21)(T22)을 한정한다.
도 5b를 참조하면, 반도체기판(31)의 필드영역(F21)과 제 1 및 제 2 트랜지스터영역(T21)(T22)의 소정 부분을 포함하는 부분에 제 1 트렌치(33)를 형성하는 방법과 동일한 방법으로 1000∼2000Å 정도 깊이를 가는 넓은 크기의 제 2 트렌치(35)를 형성한다. 이 때, 제 1 트렌치(33)의 바닥면도 식각되므로 제 1 트렌치(33)의 바닥면은 제 2 트렌치(35)과 단차를 갖는다.
상기에서 제 1 트렌치(33)를 형성하고 넓은 크기의 제 2 트렌치(35)를 형성하였으나, 넓은 크기의 제 2 트렌치(35)를 형성하고 이 제 2 트렌치(35) 내에 제 1 트렌치(33)를 형성할 수도 있다.
도 5c를 참조하면, 제 1 트렌치(33) 내에 산화실리콘으로 이루어진 제 1 필드산화막(37)을 형성한다. 상기에서 제 1 필드산화막(37)을 반도체기판(31) 상에 산화실리콘을 적어도 제 1 트렌치(33)를 채우도록 CVD 방법으로 증착한 후 제 1 트렌치(33)에만 잔류하도록 RIE 방법으로 에치백하여 형성한다.
반도체기판(31)의 제 2 트렌치(35)가 형성되지 않은 부분과 제 2 트렌치(35)의 바닥면에 제 1 트랜지스터의 소오스 및 드레인영역으로 이용되는 제 1 불순물영역(39)(40)과 제 2 트랜지스터의 소오스 및 드레인영역으로 이용되는 제 2 불순물영역(42)(43)을 형성한다. 상기에서 제 1 불순물영역(39)(40)과 제 2 불순물영역(42)(43)을 마스크를 사용하지 않고 인(P) 또는 아세닉(As) 등의 N형 불순물을 1×1015∼5×1015/㎠ 정도의 도우즈로 이온 주입하고 확산하여 형성하는 데, 제 1 불순물영역(39)(40)의 사이와 제 2 불순물영역(42)(43) 사이의 제 2 트렌치(35)의 측면은 각각 제 1 및 제 2 트랜지스터의 채널영역이 되므로 집적도를 향상시킬 수 있다. 또한, 제 1 불순물영역(39)(40)과 제 2 불순물영역(42)(43)을 형성할 때 반도체기판(31)의 제 2 트렌치(35)가 형성되지 않은 부분에 형성되는 제 1 불순물영역(39)과 제 2 불순물영역(42)은 깊이 방향으로 확산되고 제 2 트렌치(35)의 바닥면에 형성되는 제 1 불순물영역(40)과 제 2 불순물영역(43)은 수평 방향으로 확산되므로 채널 길이의 제어가 용이하다.
도 5d를 참조하면, 제 2 트렌치(35) 내에 산화실리콘으로 이루어진 제 2 필드산화막(45)을 형성한다. 상기에서 제 2 필드산화막(45)을 반도체기판(31) 상에 산화실리콘을 적어도 제 2 트렌치(35)를 채우도록 CVD 방법으로 증착한 후 제 2 트렌치(35)에만 잔류하도록 CMP 방법 또는 RIE 방법으로 에치백하여 형성한다.
제 2 필드산화막(45)을 RIE 방법 등의 이방성 식각을 포함하는 포토리쏘그래피 방법으로 제 1 및 제 2 트랜지스터영역(T21)(T22) 내에 소정 깊이의 제 3 트렌치(47)(48)을 1000∼2000Å의 폭을 갖도록 형성한다. 이 때, 제 2 트렌치(35)의 측면과 제 3 트렌치(47)(48)의 측면 사이에 잔류하는 제 2 필드산화막(45)은 제 1 및 제 2 게이트산화막(50)(51)이 된다. 그러므로, 제 1 및 제 2 게이트산화막(50)(51)의 두께는 제 3 트렌치(47)(48)를 형성할 때 정확하게 조절할 수 있는 데, 각각 40∼70Å 정도와 100∼150Å 정도가 되도록 한다.
도 5e를 참조하면, 제 3 트렌치(47)(48) 내에 제 1 및 제 2 게이트(53)(55)를 형성한다. 상기에서 제 1 및 제 2 게이트(53)(55)를 불순물이 도핑된 다결정실리콘을 반도체기판(31) 및 제 2 필드산화막(45) 상에 제 3 트렌치(47)(48)를 채우도록 CVD 방법으로 증착하고 CMP 방법 또는 RIE 방법으로 제 2 필드산화막(45)이 노출되도록 에치백하여 형성한다. 상기에서 제 1 및 제 2 게이트(53)(55)가 제 3 트렌치(47)(48) 내에 매몰되어 형성되므로 평탄화가 용이하다.
상술한 바와 같이 본 발명에 따른 반도체장치는 반도체기판의 소자의 필드영역과 제 1 및 제 2 트랜지스터영역의 소정 부분을 포함하는 부분에 형성되는 제 2 트렌치 내에 제 2 필드산화막이 형성되며, 이 제 2 필드산화막의 제 1 및 제 2 트랜지스터영역에 각각 제 3 트렌치가 형성될 때 제 2 트렌치와 사이에 잔류되는 제 2 필드산화막에 의해 두께가 서로 다른 제 1 및 제 2 게이트산화막이 형성되고, 제 3 트렌치 내에 제 1 및 제 2 게이트가 매몰되게 형성된다.
따라서, 본 발명은 게이트산화막의 두께 조절이 용이하고, 또한, 채널영역이 수직으로 형성되고 제 2 트렌치 하부의 불순물영역이 제 2 필드산화막과 중첩되게 형성되므로 집적도를 향상시킬 수 있는 잇점이 있다. 그리고, 제 1 및 제 2 게이트가 제 3 트렌치 내에 매몰되게 형성되므로 다층 배선시 평탄도를 향상시킬 수 있는 잇점이 있다. 또한, 소오스 및 드레인영역으로 사용되는 제 1 및 제 2 불순물영역을 형성할 때 제 2 트렌치 바닥면에 형성되는 것은 수평 확산하고 반도체기판 표면에 형성된 것은 수직 확산하므로 채널 길이의 조절이 용이하여 단채널 효과를 억제할 수 있는 잇점이 있다.

Claims (9)

  1. 제 1 도전형의 반도체기판과,
    상기 반도체기판의 소자의 필드영역에 제 1 및 제 2 트랜지스터영역을 한정하는 제 1 트렌치 내에 형성된 제 1 필드산화막과,
    상기 제 1 필드산화막 상부에 상기 제 1 및 제 2 트랜지스터영역의 소정 부분을 포함하는 부분에 형성된 제 2 트렌치 내에 형성된 제 2 필드산화막과,
    상기 제 2 필드산화막의 상기 제 1 및 제 2 트랜지스터영역에 형성된 제 3 트렌치와,
    상기 제 3 트렌치의 측면과 상기 제 2 트렌치의 측면과 사이에 상기 제 2 필드산화막이 두께가 서로 다르게 잔류되어 형성된 제 1 및 제 2 게이트산화막과,
    상기 제 2 필드산화막의 제 1 및 제 2 트랜지스터영역에 각각 형성된 제 3 트렌치 내에 매립되게 형성된 제 1 및 제 2 게이트와,
    상기 제 1 트랜지스터영역의 제 2 트렌치의 바닥면과 상기 반도체기판의 제 2 트렌치가 형성되지 않은 부분에 형성된 제 1 불순물영역과,
    상기 제 2 트랜지스터영역의 제 2 트렌치의 바닥면과 상기 반도체기판의 제 2 트렌치가 형성되지 않은 부분에 형성된 제 2 불순물영역을 포함하는 반도체장치.
  2. 청구항 1에 있어서 상기 제 1 및 제 2 게이트산화막이 증착된 산화실리콘으로 형성된 반도체장치.
  3. 청구항 2에 있어서 상기 제 1 및 제 2 게이트산화막이 각각 40∼70Å와 100∼150Å의 두께로 형성된 반도체장치.
  4. 청구항 1에 있어서 상기 제 1 불순물영역과 제 2 불순물영역이 제 2 도전형으로 형성된 반도체장치.
  5. 청구항 1에 있어서 상기 반도체기판의 상기 제 1 트랜지스터영역에 형성된 제 2 도전형의 웰영역을 더 포함하는 반도체장치.
  6. 청구항 5에 있어서 상기 제 1 불순물영역이 제 1 도전형이고 상기 제 2 불순물영역이 제 2 도전형으로 형성된 반도체장치.
  7. 제 1 도전형의 반도체기판의 필드영역에 제 1 트렌치를 형성하여 제 1 및 제 2 트랜지스터영역을 한정하는 공정과,
    상기 반도체기판의 상기 필드영역과 상기 제 1 및 제 2 트랜지스터영역의 소정 부분을 포함하는 부분에 상기 제 1 트렌치의 바닥면도 식각되도록 넓은 크기의 제 2 트렌치를 형성하는 공정과,
    상기 제 1 트렌치를 채우는 제 1 필드산화막을 형성하고 상기 반도체기판의 상기 제 2 트렌치가 형성되지 않은 부분과 상기 제 2 트렌치의 바닥면에 제 2 도전형의 제 1 및 제 2 불순물영역을 형성하는 공정과,
    상기 제 2 트렌치 내에 제 2 필드산화막을 형성하고 상기 제 2 필드산화막의 제 1 및 제 2 트랜지스터영역에 제 3 트렌치를 형성하면서 상기 제 2 트렌치의 측면과 상기 제 3 트렌치의 측면 사이에 잔류하는 제 2 필드산화막으로 제 1 및 제 2 게이트산화막을 형성하는 공정과,
    상기 제 3 트렌치 내에 제 1 및 제 2 게이트를 형성하는 공정을 구비하는 반도체장치의 제조방법.
  8. 청구항 7에 있어서 상기 제 2 필드산화막을 상기 반도체기판 상에 산화실리콘을 제 2 트렌치를 채우도록 증착하고 반응성이온식각(Reactive Ion Etching) 방법 또는 화학-기계적연마(Chemical-Mechanical Polishing) 방법으로 에치백하여 형성하는 반도체장치의 제조방법.
  9. 청구항 7에 있어서 상기 제 1 및 제 2 게이트산화막을 각각 40∼70Å 정도와 100∼150Å의 두께로 형성하는 반도체장치의 제조방법.
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