JP3559723B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3559723B2 JP3559723B2 JP14926399A JP14926399A JP3559723B2 JP 3559723 B2 JP3559723 B2 JP 3559723B2 JP 14926399 A JP14926399 A JP 14926399A JP 14926399 A JP14926399 A JP 14926399A JP 3559723 B2 JP3559723 B2 JP 3559723B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- mos transistor
- forming
- boron
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 33
- 238000000034 method Methods 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 229910052796 boron Inorganic materials 0.000 claims description 90
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 83
- 239000000758 substrate Substances 0.000 claims description 58
- 230000015572 biosynthetic process Effects 0.000 claims description 56
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 52
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 52
- 239000012535 impurity Substances 0.000 claims description 39
- 238000002955 isolation Methods 0.000 claims description 32
- 238000002347 injection Methods 0.000 claims description 19
- 239000007924 injection Substances 0.000 claims description 19
- 239000010410 layer Substances 0.000 description 48
- 238000005468 ion implantation Methods 0.000 description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 41
- 229910052710 silicon Inorganic materials 0.000 description 41
- 239000010703 silicon Substances 0.000 description 41
- 229920002120 photoresistant polymer Polymers 0.000 description 25
- 230000002093 peripheral effect Effects 0.000 description 15
- 230000000694 effects Effects 0.000 description 14
- 238000002513 implantation Methods 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 229910052785 arsenic Inorganic materials 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 8
- -1 boron ions Chemical class 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000007787 solid Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005204 segregation Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 150000001638 boron Chemical class 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/42—Bombardment with radiation
- H01L21/423—Bombardment with radiation with high-energy radiation
- H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はＭＯＳ型トランジスタを含む半導体装置の製造方法に関し、特にＭＯＳトランジスタにおけるチャネル幅が実質的に低減されてしきい値が変動する現象を改善した製造方法に関するものである。
【０００２】
【従来の技術】
近年におけるＭＯＳトランジスタの微細化に伴い、ゲート電極直下のチャネル長の短縮とともに、チャネル幅方向の短縮も図られている。また、これと同時に素子間を分離するための素子分離領域の微細化も図られており、ＳＴＩ（シャロー・トレンチ・アイソレーション）と称する溝型素子分離構造も提案されている。このような半導体装置の製造工程を、図１０及び図１１を参照して簡単に説明する。なお、図１０は平面図、図１１は図１０のＡＡ線に沿う断面図である。図１１（ａ）のように、例えば、ｐ型シリコン基板３０１にシリコン酸化膜３０２、シリコン窒化膜３０３を積層した後、フォトリソグラフィ技術によりＳＴＩを形成する狭い領域の前記シリコン窒化膜３０３とシリコン酸化膜３０２をエッチング除去して開口部３０４を形成する。次いで、前記シリコン窒化膜３０３をマスクにして前記シリコン基板３０１を異方性エッチングし、シリコン基板３０１の表面に浅い溝（トレンチ）３０５を開口する。次いで、図１１（ｂ）のように、熱酸化及びＣＶＤ法により前記溝を埋めるのに十分な厚さのシリコン酸化膜３０６を堆積し、かつ化学機械研磨法（ＣＭＰ法）により、前記シリコン酸化膜３０６及びシリコン窒化膜３０３をシリコン酸化膜３０２に達するまで研磨して表面を平坦化し、さらにシリコン基板３０１上に残されたシリコン酸化膜３０２を除去することで、溝内にシリコン酸化膜３０６が埋め込まれたＳＴＩ３０７が形成される。
【０００３】
次いで、図１１（ｃ）のように、前記シリコン基板３０１に対してボロンをイオン注入してボロン注入層３０８を形成し、形成しようとするＭＯＳトランジスタのしきい値電圧を調整する。しかる上で、図１１（ｄ）のように、前記シリコン基板３０１上にシリコン酸化膜３０９、多結晶シリコン３１０を積層し、かつこれら多結晶シリコン膜とシリコン酸化膜を所要のパターンにエッチングすることで、ゲート絶縁膜３０９とゲート電極３１０として形成する。そして、形成された前記ゲート電極３１０をマスクにして砒素を低濃度でイオン注入し、ｎ型不純物領域であるＬＤＤ領域３１１を形成する。さらに、図１１（ｅ）のように、全面にシリコン酸化膜を形成し、かつこのシリコン酸化膜を異方性エッチングによりエッチバックして前記ゲート電極３１０の側面にサイドウォール３１５を形成し、続いて、前記ゲート電極３１０及びサイドウォール３１５をマスクとして砒素を高濃度でイオン注入し、ｎ型不純物領域であるソース・ドレイン領域３１６を形成し、ｎチャネル型のＭＯＳトランジスタを形成する。
【０００４】
【発明が解決しようとする課題】
このような従来から行われているＭＯＳトランジスタの製造方法では、ＭＯＳトランジスタの微細化に伴ってチャネル長、チャネル幅を縮小すると、ｎチャネル型ＭＯＳトランジスタのしきい値が下がり、逆に、ｐチャネル型ＭＯＳトランジスタではしきい値が上がるという問題が生じる。この理由について、本発明者が検討を行ったところ、ＳＴＩを構成するシリコン酸化膜の存在によるボロンの偏析が理由であることが判明した。すなわち、図１０（ａ）及び（ｂ）は、前記した従来の手法によって製造されるｎチャネル型ＭＯＳトランジスタの平面図とそのＢＢ線に沿ったチャネル幅方向の断面図であり、ＳＴＩ３０７で区画された素子領域内でのチャネル領域における不純物の濃度プロファイルを示している。このゲート電極の直下のシリコン基板には、図１１（ｃ）で示した工程によって、しきい値電圧調整用のボロン注入層３０８が形成されているが、このボロン注入層３０８におけるボロンの濃度が、図１０（ｂ）のように、チャネル幅の両端部で低濃度化されている。そのためにチャネル幅方向の両端部では、ボロン濃度の低濃度化によってしきい値電圧が低下され、結果としてＭＯＳトランジスタ全体のしきい値電圧ＶＴが低下されるという現象（ここでは、これを狭チャネル幅効果と称する）が生じることになる。
【０００５】
このように、ボロンの濃度がチャネル幅方向の両端部で低濃度化する理由は、シリコン基板とシリコン酸化膜の固溶度の差に基づいている。すなわち、シリコン酸化膜のボロンの固溶度はシリコン基板の固溶度よりも高いため、チャネル領域に注入されたボロンのうち、シリコン酸化膜に近い領域のボロン、すなわちシリコン酸化膜で構成されるＳＴＩ３０８に近接するチャネル幅方向の両端部のボロンは、その後の熱処理工程においてシリコン酸化膜中に溶け込み、これがためにチャネル幅方向の両端部のボロン濃度が低下するというボロンの偏析が生じることになる。したがって、ｎチャネル型ＭＯＳトランジスタでは、チャネル幅方向の中央領域よりも両端部領域のチャネル領域のしきい値電圧が低下され、前記したような狭チャネル幅効果が生じることになる。また、ｐチャネル型ＭＯＳトランジスタは、逆にしきい値電圧が上がることになる。このような問題は、ボロンを注入してしきい値電圧調整を行う場合のみならず、シリコン酸化膜とシリコンとの固溶度が異なる不純物、例えばリンを注入する場合においても同様である。
【０００６】
本発明の目的はこのような狭チャネル幅効果を抑制した半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、半導体基板にシリコン酸化膜で素子分離領域を形成する工程と、前記素子分離領域で区画された半導体基板の素子形成領域に一導電型の不純物を注入してしきい値電圧の調整を行う工程と、素子形成領域の半導体基板の表面上にゲート絶縁膜、ゲート電極を形成する工程と、ゲート電極の直下に形成されるチャネル領域の素子分離領域との境界領域を除いた領域を覆うマスクを形成する工程と、当該マスクを用いてゲート電極に一導電型の不純物を注入する工程と、注入された不純物をゲート電極から前界領域に拡散する工程と、素子形成領域にソース・ドレイン領域を形成してＭＯＳトランジスタを形成する工程を含むことを特徴としている。
【０００８】
本発明において、前記不純物の注入は、ゲート電極を形成する前に前述のようなマスクを形成した後、前記半導体基板の表面に対して垂直方向に傾斜した方向から、かつ前記半導体基板を水平方向に回転しながら行う回転斜め注入法により行うようにしてもよい。
【０００９】
また、本発明はｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタを備えるＣＭＯＳ型半導体装置の製造方法に適用可能であり、その場合の好ましい形態としては、半導体基板にシリコン酸化膜で素子分離領域を形成する工程と、前記素子分離領域で区画された前記半導体基板の素子形成領域のうち、一方のチャネル型ＭＯＳトランジスタの形成領域を前記素子分離領域との境界領域を残して覆うマスクを形成する工程と、前記他方のチャネル型ＭＯＳトランジスタの形成領域に一導電型の不純物を注入してしきい値電圧の調整を行うと同時に前記一方のチャネル型ＭＯＳトランジスタの形成領域の前記素子分離領域との境界領域に前記不純物を注入する工程と、前記一方のチャネル型ＭＯＳトランジスタの形成領域にしきい値電圧調整のための不純物を注入する工程と、前記各チャネル型ＭＯＳトランジスタの形成領域の前記半導体基板の表面上にゲート絶縁膜、ゲート電極を形成する工程と、前記各チャネル型ＭＯＳトランジスタの形成領域にソース・ドレイン領域を形成する工程を含んでいる。ここで、一方のチャネル型ＭＯＳトランジスタへの前記一導電型の不純物の注入は、他方のチャネル型ＭＯＳトランジスタのソース・ドレイン領域を形成する工程と同時に行うようにしてもよい。
【００１０】
本発明によれば、形成するＭＯＳトランジスタのチャネル領域の素子分離領域との境界領域に一導電型の不純物を導入することにより、当該ＭＯＳトランジスタのしきい値電圧を調整するためにチャネル領域に同じ一導電型の不純物を注入した場合に、後工程において行われる熱処理によってチャネル領域の素子分離領域に接する領域の前記不純物が素子分離領域を構成するシリコン酸化膜に向けて拡散される状況が生じても、前記境界領域に導入した一導電型の不純物によって当該素子分離領域に接する領域の不純物濃度が高められているため、この領域の一導電型の不純物濃度が極端に低下されるようなことはなく、形成されるＭＯＳトランジスタのチャネル幅方向におけるしきい値電圧が均一な状態となり、狭チャネル幅効果を抑制したＭＯＳトランジスタが実現される。また、本発明によれば、チャネル領域の素子分離領域との境界領域に不純物を導入する際のマスクとして素子分離領域を形成する際に用いたマスク材料を利用することができ、また当該不純物を導入する工程を異なるチャネル型ＭＯＳトランジスタを製造する際に行われる不純物の導入工程と同時に行うことができ、これにより製造工程の削減、簡略化が可能になる。
【００１１】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明の参照例としての第１の実施形態で製造するｎチャネル型ＭＯＳトランジスタの平面レイアウト図であり、図２以降の工程断面図は図１のＡＡ線、又はＢＢ線に沿う断面図を示している。先ず、図２（ａ）のように、ｐ型シリコン基板（あるいはｐ型エピタキシャル層）１０１の表面にシリコン酸化膜１０２、シリコン窒化膜１０２を積層する。そして、図外のフォトレジストを用いたフォトリソグラフィ技術により素子分離形成領域の前記シリコン窒化膜１０３とシリコン酸化膜１０２を選択的に除去して開口部１０４を形成する。次いで、図２（ｂ）のように、前記シリコン窒化膜１０３とシリコン酸化膜１０２をマスクにして前記ｐ型シリコン基板１０１にボロンをイオン注入する。ここではこのイオン注入を前イオン注入と称することとし、この前イオン注入は、例えば、注入エネルギ１０ＫｅＶ，濃度５Ｅ１４／ｃｍ２ で行う。イオン注入されたボロンは、その拡散係数が高いことにより、ボロンは深さ方向及び水平方向に若干拡散し、前記ｐ型シリコン基板１０１の表面に近い領域において、前記開口の縁部に沿った前記シリコン酸化膜１０２及びシリコン窒化膜１０３の直下の領域にまで拡散したボロン注入層１０５が形成される。
【００１２】
次いで、図２（ｃ）のように、前記シリコン窒化膜１０３及びシリコン酸化膜１０２をマスクにして前記シリコン基板１０１を選択エッチングし、前記シリコン基板１０１の素子分離領域にトレンチ（凹溝）１０６を形成する。このとき、トレンチ１０６の縁部の前記シリコン基板１０１には前記ボロン注入層１０５が残されている。しかる上で、図２（ｄ）のように、熱酸化法及びＣＶＤ法を順次用いて前記トレンチよりも厚く埋込シリコン酸化膜１０７を成長し、この埋込シリコン酸化膜１０７により前記トレンチ１０６を埋設する。その後、化学機械研磨法（ＣＭＰ法）により前記シリコン基板１０１の表面にほぼ達するまで前記埋込シリコン酸化膜１０７、シリコン窒化膜１０３、シリコン酸化膜１０２を研磨することにより、図２（ｅ）のように、前記シリコン基板１０１のトレンチ１０６内にのみ埋込シリコン酸化膜１０７を埋め込んだＳＴＩ１０８が形成される。この結果、形成されたＳＴＩ１０８により、前記シリコン基板１０１には素子形成領域が区画され、かつこの素子形成領域にはその周縁部にのみ前記ボロン注入層１０５が存在されることになる。
【００１３】
次いで、図３（ａ）のように、前記素子形成領域のシリコン基板１０１に対し、しきい値電圧ＶＴ調整用のボロンのイオン注入を行う。このイオン注入は、例えば、注入エネルギ５０ＫｅＶ、濃度８Ｅ１２／ｃｍ２ で行う。これにより素子形成領域の全面にボロン注入層１０９が形成される。しかる上で、素子形成領域の前記シリコン基板１０１の表面を清浄化した後、ゲート絶縁膜としてのシリコン酸化膜１１０、ゲート電極としての多結晶シリコン膜１１１を順次成長し、かつこれらシリコン酸化膜１１０と多結晶シリコン膜１１１をフォトリソグラフィ法により所要のパターンに形成し、ゲート絶縁膜１１０及びゲート電極１１１として形成する。次いで、図３（ｂ），（ｃ）のように、前記ゲート電極１１１を利用した自己整合法により前記素子形成領域に砒素を注入エネルギ３０ＫｅＶ、濃度３Ｅ１４／ｃｍ２ でイオン注入し、ＬＤＤ注入層１１２を形成する。さらに、全面にシリコン酸化膜を成長し、かつこのシリコン酸化膜を異方性エッチングにより除去して図３（ｄ）のように、ゲート電極１１１の側面にサイドウォール１１３を形成し、しかる上で素子形成領域に砒素を注入エネルギ３０ＫｅＶ、濃度３Ｅ１５／ｃｍ２ でイオン注入し、ソース・ドレイン（Ｓ・Ｄ）注入層１１４を形成する。そして、前記ＬＤＤ注入層１１２及びソース・ドレイン注入層１１４を活性化し、それぞれＬＤＤ領域１１２及びソース・ドレイン領域１１４として形成する。なお、その後は、図３（ｅ）に示すように、全面にＰＳＧ、ＢＰＳＧ等により層間絶縁膜１１５を形成し、かつこの層間絶縁膜１１５にコンタクトホール１１６を開口した上で、コンタクトホール１１６内に導電材料を埋設してコンタクトプラグ１１７を形成し、さらに前記層間絶縁膜１１５上に図外の配線層を形成することで、前記コンタクトプラグ１１７を介して前記ソース・ドレイン領域１１４あるいはゲート電極１１１への電気接続が行われる。
【００１４】
このように、製造されるｎチャネル型ＭＯＳトランジスタでは、ＳＴＩ１０８を形成する前の図２（ｂ）の工程において、シリコン基板１０１にボロンの前イオン注入を行っており、その結果、形成されたＳＴＩ１０８に隣接するシリコン基板１０１の領域、換言すればＭＯＳトランジスタのチャネル領域となる素子形成領域の周辺部に沿ってボロン注入層１０５が形成されることになる。そして、その後の図３（ａ）の工程において、ＭＯＳトランジスタのしきい値電圧調整のためのボロンのイオン注入を行うことにより、素子形成領域の周辺部では、前イオン注入工程で形成されているボロン注入層１０５と、今回のしきい値電圧調整イオン注入工程のボロン注入層１０９が一体化され、これにより、素子形成領域の周辺部のボロン注入層の濃度は中央側の領域よりも高くなり、図４（ａ）のようなボロンの不純物濃度分布となる。
【００１５】
したがって、その後の工程において、例えばゲート絶縁膜としてのシリコン酸化膜１１０の成膜、あるいはゲート電極としての多結晶シリコン膜１１１の成膜、あるいは、さらに後工程でのＬＤＤ領域１１２やソース・ドレイン領域１１４の形成における熱処理工程が施された場合に、ＳＴＩ１０８を構成するシリコン酸化膜の固溶度がシリコン基板の固溶度よりも高いために、ＳＴＩ１０８に隣接する素子形成領域の周辺部のボロンがＳＴＩのシリコン酸化膜に向けて拡散される状況が生じても、その初期状態では前記したように素子形成領域の周辺部のボロン濃度が高くされているので、当該素子形成領域の周辺部のボロン濃度が極端に低下されるようなことはない。この実施形態の場合には、前イオン注入工程のボロンのイオン注入を前記した条件で行うことにより、結果として素子形成領域のボロン濃度の分布は図４（ｂ）のようになり、素子形成領域のほぼ全域にわたってボロンの濃度が均一化されることになる。これにより、図３（ｅ）に示した工程において完成されるｎチャネルＭＯＳトランジスタでは、チャネル幅方向におけるしきい値電圧が均一な状態となり、狭チャネル幅効果を抑制したｎチャネル型ＭＯＳトランジスタの製造が実現できる。
【００１６】
因みに、図５は前イオン注入の条件、特にボロン濃度を変化させた場合における、チャネル幅としきい値電圧との相関を示す特性図である。この特性から、ある程度の濃度のボロンを前イオン注入しておくことにより、チャネル幅の低減に伴うしきい値電圧の低下が改善されていることが判る。また、この特性図から、前イオン注入のボロン濃度が必要以上に高いと、素子形成領域の周辺部のボロン濃度が過度に高くなり、結果としてチャネル幅の低減に伴ってしきい値電圧が逆に増加されることも判る。
【００１７】
図６は本発明の参照例としての第２の実施形態を説明するための断面図であり、特に、主要な工程についてのみ示している。この第２の実施形態では、第１の実施形態の図２（ｂ）の工程において、ボロンを前イオン注入する際に、回転斜めイオン注入法を用いている。すなわち、図６（ａ）のように、ボロンを前イオン注入する際に、イオン注入方向をシリコン基板１０１の表面に対して垂直方向に傾斜した方向で行うとともに、イオン注入と同時にシリコン基板１０１を平面方向に回転している。このような回転斜めイオン注入法を用いることにより、シリコン基板１０１の前記シリコン酸化膜１０２とシリコン窒化膜１０３の開口部１０４の縁部に沿った前記シリコン酸化膜１０２の直下の領域にまでイオン注入されたボロン注入層１０５が形成できる。このため、ＳＴＩ１０８で区画される素子形成領域の周辺部における前ボロン注入層１０５をより広い領域に形成することが可能となり、狭チャネル幅効果をより効果的に抑制する上で有効となる。
【００１８】
また、この場合、図６（ｂ）のように、シリコン基板１０１にトレンチ１０６を形成した図２（ｃ）の工程の直後に、ボロンの回転斜めイオン注入を行ってもよく、この方法では、トレンチ１０６の底面及び側面に面した前記シリコン基板１０１の前記シリコン酸化膜１０２の直下の領域にボロン注入層１０５を形成することが可能である。
【００１９】
図７は本発明の第３の実施形態を説明するための断面図である。第１の実施形態と同様に、シリコン基板１０１にＳＴＩ１０８を形成し、さらにその上にゲート絶縁膜１１０及びゲート電極１１１を形成する。ただし、ここでは図２（ｂ）に示したボロンの前イオン注入は行っておらず、したがって、この時点ではシリコン基板１０１の素子形成領域の周辺部にボロン注入層は形成されてはいない。しかる上で、図７（ａ）のように、全面にフォトレジスト膜１２０を形成し、露光、現像を行って前記ＳＴＩ１０８上のフォトレジスト膜を選択的に除去する。この工程により、前記ゲート電極１１１のうちＳＴＩ１０８上に存在する部分は前記フォトレジスト膜の開口内に露呈される。なお、このときのフォトレジスト膜は、前工程でトレンチを形成するときに用いたフォトマスクを利用することが可能である。また、この場合、同図のように、フォトレジスト膜１２０の端部はＳＴＩ１０８の端部よりも若干素子形成領域側に後退するように形成することが好ましい。
【００２０】
しかる上で、図７（ｂ）のように、前記フォトレジスト膜１２０をマスクにしてボロンを前イオン注入する。このとき、ボロンはシリコン基板１０１に対して垂直方向からイオン注入する。このイオン注入により、ボロンはゲート電極１１１を構成する多結晶シリコン膜に注入され、さらにその後多結晶シリコン膜を通してシリコン基板１０１の素子形成領域の周辺部に拡散される。このため、この場合には素子形成領域の周辺部でかつゲート電極１１１の直下の領域にのみボロン注入層１０５が形成されることになる。前記第１及び第２の実施形態の説明から判るように、狭チャネル幅効果を抑制するためには、チャネル領域の幅方向の両端部に前イオン注入を行っておけばよいため、この第３の実施形態によっても狭チャネル幅効果を有効に抑制することが可能である。
【００２１】
また、この第３の実施形態では、ボロンをイオン注入する際に、前記第２の実施形態のように回転斜めイオン注入法によりイオン注入してもよい。この回転斜めイオン注入法の場合には、第２の実施形態と同様に素子形成領域の周辺部にボロンが注入され、第２の実施形態と同様に狭チャネル幅効果を抑制することが可能である。あるいは、図７（ｃ）のように、ゲート絶縁膜１１０とゲート電極１１１を形成する前に前記フォトレジスト膜１２０を形成して回転斜めイオン注入法によりイオン注入を行ってもよく、ＳＴＩ１０８の内縁に沿ってボロン注入層１０５を形成することができる。
【００２２】
図８は本発明の参照例としての第４の実施形態を説明するための断面図である。この第４の実施形態では、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタを一体に有するＣＭＯＳ型半導体装置に本発明を適用した実施形態である。先ず、図８（ａ）のように、Ｐ型シリコン基板２０１にｎ型ウェル２０２とｐ型ウェル２０３を形成した後、前記各実施形態と同様な工程により前記シリコン基板２０１の素子分離領域にトレンチ２０４を形成し、さらに、全面にシリコン酸化膜２０５を成長してトレンチを埋め込み、ＣＭＰ法により表面を平坦に研磨することで前記ｎ型ウェル２０２とｐ型ウェル２０３を囲むようにＳＴＩ２０６を形成する。次いで、図８（ｂ）のように、ｎチャネル型ＭＯＳトランジスタの形成領域、すなわち前記Ｐ型ウェル２０３を覆うように、フォトレジスト膜２０７を形成する。このとき、フォトレジスト膜２０７はｐ型ウェル２０３とＳＴＩ２０６との境界領域において、Ｐ型ウェル２０３の周辺部には形成しない状態とする。しかる上で、前記シリコン基板２０１に対してボロンをイオン注入し、ｐチャネル型ＭＯＳトランジスタの形成領域のｎ型ウェル２０２にボロン層２０８を形成して、ｐチャネル型ＭＯＳトランジスタのしきい値電圧調整を行う。例えば、注入エネルギ１０ＫｅＶ、濃度５Ｅ１４／ｃｍ2 でイオン注入する。このボロンのイオン注入により、ｐチャネル型ＭＯＳトランジスタの形成領域でのしきい値電圧の調整が行われるが、これと同時に前記ｐ型ウェル２０３にはその周辺部にボロンがイオン注入されボロン注入層２０８が形成される。
【００２３】
しかる後、図８（ｃ）のように、前記フォトレジスト膜２０７を除去し、以降は通常の製造工程同様な工程によりＣＭＯＳ型半導体装置を製造する。簡単に説明すれば、ｐチャネル型ＭＯＳトランジスタの形成領域をフォトレジスト膜２０９で覆った上でｎチャネル型ＭＯＳトランジスタの形成領域にボロンをイオン注入してボロン注入層２１０を形成し、しきい値電圧の調整を行なう。その後、図８（ｄ）のように、従来と同様な工程で、すなわち全面にシリコン酸化膜及び多結晶シリコン膜を形成し、かつこれらをパターン形成してゲート絶縁膜２１１及びゲート電極２１２を形成する。そして、ｐチャネル型ＭＯＳトランジスタの形成領域をフォトレジスト膜で覆った状態で砒素をイオン注入し、ｎチャネル型ＭＯＳトランジスタの形成領域にｎ型のＬＤＤイオン注入層２１３を形成し、逆にｎチャネル型ＭＯＳトランジスタの形成領域をフォトレジスト膜で覆った状態でボロンをイオン注入し、ｐチャネルＭＯＳトランジスタの形成領域にｐ型のＬＤＤイオン注入層２１４を形成する。次いで、全面にシリコン酸化膜を成長し、かつ異方性エッチングしてゲート電極の側面にサイドウォール２１５を形成する。しかる後、前記ｎチャネル型ＭＯＳトランジスタの形成領域を図外のフォトレジスト膜で覆ってボロンを高濃度にイオン注入してｐ型ソース・ドレインのイオン注入層２１６を形成し、次いで、逆に前記ｐチャネル型ＭＯＳトランジスタの形成領域を図外のフォトレジスト膜で覆って砒素を高濃度にイオン注入してｎ型ソース・ドレインのイオン注入層２１７を形成する。しかる後、前記各イオン注入層を活性することで、それぞれをＬＤＤ領域２１３，２１４とソース・ドレイン領域２１６，２１７として形成し、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタが製造される。
【００２４】
この第４の実施形態では、ｐチャネル型ＭＯＳトランジスタのしきい値電圧を調整するためのボロンのイオン注入と同時に、ｎチャネル型ＭＯＳトランジスタの素子形成領域の周辺部にボロンをイオン注入してボロン注入層２０８を形成している。したがって、ｎチャネル型ＭＯＳトランジスタでは、しきい値電圧調整のためのボロン注入層２１０と前記ボロン注入層２０８が一体化され、素子形成領域の周辺部のボロンの濃度が高い状態となる。そのため、その後の工程において熱履歴を受け、ｎチャネル型ＭＯＳトランジスタの形成領域の周辺部のボロンがＳＴＩ２０６を構成するシリコン酸化膜に向けて拡散される状況が生じても、その周辺部のボロン濃度が他の領域に比較して低下されるようなことはなく、結果として形成されるｎチャネル型ＭＯＳトランジスタのチャネル幅方向におけるボロン濃度が均一となり、狭チャネル幅効果を抑制したｎチャネル型ＭＯＳトランジスタを含むＣＭＯＳ型半導体装置の製造が可能となる。
【００２５】
なお、前記第４の実施形態では、ｐチャネル型ＭＯＳトランジスタのしきい値電圧を調整するためのボロンのイオン注入を利用してｎチャネル型ＭＯＳトランジスタの形成領域の周辺部にボロンを注入しているが、ｐチャネル型ＭＯＳトランジスタのＰ型ＬＤＤ領域を形成するためのボロンのイオン注入を利用してもよい。図９はこのような技術思想に基づく本発明の第５の実施形態を説明するための断面図である。この第５の実施形態では、図９（ａ）のように、第４の実施形態と同様にｐ型シリコン基板２０１にｐ型ウェル２０２とｎ型ウェル２０３を形成し、さらにＳＴＩ２０６を形成し、さらに各ウェルに対して不純物を注入してボロン注入層２０８，２１０を形成してしきい値電圧の調整を行った後、全面にシリコン酸化膜と多結晶シリコン膜を順次形成し、かつこれらをパターン形成してゲート絶縁膜２１１及びゲート電極２１２を形成する。
【００２６】
次いで、図９（ｂ）のように、ｎチャネル型ＭＯＳトランジスタの形成領域、すなわち前記ｐ型ウェル領２０３を覆うように、フォトレジスト膜２２０を形成する。このとき、フォトレジスト膜２２０はｐ型ウェル２０３とＳＴＩ２０６との境界領域において、ｐ型ウェル２０３の周辺部には形成しない状態とする。しかる上で、前記シリコン基板２０１に対してボロンをイオン注入する。例えば、注入エネルギ５ＫｅＶ、濃度３Ｅ１５／ｃｍ２ でイオン注入する。このボロンのイオン注入により、ｐチャネル型ＭＯＳトランジスタの形成領域、すなわち前記ｎ型ウェル領域にはＰ型のＬＤＤイオン注入層２１４が形成される。また、前記ｐ型ウェル２０３にはその周辺部にボロン注入層２２１が形成される。
【００２７】
しかる後、前記フォトレジスト膜２２０を除去し、以降は第４の実施形態と同様に、ＣＭＯＳ型半導体装置を製造する。すなわち、図９（ｃ）のように、ｐチャネル型ＭＯＳトランジスタの形成領域をフォトレジスト膜２２２で覆った状態で砒素をイオン注入し、ｎチャネル型ＭＯＳトランジスタの形成領域にｎ型のＬＤＤイオン注入層２１３を形成する。次いで、図９（ｄ）のように、ゲート電極２１２の側面にサイドウォール２１５を形成し、さらに、前記ｐチャネル型ＭＯＳトランジスタの形成領域を図外のフォトレジスト膜で覆って砒素を高濃度にイオン注入してｎ型ソース・ドレインのイオン注入層２１６を形成し、次いで、逆に前記ｎチャネル型ＭＯＳトランジスタの形成領域を図外のフォトレジスト膜で覆ってボロンを高濃度にイオン注入してｐ型ソース・ドレインのイオン注入層２１７を形成する。しかる後、前記各イオン注入層を活性することで、それぞれＬＤＤ領域２１３，２１４とソース・ドレイン領域２１６，２１７として形成し、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタが製造される。
【００２８】
この第５の実施形態では、ｐチャネル型ＭＯＳトランジスタのｐ型ＬＤＤ領域２１４を形成するためのボロンのイオン注入と同時に、ｎチャネル型ＭＯＳトランジスタの素子形成領域の周辺部にボロンをイオン注入してボロン注入層２２１を形成している。したがって、ｎチャネル型ＭＯＳトランジスタでは、しきい値電圧調整のためのボロン注入層２１０と前記ボロン注入層２２１が一体化され、素子形成領域の周辺部のボロンの濃度が高い状態となる。そのため、その後の工程において熱履歴を受け、ｎチャネル型ＭＯＳトランジスタの形成領域の周辺部のボロンがＳＴＩ２０６を構成するシリコン酸化膜に向けて拡散される状況が生じても、その周辺部のボロン濃度が極端に低下されるようなことはなく、結果として形成されるｎチャネル型ＭＯＳトランジスタのチャネル幅方向におけるボロン濃度が均一となり、狭チャネル幅効果を抑制したｎチャネル型ＭＯＳトランジスタを含むＣＭＯＳ型半導体装置の製造が可能となる。
【００２９】
ここで、前記各実施形態では、チャネル幅方向の両端部にボロンを注入してｎチャネル型ＭＯＳトランジスタにおける狭チャネル幅効果を抑制する場合について説明したが、ｐチャネル型ＭＯＳトランジスタにおいても、燐や砒素等の不純物を注入することで本発明を同様に適用することが可能である。
【００３０】
【発明の効果】
以上説明したように本発明は、形成するＭＯＳトランジスタのチャネル領域の素子分離領域との境界領域に一導電型の不純物を導入して当該境界領域の不純物濃度が高められているため、ＭＯＳトランジスタのしきい値電圧を調整するためにチャネル領域に同じ一導電型の不純物を注入した場合に、後工程において行われる熱処理によってチャネル領域の素子分離領域に接する領域の前記不純物が素子分離領域を構成するシリコン酸化膜に向けて拡散される状況が生じても、この領域の一導電型の不純物濃度が極端に低下されるようなことはなく、形成されるＭＯＳトランジスタのチャネル幅方向におけるしきい値電圧が均一な状態となり、狭チャネル幅効果を抑制したＭＯＳトランジスタを形成することが可能となる。したがって、素子分離領域をＳＴＩで構成した高密度な半導体装置の実現が可能となる。また、本発明によれば、チャネル領域の素子分離領域との境界領域に不純物を導入する際のマスクとして素子分離領域を形成する際に用いたマスク材料を利用することができ、また当該不純物を導入する工程を異なるチャネル型ＭＯＳトランジスタを製造する際に行われる不純物の導入工程と同時に行うことができ、これにより製造工程の削減、簡略化が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態で製造するＭＯＳトランジスタの平面レイアウト図である。
【図２】本発明の第１の実施形態を工程順に説明するための図１のＡＡ線、またはＢＢ線に沿う断面図のその１である。
【図３】本発明の第１の実施形態を工程順に説明するための図１のＡＡ線、またはＢＢ線に沿う断面図のその２である。
【図４】素子形成領域における不純物の濃度分布を示す図である。
【図５】ｎチャネルＭＯＳトランジスタのチャネル幅としきい値電圧との相関を示す図である。
【図６】本発明の第２の実施形態を説明するための断面図である。
【図７】本発明の第３の実施形態を説明するための断面図である。
【図８】本発明の第４の実施形態を説明するための断面図である。
【図９】本発明の第５の実施形態を説明するための断面図である。
【図１０】従来のＭＯＳトランジスタの平面レイアウト図とその断面図である。
【図１１】従来の製造方法の一例を示す断面図である。
【符号の説明】
１０１ シリコン基板
１０２ シリコン酸化膜
１０３ シリコン窒化膜
１０５ ボロン注入層
１０６ トレンチ
１０８ ＳＴＩ
１０９ ボロン注入層
１１０ ゲート絶縁膜
１１１ ゲート電極
１１２ ＬＤＤ領域
１１３ サイドウォール
１１４ ソース・ドレイン領域
１１５ 層間絶縁膜
１２０ フォトレジスト膜
２０１ シリコン基板
２０２ ｎ型ウェル
２０３ ｐ型ウェル
２０６ ＳＴＩ
２０７，２０９ フォトレジスト膜
２０８，２１０ ボロン注入層
２１１ ゲート絶縁膜
２１２ ゲート電極
２１３，２１４ ＬＤＤ領域
２１５ サイドウォール
２１６，２１７ ソース・ドレイン領域
２２０ フォトレジスト膜
２２１ ボロン注入層
３０１ シリコン基板
３０２ シリコン酸化膜
３０３ シリコン窒化膜
３０５ トレンチ
３０７ ＳＴＩ
３０８ ボロン注入層
３０９ ゲート絶縁膜
３１０ ゲート電極
３１１ ＬＤＤ領域
３１５ サイドウォール
３１６ ソース・ドレイン領域
【発明の属する技術分野】
本発明はＭＯＳ型トランジスタを含む半導体装置の製造方法に関し、特にＭＯＳトランジスタにおけるチャネル幅が実質的に低減されてしきい値が変動する現象を改善した製造方法に関するものである。
【０００２】
【従来の技術】
近年におけるＭＯＳトランジスタの微細化に伴い、ゲート電極直下のチャネル長の短縮とともに、チャネル幅方向の短縮も図られている。また、これと同時に素子間を分離するための素子分離領域の微細化も図られており、ＳＴＩ（シャロー・トレンチ・アイソレーション）と称する溝型素子分離構造も提案されている。このような半導体装置の製造工程を、図１０及び図１１を参照して簡単に説明する。なお、図１０は平面図、図１１は図１０のＡＡ線に沿う断面図である。図１１（ａ）のように、例えば、ｐ型シリコン基板３０１にシリコン酸化膜３０２、シリコン窒化膜３０３を積層した後、フォトリソグラフィ技術によりＳＴＩを形成する狭い領域の前記シリコン窒化膜３０３とシリコン酸化膜３０２をエッチング除去して開口部３０４を形成する。次いで、前記シリコン窒化膜３０３をマスクにして前記シリコン基板３０１を異方性エッチングし、シリコン基板３０１の表面に浅い溝（トレンチ）３０５を開口する。次いで、図１１（ｂ）のように、熱酸化及びＣＶＤ法により前記溝を埋めるのに十分な厚さのシリコン酸化膜３０６を堆積し、かつ化学機械研磨法（ＣＭＰ法）により、前記シリコン酸化膜３０６及びシリコン窒化膜３０３をシリコン酸化膜３０２に達するまで研磨して表面を平坦化し、さらにシリコン基板３０１上に残されたシリコン酸化膜３０２を除去することで、溝内にシリコン酸化膜３０６が埋め込まれたＳＴＩ３０７が形成される。
【０００３】
次いで、図１１（ｃ）のように、前記シリコン基板３０１に対してボロンをイオン注入してボロン注入層３０８を形成し、形成しようとするＭＯＳトランジスタのしきい値電圧を調整する。しかる上で、図１１（ｄ）のように、前記シリコン基板３０１上にシリコン酸化膜３０９、多結晶シリコン３１０を積層し、かつこれら多結晶シリコン膜とシリコン酸化膜を所要のパターンにエッチングすることで、ゲート絶縁膜３０９とゲート電極３１０として形成する。そして、形成された前記ゲート電極３１０をマスクにして砒素を低濃度でイオン注入し、ｎ型不純物領域であるＬＤＤ領域３１１を形成する。さらに、図１１（ｅ）のように、全面にシリコン酸化膜を形成し、かつこのシリコン酸化膜を異方性エッチングによりエッチバックして前記ゲート電極３１０の側面にサイドウォール３１５を形成し、続いて、前記ゲート電極３１０及びサイドウォール３１５をマスクとして砒素を高濃度でイオン注入し、ｎ型不純物領域であるソース・ドレイン領域３１６を形成し、ｎチャネル型のＭＯＳトランジスタを形成する。
【０００４】
【発明が解決しようとする課題】
このような従来から行われているＭＯＳトランジスタの製造方法では、ＭＯＳトランジスタの微細化に伴ってチャネル長、チャネル幅を縮小すると、ｎチャネル型ＭＯＳトランジスタのしきい値が下がり、逆に、ｐチャネル型ＭＯＳトランジスタではしきい値が上がるという問題が生じる。この理由について、本発明者が検討を行ったところ、ＳＴＩを構成するシリコン酸化膜の存在によるボロンの偏析が理由であることが判明した。すなわち、図１０（ａ）及び（ｂ）は、前記した従来の手法によって製造されるｎチャネル型ＭＯＳトランジスタの平面図とそのＢＢ線に沿ったチャネル幅方向の断面図であり、ＳＴＩ３０７で区画された素子領域内でのチャネル領域における不純物の濃度プロファイルを示している。このゲート電極の直下のシリコン基板には、図１１（ｃ）で示した工程によって、しきい値電圧調整用のボロン注入層３０８が形成されているが、このボロン注入層３０８におけるボロンの濃度が、図１０（ｂ）のように、チャネル幅の両端部で低濃度化されている。そのためにチャネル幅方向の両端部では、ボロン濃度の低濃度化によってしきい値電圧が低下され、結果としてＭＯＳトランジスタ全体のしきい値電圧ＶＴが低下されるという現象（ここでは、これを狭チャネル幅効果と称する）が生じることになる。
【０００５】
このように、ボロンの濃度がチャネル幅方向の両端部で低濃度化する理由は、シリコン基板とシリコン酸化膜の固溶度の差に基づいている。すなわち、シリコン酸化膜のボロンの固溶度はシリコン基板の固溶度よりも高いため、チャネル領域に注入されたボロンのうち、シリコン酸化膜に近い領域のボロン、すなわちシリコン酸化膜で構成されるＳＴＩ３０８に近接するチャネル幅方向の両端部のボロンは、その後の熱処理工程においてシリコン酸化膜中に溶け込み、これがためにチャネル幅方向の両端部のボロン濃度が低下するというボロンの偏析が生じることになる。したがって、ｎチャネル型ＭＯＳトランジスタでは、チャネル幅方向の中央領域よりも両端部領域のチャネル領域のしきい値電圧が低下され、前記したような狭チャネル幅効果が生じることになる。また、ｐチャネル型ＭＯＳトランジスタは、逆にしきい値電圧が上がることになる。このような問題は、ボロンを注入してしきい値電圧調整を行う場合のみならず、シリコン酸化膜とシリコンとの固溶度が異なる不純物、例えばリンを注入する場合においても同様である。
【０００６】
本発明の目的はこのような狭チャネル幅効果を抑制した半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、半導体基板にシリコン酸化膜で素子分離領域を形成する工程と、前記素子分離領域で区画された半導体基板の素子形成領域に一導電型の不純物を注入してしきい値電圧の調整を行う工程と、素子形成領域の半導体基板の表面上にゲート絶縁膜、ゲート電極を形成する工程と、ゲート電極の直下に形成されるチャネル領域の素子分離領域との境界領域を除いた領域を覆うマスクを形成する工程と、当該マスクを用いてゲート電極に一導電型の不純物を注入する工程と、注入された不純物をゲート電極から前界領域に拡散する工程と、素子形成領域にソース・ドレイン領域を形成してＭＯＳトランジスタを形成する工程を含むことを特徴としている。
【０００８】
本発明において、前記不純物の注入は、ゲート電極を形成する前に前述のようなマスクを形成した後、前記半導体基板の表面に対して垂直方向に傾斜した方向から、かつ前記半導体基板を水平方向に回転しながら行う回転斜め注入法により行うようにしてもよい。
【０００９】
また、本発明はｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタを備えるＣＭＯＳ型半導体装置の製造方法に適用可能であり、その場合の好ましい形態としては、半導体基板にシリコン酸化膜で素子分離領域を形成する工程と、前記素子分離領域で区画された前記半導体基板の素子形成領域のうち、一方のチャネル型ＭＯＳトランジスタの形成領域を前記素子分離領域との境界領域を残して覆うマスクを形成する工程と、前記他方のチャネル型ＭＯＳトランジスタの形成領域に一導電型の不純物を注入してしきい値電圧の調整を行うと同時に前記一方のチャネル型ＭＯＳトランジスタの形成領域の前記素子分離領域との境界領域に前記不純物を注入する工程と、前記一方のチャネル型ＭＯＳトランジスタの形成領域にしきい値電圧調整のための不純物を注入する工程と、前記各チャネル型ＭＯＳトランジスタの形成領域の前記半導体基板の表面上にゲート絶縁膜、ゲート電極を形成する工程と、前記各チャネル型ＭＯＳトランジスタの形成領域にソース・ドレイン領域を形成する工程を含んでいる。ここで、一方のチャネル型ＭＯＳトランジスタへの前記一導電型の不純物の注入は、他方のチャネル型ＭＯＳトランジスタのソース・ドレイン領域を形成する工程と同時に行うようにしてもよい。
【００１０】
本発明によれば、形成するＭＯＳトランジスタのチャネル領域の素子分離領域との境界領域に一導電型の不純物を導入することにより、当該ＭＯＳトランジスタのしきい値電圧を調整するためにチャネル領域に同じ一導電型の不純物を注入した場合に、後工程において行われる熱処理によってチャネル領域の素子分離領域に接する領域の前記不純物が素子分離領域を構成するシリコン酸化膜に向けて拡散される状況が生じても、前記境界領域に導入した一導電型の不純物によって当該素子分離領域に接する領域の不純物濃度が高められているため、この領域の一導電型の不純物濃度が極端に低下されるようなことはなく、形成されるＭＯＳトランジスタのチャネル幅方向におけるしきい値電圧が均一な状態となり、狭チャネル幅効果を抑制したＭＯＳトランジスタが実現される。また、本発明によれば、チャネル領域の素子分離領域との境界領域に不純物を導入する際のマスクとして素子分離領域を形成する際に用いたマスク材料を利用することができ、また当該不純物を導入する工程を異なるチャネル型ＭＯＳトランジスタを製造する際に行われる不純物の導入工程と同時に行うことができ、これにより製造工程の削減、簡略化が可能になる。
【００１１】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明の参照例としての第１の実施形態で製造するｎチャネル型ＭＯＳトランジスタの平面レイアウト図であり、図２以降の工程断面図は図１のＡＡ線、又はＢＢ線に沿う断面図を示している。先ず、図２（ａ）のように、ｐ型シリコン基板（あるいはｐ型エピタキシャル層）１０１の表面にシリコン酸化膜１０２、シリコン窒化膜１０２を積層する。そして、図外のフォトレジストを用いたフォトリソグラフィ技術により素子分離形成領域の前記シリコン窒化膜１０３とシリコン酸化膜１０２を選択的に除去して開口部１０４を形成する。次いで、図２（ｂ）のように、前記シリコン窒化膜１０３とシリコン酸化膜１０２をマスクにして前記ｐ型シリコン基板１０１にボロンをイオン注入する。ここではこのイオン注入を前イオン注入と称することとし、この前イオン注入は、例えば、注入エネルギ１０ＫｅＶ，濃度５Ｅ１４／ｃｍ２ で行う。イオン注入されたボロンは、その拡散係数が高いことにより、ボロンは深さ方向及び水平方向に若干拡散し、前記ｐ型シリコン基板１０１の表面に近い領域において、前記開口の縁部に沿った前記シリコン酸化膜１０２及びシリコン窒化膜１０３の直下の領域にまで拡散したボロン注入層１０５が形成される。
【００１２】
次いで、図２（ｃ）のように、前記シリコン窒化膜１０３及びシリコン酸化膜１０２をマスクにして前記シリコン基板１０１を選択エッチングし、前記シリコン基板１０１の素子分離領域にトレンチ（凹溝）１０６を形成する。このとき、トレンチ１０６の縁部の前記シリコン基板１０１には前記ボロン注入層１０５が残されている。しかる上で、図２（ｄ）のように、熱酸化法及びＣＶＤ法を順次用いて前記トレンチよりも厚く埋込シリコン酸化膜１０７を成長し、この埋込シリコン酸化膜１０７により前記トレンチ１０６を埋設する。その後、化学機械研磨法（ＣＭＰ法）により前記シリコン基板１０１の表面にほぼ達するまで前記埋込シリコン酸化膜１０７、シリコン窒化膜１０３、シリコン酸化膜１０２を研磨することにより、図２（ｅ）のように、前記シリコン基板１０１のトレンチ１０６内にのみ埋込シリコン酸化膜１０７を埋め込んだＳＴＩ１０８が形成される。この結果、形成されたＳＴＩ１０８により、前記シリコン基板１０１には素子形成領域が区画され、かつこの素子形成領域にはその周縁部にのみ前記ボロン注入層１０５が存在されることになる。
【００１３】
次いで、図３（ａ）のように、前記素子形成領域のシリコン基板１０１に対し、しきい値電圧ＶＴ調整用のボロンのイオン注入を行う。このイオン注入は、例えば、注入エネルギ５０ＫｅＶ、濃度８Ｅ１２／ｃｍ２ で行う。これにより素子形成領域の全面にボロン注入層１０９が形成される。しかる上で、素子形成領域の前記シリコン基板１０１の表面を清浄化した後、ゲート絶縁膜としてのシリコン酸化膜１１０、ゲート電極としての多結晶シリコン膜１１１を順次成長し、かつこれらシリコン酸化膜１１０と多結晶シリコン膜１１１をフォトリソグラフィ法により所要のパターンに形成し、ゲート絶縁膜１１０及びゲート電極１１１として形成する。次いで、図３（ｂ），（ｃ）のように、前記ゲート電極１１１を利用した自己整合法により前記素子形成領域に砒素を注入エネルギ３０ＫｅＶ、濃度３Ｅ１４／ｃｍ２ でイオン注入し、ＬＤＤ注入層１１２を形成する。さらに、全面にシリコン酸化膜を成長し、かつこのシリコン酸化膜を異方性エッチングにより除去して図３（ｄ）のように、ゲート電極１１１の側面にサイドウォール１１３を形成し、しかる上で素子形成領域に砒素を注入エネルギ３０ＫｅＶ、濃度３Ｅ１５／ｃｍ２ でイオン注入し、ソース・ドレイン（Ｓ・Ｄ）注入層１１４を形成する。そして、前記ＬＤＤ注入層１１２及びソース・ドレイン注入層１１４を活性化し、それぞれＬＤＤ領域１１２及びソース・ドレイン領域１１４として形成する。なお、その後は、図３（ｅ）に示すように、全面にＰＳＧ、ＢＰＳＧ等により層間絶縁膜１１５を形成し、かつこの層間絶縁膜１１５にコンタクトホール１１６を開口した上で、コンタクトホール１１６内に導電材料を埋設してコンタクトプラグ１１７を形成し、さらに前記層間絶縁膜１１５上に図外の配線層を形成することで、前記コンタクトプラグ１１７を介して前記ソース・ドレイン領域１１４あるいはゲート電極１１１への電気接続が行われる。
【００１４】
このように、製造されるｎチャネル型ＭＯＳトランジスタでは、ＳＴＩ１０８を形成する前の図２（ｂ）の工程において、シリコン基板１０１にボロンの前イオン注入を行っており、その結果、形成されたＳＴＩ１０８に隣接するシリコン基板１０１の領域、換言すればＭＯＳトランジスタのチャネル領域となる素子形成領域の周辺部に沿ってボロン注入層１０５が形成されることになる。そして、その後の図３（ａ）の工程において、ＭＯＳトランジスタのしきい値電圧調整のためのボロンのイオン注入を行うことにより、素子形成領域の周辺部では、前イオン注入工程で形成されているボロン注入層１０５と、今回のしきい値電圧調整イオン注入工程のボロン注入層１０９が一体化され、これにより、素子形成領域の周辺部のボロン注入層の濃度は中央側の領域よりも高くなり、図４（ａ）のようなボロンの不純物濃度分布となる。
【００１５】
したがって、その後の工程において、例えばゲート絶縁膜としてのシリコン酸化膜１１０の成膜、あるいはゲート電極としての多結晶シリコン膜１１１の成膜、あるいは、さらに後工程でのＬＤＤ領域１１２やソース・ドレイン領域１１４の形成における熱処理工程が施された場合に、ＳＴＩ１０８を構成するシリコン酸化膜の固溶度がシリコン基板の固溶度よりも高いために、ＳＴＩ１０８に隣接する素子形成領域の周辺部のボロンがＳＴＩのシリコン酸化膜に向けて拡散される状況が生じても、その初期状態では前記したように素子形成領域の周辺部のボロン濃度が高くされているので、当該素子形成領域の周辺部のボロン濃度が極端に低下されるようなことはない。この実施形態の場合には、前イオン注入工程のボロンのイオン注入を前記した条件で行うことにより、結果として素子形成領域のボロン濃度の分布は図４（ｂ）のようになり、素子形成領域のほぼ全域にわたってボロンの濃度が均一化されることになる。これにより、図３（ｅ）に示した工程において完成されるｎチャネルＭＯＳトランジスタでは、チャネル幅方向におけるしきい値電圧が均一な状態となり、狭チャネル幅効果を抑制したｎチャネル型ＭＯＳトランジスタの製造が実現できる。
【００１６】
因みに、図５は前イオン注入の条件、特にボロン濃度を変化させた場合における、チャネル幅としきい値電圧との相関を示す特性図である。この特性から、ある程度の濃度のボロンを前イオン注入しておくことにより、チャネル幅の低減に伴うしきい値電圧の低下が改善されていることが判る。また、この特性図から、前イオン注入のボロン濃度が必要以上に高いと、素子形成領域の周辺部のボロン濃度が過度に高くなり、結果としてチャネル幅の低減に伴ってしきい値電圧が逆に増加されることも判る。
【００１７】
図６は本発明の参照例としての第２の実施形態を説明するための断面図であり、特に、主要な工程についてのみ示している。この第２の実施形態では、第１の実施形態の図２（ｂ）の工程において、ボロンを前イオン注入する際に、回転斜めイオン注入法を用いている。すなわち、図６（ａ）のように、ボロンを前イオン注入する際に、イオン注入方向をシリコン基板１０１の表面に対して垂直方向に傾斜した方向で行うとともに、イオン注入と同時にシリコン基板１０１を平面方向に回転している。このような回転斜めイオン注入法を用いることにより、シリコン基板１０１の前記シリコン酸化膜１０２とシリコン窒化膜１０３の開口部１０４の縁部に沿った前記シリコン酸化膜１０２の直下の領域にまでイオン注入されたボロン注入層１０５が形成できる。このため、ＳＴＩ１０８で区画される素子形成領域の周辺部における前ボロン注入層１０５をより広い領域に形成することが可能となり、狭チャネル幅効果をより効果的に抑制する上で有効となる。
【００１８】
また、この場合、図６（ｂ）のように、シリコン基板１０１にトレンチ１０６を形成した図２（ｃ）の工程の直後に、ボロンの回転斜めイオン注入を行ってもよく、この方法では、トレンチ１０６の底面及び側面に面した前記シリコン基板１０１の前記シリコン酸化膜１０２の直下の領域にボロン注入層１０５を形成することが可能である。
【００１９】
図７は本発明の第３の実施形態を説明するための断面図である。第１の実施形態と同様に、シリコン基板１０１にＳＴＩ１０８を形成し、さらにその上にゲート絶縁膜１１０及びゲート電極１１１を形成する。ただし、ここでは図２（ｂ）に示したボロンの前イオン注入は行っておらず、したがって、この時点ではシリコン基板１０１の素子形成領域の周辺部にボロン注入層は形成されてはいない。しかる上で、図７（ａ）のように、全面にフォトレジスト膜１２０を形成し、露光、現像を行って前記ＳＴＩ１０８上のフォトレジスト膜を選択的に除去する。この工程により、前記ゲート電極１１１のうちＳＴＩ１０８上に存在する部分は前記フォトレジスト膜の開口内に露呈される。なお、このときのフォトレジスト膜は、前工程でトレンチを形成するときに用いたフォトマスクを利用することが可能である。また、この場合、同図のように、フォトレジスト膜１２０の端部はＳＴＩ１０８の端部よりも若干素子形成領域側に後退するように形成することが好ましい。
【００２０】
しかる上で、図７（ｂ）のように、前記フォトレジスト膜１２０をマスクにしてボロンを前イオン注入する。このとき、ボロンはシリコン基板１０１に対して垂直方向からイオン注入する。このイオン注入により、ボロンはゲート電極１１１を構成する多結晶シリコン膜に注入され、さらにその後多結晶シリコン膜を通してシリコン基板１０１の素子形成領域の周辺部に拡散される。このため、この場合には素子形成領域の周辺部でかつゲート電極１１１の直下の領域にのみボロン注入層１０５が形成されることになる。前記第１及び第２の実施形態の説明から判るように、狭チャネル幅効果を抑制するためには、チャネル領域の幅方向の両端部に前イオン注入を行っておけばよいため、この第３の実施形態によっても狭チャネル幅効果を有効に抑制することが可能である。
【００２１】
また、この第３の実施形態では、ボロンをイオン注入する際に、前記第２の実施形態のように回転斜めイオン注入法によりイオン注入してもよい。この回転斜めイオン注入法の場合には、第２の実施形態と同様に素子形成領域の周辺部にボロンが注入され、第２の実施形態と同様に狭チャネル幅効果を抑制することが可能である。あるいは、図７（ｃ）のように、ゲート絶縁膜１１０とゲート電極１１１を形成する前に前記フォトレジスト膜１２０を形成して回転斜めイオン注入法によりイオン注入を行ってもよく、ＳＴＩ１０８の内縁に沿ってボロン注入層１０５を形成することができる。
【００２２】
図８は本発明の参照例としての第４の実施形態を説明するための断面図である。この第４の実施形態では、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタを一体に有するＣＭＯＳ型半導体装置に本発明を適用した実施形態である。先ず、図８（ａ）のように、Ｐ型シリコン基板２０１にｎ型ウェル２０２とｐ型ウェル２０３を形成した後、前記各実施形態と同様な工程により前記シリコン基板２０１の素子分離領域にトレンチ２０４を形成し、さらに、全面にシリコン酸化膜２０５を成長してトレンチを埋め込み、ＣＭＰ法により表面を平坦に研磨することで前記ｎ型ウェル２０２とｐ型ウェル２０３を囲むようにＳＴＩ２０６を形成する。次いで、図８（ｂ）のように、ｎチャネル型ＭＯＳトランジスタの形成領域、すなわち前記Ｐ型ウェル２０３を覆うように、フォトレジスト膜２０７を形成する。このとき、フォトレジスト膜２０７はｐ型ウェル２０３とＳＴＩ２０６との境界領域において、Ｐ型ウェル２０３の周辺部には形成しない状態とする。しかる上で、前記シリコン基板２０１に対してボロンをイオン注入し、ｐチャネル型ＭＯＳトランジスタの形成領域のｎ型ウェル２０２にボロン層２０８を形成して、ｐチャネル型ＭＯＳトランジスタのしきい値電圧調整を行う。例えば、注入エネルギ１０ＫｅＶ、濃度５Ｅ１４／ｃｍ2 でイオン注入する。このボロンのイオン注入により、ｐチャネル型ＭＯＳトランジスタの形成領域でのしきい値電圧の調整が行われるが、これと同時に前記ｐ型ウェル２０３にはその周辺部にボロンがイオン注入されボロン注入層２０８が形成される。
【００２３】
しかる後、図８（ｃ）のように、前記フォトレジスト膜２０７を除去し、以降は通常の製造工程同様な工程によりＣＭＯＳ型半導体装置を製造する。簡単に説明すれば、ｐチャネル型ＭＯＳトランジスタの形成領域をフォトレジスト膜２０９で覆った上でｎチャネル型ＭＯＳトランジスタの形成領域にボロンをイオン注入してボロン注入層２１０を形成し、しきい値電圧の調整を行なう。その後、図８（ｄ）のように、従来と同様な工程で、すなわち全面にシリコン酸化膜及び多結晶シリコン膜を形成し、かつこれらをパターン形成してゲート絶縁膜２１１及びゲート電極２１２を形成する。そして、ｐチャネル型ＭＯＳトランジスタの形成領域をフォトレジスト膜で覆った状態で砒素をイオン注入し、ｎチャネル型ＭＯＳトランジスタの形成領域にｎ型のＬＤＤイオン注入層２１３を形成し、逆にｎチャネル型ＭＯＳトランジスタの形成領域をフォトレジスト膜で覆った状態でボロンをイオン注入し、ｐチャネルＭＯＳトランジスタの形成領域にｐ型のＬＤＤイオン注入層２１４を形成する。次いで、全面にシリコン酸化膜を成長し、かつ異方性エッチングしてゲート電極の側面にサイドウォール２１５を形成する。しかる後、前記ｎチャネル型ＭＯＳトランジスタの形成領域を図外のフォトレジスト膜で覆ってボロンを高濃度にイオン注入してｐ型ソース・ドレインのイオン注入層２１６を形成し、次いで、逆に前記ｐチャネル型ＭＯＳトランジスタの形成領域を図外のフォトレジスト膜で覆って砒素を高濃度にイオン注入してｎ型ソース・ドレインのイオン注入層２１７を形成する。しかる後、前記各イオン注入層を活性することで、それぞれをＬＤＤ領域２１３，２１４とソース・ドレイン領域２１６，２１７として形成し、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタが製造される。
【００２４】
この第４の実施形態では、ｐチャネル型ＭＯＳトランジスタのしきい値電圧を調整するためのボロンのイオン注入と同時に、ｎチャネル型ＭＯＳトランジスタの素子形成領域の周辺部にボロンをイオン注入してボロン注入層２０８を形成している。したがって、ｎチャネル型ＭＯＳトランジスタでは、しきい値電圧調整のためのボロン注入層２１０と前記ボロン注入層２０８が一体化され、素子形成領域の周辺部のボロンの濃度が高い状態となる。そのため、その後の工程において熱履歴を受け、ｎチャネル型ＭＯＳトランジスタの形成領域の周辺部のボロンがＳＴＩ２０６を構成するシリコン酸化膜に向けて拡散される状況が生じても、その周辺部のボロン濃度が他の領域に比較して低下されるようなことはなく、結果として形成されるｎチャネル型ＭＯＳトランジスタのチャネル幅方向におけるボロン濃度が均一となり、狭チャネル幅効果を抑制したｎチャネル型ＭＯＳトランジスタを含むＣＭＯＳ型半導体装置の製造が可能となる。
【００２５】
なお、前記第４の実施形態では、ｐチャネル型ＭＯＳトランジスタのしきい値電圧を調整するためのボロンのイオン注入を利用してｎチャネル型ＭＯＳトランジスタの形成領域の周辺部にボロンを注入しているが、ｐチャネル型ＭＯＳトランジスタのＰ型ＬＤＤ領域を形成するためのボロンのイオン注入を利用してもよい。図９はこのような技術思想に基づく本発明の第５の実施形態を説明するための断面図である。この第５の実施形態では、図９（ａ）のように、第４の実施形態と同様にｐ型シリコン基板２０１にｐ型ウェル２０２とｎ型ウェル２０３を形成し、さらにＳＴＩ２０６を形成し、さらに各ウェルに対して不純物を注入してボロン注入層２０８，２１０を形成してしきい値電圧の調整を行った後、全面にシリコン酸化膜と多結晶シリコン膜を順次形成し、かつこれらをパターン形成してゲート絶縁膜２１１及びゲート電極２１２を形成する。
【００２６】
次いで、図９（ｂ）のように、ｎチャネル型ＭＯＳトランジスタの形成領域、すなわち前記ｐ型ウェル領２０３を覆うように、フォトレジスト膜２２０を形成する。このとき、フォトレジスト膜２２０はｐ型ウェル２０３とＳＴＩ２０６との境界領域において、ｐ型ウェル２０３の周辺部には形成しない状態とする。しかる上で、前記シリコン基板２０１に対してボロンをイオン注入する。例えば、注入エネルギ５ＫｅＶ、濃度３Ｅ１５／ｃｍ２ でイオン注入する。このボロンのイオン注入により、ｐチャネル型ＭＯＳトランジスタの形成領域、すなわち前記ｎ型ウェル領域にはＰ型のＬＤＤイオン注入層２１４が形成される。また、前記ｐ型ウェル２０３にはその周辺部にボロン注入層２２１が形成される。
【００２７】
しかる後、前記フォトレジスト膜２２０を除去し、以降は第４の実施形態と同様に、ＣＭＯＳ型半導体装置を製造する。すなわち、図９（ｃ）のように、ｐチャネル型ＭＯＳトランジスタの形成領域をフォトレジスト膜２２２で覆った状態で砒素をイオン注入し、ｎチャネル型ＭＯＳトランジスタの形成領域にｎ型のＬＤＤイオン注入層２１３を形成する。次いで、図９（ｄ）のように、ゲート電極２１２の側面にサイドウォール２１５を形成し、さらに、前記ｐチャネル型ＭＯＳトランジスタの形成領域を図外のフォトレジスト膜で覆って砒素を高濃度にイオン注入してｎ型ソース・ドレインのイオン注入層２１６を形成し、次いで、逆に前記ｎチャネル型ＭＯＳトランジスタの形成領域を図外のフォトレジスト膜で覆ってボロンを高濃度にイオン注入してｐ型ソース・ドレインのイオン注入層２１７を形成する。しかる後、前記各イオン注入層を活性することで、それぞれＬＤＤ領域２１３，２１４とソース・ドレイン領域２１６，２１７として形成し、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタが製造される。
【００２８】
この第５の実施形態では、ｐチャネル型ＭＯＳトランジスタのｐ型ＬＤＤ領域２１４を形成するためのボロンのイオン注入と同時に、ｎチャネル型ＭＯＳトランジスタの素子形成領域の周辺部にボロンをイオン注入してボロン注入層２２１を形成している。したがって、ｎチャネル型ＭＯＳトランジスタでは、しきい値電圧調整のためのボロン注入層２１０と前記ボロン注入層２２１が一体化され、素子形成領域の周辺部のボロンの濃度が高い状態となる。そのため、その後の工程において熱履歴を受け、ｎチャネル型ＭＯＳトランジスタの形成領域の周辺部のボロンがＳＴＩ２０６を構成するシリコン酸化膜に向けて拡散される状況が生じても、その周辺部のボロン濃度が極端に低下されるようなことはなく、結果として形成されるｎチャネル型ＭＯＳトランジスタのチャネル幅方向におけるボロン濃度が均一となり、狭チャネル幅効果を抑制したｎチャネル型ＭＯＳトランジスタを含むＣＭＯＳ型半導体装置の製造が可能となる。
【００２９】
ここで、前記各実施形態では、チャネル幅方向の両端部にボロンを注入してｎチャネル型ＭＯＳトランジスタにおける狭チャネル幅効果を抑制する場合について説明したが、ｐチャネル型ＭＯＳトランジスタにおいても、燐や砒素等の不純物を注入することで本発明を同様に適用することが可能である。
【００３０】
【発明の効果】
以上説明したように本発明は、形成するＭＯＳトランジスタのチャネル領域の素子分離領域との境界領域に一導電型の不純物を導入して当該境界領域の不純物濃度が高められているため、ＭＯＳトランジスタのしきい値電圧を調整するためにチャネル領域に同じ一導電型の不純物を注入した場合に、後工程において行われる熱処理によってチャネル領域の素子分離領域に接する領域の前記不純物が素子分離領域を構成するシリコン酸化膜に向けて拡散される状況が生じても、この領域の一導電型の不純物濃度が極端に低下されるようなことはなく、形成されるＭＯＳトランジスタのチャネル幅方向におけるしきい値電圧が均一な状態となり、狭チャネル幅効果を抑制したＭＯＳトランジスタを形成することが可能となる。したがって、素子分離領域をＳＴＩで構成した高密度な半導体装置の実現が可能となる。また、本発明によれば、チャネル領域の素子分離領域との境界領域に不純物を導入する際のマスクとして素子分離領域を形成する際に用いたマスク材料を利用することができ、また当該不純物を導入する工程を異なるチャネル型ＭＯＳトランジスタを製造する際に行われる不純物の導入工程と同時に行うことができ、これにより製造工程の削減、簡略化が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態で製造するＭＯＳトランジスタの平面レイアウト図である。
【図２】本発明の第１の実施形態を工程順に説明するための図１のＡＡ線、またはＢＢ線に沿う断面図のその１である。
【図３】本発明の第１の実施形態を工程順に説明するための図１のＡＡ線、またはＢＢ線に沿う断面図のその２である。
【図４】素子形成領域における不純物の濃度分布を示す図である。
【図５】ｎチャネルＭＯＳトランジスタのチャネル幅としきい値電圧との相関を示す図である。
【図６】本発明の第２の実施形態を説明するための断面図である。
【図７】本発明の第３の実施形態を説明するための断面図である。
【図８】本発明の第４の実施形態を説明するための断面図である。
【図９】本発明の第５の実施形態を説明するための断面図である。
【図１０】従来のＭＯＳトランジスタの平面レイアウト図とその断面図である。
【図１１】従来の製造方法の一例を示す断面図である。
【符号の説明】
１０１ シリコン基板
１０２ シリコン酸化膜
１０３ シリコン窒化膜
１０５ ボロン注入層
１０６ トレンチ
１０８ ＳＴＩ
１０９ ボロン注入層
１１０ ゲート絶縁膜
１１１ ゲート電極
１１２ ＬＤＤ領域
１１３ サイドウォール
１１４ ソース・ドレイン領域
１１５ 層間絶縁膜
１２０ フォトレジスト膜
２０１ シリコン基板
２０２ ｎ型ウェル
２０３ ｐ型ウェル
２０６ ＳＴＩ
２０７，２０９ フォトレジスト膜
２０８，２１０ ボロン注入層
２１１ ゲート絶縁膜
２１２ ゲート電極
２１３，２１４ ＬＤＤ領域
２１５ サイドウォール
２１６，２１７ ソース・ドレイン領域
２２０ フォトレジスト膜
２２１ ボロン注入層
３０１ シリコン基板
３０２ シリコン酸化膜
３０３ シリコン窒化膜
３０５ トレンチ
３０７ ＳＴＩ
３０８ ボロン注入層
３０９ ゲート絶縁膜
３１０ ゲート電極
３１１ ＬＤＤ領域
３１５ サイドウォール
３１６ ソース・ドレイン領域
Claims (6)
- 半導体基板にシリコン酸化膜で素子分離領域を形成する工程と、前記素子分離領域で区画された前記半導体基板の素子形成領域に一導電型の不純物を注入してしきい値電圧の調整を行う工程と、前記素子形成領域の前記半導体基板の表面上にゲート絶縁膜、ゲート電極を形成する工程と、前記ゲート電極の直下に形成されるチャネル領域の前記素子分離領域との境界領域を除いた領域を覆うマスクを形成する工程と、前記マスクを用いて前記ゲート電極に一導電型の不純物を注入する工程と、前記注入された不純物を前記ゲート電極から前記境界領域に拡散する工程と、前記素子形成領域にソース・ドレイン領域を形成してＭＯＳトランジスタを形成する工程を含むことを特徴とする半導体装置の製造方法。
- 前記マスクを用いて前記ゲート電極に一導電型の不純物を注入する工程は、前記半導体基板の表面に対して垂直方向に傾斜した方向から、かつ前記半導体基板を水平方向に回転しながら行う回転斜め注入法により行うことを特徴とする請求項１に記載の半導体装置の製造方法。
- ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタを備えるＣＭＯＳ型半導体装置の製造方法であって、半導体基板にシリコン酸化膜で素子分離領域を形成する工程と、前記素子分離領域で区画された前記半導体基板の前記各チャネル型ＭＯＳトランジスタの形成領域に対して不純物を注入してしきい値電圧の調整を行う工程と、前記各チャネル型ＭＯＳトランジスタの形成領域の前記半導体基板の表面上にゲート絶縁膜、ゲート電極を形成する工程と、一方のチャネル型ＭＯＳトランジスタの形成領域を前記素子分離領域との境界領域を残して覆うマスクを形成する工程と、他方のチャネル型ＭＯＳトランジスタの形成領域に一導電型の不純物を注入してソース・ドレイン領域を形成すると同時に前記一方のチャネル型ＭＯＳトランジスタのゲート電極に前記一導電型の不純物を注入する工程と、前記一方のチャネル型ＭＯＳトランジスタの形成領域の前記素子分離領域との境界領域に前記注入された不純物をゲート電極から拡散する工程を含むことを特徴とする半導体装置の製造方法。
- 前記素子分離領域を形成する工程は、前記半導体基板の表面をエッチングしてトレンチを形成する工程と、前記トレンチ内にシリコン酸化膜を埋め込む工程であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。
- 前記一導電型の不純物はボロンであることを特徴とする請求項１ないし４のいずれかに記載の半導体装置の製造方法。
- 前記一方のチャネル型ＭＯＳトランジスタはｎチャネル型ＭＯＳトランジスタである請求項３ないし５のいずれかに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14926399A JP3559723B2 (ja) | 1999-05-28 | 1999-05-28 | 半導体装置の製造方法 |
| US09/578,556 US6492220B2 (en) | 1999-05-28 | 2000-05-25 | Method for manufacturing semiconductor device capable of suppressing narrow channel width effect |
| TW089110337A TW445548B (en) | 1999-05-28 | 2000-05-26 | Method for manufacturing semiconductor device capable of suppressing narrow channel width effect |
| KR1020000028844A KR100334144B1 (ko) | 1999-05-28 | 2000-05-27 | 협채널폭효과를 억제할 수 있는 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14926399A JP3559723B2 (ja) | 1999-05-28 | 1999-05-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340791A JP2000340791A (ja) | 2000-12-08 |
| JP3559723B2 true JP3559723B2 (ja) | 2004-09-02 |
Family
ID=15471426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14926399A Expired - Fee Related JP3559723B2 (ja) | 1999-05-28 | 1999-05-28 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6492220B2 (ja) |
| JP (1) | JP3559723B2 (ja) |
| KR (1) | KR100334144B1 (ja) |
| TW (1) | TW445548B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343964A (ja) * | 2001-05-18 | 2002-11-29 | Denso Corp | 半導体装置及びその製造方法 |
| US6649461B1 (en) * | 2002-04-25 | 2003-11-18 | Chartered Semiconductor Manufacturing Ltd. | Method of angle implant to improve transistor reverse narrow width effect |
| JP3713020B2 (ja) | 2003-02-17 | 2005-11-02 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| KR100485910B1 (ko) * | 2003-06-20 | 2005-04-29 | 삼성전자주식회사 | 고내압 모스 트랜지스터 및 그 제조 방법 |
| US6989318B2 (en) * | 2003-10-22 | 2006-01-24 | International Business Machines Corporation | Method for reducing shallow trench isolation consumption in semiconductor devices |
| US7045410B2 (en) * | 2004-07-27 | 2006-05-16 | Texas Instruments Incorporated | Method to design for or modulate the CMOS transistor threshold voltage using shallow trench isolation (STI) |
| JP2006301955A (ja) | 2005-04-20 | 2006-11-02 | Quants Research Kk | 株式情報提供装置、株式情報提供方法および株式情報提供プログラム |
| JP2006303189A (ja) * | 2005-04-20 | 2006-11-02 | Nec Electronics Corp | 半導体装置の製造方法 |
| US20070145495A1 (en) * | 2005-12-27 | 2007-06-28 | Intel Corporation | Method of fabricating a MOSFET transistor having an anti-halo for modifying narrow width device performance |
| US8110890B2 (en) | 2007-06-05 | 2012-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating semiconductor device isolation structure |
| JP2009158622A (ja) * | 2007-12-25 | 2009-07-16 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2009212450A (ja) * | 2008-03-06 | 2009-09-17 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR20100025291A (ko) * | 2008-08-27 | 2010-03-09 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그의 제조방법 |
| KR101011523B1 (ko) * | 2008-11-17 | 2011-01-31 | 한국표준과학연구원 | 가스의 유량-온도-습도 조절장치 |
| US20100193879A1 (en) * | 2009-02-05 | 2010-08-05 | Ming-Han Liao | Isolation Region Implant and Structure |
| JP2011071325A (ja) * | 2009-09-25 | 2011-04-07 | Seiko Instruments Inc | 半導体装置 |
| JP5547986B2 (ja) | 2010-02-24 | 2014-07-16 | ラピスセミコンダクタ株式会社 | 半導体装置およびその製造方法 |
| JP5492747B2 (ja) * | 2010-11-22 | 2014-05-14 | パナソニック株式会社 | 半導体装置 |
| US8785291B2 (en) | 2011-10-20 | 2014-07-22 | International Business Machines Corporation | Post-gate shallow trench isolation structure formation |
| US8466496B2 (en) | 2011-11-17 | 2013-06-18 | International Business Machines Corporation | Selective partial gate stack for improved device isolation |
| CN104638012A (zh) * | 2015-01-30 | 2015-05-20 | 矽力杰半导体技术(杭州)有限公司 | 一种沟槽隔离式的半导体结构及其制造方法 |
| CN107785372A (zh) * | 2016-08-24 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法、电子装置 |
| EP3679637A4 (en) | 2017-09-07 | 2021-06-02 | Green Cubes Technology, LLC | ELECTRICAL SYSTEMS AND METHODS OF USING THE LATTER TO PROVIDE ENERGY |
| US10340343B2 (en) | 2017-10-31 | 2019-07-02 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and method for manufacturing the same |
| US10811255B2 (en) * | 2018-10-30 | 2020-10-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming semiconductor devices |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4534824A (en) * | 1984-04-16 | 1985-08-13 | Advanced Micro Devices, Inc. | Process for forming isolation slots having immunity to surface inversion |
| US5874346A (en) * | 1996-05-23 | 1999-02-23 | Advanced Micro Devices, Inc. | Subtrench conductor formation with large tilt angle implant |
| US6069057A (en) * | 1998-05-18 | 2000-05-30 | Powerchip Semiconductor Corp. | Method for fabricating trench-isolation structure |
| US6143624A (en) * | 1998-10-14 | 2000-11-07 | Advanced Micro Devices, Inc. | Shallow trench isolation formation with spacer-assisted ion implantation |
| TW391051B (en) * | 1998-11-06 | 2000-05-21 | United Microelectronics Corp | Method for manufacturing shallow trench isolation structure |
| US6150237A (en) * | 1999-10-18 | 2000-11-21 | United Silicon Inc. | Method of fabricating STI |
| US6150235A (en) * | 2000-01-24 | 2000-11-21 | Worldwide Semiconductor Manufacturing Corp. | Method of forming shallow trench isolation structures |
-
1999
- 1999-05-28 JP JP14926399A patent/JP3559723B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-25 US US09/578,556 patent/US6492220B2/en not_active Expired - Fee Related
- 2000-05-26 TW TW089110337A patent/TW445548B/zh active
- 2000-05-27 KR KR1020000028844A patent/KR100334144B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010020915A (ko) | 2001-03-15 |
| JP2000340791A (ja) | 2000-12-08 |
| KR100334144B1 (ko) | 2002-04-25 |
| TW445548B (en) | 2001-07-11 |
| US6492220B2 (en) | 2002-12-10 |
| US20020081820A1 (en) | 2002-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3559723B2 (ja) | 半導体装置の製造方法 | |
| US5571738A (en) | Method of making poly LDD self-aligned channel transistors | |
| JP4446949B2 (ja) | エレベイテッドサリサイドソース／ドレイン領域の形成方法 | |
| JP3940565B2 (ja) | 半導体装置及びその製造方法 | |
| US6180978B1 (en) | Disposable gate/replacement gate MOSFETs for sub-0.1 micron gate length and ultra-shallow junctions | |
| JP3691963B2 (ja) | 半導体装置及びその製造方法 | |
| US7791163B2 (en) | Semiconductor device and its manufacturing method | |
| US6204137B1 (en) | Method to form transistors and local interconnects using a silicon nitride dummy gate technique | |
| US20060220109A1 (en) | Selectively doped trench device isolation | |
| US5141891A (en) | MIS-type semiconductor device of LDD structure and manufacturing method thereof | |
| JPH09129721A (ja) | 半導体装置の製造方法 | |
| US20040009636A1 (en) | Semiconductor integrated circuit device | |
| US6469347B1 (en) | Buried-channel semiconductor device, and manufacturing method thereof | |
| JP2002033476A (ja) | 半導体装置およびその製造方法 | |
| US6075258A (en) | Elevated transistor fabrication technique | |
| JPH118387A (ja) | 半導体装置およびその製造方法 | |
| JP2000082808A (ja) | 半導体装置及びその製造方法 | |
| US5547903A (en) | Method of elimination of junction punchthrough leakage via buried sidewall isolation | |
| US6768148B1 (en) | Devices with active areas having increased ion concentrations adjacent to isolation structures | |
| US6569737B2 (en) | Method of fabricating a transistor in a semiconductor device | |
| US6172402B1 (en) | Integrated circuit having transistors that include insulative punchthrough regions and method of formation | |
| US6399986B2 (en) | Semiconductor device and method of fabricating the same | |
| KR100457222B1 (ko) | 고전압 소자의 제조방법 | |
| US5872038A (en) | Semiconductor device having an elevated active region formed in an oxide trench and method of manufacture thereof | |
| US6043129A (en) | High density MOSFET with raised source and drain regions |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040331 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040427 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040524 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140528 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |