JPH09129721A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
プ(hump)特性を改善する。 【解決手段】半導体基板の上にパッド酸化膜と窒化膜を
順に蒸着する第1工程と、写真蝕刻工程により限定され
た非活性領域の前記窒化膜およびパッド酸化膜を異方性
蝕刻し前記半導体基板を露出する第2工程と、前記窒化
膜パターンをマスクとして前記露出された半導体基板を
蝕刻しトレンチを形成する第3工程と、前記トレンチ表
面に熱酸化膜を形成する第4工程と、前記トレンチを埋
め込めて素子分離酸化膜を形成する第5工程と、前記素
子分離酸化膜を所定の厚さで異方性蝕刻した後前記窒化
膜パターンをマスクとしてトレンチ側壁のイオン注入を
実施する第6工程と、前記窒化膜パターンを除去した後
ウェル形成およびスレショルド電圧調節用のイオン注入
を実施する第7工程と、ゲート電極を形成する第8工程
とにより半導体素子を形成することにより、STIおける
電流のハンプ(hump)現象及び寄生効果を効果的に抑制
できる。
Description
方法に係り、特に、STI(shallow trench isolation)に
おけるハンプ(hump)特性を改善したトレンチ法の半導
体装置の製造方法に関する。
られる選択的酸化による素子分離方法(Local oxidatio
n of silicon ; LOCOS)は、側面酸化によるバーズビー
ク(bird's beak)現象、熱工程で誘発されるバッファ層
の応力によるシリコン基板の結晶欠陥およびチャネル形
成を阻止するためにイオン注入された不純物の再分布な
どの問題により、半導体装置の電気的特性の向上および
高集積化を妨げる原因となっている。
一つとして、半導体基板を蝕刻してトレンチを形成し、
これに絶縁物質を埋め込んで素子分離層を形成するSTI
(shallow trench isolation)方法が提案された。このST
I法は、素子分離膜の形成において、LOCOS法のように熱
酸化工程によらないため、熱酸化工程により誘発される
LOCOS法の短所をある程度軽減することができる。STI法
に拠れば、STIの深さを調節することにより、1Gクラ
ス以上のDRAMの高集積化のために必要な0.2μm
以下の幅を有する素子分離層(即ち、トレンチ)の形成
が可能である。図1は、従来のトレンチ分離方法により
製作されたMOSFETの問題点を説明するための断面
図であり、この技術は、『W. Tonti etc.,"Impact of S
hallowTrench Isolation on Reliability of Buried an
d Surface-Channel sub-μmPFET" IRPS, pp.24-29,199
5』に開示されている。図1に示すように、トランジス
タのポリシリコンゲート9は、トレンチに埋め込まれた
素子分離層5の上方の縁における鋭い角部分を埋め込
む。従って、ゲート9に電圧が印加されると、埋め込ま
れた角部分の電界の強さは、本来のトランジスタのチャ
ンネル7より強くなり、この角部分において反転層が先
に形成される。さらに、NMOSトランジスタの場合には、
ウェルおよびスレショルド電圧調節のために活性領域に
注入される不純物としてホウ素(boron)を使うため、
偏析(segregation)効果により後続の熱処理工程時
に、当該不純物が素子分離酸化膜5の方向に抜け出るよ
うになる。このため、活性領域の中央部位よりもトレン
チ(STI)と接する縁における鋭い角部分の不純物濃度
が低くなる。その結果、従来技術により製造されたトラ
ンジスタにおいて、チャネル幅を変化させた場合のスレ
ショルド電圧の特性を示した図2のグラフから明らかな
ように、トランジスタのチャネル部分のスレッショルド
電圧(A曲線参照)と角部分のスレショルド電圧(B曲
線参照)とは大きな差異を示す。即ち、前記トランジス
タは、動作中にスレショルド電圧が変化するようにな
り、サブスレショルド領域で電流のハンプ現象を起こ
す。従って、トランジスタのリーク電流の増加およびオ
ン・オフ特性の劣化を招く。このような問題点は、素子
のチャネル幅が狭くなるほど、即ち、集積度が高くなる
ほど顕著になる。
点に鑑みてなされたものであり、STIにおけるハンプ現
象を低減し、特性を向上した素子の製造方法を提供する
ことを目的とする。
めに本発明のSTI方法は、半導体基板上にパッド酸化膜
と窒化膜を順に蒸着する第1工程と、写真蝕刻工程によ
り限定された非活性領域の前記窒化膜およびパッド酸化
膜を異方性蝕刻し前記半導体基板を露出する第2工程
と、前記窒化膜パターンをマスクとして前記露出された
半導体基板を蝕刻してトレンチを形成する第3工程と、
前記トレンチ表面に熱酸化膜を形成する第4工程と、前
記トレンチを埋め込んで素子分離酸化膜を形成する第5
工程と、前記素子分離酸化膜を所定の厚さで異方性蝕刻
した後に、前記窒化膜パターンをマスクとしてトレンチ
側壁のイオン注入を実施する第6工程と、前記窒化膜パ
ターンを除去した後に、ウェル形成およびスレショルド
電圧調節用イオン注入を実施する第7工程と、ゲート電
極を形成する第8工程とを具備することを特徴とする。
望ましくは、前記第6工程において、蝕刻後の酸化膜表
面が活性領域の基板表面より数百Å程度高く、窒化膜パ
ターン表面よりは数百Å程度低くなるように、素子分離
酸化膜を異方性蝕刻する。望ましくは、前記第6工程に
おいて、側壁イオン注入は、トレンチ側壁の角部分に不
純物が均等に注入できるように実施し、また、イオン注
入の際、ウェーハを一定の回転角度で回転させながら繰
り返し実施する。本発明の好適な実施の形態によると、
トレンチの素子分離酸化膜を平坦化した後に、一定の厚
さだけ素子分離酸化膜を蝕刻し、次いで、側壁イオン注
入工程を寄生トランジスタの動作に影響を及ぼす領域に
のみ選択的に実施することにより、別途の写真蝕刻工程
を追加することなく、素子の寄生効果を改善できる。ま
た、CMOSトランジスタにおいて、NMOS及びPM
OSに関し、同時にトレンチ側壁へのイオン注入工程の
実施できるため工程を単純化できる。
の実施の形態を詳細に説明する。
1の上に数十〜200Å程のパッド酸化膜を形成し、そ
の上に1000〜3000Å程の窒化膜を蒸着する。こ
の時、前記窒化膜の上にHTO(high temperature oxide)
のような絶縁膜をさらに蒸着して絶縁膜を多層化しても
良い。このような多層絶縁膜は、後続のトレンチ蝕刻の
際にマスクの役割を果たす。次いで、活性領域とトレン
チが形成される非活性領域とを限定するために、通常の
写真蝕刻工程を用いて、前記窒化膜または多層絶縁膜と
パッド酸化膜とをパターニングする。続いて、前記工程
を通じて形成された窒化膜パターン15とパッド酸化膜
パターン13とをマスクとして用いて、非活性領域に該
当するSi基板11を選択的に異方性蝕刻してトレンチ1
7を形成する。
どの方法によりトレンチ17の全面に数十〜数百Åの厚
さの酸化膜(図示せず)を成長させる。この酸化工程の
実施は、前記トレンチの蝕刻の際に、損傷されたシリコ
ン基板11をトリートメントすると共に、後続の工程で
受けるストレスによる損傷を防止するためである。ま
た、熱酸化によりトレンチ側壁の鋭い角部を丸める(ラ
ウンディング)させるためでもある。次いで、トレンチ
17を絶縁膜で埋込むために酸化物を数千Åの厚さで蒸
着した後に、CMP(Chemical Mechnical Polishing;
化学的機械研磨)やエッチバックを利用して、窒化膜パ
ターン15が露出されるまで平坦化工程を実行し、素子
分離酸化膜27を形成する。
子分離膜27を異方性蝕刻する。この時、前記トレンチ
に埋め込まれた素子分離酸化膜27の蝕刻の厚さは、蝕
刻後の当該酸化膜表面が活性領域のSi基板11の表面
より数百Å程高く制御するのが望ましい。その理由は、
後続の窒化膜パターン15やパッド酸化膜パターン13
を除去するための蝕刻工程の際に素子分離酸化膜27も
共に過度に蝕刻されて、最終的に完成される素子分離膜
の表面が活性領域のSi基板11の表面より低く形成さ
れることを防止するためである。。次いで、窒化膜パタ
ーン15をマスクとして用いて、側壁イオン注入工程を
実施する。この時、所定の傾斜角度でイオン注入を実施
して、不純物がトレンチ側壁の内側に充分に注入される
ようにする。また、トレンチ側壁の角部分に不純物が均
等に注入されるように、イオン注入の時、基板を一定の
回転角度で回転させながらイオン注入を何度も繰り返し
て実施することもできる。
パターン15を除去した後に、ウェル形成及びスレショ
ルド電圧調節用のイオンの注入工程を実施する。このイ
オンの注入工程は、パッド酸化膜パターン13が存在す
る状態で実施しても良いし、パッド酸化膜パターン13
を除去して、数十から200Å程度の犠牲酸化膜(図示
せず)を形成した後に実施しても良い。
ド酸化膜(または犠牲酸化膜)パターン13を除去し、
数十Å程度のゲート酸化膜18を形成した後に、ポリシ
リコンを蒸着しゲート電極19を形成する。続いて、通
常的な方法でトランジスタの製作を完了する。
体分野で最も一般的に使われるCMOSのようなプロセ
スにおいて、特に効果的である。以下に、その理由を説
明する。
n)がドーピングされたPウェル内に形成され、NMO
Sトランジスタのチャネル領域には、スレッショルド電
圧を調整するためにPウェルと同一の導電型の不純物で
あるホウ素またはフッ化ホウ素(BF2)が注入(チャ
ネルイオン注入)される。このように、NMOSトラン
ジスタの場合に、Pウェルと同一の導電型の不純物を注
入するのは、トレンチの側壁及び底部に薄い熱酸化膜を
形成する工程及び活性領域の表面に薄い犠牲酸化膜を形
成する工程において、Pウェル内のホウ素イオンが前記
熱酸化膜及び犠牲酸化膜内に拡散される偏析係数(segr
egation coefficient)が大きく、活性領域の表面にお
けるホウ素濃度が減少するからである。
レンチの側壁及び底部に薄い熱酸化膜を形成する工程及
び活性領域の表面に薄い犠牲酸化膜を形成する工程にお
いて、PMOSトランジスタが形成されるNウェルの不
純物である燐(P)またはひ素(As)は、前記熱酸化
膜及び犠牲酸化膜内に殆ど拡散しないため、当該不純物
は活性領域の表面に蓄積されて、その濃度が増加する。
従って、PMOSトランジスタのスレッショルド電圧
(絶対値)が適正値を超えて増加することを抑えるため
に、Nウェルの不純物とは反対の導電型の不純物、即
ち、P型の不純物を注入する必要がある。
ウ素とNウェルの不純物である燐は、所定の温度で熱拡
散膜を形成する際に、それらの偏析係数が相異なるた
め、NMOSトランジスタのチャネル領域及びPMOS
トランジスタのチャネル領域の双方にP型の不純物を注
入しなければ、これらのトランジスタのスレッショルド
電圧を調節できない。
タと隣接したトレンチの側壁の全てにP型の不純物のみ
を注入することにより、換言すると、一度の側壁イオン
注入により、NMOS及びPMOSの寄生効果が抑制で
きる。
素子の不純物の濃度分布を従来のものと対比して示した
図8のグラフによりさらに明確になる。図8に示すグラ
フにおいて、直線Zは、Si活性領域と素子分離酸化膜
との境界を示し、曲線Xは、従来方法の不純物濃度を、
曲線Yは本発明を適用した場合の不純物濃度のプロファ
イルをそれぞれ示す。
形態に拠れば、トレンチの側壁付近の不純物濃度が増加
しており、従って、電界の活性領域の方向への浸透及び
空乏領域の拡張が抑制される。
集積の半導体素子におけるSTI構造における電流のハン
プ現象及び寄生効果を効果的に抑制できる。以上、特定
の実施の形態を用いて本発明を説明したが、本発明は、
上記の実施の形態に限定されず、本発明の技術的思想の
範囲内で様々な変形や改良が可能である。
る半導体素子における電流のハンプ現象及び寄生効果を
抑制することができる。
ETの問題点を説明するための断面図である。
て、チャネル幅を変化させた場合のスレショルド電圧特
性を示したグラプである。
に示した工程断面図である。
布を従来のものと対比して示したグラフである。
Claims (4)
- 【請求項1】 トレンチ法により素子分離した半導体装
置の製造方法において、 半導体基板上にパッド酸化膜と窒化膜を順に蒸着する第
1工程と、 写真蝕刻工程により限定された非活性領域における前記
窒化膜およびパッド酸化膜を異方性蝕刻して前記半導体
基板を露出する第2工程と、 前記窒化膜のパターンをマスクとして、露出した前記半
導体基板を蝕刻してトレンチを形成する第3工程と、 前記トレンチの表面に熱酸化膜を形成する第4工程と、 前記トレンチを埋め込んで素子分離酸化膜を形成する第
5工程と、 前記素子分離酸化膜を所定の厚さだけ異方性蝕刻した後
に、前記窒化膜のパターンをマスクとして前記トレンチ
の側壁にイオン注入を実施する第6工程と、 前記窒化膜のパターンを除去した後に、ウェル形成およ
びスレショルド電圧調節用のイオン注入を実施する第7
工程と、 ゲート電極を形成する第8工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項2】 前記第6工程において、前記素子分離酸
化膜の異方性蝕刻は、蝕刻後の当該酸化膜の表面が活性
領域の基板表面より数百Å程度高く、前記窒化膜のパタ
ーンの表面より数百Å程度低くなるように実施すること
を特徴とする請求項1に記載の半導体装置の製造方法。 - 【請求項3】 前記第6工程において、前記トレンチの
側壁へのイオン注入は、傾斜角度をもって実施すること
を特徴とする請求項1に記載の半導体装置の製造方法。 - 【請求項4】 前記第6工程において、前記トレンチの
側壁へのイオン注入が前記トレンチの側壁の角部分に均
等になされるように、前記半導体基板を略一定の回転角
度で回転させながらイオン注入を繰り返し実施すること
を特徴とする請求項3に記載の半導体装置の製造方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0948044A1 (en) * | 1998-03-25 | 1999-10-06 | Nec Corporation | Trench isolated wells in a semiconductor device |
KR100486110B1 (ko) * | 1998-10-02 | 2005-07-07 | 매그나칩 반도체 유한회사 | 트렌치 구조의 소자분리막 형성 방법 |
CN103632970A (zh) * | 2012-08-22 | 2014-03-12 | 上海华虹宏力半导体制造有限公司 | 抑制nmos器件的双峰效应的方法 |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6150211A (en) | 1996-12-11 | 2000-11-21 | Micron Technology, Inc. | Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry |
JPH10256394A (ja) | 1997-03-12 | 1998-09-25 | Internatl Business Mach Corp <Ibm> | 半導体構造体およびデバイス |
US5937287A (en) | 1997-07-22 | 1999-08-10 | Micron Technology, Inc. | Fabrication of semiconductor structures by ion implantation |
US6287937B1 (en) | 1997-08-21 | 2001-09-11 | Micron Technology, Inc. | Method for simultaneous dopant driving and dielectric densification in making a semiconductor structure |
US5963799A (en) * | 1998-03-23 | 1999-10-05 | Texas Instruments - Acer Incorporated | Blanket well counter doping process for high speed/low power MOSFETs |
US6001704A (en) * | 1998-06-04 | 1999-12-14 | Vanguard International Semiconductor Corporation | Method of fabricating a shallow trench isolation by using oxide/oxynitride layers |
US6187481B1 (en) | 1998-08-20 | 2001-02-13 | Micron Technology, Inc. | Semiconductive material stencil mask and methods of manufacturing stencil masks from semiconductive material, utilizing different dopants |
US6300017B1 (en) * | 1998-08-20 | 2001-10-09 | Micron Technology, Inc. | Stencil masks and methods of manufacturing stencil masks |
US6245635B1 (en) * | 1998-11-30 | 2001-06-12 | United Microelectronics Corp. | Method of fabricating shallow trench isolation |
JP3147108B2 (ja) * | 1999-01-20 | 2001-03-19 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
TW407348B (en) * | 1999-02-03 | 2000-10-01 | United Microelectronics Corp | Manufacture of the flash memory |
US6150235A (en) * | 2000-01-24 | 2000-11-21 | Worldwide Semiconductor Manufacturing Corp. | Method of forming shallow trench isolation structures |
US6521493B1 (en) * | 2000-05-19 | 2003-02-18 | International Business Machines Corporation | Semiconductor device with STI sidewall implant |
US6660595B2 (en) * | 2000-05-23 | 2003-12-09 | Texas Instruments Incorporated | Implantation method for simultaneously implanting in one region and blocking the implant in another region |
US6437417B1 (en) * | 2000-08-16 | 2002-08-20 | Micron Technology, Inc. | Method for making shallow trenches for isolation |
US6613635B2 (en) * | 2000-12-28 | 2003-09-02 | Sanyo Electric Co., Ltd. | Method of fabricating semiconductor device having element isolation trench |
US6586296B1 (en) | 2001-04-30 | 2003-07-01 | Cypress Semiconductor Corp. | Method of doping wells, channels, and gates of dual gate CMOS technology with reduced number of masks |
KR100811438B1 (ko) * | 2001-12-29 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
US6713385B1 (en) * | 2002-10-31 | 2004-03-30 | Intel Corporation | Implanting ions in shallow trench isolation structures |
KR100950749B1 (ko) * | 2003-07-09 | 2010-04-05 | 매그나칩 반도체 유한회사 | 반도체소자의 소자분리막 형성방법 |
KR100729923B1 (ko) * | 2005-03-31 | 2007-06-18 | 주식회사 하이닉스반도체 | 스텝 sti 프로파일을 이용한 낸드 플래쉬 메모리 소자의트랜지스터 형성방법 |
KR100739246B1 (ko) * | 2005-04-11 | 2007-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 소스/드레인영역 형성방법 |
US7550355B2 (en) * | 2005-08-29 | 2009-06-23 | Toshiba America Electronic Components, Inc. | Low-leakage transistor and manufacturing method thereof |
KR100870297B1 (ko) * | 2007-04-27 | 2008-11-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
CN106158720A (zh) * | 2015-04-03 | 2016-11-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
CN107919387A (zh) * | 2016-10-10 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3901737A (en) * | 1974-02-15 | 1975-08-26 | Signetics Corp | Method for forming a semiconductor structure having islands isolated by moats |
US4415371A (en) * | 1980-12-29 | 1983-11-15 | Rockwell International Corporation | Method of making sub-micron dimensioned NPN lateral transistor |
US4419150A (en) * | 1980-12-29 | 1983-12-06 | Rockwell International Corporation | Method of forming lateral bipolar transistors |
US4466178A (en) * | 1981-06-25 | 1984-08-21 | Rockwell International Corporation | Method of making extremely small area PNP lateral transistor by angled implant of deep trenches followed by refilling the same with dielectrics |
JPS58171832A (ja) * | 1982-03-31 | 1983-10-08 | Toshiba Corp | 半導体装置の製造方法 |
US4533430A (en) * | 1984-01-04 | 1985-08-06 | Advanced Micro Devices, Inc. | Process for forming slots having near vertical sidewalls at their upper extremities |
US4534824A (en) * | 1984-04-16 | 1985-08-13 | Advanced Micro Devices, Inc. | Process for forming isolation slots having immunity to surface inversion |
JPS61202426A (ja) * | 1985-03-05 | 1986-09-08 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
US4653177A (en) * | 1985-07-25 | 1987-03-31 | At&T Bell Laboratories | Method of making and selectively doping isolation trenches utilized in CMOS devices |
NL8502765A (nl) * | 1985-10-10 | 1987-05-04 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
JPS62142318A (ja) * | 1985-12-17 | 1987-06-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP3311044B2 (ja) * | 1992-10-27 | 2002-08-05 | 株式会社東芝 | 半導体装置の製造方法 |
-
1995
- 1995-10-25 KR KR1019950037168A patent/KR0165457B1/ko not_active IP Right Cessation
-
1996
- 1996-07-08 JP JP17811796A patent/JP3604818B2/ja not_active Expired - Fee Related
- 1996-08-09 US US08/694,641 patent/US5795801A/en not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0948044A1 (en) * | 1998-03-25 | 1999-10-06 | Nec Corporation | Trench isolated wells in a semiconductor device |
KR100486110B1 (ko) * | 1998-10-02 | 2005-07-07 | 매그나칩 반도체 유한회사 | 트렌치 구조의 소자분리막 형성 방법 |
CN103632970A (zh) * | 2012-08-22 | 2014-03-12 | 上海华虹宏力半导体制造有限公司 | 抑制nmos器件的双峰效应的方法 |
Also Published As
Publication number | Publication date |
---|---|
KR970023995A (ko) | 1997-05-30 |
US5795801A (en) | 1998-08-18 |
KR0165457B1 (ko) | 1999-02-01 |
JP3604818B2 (ja) | 2004-12-22 |
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