KR100870297B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 제로 틸트(Zero Tilt) 조건을 적용하는 이온 주입 공정을 실시하여 P웰을 형성함으로써, 도펀트와 반도체 기판 내부의 실리콘(Si) 격자와의 충돌에 의한 스트레스를 최소화하여 반도체 기판 내에 잔류되는 스트레스를 최소화함에 따라 채널 정션 내 잔류된 스트레스에 기인한 디스터번스에 의한 NOP 페일을 감소시킬 수 있다. 한편, P웰 형성 시 이불화붕소(BF2)를 도펀트로 사용하여 트렌치 계면에 완만한 도핑 프로파일을 형성하여 트렌치 측벽 산화막에 불소 게터층(Fluorine Getter Layer)을 형성하고, 이를 붕소 확산 장벽층(Boron Diffusion Barrier)으로 사용하여 SOD 절연막을 소자 분리막으로 사용하더라도 붕소의 손실(loss)을 방지함으로써, 손실된 붕소의 보상을 위한 추가 이온 주입 공정을 생략하여 셀 NOP 디스터번스(disturbance) 특성을 개선할 수 있다.
셀 디스터번스, P웰, 제로 틸트, BF2, 싱글 타입, 불소 게터층, 붕소 확산 장벽층

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 스크린 산화막
104 : TN웰 106 : P웰
108 : 문턱전압 조절용 이온 주입 영역
110 : 버퍼 산화막 112 : 질화막
114 : 하드 마스크 116 : 소자 분리 마스크
118 : 트렌치 120 : 붕소 보상용 이온 주입 영역
122 : 산화막 124 : 절연막
124a : 소자 분리막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 셀 디스터번스(disturbance) 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조 공정에서는 웰 정션(well junction)을 형성하고 트랜지스터의 문턱전압을 조절하기 위하여 이온주입 공정을 실시한다. 최근에는 소자가 고집적화됨에 따라 트랜지스터의 특성을 확보하기 위하여 이온주입 공정시 고농도의 불순물을 주입하여 웰 정션을 형성하고 있다. 또한, STI를 형성함에 있어, 더 넓은 면적을 확보하기 위해 LOCOS(LOCal Oxidation of Silicon) 구조 대신 반도체 기판에 트렌치를 형성하고 트렌치를 절연 물질로 채우는 STI(Shallow Trench Isolation) 구조를 적용함에 따라, 과도한 실리콘(Si) 식각에 의한 실리콘 기판 측벽의 식각 손상을 피할 수가 없다. 이렇게 계속되는 인-풋 데미지 파라미터(in-put damage parameter)에 의해서 채널 정션 내의 스트레스(stress)가 증가하고 있으며, 이렇게 증가된 스트레스는 후속한 어닐 공정에 의해 결함(defect)으로 성장하여 TED(Transit Enhanced Diffusion)에 의한 디스터번스를 발생시킨다. 이때, 채널 부스팅(Channel Boosting)에 의한 프로그램(program) 및 소거(erase)를 실시하는 플래시 메모리 소자의 경우에는 채널 정션 내의 디스터번스 존재에 의한 NOP(Number Of Program) 페일(Fail)이 발생하며, 이는 활성 영역 내부의 스트레스 잔존 원인이 되는 부분에서는 더욱 심각해진다.
더욱이, 최근에는 고밀도 플라즈마(High Density Plasma; HDP) 산화막의 트렌치 갭 필(gap-fill) 한계로 인해 트렌치 매립 물질을 SOD(Spin on Dielectric) 물질로 변경하여 트렌치를 매립하는 방식이 도입되었다. 특히, SOD 물질 중 점도가 낮아 물처럼 흐르는 성질을 가지는 PSZ(polysilazane)를 이용하여 트렌치를 완전히 갭필하는 방법이 있다. 그러나, SOD 물질로 트렌치를 매립할 경우 사용되는 물질의 스트레스와 후속 열처리 공정에 의해 도펀트 분리(Dopant Segregation)가 증가되어 험프(Hump) 발생으로 누설 전류가 증가함에 따라 추가 이온주입에 의해 손실된 도펀트의 보상이 요구되고, 이로 인해 셀 디스터번스를 유발하는 요인은 더욱 더 증가하게 된다.
본 발명은 제로 틸트(Zero Tilt) 조건을 적용하는 이온 주입 공정을 실시하여 P웰을 형성함으로써, 도펀트와 실리콘 격자의 충돌에 의한 스트레스를 최소화하여 반도체 기판 내에 잔류되는 스트레스를 최소화함에 따라 채널 정션 내 잔류된 스트레스에 기인한 디스터번스에 의한 NOP 페일을 감소시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판에 트리플 N웰(Triple N Well)을 형성하는 단계, 제로 틸트(Zero Tilt) 조건을 적용함과 아울러 붕소보다 질량이 큰 도펀트로 이온 주입 공정을 실시하여 트리플 N웰 영역 내부에 P웰을 형성하는 단계, 반도체 기판 상에 소자 분리 마스크를 형성하는 단계, 소자 분리 영역의 소자 분리 마스크 및 반도체 기판을 식각하여 P웰 영역 내에 트렌치를 형성하는 단계, 및 트렌치를 채우는 소자 분리막을 형성하는 단계를 포함한다.
상기에서, 반도체 기판 상에 300 내지 500Å의 두께로 스크린 산화막이 더 형성된다. 트리플 N웰은 N형 도펀트를 2 내지 10도의 틸트 조건을 적용하여 800 내지 2000KeV의 이온 주입 에너지에서 1E11 내지 1E14ions/㎠의 도즈량으로 실시하는 이온 주입 공정으로 형성된다. 트리플 N웰 형성 후 900 내지 1000℃의 온도에서 퍼니스 어닐(furnace anneal)을 이용한 어닐링 공정을 실시하는 단계를 더 포함한다.
P웰은 이불화붕소(BF2)를 도펀트로 사용하여 200 내지 500KeV의 이온 주입 에너지에서 1E11 내지 1E14ions/㎠의 도즈량으로 실시하는 이온 주입 공정으로 형성한다. 이온 주입 공정은 싱글 타입(Single Type)으로 실시한다. P웰 형성 후 P웰 영역 내부에 문턱전압 조절용 이온 주입 영역을 형성하는 단계를 더 포함하며, 문턱전압 조절용 이온 주입 영역은 이불화붕소(BF2)를 도펀트로 하여 5 내지 50KeV의 이온 주입 에너지에서 1E11 내지 1E14ions/㎠의 도즈량으로 실시하는 이온 주입 공정으로 형성된다.
트렌치 형성 후 상기 트렌치 측벽에 붕소(Boron; B) 보상용 이온 주입 영역을 형성하는 단계를 더 포함하며, 붕소 보상용 이온 주입 영역은 붕소를 도펀트로 하여 5 내지 50KeV의 이온 주입 에너지에서 1E11 내지 1E14ions/㎠의 도즈량으로 실시하는 이온 주입 공정으로 형성된다. 붕소 보상용 이온 주입 영역은 질소(N2) 가스 분위기의 이온 주입 공정으로 형성된다.
트렌치의 측벽에 산화막을 형성하는 단계를 더 포함하며, 트렌치 측벽의 산화막에 P웰 형성 시 주입된 불소 이온(F-)이 응집된 불소 게터층이 형성된다. 소자 분리막을 형성하는 단계는, 트렌치를 채우도록 트렌치를 포함한 소자 분리 마스크 상에 절연 물질을 증착하여 절연막을 형성하는 단계, 및 절연막을 소자 분리 마스크의 질화막 표면이 노출되는 시점까지 식각하는 단계를 포함한다.
소자 분리막은 SOD(Spin on Dielectric) 절연막으로 형성되며, SOD 절연막 형성 단계는 SOD 코팅(Coating) 공정, 베이킹(Baking) 공정 및 큐어링(Curing) 공정을 포함한다. SOD 코팅 공정은 PSZ(Polysilazane) 계열의 물질을 사용한다. 베이킹 공정은 50℃ 내지 250℃의 온도에서 실시한다. 큐어링 공정은 200℃ 내지 400℃의 온도에서 실시한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도로서, 셀 영역의 NMOS 트랜지스터에 한하여 설명하기로 한다.
도 1a를 참조하면, 반도체 기판(100) 상에 스크린 산화막(102)을 형성한다. 스크린 산화막(102)은 산화(Oxidation) 공정으로 형성할 수 있으며, 바람직하게 750 내지 800℃의 온도에서 습식 산화(wet oxidation) 공정으로 형성한다. 이때, 스크린 산화막(102)은 후속한 P웰 형성 시 제로 틸트(Zero Tilt)를 적용한 이온 주입 공정에 의한 비정상적인 채널링(Channeling)을 방지하기 위하여 300 내지 500Å의 두께로 두껍게 형성한다.
스크린 산화막(102)이 형성된 후에는 웰(well)을 형성한다. 웰(well)은 트리플 N웰(Triple N Well; TN웰, 104)을 먼저 형성하고 TN웰(104) 영역의 내부에 P웰(미도시)을 형성하는 방식으로 진행한다. 여기서, TN웰(104)은 P형 반도체 기판(100)과의 경계를 명확히 하기 위하여 Rp(Projected Range) 부분의 농도가 극대화되도록, N형 도펀트(Dopant)를 2 내지 10도의 틸트 조건을 적용하여 800 내지 2000KeV의 이온 주입 에너지에서 1E11 내지 1E14ions/㎠의 도즈(Dose)량으로 실시하는 이온 주입 공정에 의해 형성된다.
이후, TN웰(104) 형성 시 고 에너지(High Energy)를 이용하는 이온 주입 공정에 의한 반도체 기판(100)의 손상을 보상하기 위해 어닐링(annealing) 공정을 더 실시하며, 바람직하게 900 내지 1000℃의 온도에서 퍼니스(furnace) 어닐을 실시한다.
도 1b를 참조하면, 제로 틸트(Zero Tilt) 조건을 적용한 이온 주입 공정을 실시하여 TN웰(104) 영역 내부에 P웰(106)을 형성한다. 이때, 이온 주입 공정은 이불화붕소(BF2)를 도펀트(Dopant)로 하여 제로 틸트 조건을 적용하여 200 내지 500KeV의 이온 주입 에너지에서 1E11 내지 1E14ion/㎠의 도즈량으로 실시한다. 제로 틸트 조건은 불순물(도펀트)이 주입되는 각도가 반도체 기판(100)과 수직인 것을 의미한다. 또한, 이온 주입 공정은 싱글 타입(Single Type)으로 실시하여 대구경화된 반도체 기판(100) 내 제로 틸트 적용에 따른 도핑의 균일도(Uniformity)를 극대화 할 수 있다.
이렇게, P웰(106) 형성을 위한 이온 주입 공정은 제로 틸트 조건을 적용함에 따라 도펀트와 반도체 기판(100) 내부의 실리콘(Si) 격자와의 충돌을 최소화하여 P웰(106) 내 스트레스를 최소화할 수 있다. 따라서, 충돌에 의한 잔류 스트레스에 의해 발생하는 디스터번스(Disturbance)에 의한 NOP(Number Of Program) 페일(Fail)을 억제하여 셀 디스터번스 특성을 향상시킬 수 있다.
또한, P웰(106) 형성을 위한 이온 주입 공정은 붕소(Boron; B)보다 질량이 큰 이불화붕소(BF2)를 도펀트로 사용하여 싱글 타입으로 실시함으로써, 이후에 형성될 트렌치 측벽의 계면에 완만한 도핑 프로파일(Broad Doping Profile)을 형성하여 제로 틸트에 의해 발생할 수 있는 비정상적인 채널링(Channeling)을 최소화할 수 있다. 한편, 완만한 도핑 프로파일 형성 시 반도체 기판(100) 내부의 EOR(End Of Range) 결함(Defect) 발생 프로파일 역시 완만한 프로파일이 되도록 한다.
도 1c를 참조하면, 트랜지스터의 문턱전압(Vth; Treshold Voltage) 제어를 위하여 P형 도펀트를 이용한 이온 주입 공정을 더 실시할 수 있다. 이때, 이온 주입 공정은 이불화붕소(BF2)를 도펀트로 하여 5 내지 50KeV의 이온 주입 에너지에서 1E11 내지 1E14ions/㎠의 도즈량으로 실시한다. 이로써, P웰(106) 영역 내 상부에 문턱전압 조절용 이온 주입 영역(108)이 형성된다.
도 1d를 참조하면, 식각 공정을 실시하여 스크린 산화막(102)을 제거한 후 반도체 기판(100) 상에 STI(Shallow Trench Isolation) 구조의 소자 분리막 형성을 위한 소자 분리 마스크(116)를 형성한다. 이때, 스크린 산화막(102)은 BOE(Buffered Oxide Etchant) 또는 DHF(Diluted HF)를 이용한 습식 식각(Wet Etch) 공정으로 제거할 수 있다. 소자 분리 마스크(116)는 버퍼 산화막(110), 질화막(112) 및 하드 마스크(114)의 적층막으로 형성할 수 있다. 버퍼 산화막(110)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화 공정으로 형성될 수 있다. 질화막(112)은 질화막 계열의 물질로 형성하며, 실리콘 질화막(SixNy) 또는 실리콘 산화질화막(SiON)으로 형성할 수 있다. 하드 마스크(114)는 산화막 계열 또는 카본 폴리머 계열 등의 물질로 형성할 수 있다. 질화막(112) 및 하드 마스크(114)는 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로 형성할 수 있다.
도 1e를 참조하면, 마스크(미도시)를 이용한 식각 공정으로 소자 분리 영역의 소자 분리 마스크(116)를 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)의 표면 일부가 노출된다. 계속해서, 패터닝된 소자 분리 마스크(116)를 마스크로 하는 식각 공정으로 노출된 반도체 기판(100)의 소자 분리 영역을 일정 깊이만큼 식각한다. 이로써, 소자 분리 영역에 트렌치(118)가 형성된다.
이때, 마스크(미도시)는 하드 마스크(114) 상에 포토레지스트를 도포하여 포 토레지스트막을 형성한 후 기 설계된 마스크를 이용한 노광 및 현상으로 형성된 포토레지스트 패턴을 이용할 수 있다. 포토레지스트 패턴은 트렌치(118)를 형성하는 과정에서 식각되어 제거될 수 있으며, 잔류되는 경우 추가 식각 공정을 통해 제거한다.
도 1f를 참조하면, 험프(Hump) 방지를 위해 붕소(Boron; B)의 손실(loss)이 보상(compensation)되도록 이온 주입 공정을 더 실시하여 트렌치(118) 측벽에 붕소 보상용 이온 주입 영역(120)을 형성한다. 이때, 이온 주입 공정은 붕소를 도펀트로 하여 5 내지 50KeV의 이온 주입 에너지에서 1E11 내지 1E14ions/㎠의 도즈량으로 실시한다. 또한, 이온 주입 공정은 반도체 기판(100)에 Si-N 결합(Bonding)을 형성하기 위하여 질소(N2) 가스 분위기에서 실시한다.
도 1g를 참조하면, 트렌치(118) 형성시 발생된 식각 손상을 보상하고, 트렌치(118) 매립 물질의 스트레스에 의한 페일 비트(Fail Bit) 억제를 위해 트렌치(118) 측벽에 산화막(122)을 형성한다. 이때, 산화막(122)은 산화 공정으로 형성할 수 있으며, 이 경우 실리콘 산화막(SiO2)으로 형성된다. 한편, 산화 공정 시 버퍼 산화막(110), 질화막(112) 및 하드 마스크(114)의 노출된 표면에도 산화막(122)이 형성될 수도 있으며, 이 경우 트렌치(118) 측벽에서보다 얇게 형성된다.
바람직하게, 산화 공정은 문턱전압 조절용 도펀트의 거동이 최대한 억제될 수 있도록 750 내지 800℃의 온도에서 습식 산화(Wet Oxidation) 공정으로 실시한다. 이로써, OED(Oxidation Enhanced Diffusion)에 의해 트렌치(118)와 산화 막(122)의 계면(Si/SiO2의 계면)에 P웰(106) 형성 시 이온주입된 불소 이온(F-)이 응집된 불소 게터층(Fluorine Getter Layer)(미도시)이 형성된다. 이렇게 형성된 불소 게터층에 의해 붕소가 게터링되어 셀 영역의 누설 전류를 방지하고, 셀 영역 내부의 잔류 재결합에 기인하지 못한 P형 게터링을 발생시켜 반도체 기판(100)의 스트레스를 제거할 수 있다.
도 1h를 참조하면, 트렌치(118)가 채워지도록 트렌치(118)를 포함한 패터닝된 소자 분리 마스크(116) 상에 절연 물질을 증착하여 절연막(124)을 형성한다. 이때, 절연막(124)은 흐름성이 좋아 트렌치(118) 매립 특성이 가장 우수한 SOD(Spin On Dielectric) 방식을 이용하여 SOD 절연막으로 형성한다. 바람직하게, SOD 절연막은 PSZ(polysilazane) 계열의 물질을 사용하여 형성한다. 따라서, SOD 절연막은 PSZ막으로 형성되며, 보이드(void) 없이 트렌치(118)를 갭 필(gap-fill) 할 수 있다.
구체적으로, SOD 방식으로 PSZ막을 형성할 경우, 코팅(Coating) 공정 후 베이킹(Baking) 공정 및 큐어링(curing) 공정을 포함하며, 이때, 베이킹 공정은 생략할 수도 있다. 여기서, 코팅된 막을 경화시키기 위한 베이킹 공정은 50℃ 내지 250℃의 온도에서 실시한다. 또한, PSZ막에 포함된 불순물 가스를 아웃가싱(Out-gasing) 시키고, 막질을 치밀화시키기 위한 큐어링(curing) 공정은 소자 분리 영역의 내부 응력에 의해 반도체 기판(100)의 활성 영역에 휨이 발생되지 않도록 200℃ 내지 400℃의 온도에서 실시한다.
도 1i를 참조하면, 절연막(124)을 소자 분리 마스크(116)의 질화막(112) 표면이 노출되는 시점까지 식각한다. 여기서, 식각 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다. 이로써, 트렌치(118) 내부에만 절연막(124)이 잔류되어 소자 분리막(124a)이 형성된다.
이후, 유효 산화막 높이(Effective Field oxide Height; EFH)를 조절하기 위하여 소자 분리막(124a)의 일부를 식각한다. EFH 조절을 위한 식각 공정은 건식 식각(Dry Etch) 공정 또는 습식 식각(Wet Etch) 공정으로 실시할 수 있다. 이때, 싸이클링(cycling) 특성이 저하되는 것을 방지하기 위하여 소자 분리막(124a)은 반도체 기판(100)의 상부 표면보다 낮아지지 않도록 한다. 그런 다음, 잔류된 질화막(112) 및 버퍼 산화막(110)을 제거한다. 질화막(112)은 인산(H3PO4) 용액을 이용하여 제거할 수 있다. 한편, 버퍼 산화막(110)은 질화막(112) 제거 공정 시 함께 제거될 수도 있으며, 잔류되는 경우 BOE(Buffered Oxide Etchant) 또는 DHF(Diluted HF) 용액을 사용한 식각 공정으로 제거할 수 있다.
도면으로 도시하지는 않았지만, 반도체 기판(100) 상에 터널 절연막, 플로팅 게이트용 도전막을 적층한 후 패터닝하고, 계속해서 유전체막 및 컨트롤 게이트용 도전막을 적층한 후 패터닝하여 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 이루어지는 게이트를 형성하는 공정을 진행한 다음 후속 공정을 실시한다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
상술한 바에 의해 본 발명은 다음과 같은 효과가 있다.
첫째, 제로 틸트(Zero Tilt) 조건을 적용하는 이온 주입 공정을 실시하여 셀 정션용 P웰을 형성함으로써, 도펀트와 반도체 기판 내부의 실리콘 격자와의 충돌에 의한 스트레스를 최소화하여 반도체 기판 내에 잔류되는 스트레스를 최소화함에 따라 채널 정션 내 잔류된 스트레스에 기인한 디스터번스에 의한 NOP 페일을 감소시킬 수 있다.
둘째, P웰 형성 시 이불화붕소(BF2)를 도펀트로 사용하여 트렌치 계면에 완만한 도핑 프로파일을 형성하여 트렌치 측벽 산화막에 불소 게터층(Fluorine Getter Layer)을 형성하고, 이를 붕소 확산 장벽층(Boron Diffusion Barrier)으로 사용하여 SOD 절연막을 소자 분리막으로 사용하더라도 붕소의 손실(loss)을 방지함으로써, 손실된 붕소의 보상을 위한 추가 이온 주입 공정을 생략하여 셀 NOP 디스터번스(disturbance) 특성을 개선할 수 있다.
셋째, 트렌치 측벽 산화막에 형성된 불소 게터층에 의해 붕소가 게터링되어 셀 영역의 누설 전류를 방지하고, 셀 영역 내부의 잔류 재결합에 기인하지 못한 P형 게터링을 발생시켜 반도체 기판의 스트레스를 제거하여 채널 정션 내 잔류된 스트레스에 기인한 디스터번스에 의한 NOP 페일을 감소시킬 수 있다.
넷째, 소자 분리막을 SOD 절연막으로 형성하여 트렌치 갭 필 능력을 향상시키고, 이를 통해 소자의 신뢰성을 향상시킬 수 있다.
다섯째, 손실된 붕소의 보상을 위한 추가 이온 주입 공정을 생략하여 공정을 단순화할 수 있다.

Claims (20)

  1. 반도체 기판에 트리플 N웰(Triple N Well)을 형성하는 단계;
    제로 틸트(Zero Tilt) 조건을 적용함과 아울러 붕소보다 질량이 큰 도펀트로 이온 주입 공정을 실시하여 상기 트리플 N웰 영역 내부에 P웰을 형성하는 단계;
    상기 반도체 기판 상에 소자 분리 마스크를 형성하는 단계;
    소자 분리 영역의 상기 소자 분리 마스크 및 상기 반도체 기판을 식각하여 상기 P웰 영역 내에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 산화막을 형성하는 단계; 및
    상기 트렌치를 채우는 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 반도체 기판상에 300Å 내지 500Å의 두께로 스크린 산화막을 형성하는 단계;
    상기 반도체 기판에 트리플 N웰(Triple N Well)을 형성하는 단계;
    제로 틸트(Zero Tilt) 조건을 적용함과 아울러 붕소보다 질량이 큰 도펀트로 이온 주입 공정을 실시하여 상기 트리플 N웰 영역 내부에 P웰을 형성하는 단계;
    상기 반도체 기판 상에 소자 분리 마스크를 형성하는 단계;
    소자 분리 영역의 상기 소자 분리 마스크 및 상기 반도체 기판을 식각하여 상기 P웰 영역 내에 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우는 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  3. 반도체 기판에 N형 도펀트를 2도 내지 10도의 틸트 조건을 적용하되 800KeV 내지 2000KeV의 에너지, 1E11ions/㎠ 내지 1E14ions/㎠의 도즈량으로 이온 주입 공정을 실시하여 트리플 N웰(Triple N Well)을 형성하는 단계;
    제로 틸트(Zero Tilt) 조건을 적용함과 아울러 붕소보다 질량이 큰 도펀트로 이온 주입 공정을 실시하여 상기 트리플 N웰 영역 내부에 P웰을 형성하는 단계;
    상기 반도체 기판 상에 소자 분리 마스크를 형성하는 단계;
    소자 분리 영역의 상기 소자 분리 마스크 및 상기 반도체 기판을 식각하여 상기 P웰 영역 내에 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우는 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 반도체 기판에 트리플 N웰(Triple N Well)을 형성하는 단계;
    상기 반도체 기판에 900℃ 내지 1000℃의 온도에서 퍼니스 어닐(furnace anneal)을 이용한 어닐링 공정을 실시하는 단계;
    제로 틸트(Zero Tilt) 조건을 적용함과 아울러 붕소보다 질량이 큰 도펀트로 이온 주입 공정을 실시하여 상기 트리플 N웰 영역 내부에 P웰을 형성하는 단계;
    상기 반도체 기판 상에 소자 분리 마스크를 형성하는 단계;
    소자 분리 영역의 상기 소자 분리 마스크 및 상기 반도체 기판을 식각하여 상기 P웰 영역 내에 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우는 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  5. 반도체 기판에 트리플 N웰(Triple N Well)을 형성하는 단계;
    제로 틸트(Zero Tilt) 조건을 적용함과 아울러 붕소보다 질량이 큰 이불화붕소(BF2)를 도펀트로 사용하는 이온 주입 공정을 실시하여 상기 트리플 N웰 영역 내부에 P웰을 형성하는 단계;
    상기 반도체 기판 상에 소자 분리 마스크를 형성하는 단계;
    소자 분리 영역의 상기 소자 분리 마스크 및 상기 반도체 기판을 식각하여 상기 P웰 영역 내에 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우는 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  6. 반도체 기판에 트리플 N웰(Triple N Well)을 형성하는 단계;
    제로 틸트(Zero Tilt) 조건을 적용함과 아울러 200KeV 내지 500KeV의 이온 주입 에너지를 가하며 붕소보다 질량이 큰 도펀트를 1E11ions/㎠ 내지 1E14ions/㎠의 농도로 이온 주입 공정을 실시하여 상기 트리플 N웰 영역 내부에 P웰을 형성하는 단계;
    상기 반도체 기판 상에 소자 분리 마스크를 형성하는 단계;
    소자 분리 영역의 상기 소자 분리 마스크 및 상기 반도체 기판을 식각하여 상기 P웰 영역 내에 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우는 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 반도체 기판에 트리플 N웰(Triple N Well)을 형성하는 단계;
    제로 틸트(Zero Tilt) 조건을 적용하며 붕소보다 질량이 큰 도펀트를 사용하여 싱글 타입(Single Type)의 이온 주입 공정을 실시하여 상기 트리플 N웰 영역 내부에 P웰을 형성하는 단계;
    상기 반도체 기판 상에 소자 분리 마스크를 형성하는 단계;
    소자 분리 영역의 상기 소자 분리 마스크 및 상기 반도체 기판을 식각하여 상기 P웰 영역 내에 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우는 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 반도체 기판에 트리플 N웰(Triple N Well)을 형성하는 단계;
    제로 틸트(Zero Tilt) 조건을 적용함과 아울러 붕소보다 질량이 큰 도펀트로 이온 주입 공정을 실시하여 상기 트리플 N웰 영역 내부에 P웰을 형성하는 단계;
    상기 P웰 영역 내부에 문턱전압 조절용 이온 주입 영역을 형성하는 단계;
    상기 반도체 기판 상에 소자 분리 마스크를 형성하는 단계;
    소자 분리 영역의 상기 소자 분리 마스크 및 상기 반도체 기판을 식각하여 상기 P웰 영역 내에 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우는 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 문턱전압 조절용 이온 주입 영역은 이불화붕소(BF2)를 도펀트로 하여 5KeV 내지 50KeV의 이온 주입 에너지에서 1E11ions/㎠ 내지 1E14ions/㎠의 도즈량으로 실시하는 이온 주입 공정으로 형성되는 반도체 소자의 제조 방법.
  10. 반도체 기판에 트리플 N웰(Triple N Well)을 형성하는 단계;
    제로 틸트(Zero Tilt) 조건을 적용함과 아울러 붕소보다 질량이 큰 도펀트로 제1 이온 주입 공정을 실시하여 상기 트리플 N웰 영역 내부에 P웰을 형성하는 단계;
    상기 반도체 기판 상에 소자 분리 마스크를 형성하는 단계;
    소자 분리 영역의 상기 소자 분리 마스크 및 상기 반도체 기판을 식각하여 상기 P웰 영역 내에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 붕소(Boron; B)를 보상하기 위한 제2 이온 주입 공정을 실시하는 단계; 및
    상기 트렌치를 채우는 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제2 이온 주입 공정은 상기 붕소를 도펀트로 하여 5KeV 내지 50KeV의 이온 주입 에너지에서 1E11ions/㎠ 내지 1E14ions/㎠의 도즈량으로 실시하는 반도체 소자의 제조 방법.
  12. 제 10 항에 있어서,
    상기 제2 이온 주입 공정은 질소(N2) 가스 분위기의 이온 주입 공정으로 형성되는 반도체 소자의 제조 방법.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 산화막에 상기 P웰 형성 시 주입된 불소 이온(F-)이 응집된 불소 게터층이 형성되는 반도체 소자의 제조 방법.
  15. 제 1 항에 있어서, 상기 소자 분리막을 형성하는 단계는,
    상기 트렌치를 채우도록 상기 트렌치를 포함한 상기 소자 분리 마스크 상에 절연 물질을 증착하여 절연막을 형성하는 단계; 및
    상기 절연막을 상기 소자 분리 마스크의 질화막 표면이 노출되는 시점까지 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  16. 제 1 항에 있어서,
    상기 소자 분리막은 SOD(Spin on Dielectric) 절연막으로 형성되는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 SOD 절연막을 형성하는 공정은 SOD 코팅 공정, 베이킹 공정 및 큐어링 공정을 포함하는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 SOD 코팅 공정은 PSZ(Polysilazane) 계열의 물질을 사용하는 반도체 소자의 제조 방법.
  19. 제 17 항에 있어서,
    상기 베이킹 공정은 50℃ 내지 250℃의 온도에서 실시하는 반도체 소자의 제조 방법.
  20. 제 17 항에 있어서,
    상기 큐어링 공정은 200℃ 내지 400℃의 온도에서 실시하는 반도체 소자의 제조 방법.
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