DE102005005327A1

DE102005005327A1 - Feldefekttansistor, Transistoranordnung sowie Verfahren zur Herstellung eines halbleitenden einkristallinen Substrats und einer Transistoranordnung

Info

Publication number: DE102005005327A1
Application number: DE102005005327A
Authority: DE
Inventors: Albert Birner; Matthias Goldbach
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2004-05-17
Filing date: 2005-02-04
Publication date: 2005-12-15
Also published as: US20050285150A1; US7385256B2

Abstract

Zur Isolation von aktiven Gebieten von n-FETs (91) und p-FETs (92) werden neben den durch Abschnitte eines Halbleitersubstrats (1) ausgebildeten aktiven Gebieten (11n, 11p) Isolatorstrukturen (21n, 21p, 22n, 22p) im Halbleitersubstrat (1) vorgesehen, die herstellungsbedingt eine Zugspannung oder eine Druckspannung auf die jeweils benachbarten aktiven Gebiete (11n, 11p) ausüben und diese entsprechend verspannen. Die Isolatorstrukturen (21n, 21p, 22n, 22p) basieren jeweils auf einem Basisabschnitt (211), durch den in angrenzenden aktiven Gebieten (21n) eine Zugspannung induziert wird. Jeweils an einen p-FET (92) anschließende Isolatorstrukturen (21p, 22p) werden selektiv mit zusätzlichen Pufferschichten (61) versehen, durch die herstellungsbedingt eine Druckspannung in angrenzenden Strukturen induziert wird. Die Ladungsträgerbeweglichkeit sowie von Elektronen in den Kanalbereichen (112n) der n-FETs (91) als auch die von Löchern in den Kanalbereichen (112p) der p-FETs (92) ist erhöht und die Funktionalität sowohl der n-FETs (91) als auch der p-FETs (92) verbessert.

Description

Die Erfindung bezieht sich auf eine Feldeffekttransistorstruktur mit einem aus einem Abschnitt eines monokristallinen Halbleitersubstrats gebildeten und mechanisch verspannten aktiven Gebiet, in dem in einem leitenden Zustand der Feldeffekttransistorstruktur ein Drain-Strom durch einen Kanalbereich zwischen einem Source-Bereich und einem Drain-Bereich in Richtung einer Kanalachse und parallel zu einer Strukturoberfläche des Halbleitersubstrats fließt und einer entlang einer Grenzfläche an das aktive Gebiet angrenzenden, mechanisch auf Zug verspannten und eine Zugspannung im aktiven Gebiet induzierenden Spannungssteuerstruktur. Von der Erfindung werden eine weitere Feldeffekttransistorstruktur, eine Transistoranordnung mit n-Kanal- und p-Kanal-Feldeffekttransistoren sowie jeweils ein Verfahren zur Herstellung eines halbleitenden Substrats und einer Transistoranordnung mit n-Kanal- und p-Kanal-Feldeffekttransistoren umfasst.
Eine in einem einkristallinen Halbleitersubstrat wirkende mechanische Spannung beeinflusst die Beweglichkeit von Ladungsträgern im Halbleitersubstrat. Der Einfluss der mechanischen Spannung ist abhängig von der Richtung eines Ladungsträgerflusses sowie vom Ladungsträgertyp. Die Beweglichkeit von Elektronen parallel zu einer (001)-Kristallfläche eines Siliziumsubstrats steigt monoton sowohl mit einer längs des Ladungsträgerflusses als auch mit einer quer zum Ladungsträgerfluss wirkenden Zugspannung. Die Beweglichkeit von Löchern in Richtung des Ladungsträgerflusses steigt monoton mit einer entlang des Ladungsträgerflusses wirkenden Druckspannung. Der Einfluss einer senkrecht zum Ladungsträgerfluss wirkenden mechanischen Spannung auf die Beweglichkeit der Löcher ist ab hängig von der Ausrichtung des Ladungsträgerflusses zu den Kristallachsen.
In einem Feldeffekttransistor fließt im leitenden Zustand ein Ladungsträgerfluss als Drainstrom durch einen Kanalbereich zwischen einem Source- und einem Drain-Bereich. Der Kanalbereich, der Source-Bereich und der Drain-Bereich sind innerhalb eines monokristallinen Halbleitersubstrats ausgebildet. Es ist bekannt, das Kristallgefüge des Halbleitersubstrats gezielt in geeigneter Weise dauerhaft zu dehnen oder zu stauchen, um die Ladungsträgerbeweglichkeit von Elektronen bzw. Löchern insbesondere im Kanalbereich zu erhöhen. Als Folge ergibt sich ein reduzierter Drain/Source-Widerstand R_DSon des Feldeffekttransistors im durchgeschalteten, leitenden Zustand.

Ein Verfahren, die Gitterkonstante von einem Silizium- Substrat zu erhöhen, wird in der Patentschrift US 6,717,213 B2 (Doyle et al.) angegeben. Dieses Verfahren basiert darauf, dass ein dünnes Silizium-Kristall auf ein Silizium-Germanium Substrat aufgebracht wird. Da das Silizium-Germanium eine deutlich höhere Gitterkonstante als das reine Silizium aufweist, wird aufgrund der Bindungsenergie die Gitterkonstante des Siliziums auf die Gitterkonstante des Silizium-Germanium Substrates gestreckt.

Als Nachteil erweist sich bei dem Verfahren nach dem Stand der Technik, dass die Wahrscheinlichkeit von Kristallbaufehlern in dem gestreckten Silizium sehr groß ist.

In der Patentschrift US 5,534,713 (Ismail et al.) ist eine Transistoranordnung beschrieben, die sowohl p-Kanal-Fe1deffekttransistoren (p-FETs) als auch n-Kanal-Feldeffekttransistoren (n-FETs) aufweist. Die p-FETs sind im Kanalbereich weniger stark auf Zug verspannt, bzw. verspannt als die n-FETs. Die n-FETS werden in einer auf einer Silizium- Germanium-Unterlage aufgewachsenen Siliziumlage mit gestreckter Gitterkonstante ausgebildet.

In einer Transistoranordnung mit n-FETs und p-FETs gemäß der Patentschrift US 6,682,965 (Noguchi et al.) sind die Source- und Drain-Bereiche jeweils vollständig innerhalb einer unter Spannung stehenden Schicht ausgebildet.

Gemäß einem in der US 2003/0040158 (Saitoh) beschriebenen Verfahren werden planare n-FETs mit einer ersten, auf Zug verspannten Nitridschicht und planare p-FETs mit einer zweiten, auf Druck verspannten Nitridschicht abgedeckt. Eine durch die erste Nitridschicht vermittelte Zugspannung kompensiert eine im Kanalbereich des n-FETs herstellungsbedingt wirkende Druckspannung in höherem Maße als die zweite Nitridschicht eine im Kanalbereich des p-FETs herstellungsbedingt wirkende Druckspannung.

Eine Darstellung des Zusammenhangs zwischen einer mechanischen Spannung längs und quer zu einer durch die Richtung des Drainstroms vorgegebenen Kanalachse einerseits und der daraus resultierenden relativen Änderung des maximalen Drainstroms andererseits ist in der US 2004/0075148 (Kumagai et al.) für eine Orientierung der Kanalachse längs bzw. parallel zu einer <110>-Kristallachse eines monokristallinen Siliziumsubstrats wiedergegeben. Entsprechend einer an gleicher Stelle beschriebenen Transistoranordnung mit planaren n-FETs und p-FETs werden die an eine Strukturoberfläche des Siliziumsubstrats angrenzenden Abschnitte des Source- sowie des Drain-Bereichs mit einer Spannungskontrollschicht abgedeckt. Erste Abschnitte der Spannungskontrollschicht über den n-FETs sind auf Zug, zweite Abschnitte der Spannungskontrollschicht über den p-FETs auf Druck verspannt. Durch die veränderten Gitterkonstanten in den an die Spannungskontrollschicht anschließenden Abschnitten des Halbleitersubstrats wird die Beweglichkeit von Elektronen in n-FETs und die von Löchern in p- FETs unabhängig voneinander verbessert, so dass die Funktionalität sowohl der n-FETs als auch der p-FETs verbessert ist.

Die Abhängigkeit eines maximalen Drainstroms in p-FETs und n-FETs von mechanischen Spannungen längs und quer zu einer Kanalachse, die längs einer <100>-Kristallachse orientiert ist, ist in der US 2004/0217448 (Kumagai et al.) dargelegt.

In mehrschichtigen Substraten etwa gemäß der US 5,534,713 führen Relaxationsprozesse im zunächst verspannten Substrat zu einer hohen Dichte von Gitterfehlstellen.

Spannungskontrollschichten, die die jeweilige Transistorstruktur abdecken, erschweren den Zugang bzw. die Kontaktierung der abgedeckten Strukturen von oben. Eine parallel zur Grenzfläche induzierte Spannung baut sich rasch mit zunehmendem Abstand zur Grenzfläche ab. Eine hohe mechanische Spannung an der Grenzfläche zwischen der Spannungskontrollschicht und dem Halbleitersubstrat kann der Haftung der Spannungskontrollschicht und in der Folge der Zuverlässigkeit des Transistors abträglich sein.

Der Erfindung liegt die Aufgabe zugrunde, Feldeffekttransistorstrukturen mit hoher Ladungsträgerbeweglichkeit und einem geringem Drain/Source-Widerstand im leitenden Zustand zur Verfügung zu stellen, deren Herstellung einfach in übliche Fertigungsprozesse integriert werden kann. Von der Aufgabe wird die Angabe einer Transistoranordnung mit n-Kanal- und p-Kanal-Feldeffekttransistoren umfasst, deren Stromtreibereigenschaften unabhängig voneinander verbessert sind. Ferner umfasst die Erfindung die Angabe eines Verfahrens zur Herstellung eines halbleitenden einkristallinen Substrats sowie eines Verfahrens zur Herstellung einer Transistoranordnung mit n-Kanal- und p-Kanal-Feldeffekttransistoren, das die Verbesserung der Stromtreibereigenschaften beider Transistortypen ermöglicht.

Die der Erfindung zugrunde liegende Aufgabe wird bei einer Feldeffekttransistorstruktur der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmale gelöst. Eine weitere die Aufgabe lösende Feldeffekttransistorstruktur ist im Patentanspruch 10 angegeben. Die Aufgabe lösende Transistoranordnungen ergeben sich aus den Patentansprüchen 18, 25 und 26. Ein erstes die Aufgabe lösendes Verfahren im Patentanspruch 27 und ein zweites die Aufgabe lösendes Verfahren im Patentanspruch 35 angegeben.

Die den unterschiedlichen Aspekten der Erfindung einheitlich zugrunde liegende gemeinsame erfinderische Idee ist die Nutzung von Isolatorstrukturen, die gemeinhin zur Separierung etwa von Feldeffekttransistoren in ein Halbleitersubstrat eingebracht sind, als Spannungssteuerstrukturen zur Erzeugung geeigneter Zug- und Druckspannungen.

Gemäß einem ersten Aspekt der Erfindung wird dazu eine Isolatorstruktur zur Verfügung gestellt, die nach Materialschrumpfung eine Zugspannung auf ein angrenzendes aktives Gebiet eines Feldeffekttransistors ausübt.

Gemäß einem zweiten Aspekt der Erfindung werden für p-FETs die Isolatorstrukturen um Pufferschichten ergänzt, die jeweils selektiv an geeigneten Grenzfläche zwischen dem aktiven Gebiet bzw. dem Halbleitersubstrat und der angrenzenden Isolatorstruktur aufwachsen und durch Volumenexpansion eine Druckspannung in den angrenzenden Strukturen induzieren.

Eine Transistoranordnung mit n-FETs und p-FETs entsprechend einem dritten Aspekt der Erfindung weist in Nachbarschaft zu den n-FETs Isolatorstrukturen mit einem auf Zug verspannten Abschnitt und ohne Pufferschicht sowie in Nachbarschaft zu den p-FETs mindestens teilweise Isolatorstrukturen mit einer Pufferschicht auf.

Weitere Aspekte der Erfindung betreffen die Angabe von Verfahren zur Herstellung von mechanisch verspannten Halbleitersubstratabschnitten und Transistoranordnungen.

Entsprechend dem ersten Aspekt der Erfindung formt ein Abschnitt eines monokristallinen Halbleitersubstrats ein aktives Gebiet, in dem durch Zonen unterschiedlicher Dotierung ein Source-Bereich, ein Drain-Bereich und ein Kanalbereich einer Feldeffekttransistorstruktur ausgebildet sind. Der Kanalbereich ist zwischen dem Source-Bereich und dem Drain-Bereich angeordnet, schließt an eine Strukturoberfläche des Halbleitersubstrats an und ist durch ein Gatedielektrikum von einer auf der Strukturoberfläche aufliegende Gateelektrode isoliert. In einem leitenden Zustand der Feldeffekttransistorstruktur fließt zwischen dem Source-Bereich und dem Drain-Bereich ein Drainstrom im Wesentlichen entlang einer Kanalachse und parallel zur Strukturoberfläche.

Das aktive Gebiet ist unter Normalbedingungen (Normaldruck, Normaltemperatur) mechanisch auf Zug verspannt. Die im aktiven Gebiet wirkende mechanische Spannung wird durch eine entlang einer Grenzfläche an das aktive Gebiet angrenzende und mechanisch auf Zug verspannte Spannungssteuerstruktur induziert.

Erfindungsgemäß ist die Grenzfläche um jeweils mindestens 30 Grad gegen die Strukturoberfläche und gegen die Kanalachse geneigt. Bevorzugt ist die Grenzfläche im Wesentlichen orthogonal zur Kanalachse sowie um mindestens 45 Grad gegen die Strukturoberfläche geneigt. In weiter bevorzugter Weise ist die Grenzfläche im Wesentlichen orthogonal zur Strukturoberfläche.

Die Spannungssteuerstruktur ist dazu in einem Graben vorgesehen, der neben dem aktiven Gebiet von der Strukturoberfläche aus in das Halbleitersubstrat eingebracht ist. Der Source- und der Drain-Bereich bleiben jeweils von oben zugänglich. Durch das Vergraben der Spannungssteuerstruktur in das Halbleitersubstrat ist die Haftung der Spannungssteuerstruktur auf dem Halbleitersubstrat bei gleichem Betrag der induzierten Spannung verbessert. Es kann in vorteilhafter Weise eine hohe Zugspannung in das aktive Gebiet induziert werden.

Die Spannungssteuerstruktur übt abschnittsweise eine Zugspannung von mindestens 50 MPa, bevorzugt mehr als 100 MPa, auf das aktive Gebiet aus. Eine Gitterkonstante des Halbleitersubstrats im aktiven Gebiet ist in Folge der von der Spannungssteuerstruktur induzierten Zugspannung gegenüber einer Gitterkonstante des Halbleitersubstrats außerhalb des aktiven Gebiets erhöht.

Die Spannungssteuerstruktur besteht bevorzugt aus einem dielektrischen Material oder mehreren dielektrischen Materialien und bildet zugleich eine das aktive Gebiet elektrisch isolierende Isolatorstruktur. In vorteilhafter Weise bleibt ein Prozessmehraufwand gering und es ist kein zusätzlicher Platz zur Realisierung der Spannungssteuerstruktur erforderlich.

Die Isolatorstruktur umfasst mindestens einen Basisabschnitt. Der Basisabschnitt geht aus dem Aufbringen und anschließendem Verdichten eines geeigneten Grabenfüllstoffs hervor. Beim Aufbringen füllt der Grabenfüllstoff die Gräben vollständig. Beim Verdichten haftet der Grabenfüllstoff gut am umgebenden Halbleitersubstrat, so dass die Isolatorstruktur durch das Verdichten auf Zug verspannt wird. Die verspannte Isolatorstruktur erzeugt eine Zugkraft, die an der Grenzfläche zum Halbleitersubstrat angreift und eine zur Grenzfläche orthogonale Komponente aufweist. Die Zugkraft vermittelt eine mindestens in angrenzenden Abschnitten des aktiven Gebietes wirkende Zugspannung.

In bevorzugter Weise sind der Source-Bereich und der Drain-Bereich n-dotiert. Der Kanalbereich ist eigenleitend oder schwach p-dotiert. Die Feldeffekttransistorstruktur ist ein n-Kanal-Feldeffekttransistor. Die Ladungsträgerbeweglichkeit der Elektronen im gestreckten Kanalbereich ist erhöht und der Source/Drain-Widerstand im leitenden Zustand des n-FETs reduziert.

In bevorzugter Weise wird die in das aktive Gebiet induzierte Zugspannung durch eine zweite Isolatorstruktur, die am aktiven Gebiet der ersten Isolatorstruktur gegenüberliegt und ansonsten die Merkmale der ersten Isolatorstruktur aufweist, erhöht.

Die Isolatorstrukturen sind entweder jeweils in Verlängerung der Kanalachse an das aktive Gebiet angrenzend vorgesehen oder begrenzen das aktive Gebiet seitlich bzw. in einer Richtung quer zur Kanalachse.

Gemäß einer bevorzugten Ausführungsform der erfindungsgemäßen Feldeffekttransistorstruktur sind zwei weitere Isolatorstrukturen vorgesehen, die das aktive Gebiet jeweils mindestens abschnittsweise im Bereich des Kanalbereichs quer zu den beiden ersten Isolatorstrukturen begrenzen und einander am aktiven Gebiet gegenüberliegenden. Die weiteren Isolatorstrukturen sind auf die selbe Weise gebildet wie die erste Isolatorstruktur und weisen, abgesehen von der Orientierung zum jeweils zugeordneten aktiven Gebiet, deren Merkmale auf.

Das aktive Gebiet eines n-Kanal-Feldeffekttransistors ist somit in vorteilhafter Weise sowohl längs der Kanalachse als auch quer zur Kanalachse auf Zug verspannt. Die Gitterkonstante ist längs und quer zum Kanal vergrößert. Die Transistoreigenschaften eines solcherart gebildeten n-FETs sind weiter verbessert.

In einer weiteren bevorzugten Ausführungsform sind entlang der Grenzflächen zwischen den Isolator- bzw. Spannungssteuerstrukturen jeweils mindestens 1 Nanometer und maximal 30 Nanometer dicke Oxidschichten ausgebildet. Die Oxidschichten gehen aus einer Oxidation des Halbleitersubstrats nach dem Einbringen der Gräben und vor dem Einbringen des Grabenfüllstoffs hervor. Durch die Ausbildung der Oxidschichten werden Fehler in der Kristallstruktur des Halbleitersubstrats, die auf das Ätzen der Gräben zurückzuführen sind, ausgeheilt.

Ein aktives Gebiet einer weiteren Feldeffekttransistorstruktur ist als Abschnitt eines Halbleitersubstrats ausgebildet und schließt an eine Strukturoberfläche des Halbleitersubstrats an. Innerhalb des aktiven Gebietes sind ein Source-Bereich, ein Kanalbereich und ein Drain-Bereich ausgebildet, die jeweils aufeinander folgend entlang einer Kanalachse angeordnet sind. In einem leitenden Zustand der Feldeffekttransistorstruktur fließt durch den Kanalbereich ein Drainstrom zwischen dem Source-Bereich und dem Drain-Bereich in Richtung einer Kanalachse und parallel zu einer Strukturoberfläche des Halbleitersubstrats.

Entlang zweier jeweils um mindestens 30 Grad gegen die Strukturoberfläche geneigter Grenzflächen schließen jeweils eine erste bzw. eine zweite Spannungssteuerstruktur an das aktive Gebiet an. Die erste und zweite Spannungssteuerstruktur sind jeweils unter Normalbedingungen kompressiv verspannt und induzieren zwischen sich im aktiven Gebiet eine Druckspannung.

Die Spannungssteuerstrukturen sind jeweils in von der Strukturoberfläche aus in das Halbleitersubstrat eingebrachten Gräben vorgesehen.

Die Gitterkonstante des Halbleitersubstrats im aktiven Gebiet ist zwischen der ersten und der zweiten Spannungssteuerstruk tur gegenüber einer Gitterkonstante des Halbleitersubstrats in einem druck- und zugspannungsfreien Zustand reduziert.

Eine dritte und eine vierte Spannungssteuerungsstruktur liegen einander am aktiven Gebiet gegenüber und begrenzen das aktive Gebiet quer zur Orientierung der ersten und der zweiten Spannungssteuerstruktur.

Die dritte und vierte Spannungssteuerstruktur sind jeweils unter Normalbedingungen auf Zug verspannt und induzieren zwischen sich eine Zugspannung im aktiven Gebiet.

Bei einer Orientierung der Kanalachse parallel zu einer <110>-Kristallachse eines Siliziumsubstrats mit einer (100)-Oberflächenorientierung begrenzen die erste und zweite Spannungssteuerstruktur das aktive Gebiet in Verlängerung der Kanalachse und induzieren eine Druckspannung im aktiven Gebiet längs der Kanalachse. Die dritte und vierte Spannungssteuerstruktur begrenzen das aktive Gebiet quer zur Kanalachse und induzieren bevorzugt eine Zugspannung im aktiven Gebiet orthogonal zur Kanalachse. Für derart zum Kristallgitter orientierte p-FETs ergibt sich ein höherer maximaler Drainstrom, wenn die Druckbelastung quer zur Kanalachse gegenüber der Druckbelastung längs der Kanalachse mindestens reduziert oder, bevorzugt, in eine Zugbelastung transformiert ist.

Bei einer Orientierung der Kanalachse parallel zu einer <100>-Kristallachse kann gegebenenfalls eine Druckspannung quer zur Kanalachse die Beweglichkeit von Löchern in höherem Maß verbessern als eine Druckspannung längs der Kanalachse. Dann sind die erste und die zweite Spannungssteuerstruktur bevorzugt jeweils parallel zur Kanalachse vorgesehen. Die dritte und vierte Spannungssteuerstruktur sind gegebenenfalls dann vom selben Typ wie die erste und zweite Spannungssteuerstruktur. In vorteilhafter Weise ergibt sich dann eine ein heitliche Prozessierung der Spannungssteuerstrukturen im Bereich der p-FETs.

Für Siliziumsubstrate mit einer anderen als einer (100)-Oberflächenorientierung, etwa einer (111)-Oberflächenorientierung, ergibt sich die Ausformung der Spannungssteuerstrukturen für p-FETs und n-FETs gemäß der Abhängigkeit der Beweglichkeit von Löchern und Elektronen von der Orientierung der Kristallachse in entsprechender Weise.

Bevorzugt bilden die Spannungssteuerstrukturen Isolatorstrukturen aus und umfassen jeweils mindestens einen druckspannungsfreien Basisabschnitt aus einem oder mehreren dielektrischen Materialien sowie eine zwischen dem Basisabschnitt und dem aktiven Gebiet ausgebildete Pufferschicht. Die Pufferschicht ist herstellungsbedingt dazu geeignet, im aktiven Gebiet eine Druckspannung zu induzieren.

Die Pufferschicht ist entlang der Grenzfläche des aktiven Gebiets auf dem aktiven Gebiet aufgewachsen. Während des Aufwachsens wird Material in die aufwachsende Pufferschicht inkorporiert, so dass die Pufferschicht bedingt durch das Volumenwachstum einen mechanischen Druck auf das angrenzende aktive Gebiet ausübt.

Bevorzugt sind der Source-Bereich und der Drain-Bereich p-dotiert und der Kanalbereich eigenleitend oder n-dotiert. Die Feldeffekttransistorstruktur bildet einen p-Kanal-Feldeffekttransistor.

Der maximale Drainstrom des p-FETs ist aufgrund der höheren Mobilität der Löcher im Kanalbereich erhöht. Das Zeitverhalten sowie die Stromtreibereigenschaften des p-FETs sind verbessert. Auf aufliegende Spannungskontrollschichten oder unterliegende Germanium-Silizium-Lagen kann in vorteilhafter Weise verzichtet werden.

Die Schichtdicke der Pufferschicht nimmt herstellungsbedingt ausgehend von der Strukturoberfläche des Halbleitersubstrats in Richtung der Tiefe des Halbleitersubstrats kontinuierlich ab.

In bevorzugter Weise geht die Isolator- bzw. Spannungssteuerstruktur aus einem zum Verdichten geeigneten Grabenfüllstoff hervor, mit dem der Graben gefüllt und der im Zuge einer Nachbehandlung verdichtet wird. Durch den Materialschwund des Grabenfüllstoffs wirkt auf das angrenzende aktive Gebiet eine Zugspannung, die durch die Pufferschicht mindestens teilweise kompensiert oder in eine Druckspannung transformiert wird.

Als Grabenfüllstoff sind insbesondere Spin-On-Glas-Materialien geeignet, die unter geeigneten Prozessbedingungen in ausreichendem Umfang schrumpfen und dabei mit angrenzenden Abschnitten des Halbleitersubstrats verbunden bleiben.

In bevorzugter Weise geht der Basisabschnitt der Isolatorstruktur aus dem Abscheiden und anschließendem Verdichten eines auf Polysilazan basierenden Grabenfüllstoffs hervor, wobei der Grabenfüllstoff in flüssiger oder fließender Form aufgebracht wird und die vorgesehenen Gräben vollständig füllt.

In vorteilhafter Weise kann in der Folge nach dem Ausbilden des Basisabschnitts die Pufferschicht durch Oxidation des Halbleitersubstrats, das bevorzugt aus monokristallinem Silizium besteht, ausgebildet werden. Die Pufferschicht weist dann gegenüber einem üblichen Ätzmittel eine andere Ätzresistenz auf als der Basisabschnitt.

Die dritte und die vierte Spannungssteuerstruktur unterscheiden sich von der ersten Isolatorstruktur durch um durch schnittlich mehr als 50% dünnere Pufferschichten, bzw. durch das vollständige Fehlen der Pufferschichten.

Ein weiterer Aspekt der Erfindung betrifft eine Transistoranordnung mit jeweils mindestens einem n-FET und einem p-FET sowie mit Isolatorstrukturen.

Ein aktives Gebiet des n-FETs ist als Abschnitt eines monokristallinen Halbleitersubstrats ausgeformt. In einem leitenden Zustand des n-FETs fließt ein Drainstrom parallel zu einer Strukturoberfläche des Halbleitersubstrats und längs einer n-Kanalachse durch einen Kanalbereich zwischen einem Source-Bereich und einem Drain-Bereich des n-FETs. Entlang einer zur n-Kanalachse orthogonalen Grenzfläche schließt eine n-FET-Isolatorstruktur an das aktive Gebiet an.

Entsprechend ist ein aktives Gebiet des p-FETs als weiterer Abschnitt des Halbleitersubstrats ausgeformt. In einem leitenden Zustand des p-FETs fließt ein Drainstrom parallel zur Strukturoberfläche des Halbleitersubstrats und längs einer p-Kanalachse durch einen Kanalbereich zwischen einem Source-Bereich und einem Drain-Bereich des p-FETs. Entlang einer zur p-Kanalachse im Wesentlichen orthogonalen und zur Strukturoberfläche um mindestens 30 Grad geneigten Grenzfläche schließt eine p-FET-Isolatorstruktur an das aktive Gebiet des p-FETs an.

Erfindungsgemäß ist die n-FET-Isolatorstruktur auf Zug verspannt und induziert eine Zugspannung im aktiven Gebiet des n-FETs parallel zur n-Kanalachse, während die p-FET-Isolatorstruktur entweder in reduziertem Maße auf Zug oder auf Druck verspannt ist und eine reduzierte Zugspannung oder eine Druckspannung in das aktive Gebiet des p-FETs parallel zur p-Kanalachse induziert.

In vorteilhafter Weise ist die Gitterkonstante des Halbleitersubstrats entlang der n-Kanalachse im aktiven Gebiet des n-FETs wesentlich stärker vergrößert als eine Gitterkonstante des Halbleitersubstrats im aktiven Gebiets des p-FETs entlang der p-Kanalachse. Bevorzugt ist die Gitterkonstante im Bereich des p-FETs gegenüber einer den entspannten Zustand unter Normalbedingungen kennzeichnenden Eigengitterkonstante entlang der Kanalachse reduziert.

N-FETs und p-FETs sind unabhängig voneinander bezüglich der Mobilität der Ladungsträger verbessert.

In bevorzugter Weise weisen die n-FET-Isolatorstruktur und die p-FET-Isolatorstruktur jeweils einen druckspannungsfreien bzw. auf Zug verspannten Basisabschnitt auf.

Es ergibt sich in vorteilhafter Weise ein vereinfachter Prozessfluss. Die Isolatorstrukturen können in vorteilhafter Weise jeweils auch zwischen einem p-FET und einem n-FET vorgesehen werden.

Bevorzugt sind die Basisabschnitte aus dem Aufbringen und dem anschließenden Verdichten eines Grabenfüllstoffs hervorgegangen.

Gemäß einer bevorzugten Ausführungsform der Erfindung ist mindestens die p-FET-Isolatorstruktur mit einer Pufferschicht ergänzt, die entlang der Grenzfläche zwischen der Isolatorstruktur und dem aktiven Gebiet angeordnet ist.

Die Pufferschicht ist etwa nach Ausbildung des Basisabschnitts aus der Inkorporation von Sauerstoff in das Halbleitersubstrat hervorgegangen und geeignet, in benachbarten Strukturen eine Druckspannung zu erzeugen. Durch den Raumanspruch des inkorporierten Materials erzeugt diese Art der Herstellung eine Druckspannung in der Pufferschicht unter Normalbedingungen. Eine solche Pufferschicht ist geeignet, eine Druckspannung in benachbarten Strukturen zu induzieren bzw. eine dort wirkende Zugspannung mindestens teilweise zu kompensieren.

In besonders bevorzugter Weise fehlt die Pufferschicht in den n-FET-Isolatorstrukturen weit gehend, so dass die von den n-FET-Isolatorstrukturen auf das aktive Gebiet des n-FETs wirkende Zugspannung maximal bleibt.

Die Pufferschicht unterscheidet sich vom Basisabschnitt u.a. durch unterschiedliche Ätzeigenschaften.

Gemäß weiteren bevorzugten Ausführungsformen sind die aktiven Gebiete des p-FETs sowie des n-FETS durch weitere p-FET-, bzw. n-FET-Isolatorstrukturen begrenzt. Auf die obigen Ausführungen zu den jeweiligen Feldeffekttransistorstrukturen wird verwiesen.

p-Kanal- sowie n-Kanal-Feldeffekttransistorstrukturen sind in vorteilhafter Weise bezüglich der von mechanischen Spannungen parallel und quer zur Kanalachse abhängigen elektrischen Parameter optimiert. Es lassen sich vergleichsweise hohe mechanische Spannungen im aktiven Gebiet realisieren. Durch die Fortsetzung der Druckspannungsstrukturen in die Tiefe des Halbleitersubstrats ist der Wirkungsbereich der Druckspannungsstrukturen höher als der von aufliegenden Schichten.

Ein weiterer Aspekt der Erfindung betrifft Transistoranordnungen mit jeweils zwei Feldeffekttransistoren gleichen Kanaltyps.

Ein erster und ein zweiter n-FET einer ersten solchen Transistoranordnung weisen jeweils ein aktives Gebiet auf, das aus einem Abschnitt eines monokristallinen Halbleitersubstrats gebildet wird. An die aktiven Gebiete schließen je weils Isolatorstrukturen, etwa in Richtung einer Kanalachse erste Isolatorstrukturen und orthogonal zur Kanalachse zweite Isolatorstrukturen, an.

Erfindungsgemäß sind die an den ersten n-FET anschließenden Isolatorstrukturen auf Zug und die an den zweiten n-FET anschließenden Isolatorstrukturen kompressiv verspannt.

In einer Transistoranordnung mit p-FETs bilden Abschnitte eines monokristallinen Halbleitersubstrats aktive Gebiete eines ersten und eines zweiten p-FETs. An die aktiven Gebiete schließen in Richtung einer Kanalachse erste Isolatorstrukturen und orthogonal zur Kanalachse zweite Isolatorstrukturen an.

Erfindungsgemäß sind die an den ersten p-FET anschließenden ersten Isolatorstrukturen sowie die an den zweiten p-FET anschließenden zweiten Isolatorstrukturen kompressiv und die an den ersten p-FET anschließenden zweiten Isolatorstrukturen sowie die an den zweiten p-FET anschließenden ersten Isolatorstrukturen auf Zug verspannt.

In den beiden Transistoranordnungen ist jeweils im ersten n-FET bzw. p-FET die Beweglichkeit der Elektronen bzw. Löcher erhöht und der Drain/Source-Widerstand reduziert. Für den zweiten n-FET bzw. p-FET ist die Beweglichkeit der Elektronen bzw. Löcher und damit ein mit der Beweglichkeit der Elektronen bzw. Löcher zunehmender Leckstrom reduziert.

Gemäß dem erfindungsgemäßen Verfahren zur Herstellung eines halbleitenden kristallinen Substrats wird ein eine Zugspannung auf das Substrat ausübender Stoff mit dem Substrat verbunden.

Die Zugspannung übt eine statische Kraft auf das Substrat aus. Um das Kräftegleichgewicht herzustellen muss demzufolge eine Gegenkraft erzeugt werden. Da der Stoff fest mit dem Substrat verbunden ist, wird die Gegenkraft durch Streckung des Substrat-Kristalls aufgebracht.

In einer besonderen Ausgestaltung des erfindungsgemäßen Verfahrens wird ein Substratteil aus einem Gesamtsubstrat derart gebildet, dass in das Gesamtsubstrat ein den Substratteil begrenzender Graben eingebracht wird, der mit dem Stoff gefüllt wird. Dadurch ergibt sich, je nach Ausführung, ein mindestens zweiseitiger Kontakt zwischen dem Graben und dem Substratteil. An diesen Kontaktflächen geht der Stoff eine mechanisch stark belastbare Bindung mit dem Substrat ein und kann somit die erfindungsgemäße Zugspannung auf das Substrat ausüben.

Das Befüllen des Grabens kann mit einem so genannten Spin-On Verfahren erfolgen, wobei der gelöste Füllstoff in flüssiger Form auf die Substratoberfläche gebracht wird, und anschließend mittels Rotation auf der Oberfläche gleichmäßig verteilt wird.

In einer besonderen Ausgestaltung des erfindungsgemäßen Verfahrens wird der Graben auf seiner Oberfläche mit einem Oxid oder Nitrid versehen. Dieser Schritt dient der Passivierung des Grabens und dem Erreichen stärkerer Bindungen zwischen Stoff und Oberfläche.

In einer besonderen Ausgestaltung des erfindungsgemäßen Verfahrens wird die Oberfläche des Grabens oxidiert. Dadurch entsteht ein oberflächliches Oxid, welches die Haftbedingungen zwischen dem Substrat und dem die Zugspannung ausübendem Stoff verbessert.

In einer besonderen Ausgestaltung des erfindungsgemäßen Verfahrens wird der Stoff unter Schrumpfung ausgehärtet. Das Schrumpfen des Stoffes erzeugt eine statische Zugspannung welche auf die vom Kontaktflächen zwischen Stoff und Substrat wirkt.

Die Aushärtung des Stoffes wird dabei in mehreren Stufen vorgenommen, wobei zusätzlich noch ein weiterer Stoff zum austreiben des Lösungsmittels eingesetzt wird. Im Falle von Polysilazan als Füllstoff wird zum Aushärten Wasserdampf in die Umgebung des Wafers eingebracht, welcher das Lösungsmittel in Form von Ammoniak austreibt. Um eine unerwünschte Oxidation des Siliziums zu verhindern, wird dieser Prozessschritt möglichst kurz und bei einer möglichst niedrigen Temperatur ausgeführt. Nach der Behandlung mit Wasserdampf erfolgt dann ein weiterer Prozessschritt bei einer höheren Temperatur in einer Stickstoffumgebung.

In einer besonders günstigen Ausgestaltung des erfindungsgemäßen Verfahrens erfolgt dessen Ablauf in folgenden Verfahrensschritten:

– Ätzen von Gräben in das einkristalline Halbleitersubstrat, so das sich Substratteile ergeben, danach
– Oxidation der Oberfläche der Gräben, oder Aufbringen eines Oxids/Nitrids, danach
– Füllen der Gräben mit einem gelösten Stoff in flüssiger Form mittels Spin-On Verfahren, danach
– Erhitzen des Substrates, danach
– geregeltes/schrittweises Abkühlen des Substrates.

In einer besonderen Ausgestaltung des erfindungsgemäßen Verfahrens handelt es sich bei dem Substrat um Silizium und bei dem Stoff um Polysilazan.

In einer besonderen Ausgestaltung des erfindungsgemäßen Verfahrens handelt es sich bei dem Substrat um Silizium und bei dem Stoff um ein Material auf Polysilazan-Basis.

Im Zuge eines Verfahrens zur Herstellung einer Transistoranordnung mit einem ersten Feldeffekttransistor und einem zweiten Feldeffekttransistor wird zunächst ein Halbleitersubstrat bereitgestellt. In das Halbleitersubstrat werden Gräben eingebracht, wobei durch jeweils einen von jeweils zwei Gräben begrenzten Abschnitt des Halbleitersubstrats ein aktives Gebiet des ersten Feldeffekttransistors sowie ein aktives Gebiet des zweiten Feldeffekttransistors ausgebildet wird. In die Gräben wird ein Grabenfüllstoff eingebracht. Der Grabenfüllstoff haftet am umgebenden Halbleitersubstrat und enthält Nebenstoffe. Im Zuge einer Nachbehandlung wird der Grabenfüllstoff verdichtet, wobei der Grabenfüllstoff mit dem Halbleitersubstrat verbunden bleibt. Durch das Verdichten wird der Grabenfüllstoff geschrumpft. Der geschrumpfte Grabenfüllstoff übt eine Zugkraft auf das angrenzende aktive Gebiet aus.

Eine Maske wird aufgebracht. Die Maske deckt die Kanten derjenigen Isolatorstrukturen, die dem ersten Feldeffekttransistor zugeordnet sind, ab. Mindestens eine der Kanten, die an der Strukturoberfläche zwischen dem aktiven Gebiet des zweiten Feldeffekttransistors und einer der angrenzenden Isolatorstrukturen gebildet werden, wird von der Maske nicht abgedeckt und bleibt freigelegt.

Ein Oxidationsprozess in einer Umgebung, aus der Sauerstoff zur Verfügung gestellt wird, wird gesteuert. Der Sauerstoff diffundiert durch das Material der Isolatorstruktur an die Grenzfläche zwischen dem aktiven Gebiet und der Isolatorstruktur unterhalb der freiliegenden Kante. Der Sauerstoff reagiert mit dem Silizium des aktiven Gebietes zu Siliziumoxid. Der Raumanspruch der an der Grenzfläche aufwachsenden Pufferschicht aus Siliziumoxid erzeugt eine Druckspannung in den angrenzenden Strukturen. Die Gitterkonstante im angrenzenden aktiven Gebiet wird in vorteilhafter Weise verringert.

Gemäß einer ersten bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist der erste Feldeffekttransistor ein n-Kanal-Feldeffekttransistor und der zweite Feldeffekttransistor ein p-Kanal-Feldeffekttransistor.

In einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden zusätzlich zu den Gräben neben den aktiven Gebieten weitere Gräben eingebracht, die das jeweilige aktive Gebiet mindestens in Abschnitten entlang des Kanalbereichs quer zur Kanalachse begrenzen. In der Folge werden durch die Maske die Bereiche der ersten Feldeffekttransistoren vollständig abgedeckt.

Bei einer Orientierung der Kanalachse parallel zur <100>-Kristallachse eines Silizium-Halbleitersubstrats, bei der der Einfluss einer mechanischen Spannung parallel zu Kanalachse gering ist und eine Druckspannung quer zur Kanalachse die Beweglichkeit der Löcher in Richtung des Drainstroms erhöht, bleiben bevorzugt alle Kanten zwischen den Isolatorstrukturen und dem angrenzenden Halbleitersubstrat bzw. dem angrenzenden aktiven Gebiet vollständig freigelegt und werden nicht durch die Maske abgedeckt.

Das erfindungsgemäße Verfahren ermöglicht es, in besonders einfacher Weise die Gitterkonstanten im Bereich von p-FETs zu reduzieren sowie im Bereich von n-FETs zu erhöhen und so beide Transistortypen auf dem selben Substrat unabhängig voneinander im Sinne verbesserter Transistoreigenschaften zu entwickeln.

Nach einer anderen bevorzugten Ausführungsform sind beide Feldeffekttransistoren entweder n-Kanal-Feldeffekttransistoren oder p-Kanal-Feldeffekttransistoren.

Das erfindungsgemäße Verfahren ermöglicht es dann, in einfacher Weise zwei Typen von ansonsten gleichartigen p-FETs bzw. n-FETs zu realisieren, wobei der erste Typ einen minimalen Drain/Source-Widerstand R_DSon und der zweite Typ einen minimalen Leckstrom bzw. Sperrstrom aufweist.

Nachfolgend wird die Erfindung anhand der Figuren näher erläutert. Einander entsprechende Komponenten und Strukturen sind dabei jeweils mit demselben Bezugszeichen versehen. Die Figuren stellen die tatsächlichen Verhältnisse vereinfacht, schematisierend und nicht maßstäblich dar. Es zeigen:

1 das Halbleitersubstrat;

2 das Halbleitersubstrat mit dem durch die Gräben begrenzten Substratteil;

3 die mit einer Oxidschicht versehenen Gräben;

4 die mit dem Stoff befüllten Gräben;

5 die Gräben mit dem geschrumpften Stoff und den wirkenden Kräften;

6 vereinfachte Draufsichten auf ein Halbleitersubstrat zur Darstellung eines Verfahrens zur Herstellung einer Transistoranordnung mit n-FETs und p-FETs mit Isolatorstrukturen gemäß einem zweiten Ausführungsbeispiel der Erfindung;

7 vereinfachte Draufsichten auf ein Halbleitersubstrat zur Darstellung eines Verfahrens zur Herstellung einer Transistoranordnung mit n-FETs und p-FETs mit Längsisolatorstrukturen und Querisolatorstrukturen gemäß einem dritten Ausführungsbeispiel der Erfindung;

8 einen vereinfachten Querschnitt durch eine erfindungsgemäß prozessierte Transistoranordnung mit einen n-Kanal-FET und einem p-Kanal-FET;

9 eine Draufsicht auf eine Transistoranordnung mit zwei unterschiedlichen n-FETs nach einem weiteren Ausführungsbeispiel der Erfindung;

10 eine Draufsicht auf eine Transistoranordnung mit zwei unterschiedlichen p-FETs nach einem weiteren Ausführungsbeispiel der Erfindung; und

11 eine Draufsicht auf eine Transistoranordnung mit einem p-FET und einem n-FETs nach einem weiteren Ausführungsbeispiel der Erfindung.

Die 1 bis 5 zeigen Querschnittsdarstellungen eines Halbleitersubstrats zur Illustration eines Verfahrens zur Herstellung von Gebieten mit gedehnter Gitterkonstante durch Prozessierung von Isolatorstrukturen gemäß einem ersten Ausführungsbeispiel der Erfindung.

Wie beschrieben, werden mittels eines photolithografischen Verfahrens Gräben 2 in ein einkristallines Substrat 1 geätzt. Die Gräben 2 trennen einen Substratteil 3 von dem Substrat 1 ab.

Anschließend wird die Oberfläche der Gräben 2 mit einem Oxid 4 oder Nitrid beschichtet, oder die Oberfläche der Gräben 2 selbst oxidiert. Dies dient zum einem der Passivierung der Grabenoberfläche. Zum anderen dient das Oxid als Bindemittel zwischen Substrat und dem Grabenfüllstoff 5.

Nach dem Behandeln der Grabenoberfläche wird mittels Spin-On Verfahren der gelöste Stoff 5 in den Graben eingebracht, die ser bindet mit dem Oxid 4 auf der Grabenoberfläche.

Nach dem Einbringen des Stoffes 5 wird dieser so ausgehärtet, das eine Schrumpfung des Materials stattfindet.

Der Aushärteprozess wird in der Praxis mehrstufig ausgestaltet und findet zum Zwecke des Austreibens des Lösungsmittels aus dem Stoff 5 beispielsweise erst in einer Wasserdampf- und anschließend, bei einer anderen Temperatur in Stickstoff statt. Eine solche Abfolge kann wie folgt realisiert werden:
30 Minuten bei 400°C in Wasserdampf, danach
30 Minuten bei auf 200°C–700°C erhöhter Temperatur in Wasserdampf und danach
30 Minuten bei 900°C in einer Stickstoffumgebung.

Durch die feste Bindung des Füllstoffes 5 mit der Oxidschicht 4 und der stattfindenden Schrumpfung des Füllmaterials entsteht eine statische Kraft welche auf die Grabenoberfläche wirkt. Wie in der Zeichnung zu erkennen wird dabei der Substratteil 3 doppelt belastet.

Durch die nun auf den Substratteil 3 wirkenden Kräfte wird die Gitterkonstante, insbesondere des Substratteiles signifikant erhöht und der gewünschte Effekt erzielt.

Die 6 zeigt in den drei Teilfiguren 6A, 6B und 6C jeweils in der linken Hälfte einen n-FET 91 und in der rechten Bildhälfte einen p-FET 92.

Ausgehend von einem unstrukturierten monokristallinen Siliziumsubstrat als Halbleitersubstrat 1 werden zunächst Feldbereiche definiert, die aus dem Halbleitersubstrat 1 ausgebil dete aktive Gebiete 11n, 11p der FETs 91, 92 gegeneinander und/oder gegen weitere Strukturen im Halbleitersubstrat 1 isolieren. Dazu werden im Zuge eines photolithographischen Prozesses Gräben 2 in das Halbleitersubstrat 1 eingebracht. Entlang der Grabenwände wird auf das Halbleitersubstrat 1 eine etwa 5 Nanometer dicke Oxidschicht thermisch aufgewachsen. Die Gräben 2 werden mit einem Spin-On-Glass (SOG-Material) als Grabenfüllstoff 5 gefüllt. Im SOG-Material enthaltene Lösungsmittel werden durch einen Bake-Prozess bei 180 Grad Celsius ausgetrieben.

Das SOG-Material wird durch Umsetzen in Siliziumoxid und Austreiben von bei der Umsetzung entstehenden Nebenstoffen in Sauerstoff armer oder Sauerstoff freier Umgebung verdichtet. Das Umsetzen erfolgt etwa durch Exposition des Halbleitersubstrats 1 für eine halbe Stunde in feuchter Umgebungsatmosphäre bei 300 bis 400 Grad Celsius, für eine weitere halbe Stunde in feuchter Umgebung, etwa in Wasserdampf bei 200 bis 750 Grad Celsius und einer weiteren halbe Stunde in trockener Atmosphäre. Das Volumen eines auf Polysilazan basierenden Grabenfüllstoffs schrumpft unter den genannten Bedingungen um bis zu 13%, entsprechend einem Schrumpfen in der Länge um 6%. Bei ausreichender Haftung des Grabenfüllstoffs am Siliziumsubstrat wirkt eine entsprechende Zugkraft auf das angrenzende aktive Gebiet.

Der n-FET 91 sowie der p-FET 92 umfassen jeweils ein aktives Gebiet 11n, 11p mit jeweils einem Source-Gebiet 111n, 111p, einem Drain-Gebiet 113n, 113p und einem Kanal-Gebiet 112n, 112p. Jedes Kanal-Gebiet 112n, 112p ist jeweils zwischen dem jeweiligen Source-Gebiet 111n, 111p und dem jeweiligen Drain-Gebiet 113n, 113p ausgebildet. Die Lage des Source-Gebiets 111n, 111p relativ zum jeweils zugeordneten Drain-Gebiet 113n, 113p bestimmt die Orientierung einer Kanalachse 12, entlang der im leitenden Zustand des jeweiligen FETs 91, 92 ein Ladungsträgerstrom als Drain-Strom fließt. In Verlänge rung der Kanalachse 12 schließen beiderseits des jeweiligen aktiven Gebiets 11n, 11p Isolatorstrukturen 21n, 22n, 21p, 22p an.

Die aktiven Gebiete 11n, 11p sind Abschnitte eines Siliziumsubstrats 1 und schließen an eine Strukturoberfläche 10 des Siliziumsubstrats 1 an. Die Isolatorstrukturen 21n, 22n, 21p, 22p sind in von der Strukturoberfläche 10 aus in das Siliziumsubstrat 1 eingebrachten Gräben 2 ausgebildet.

Auf die Strukturoberfläche 10 wird eine Maske 71 aufgebracht.

Entsprechend der 6B deckt die Maske 71 den Bereich des n-FETs 91 vollständig ab. Der Bereich des p-FETs 92 und insbesondere die Kanten 81 zwischen dem aktiven Gebiet 11p und den Isolatorstrukturen 21p, 22p sowie an die Kanten 81 anschließende Abschnitte der Isolatorstrukturen 21p, 22p werden von der Maske 71 nicht abgedeckt und bleiben freigelegt.

Ein Oxidationsprozess in einer Umgebung, die reaktiven Sauerstoff zur Verfügung stellt, wird ausgeführt. Auf den an die Isolatorstrukturen 21p, 22p angrenzenden Flächen des aktiven Gebiets 11p wird jeweils eine bis zu 30 Nanometer dicke Pufferschicht 61 aus dem Halbleiteroxid ausgebildet.

Die Maske 71 wird entfernt.

Im von der Maske 71 abgedeckten Bereich wird weniger Sauerstoff an vertikale Grenzflächen des aktiven Gebiets 11 bzw. des Halbleitersubstrat 1 einerseits und der jeweiligen Isolatorstruktur 21n, 22n herangeführt. Der von der Maske 71 während der Oxidation abgedeckte Bereich des n-FETs bleibt gegenüber dem Zustand vor dem Aufbringen der Maske 71 weitgehend unverändert.

Die Isolatorstrukturen 21n, 22n üben eine Zugspannung auf das von ihnen eingefasste aktive Gebiet 11n aus. Die Gitterkonstante im aktiven Gebiet 11n ist parallel zur Kanalachse 12 vergrößert.

Im von der Maske 71 nicht abgedeckten Bereich des p-FETs 92 diffundiert Sauerstoff durch das sauerstoffdurchlässige Material der Isolatorstrukturen 21p, 22p. Der Sauerstoff gelangt an die Grenzflächen, die sich zwischen dem aktiven Gebiet 11p und den angrenzenden Isolatorstrukturen 21p, 22p unterhalb der nicht abgedeckten Kanten 81, 82 erstrecken. An der Siliziumgrenzfläche 20 wächst Siliziumoxid auf.

Entsprechend dem rechten Bild der 6C üben die entstehenden Pufferstrukturen 61 durch den Raumanspruch des durch den inkorporierten Sauerstoff aufwachsenden Materials eine Druckspannung auf die jeweils angrenzenden Strukturen 11p, 21p, 22p aus.

Das anhand der 7 dargestellte Verfahren unterscheidet sich von dem anhand der 6 dargestellten Verfahren durch das Vorsehen von weiteren Isolatorstrukturen 23n, 24n, 23p, 24p, die das jeweilige aktive Gebiet 11n, 11p in einer Richtung quer zur Kanalachse 12 begrenzen. Das Verfahren bezieht sich auf eine Kanalachse 12 parallel zu einer <110>-Kristallachse eines Siliziumsubstrats als Halbleitersubstrat 1.

In diesem Ausführungsbeispiel deckt eine Maske 72 das Gebiet des n-FETs 93 vollständig ab. Im Bereich des p-FETs 94 deckt die Maske 72 die Kanten 83, 84 der Isolatorstrukturen 23p, 24p ab. Die Kanten 81, 82 der Isolatorstrukturen 21p, 22p werden von der Maske 72 nicht abgedeckt.

Bei der anschließenden Oxidation bilden sich Pufferschichten 61 lediglich an den durch die freigelegten Kanten 81, 82 anschließenden Grenzflächen zwischen den Isolatorstrukturen 21p, 22p und dem aktiven Gebiet 11p des p-FETs 94 bzw. dem Halbleitersubstrat 1.

Der resultierende n-FET 93 entsprechend dem linken Halbbild der 7C ist sowohl entlang der Kanalachse als auch quer zur Kanalachse auf Zug verspannt, so dass sich in beiden Orientierungen eine vorteilhafte, gedehnte Gitterkonstante ergibt.

Im Fall des im rechten Halbbild der 7C dargestellten p-FETs 94 wird durch die Pufferschichten 61 entsprechend dem Beispiel der 6C eine Druckkraft auf das aktive Gebiet 11p ausgeübt. Durch die quer zur Kanalachse 12 anschließenden Isolatorstrukturen 23p, 24p wird eine Zugspannung auf das dazwischen liegende aktive Gebiet 11p ausgeübt. Die Gittereigenschaften im Bereich des p-FETs 94 sind in zwei einander orthogonalen Richtungen unabhängig von denen der n-FETs im Sinne verbesserter Transistoreigenschaften entwickelt.

Das in der 7C dargestellte Verfahren bezieht sich insbesondere auf eine Orientierung der Kanalachse 12 parallel zur <110>-Kristallachse.

Für den Fall einer <100>-Orientierung der Kanalachse 12 zur Kristallachse könnte die Maske 72 u.U. weitgehend der Maske 71 entsprechen, so dass der Bereich des n-FETs 93 vollständig abgedeckt und der Bereich des p-FETs 94 vollständig freigelegt ist. Im Unterschied zu dem in der 7C dargestellten p-FET 92 ergeben sich dann weitere Pufferschichten 61 an den Grenzflächen der Isolatorstrukturen 23p, 24p zum aktiven Gebiet 11p bzw. zum Substrat 1.

Die 8 zeigt einen Querschnitt durch einen n-FET 91 und einen p-FET 92 entlang der Kanalachse 12 entsprechend der Draufsicht der 7B. In diesem Ausführungsbeispiel bilden die rechte Isolatorstruktur 21n des n-FETs 91 sowie die linke Isolatorstruktur 21p des p-FETs 92 eine einzige Isolatorstruktur 22n, 21p. Aus der Querschnittsdarstellung ist die sich keilförmig nach unten in die Tiefe des Halbleitersubstrats 1 verjüngende Pufferschicht 61 ersichtlich. Die Tiefe der Isolatorstrukturen 21n, 22n, 21p, 22p kann 300 nm betragen.

Die Maske 72 deckt das aktive Gebiet 11n des n-FETs 91 sowie einen anschließenden Abschnitt der Isolatorstruktur 22n, 21p ab. Dabei erstreckt sich die Maske 72 über den größeren Abschnitt der Isolatorstruktur 22n, 21p, so dass die Oxidation an der Grenzfläche zum aktiven Gebiet 11n des n-FETs 91 in ausreichendem Maß unterdrückt wird und es dennoch zur Ausbildung der Pufferschicht 61 am p-FET 92 kommt.

Die 9 zeigt eine Transistoranordnung mit einem ersten 95 und einen zweiten 96 n-FET in der Draufsicht. Die beiden n-FETs 95, 96 sind in eine umgebende isolierende Struktur, die abschnittsweise durch die Isolatorstrukturen 21n, 22n, 23n, 24n gebildet wird, eingebettet. Die Isolatorstrukturen 21n, 22n, 23n, 24n sind auf Zug verspannt. Zwischen dem aktiven Gebiet 11n des zweiten n-FETs 96 und den benachbarten Isolatorstrukturen 21n, 22n, 23n, 24n sind Pufferschichten 61 ausgebildet, die eine Druckspannung im aktiven Gebiet 11n des zweiten n-FETs 96 induzieren. Die induzierte Druckspannung reduziert die Beweglichkeit der Elektronen und in der Folge einen Leckstrom im zweiten n-FET 96. Im ersten n-FET 95 ist in Folge der durch die Isolatorstrukturen 21n, 22n, 23n, 24n induzierten Zugspannung die Beweglichkeit der Elektronen erhöht und der Drain/Source-Widerstand reduziert.

In analoger Weise ist in der 10 in der linken Bildhäfte ein erster p-FET 97 mit reduziertem Drain/Source-Widerstand und in der rechten Bildhälfte ein zweiter p-FET 98 mit reduziertem Leckstrom dargestellt.

Die in der 9 und der 10 angegebenen Transistorstrukturen sind in allen Varianten auf einem gemeinsamen Halbleitersubstrat miteinander kombinierbar.

Die 11 zeigt in der linken Bildhälfte einen längs und quer zur Kanalachse 12 auf Zug verspannten n-FET 93 entsprechend der 7C und in der rechten Bildhälfte einen längs und quer zur Kanalachse 12 kompressiv verspannten p-FET 94'. Eine Maske, die zur Herstellung einer solchen Transistoranordnung erforderlich ist, ist einfacher in der Erzeugung und Justierung als etwa die Maske 72 der 7B. Die Transistoranordnung der 11 ist insbesondere, aber nicht ausschließlich, bei einer Orientierung der Kanalachse 12 parallel der <100>-Kristallachse vorteilhaft, bei der die Beweglichkeit der Löcher nicht oder nur in geringem Maße von einer kompressiven Spannung längs der Kanalachse 12 beeinträchtigt und durch eine kompressive Spannung quer zur Kanalachse 12 erhöht wird.

1: Substrat
10: Strukturoberfläche
11p: aktives Gebiet
11n: aktives Gebiet
111p: Source-Bereich
111n: Source-Bereich
112p: Kanalbereich
112n: Source-Bereich
113p: Drain-Bereich
113n: Source-Bereich
12: Kanalachse
12p: p-Kanalachse
12n: n-Kanalachse
2: Graben
20: Grenzfläche
21: Spannungssteuerstruktur
21p: Isolatorstruktur
21n: Isolatorstruktur
211: Basisabschnitt
22p: Isolatorstruktur
22n: Isolatorstruktur
23p: Isolatorstruktur
23n: Isolatorstruktur
24p: Isolatorstruktur
24n: Isolatorstruktur
3: Substratteil
4: Oxidschicht
5: Grabenfüllstoff
61: Pufferschicht
71: Maske
72: Maske
81: Kante
82: Kante
83: Kante
84: Kante
91: n-FET
92: p-FET
93: n-FET
94: p-FET
94': p-FET
95: n-FET
96: n-FET
97: p-FET
98: p-FET

Claims

Feldeffekttransistorstruktur mit – einem aus einem Abschnitt eines monokristallinen Halbleitersubstrats (1) gebildeten und mechanisch verspannten aktiven Gebiet (11n), in dem in einem leitenden Zustand der Feldeffekttransistorstruktur durch einen Kanalbereich (112n) zwischen einem Source-Bereich (111n) und einem Drain-Bereich (113n) ein Drain-Strom in Richtung einer Kanalachse (12) und parallel zu einer Strukturoberfläche (10) des Halbleitersubstrats (1) fließt; und – einer entlang einer Grenzfläche (20) an das aktive Gebiet (11n) angrenzenden, mechanisch auf Zug verspannten und eine Zugspannung im aktiven Gebiet (11n) induzierenden Spannungssteuerstruktur (21), dadurch gekennzeichnet, dass die Grenzfläche (20) um mindestens 30 Grad gegen die Strukturoberfläche (10) geneigt ist.
Feldeffekttransistorstruktur nach Anspruch 1, dadurch gekennzeichnet, dass die Grenzfläche (20) um mindestens 45 Grad gegen die Strukturoberfläche (10) geneigt ist.
Feldeffekttransistorstruktur nach Anspruch 1, dadurch gekennzeichnet, dass eine Gitterkonstante des Halbleitersubstrats (1) im aktiven Gebiet (11n) durch die von der Spannungssteuerstruktur (21) induzierte Zugspannung abschnittsweise um mindestens 0,5% gegenüber einer Gitterkonstante des Halbleitersubstrats (1) außerhalb des aktiven Gebiets (11n) erhöht ist.
Feldeffekttransistorstruktur nach Anspruch 3, dadurch gekennzeichnet, dass die Spannungssteuerstruktur (21) aus einem oder mehreren dielektrischen Materialien besteht und eine das aktive Gebiet (11n) elektrisch isolierende Isolatorstruktur (21n) ist.
Feldeffekttransistorstruktur nach Anspruch 4, dadurch gekennzeichnet, dass ein Basisabschnitt (211) der Isolatorstruktur (21n) durch Abscheiden und anschließendes Verdichten eines Grabenfüllstoffs (5) hergestellt ist.
Feldeffekttransistorstruktur nach Anspruch 5, dadurch gekennzeichnet, dass der Source-Bereich (111n) und der Drain-Bereich (113n) n-dotiert sind.
Feldeffekttransistorstruktur nach Anspruch 6, gekennzeichnet durch eine zweite Isolatorstruktur (22n), die am aktiven Gebiet (11n) der ersten Isolatorstruktur (21n) gegenüberliegt und ansonsten die Merkmale der ersten Isolatorstruktur (21n) aufweist.
Feldeffekttransistorstruktur nach Anspruch 7, gekennzeichnet durch eine dritte (23n) und eine vierte (24n) Isolatorstruktur, die einander am aktiven Gebiet (11n) gegenüberliegen, das aktive Gebiet (11n) orthogonal zur Orientierung der ersten (21n) und der zweiten (22n) Isolatorstruktur begrenzen und ansonsten die Merkmale der ersten (21n) Isolatorstruktur aufweisen.
Feldeffekttransistorstruktur nach Anspruch 4, dadurch gekennzeichnet, dass die Spannungssteuerstruktur (21n) entlang der Grenzfläche (20) eine maximal 30 Nanometer dicke Halbleiteroxidschicht (4) als Zusatzabschnitt aufweist.
Feldeffekttransistorstruktur mit – einem aus einem Abschnitt eines monokristallinen Halbleitersubstrats (1) gebildeten und mechanisch verspannten aktiven Gebiet (11p), in dem in einem leitenden Zustand der Feldeffekttransistorstruktur durch einen Kanalbereich (112p) zwischen einem Source-Bereich (111p) und einem Drain-Bereich (113p) ein Drain-Strom in Richtung einer Kanalachse (12) und parallel zu einer Strukturoberfläche (10) des Halbleitersubstrats (1) fließt; und – zweier entlang jeweils einer zur Strukturoberfläche (10) um mindestens 30 Grad geneigten Grenzfläche (20) an das aktive Gebiet (11p) angrenzenden, mechanisch auf Druck verspannten, eine Druckspannung im aktiven Gebiet (11p) induzierenden und einander am aktiven Gebiet gegenüberliegenden Spannungssteuerstrukturen (21p, 22p), gekennzeichnet durch eine dritte (23p) und eine vierte (24p) Spannungssteuerstruktur, die einander am aktiven Gebiet (11p) gegenüberliegen, das aktive Gebiet (11p) orthogonal zur Orientierung der ersten (21p) und der zweiten (22p) Isolatorstruktur begrenzen und mechanisch nicht oder auf Zug verspannt sind.
Feldeffekttransistorstruktur nach Anspruch 10, dadurch gekennzeichnet, dass die Grenzflächen (20) um mindestens 45 Grad gegen die Strukturoberfläche (10) geneigt sind.
Feldeffekttransistorstruktur nach Anspruch 11, dadurch gekennzeichnet, dass die erste und die zweite Spannungssteuerstruktur jeweils eine Isolatorstruktur (21p, 22p) mit einem druckspannungsfreien Basisabschnitt (211) aus einem oder mehreren dielektrischen Materialien ausbilden, wobei mindestens eine der Isolatorstrukturen (21p, 22p) jeweils eine zwischen dem Basisabschnitt (211) und dem aktiven Gebiet (11p) ausgebildete Pufferschicht (61) aufweist, durch die im aktiven Gebiet (11p) die Druckspannung induziert wird.
Feldeffekttransistorstruktur nach Anspruch 12, dadurch gekennzeichnet, dass der Basisabschnitt (211) der jeweiligen Isolatorstruktur (21p) durch Abscheiden und anschließendes Verdichten eines auf Polysilazan basierenden Grabenfüllstoffs (5) hergestellt ist.
Feldeffekttransistorstruktur nach Anspruch 13, dadurch gekennzeichnet, dass die jeweilige Pufferschicht (61) – nach dem Ausbilden des Basisabschnitts (211) aus der Inkorporation von Sauerstoff in das Halbleitersubstrat (1) hervorgegangen ist und – eine gegenüber einem üblichen Ätzmittel eine andere Ätzresistenz aufweist als der verdichtete Grabenfüllstoff (5) Material des Basisabschnitts (211).
Feldeffekttransistorstruktur nach Anspruch 14, dadurch gekennzeichnet, dass die Kanalachse (12) parallel zu einer <110>-Kristallachse des Halbleitersubstrats (1) orientiert ist, die erste und zweite Isolatorstruktur (21p, 22p) das aktive Gebiet (11p) in Verlängerung der Kanalachse (12) begrenzen und die Pufferschichten der dritten (23p) und/oder vierten (24p) Isolatorstruktur um mehr als 50% dünner vorgesehen sind als die Pufferschichten (61) der ersten und zweiten Isolatorstrukturen (21p, 22p).
Feldeffekttransistorstruktur nach Anspruch 14, dadurch gekennzeichnet, dass der Source-Bereich (111p) und der Drain-Bereich (113p) p-dotiert sind.
Feldeffekttransistorstruktur nach Anspruch 15, dadurch gekennzeichnet, dass eine Gitterkonstante des Halbleitersubstrats (1) im aktiven Gebiet (11p) entlang der Kanalachse (12) gegenüber einer Gitterkonstante des aktiven Gebiets (11p) quer zur Kanalachse mindestens abschnittsweise reduziert ist.
Transistoranordnung mit – einem n-FET (91) mit einem aus einem Abschnitt eines monokristallinen Halbleitersubstrats (1) gebildeten aktiven Gebiet (11n), in dem in einem leitenden Zustand des n-FETs durch einen Kanalbereich (112n) zwischen einem Source-Bereich (111n) und einem Drain-Bereich (113n) ein Drain-Strom in Richtung einer Kanalachse (12) und parallel zu einer Strukturoberfläche (10) des Halbleitersubstrats (1) fließt; – einer entlang einer zur Kanalachse (12) orthogonalen Grenzfläche (20) an das aktive Gebiet (11n) angrenzenden n-FET-Isolatorstruktur (21n), – einem p-FET (92) mit einem aus einem zweiten Abschnitt eines monokristallinen Halbleitersubstrats (1) gebildeten aktiven Gebiet (11p), in dem in einem leitenden Zustand des p-FETs durch einen Kanalbereich (112p) zwischen einem Source-Bereich (111p) und einem Drain-Bereich (113p) ein Drain-Strom in Richtung einer Kanalachse (12) parallel zu einer Strukturoberfläche (10) des Halbleitersubstrats (1) fließt; und – einer entlang einer um mindestens 30 Grad gegen die Strukturoberfläche (10) und zur Kanalachse (12) geneigten Grenzfläche (20) an das aktive Gebiet (11p) angrenzenden p-FET-Isolatorstruktur (21p), dadurch gekennzeichnet, dass – die n-FET-Isolatorstruktur (21n) auf Zug verspannt ist und durch die n-FET-Isolatorstruktur (21n) eine Zugspannung im aktiven Gebiet des n-FETs (91) parallel zur Kanalachse (12) induziert wird und dass – die p-FET-Isolatorstruktur (21p) auf Druck verspannt ist und durch die p-FET-Isolatorstruktur (21n) eine Druckspannung im aktiven Gebiet des p-FETs (92) parallel zur Kanalachse (12p) induziert wird, so dass – die Gitterkonstante des Halbleitersubstrats (1) im aktiven Gebiet (11p) des p-FETs (92) entlang der Kanalachse (12n) kleiner ist als eine Gitterkonstante des Halbleitersubstrats (1) im aktiven Gebiets (11n) des n-FETs (91) entlang der Kanalachse (12p).
Transistoranordnung nach Anspruch 18, dadurch gekennzeichnet, dass die n-FET-Isolatorstruktur (21n) und die p-FET-Isolatorstruktur (21p) jeweils einen druckspannungsfreien Basisabschnitt (211) aufweisen.
Transistoranordnung nach Anspruch 19, dadurch gekennzeichnet, dass mindestens die p-FET-Isolatorstruktur (21p) eine entlang der Grenzfläche (20) ausgebildete Pufferschicht (61) aufweist, wobei die Pufferschicht (61) nach Ausbildung des Basisabschnitts (211) aus der Inkorporation von Sauerstoff in das Halbleitersubstrat (1) hervorgegangen ist.
Transistoranordnung nach Anspruch 19, dadurch gekennzeichnet, dass die Basisabschnitte (211) durch Abscheiden und anschließendes Verdichten eines Grabenfüllstoffs (5) hergestellt sind.
Transistoranordnung nach Anspruch 21, dadurch gekennzeichnet, dass der Grabenfüllstoff (5) ein auf Polysilazan basierendes Material ist.
Transistoranordnung nach Anspruch 19, dadurch gekennzeichnet, dass die n-FET-Isolatorstruktur (21n) ohne Pufferschicht (61) ausgebildet ist
Transistoranordnung nach Anspruch 20, dadurch gekennzeichnet, dass die Pufferschicht (61) gegen übliche Ätzmittel eine andere Ätzresistenz aufweist als der Basisabschnitt (211).
Transistoranordnung mit – einem ersten (95) und einem zweiten (96) n-FET mit jeweils einem aus einem Abschnitt eines monokristallinen Halbleitersubstrats (1) gebildeten aktiven Gebiet (11n) und – an die aktiven Gebiete (11n) angrenzenden Isolatorstrukturen (21n, 22n, 23n, 24n), dadurch gekennzeichnet, dass – die an den ersten n-FET (95) anschließenden Isolatorstrukturen (21n, 22n, 23n, 24n) auf Zug und – die an den zweiten n-FET (96) anschließenden Isolatorstrukturen (21n, 22n, 23n, 24n) kompressiv verspannt sind.
Transistoranordnung mit – einem ersten (97) und einem zweiten (98) p-FET mit jeweils einem aus einem Abschnitt eines monokristallinen Halbleitersubstrats (1) gebildeten aktiven Gebiet (11p), – an die aktiven Gebiete (11p) jeweils in Richtung einer Kanalachse (12) angrenzenden ersten Isolatorstrukturen (21p, 22p) und – an die aktiven Gebiete (11p) jeweils orthogonal zur Kanalachse (12) angrenzenden zweiten Isolatorstrukturen (23p, 24p), dadurch gekennzeichnet, dass – die an den ersten p-FET (97) anschließenden ersten Isolatorstrukturen (21p, 22p) sowie die an den zweiten p-FET (98) anschließenden zweiten Isolatorstrukturen (23p, 24p) auf Zug und – die an den ersten p-FET (98) anschließenden zweiten Isolatorstrukturen (23p, 24p) sowie die an den zweiten p-FET (96) anschließenden ersten Isolatorstrukturen (21p, 22p) kompressiv verspannt sind.
Verfahren zur Herstellung eines halbleitenden einkristallinen Substrates, wobei die Gitterkonstante des Substrates gegenüber der Gitterkonstante unter Normalbedingungen des Substrates vergrößert wird, dadurch gekennzeichnet, dass ein eine Zugspannung auf das Substrat (1) ausübender Stoff (5) mit dem Substrat verbunden wird.
Verfahren nach Anspruch 27, dadurch gekennzeichnet, dass als Substrat ein Substratteil aus einem Gesamtsubstrat gebildet wird, derart, dass in das Gesamtsubstrat (1) ein den Substratteil (3) begrenzender Graben (2) eingebracht wird, der mit dem Stoff gefüllt wird.
Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass der Graben (2) auf seiner Oberfläche mit einem Oxid oder Nitrid (4) versehen wird.
Verfahren nach Anspruch 29, dadurch gekennzeichnet, dass die Oberfläche des Grabens (2) oxidiert wird.
Verfahren nach einem der Ansprüche 28, dadurch gekennzeichnet, dass der eingebrachte Stoff (5) unter Schrumpfung ausgehärtet wird.
Verfahren nach einem der Ansprüche 28 bis 31, dadurch gekennzeichnet, dass folgende Verfahrensschritte durchgeführt werden: – Ätzen von Gräben (2) in das einkristalline Halbleitersubstrat (1), so das sich Substratteile (3) ergeben, danach – Oxidation der Oberfläche der Gräben (21), oder Aufbringen eines Oxids/Nitrids (4), danach – Füllen der Gräben mit einem gelösten Stoff (5) in flüssiger Form mittels Spin-On Verfahren, danach – geregeltes/schrittweises Erhitzen des Substrates (1), danach – geregeltes/schrittweises Abkühlen des Substrates (1).
Verfahren nach einem der Ansprüche 27 bis 32, dadurch gekennzeichnet, dass es sich bei dem Substrat (1) um Silizium und bei dem Stoff (5) um Polysilazan handelt.
Verfahren nach einem der Ansprüche 27 bis 32, dadurch gekennzeichnet, dass es sich bei dem Substrat (1) um Silizium handelt und der Stoff (5) auf Polysilazan basiert.
Verfahren zur Herstellung einer Transistoranordnung mit einem ersten FET (91) und einem zweiten FET (92) mit den Schritten: – Bereitstellen eines Halbleitersubstrats (1); – Einbringen von Gräben (2) von einer Strukturoberfläche (10) aus in das Halbleitersubstrat (1), wobei jeweils an mindestens einen Graben (2) angrenzende Abschnitte des Halbleitersubstrats (1) ein aktives Gebiet (11n) des ersten FETs (91) und ein aktives Gebiet (11p) des zweiten FETs (92) ausbilden; – Einbringen eines dielektrischen Grabenfüllstoffs (5), der zum Verdichten geeignet ist, in die Gräben (2); – Verdichten des Grabenfüllstoffs (5) zu Isolatorstrukturen (21n, 21p); – Abdecken von an das aktive Gebiet (11n) des ersten FETs (91) anschließenden Abschnitten der Isolatorstrukturen (21n) mit einer Maske (71, 72), wobei an das aktive Gebiet (11p) des zweiten FETs (92) angrenzende Abschnitte der Isolatorstrukturen (21p) nicht abgedeckt werden; – maskierte Oxidation des Halbleitersubstrats (1), wobei Pufferschichten (61) an den jeweils zwischen dem Halbleitersubstrat (1, 11n, 11p) und den Isolatorstrukturen (21p, 21n) gebildeten Grenzflächen (20) unterhalb der Maske (71, 72) im geringeren Maße aufwachsen als außerhalb eines von der Maske (71, 72) abgedeckten Bereichs und wobei die aufgewachsenen Pufferschichten (61) unter kompressiver Spannung stehen und eine Druckspannung in das aktive Gebiet (11p) des zweiten FETs (92) induzieren.
Verfahren nach Anspruch 35, dadurch gekennzeichnet, dass der erste (91) und der zweite (92) FET unterschiedlichen Kanaltyps sind.
Verfahren nach Anspruch 35, dadurch gekennzeichnet, dass der erste (91) und der zweite (92) FET vom selben Kanaltyp sind.
Verfahren nach einem der Ansprüche 36 oder 37, dadurch gekennzeichnet, dass nach dem Einbringen der Gräben (2) und vor dem Einbringen des Grabenfüllstoffs (5) eine maximal 30 Nanometer dicke Oxidschicht (4) auf das Halbleitersubstrat (1) aufgewachsen wird.
Verfahren nach Anspruch 35, dadurch gekennzeichnet, dass die Oxidschicht (4) vor dem Einbringen des Grabenfüllstoffs (5) entfernt wird.
Verfahren nach Anspruch 35, dadurch gekennzeichnet, dass die Oxidation als Nassoxidation ausgeführt wird.
Verfahren nach Anspruch 35, dadurch gekennzeichnet, dass die Maske (71, 72) aus Siliziumnitrid gebildet und nach der maskierten Oxidation zusammen mit remanenten Nitridmaskenabschnitten zur Ausbildung der Gräben (2) entfernt wird.