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Gebiet der vorliegenden
Erfindung
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Im
Allgemeinen betrifft die vorliegende Erstellung integrierter Schaltungen
und betrifft insbesondere das Herstellen von Isolationsgräben, die
als verformunghervorrufende Quellen für Transistoren mit verformten
Kanalgebieten verwendet werden können,
um damit die Ladungsträgerbeweglichkeit
in dem Kanalgebiet eines MOS-Transistors zu erhöhen.
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Beschreibung
des Stands der Technik
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Die
Herstellung integrierter Schaltungen erfordert das Ausbilden einer
großen
Anzahl an Schaltungselementen auf einer gegebenen Chipfläche gemäß einer
spezifizierten Schaltungsanordnung. Im Allgemeinen werden gegenwärtig mehrere
Prozesstechnologien eingesetzt, wobei für komplexe Schaltungen, etwa
Mikroprozessoren, Speicherchips, und dergleichen die CMOS-Technologie
gegenwärtig
der vielversprechendste Ansatz auf Grund der guten Eigenschaften
im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme
und/oder Kosteneffizienz ist. Während
der Herstellung komplexer integrierter Schaltungen unter Anwendung
der CMOS-Technologie werden Millionen von Transistoren, d. h. N-Kanaltransistoren
und P-Kanaltransistoren,
auf einem Substrat mit einer kristallinen Halbleiterschicht hergestellt.
Ein MOS-Transistor enthält, unabhängig davon,
ob ein N-Kanaltransistor oder ein P-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die
durch eine Grenzfläche
hoch dotierter Drain- und Source-Gebiete mit einem invers dotierten
Kanalgebiet gebildet werden, das zwischen dem Draingebiet und dem
Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d.
h. die Stromtreiberfähigkeit
des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet
ausgebildet und davon durch eine Isolierschicht getrennt ist. Die
Leitfähigkeit
des Kanalgebiets beim Entstehen eines leitenden Kanals auf Grund
des Anlegens einer geeigneten Steuerspannung an die Gateelektrode
hängt von
der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladeträger und – für gegebene
Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Source- und dem Drain-Gebiet ab, der auch als Kanallänge bezeichnet
wird. Somit wird in Verbindung mit der Fähigkeit, rasch einen leitenden
Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung
an die Gateelektrode aufzubauen, die Gesamtleitfähigkeit des Kanalgebiets ein
wesentliches Element zum Bestimmen des Leistungsverhaltens der MOS-Transistoren.
Somit wird die Reduzierung der Kanallänge – und damit verknüpft die
Verringerung des Kanalwiderstands – zu einem wesentlichen Entwurfskriterium,
um einen Anstieg in der Arbeitsgeschwindigkeit der integrierten Schaltungen
zu erreichen.
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Die
ständige
Verringerung der Transistorabmessungen bringt jedoch eine Reihe
von Problemen mit sich, die damit verknüpft sind, und die es zu lösen gilt,
um damit nicht in unerwünschter
Weise die durch das stetige Reduzieren der Kanallänge von MOS-Transistoren gewonnen
Vorteile aufzuheben. Ein wesentliches Problem in dieser Hinsicht
ist die Entwicklung verbesserter Photolithographie- und Ätzstrategien,
um in zuverlässiger
und reproduzierbarer Weise Schaltungselemente mit kritischen Abmessungen,
etwa die Gateelektrode der Transistoren, für eine neue Bauteilgeneration
zu schaffen. Ferner sind äußerst anspruchsvolle
Dotierstoffprofile in der vertikalen Richtung und auch in der lateralen Richtung
in den Drain- und Source-Gebieten erforderlich, um den geringen
Schicht- und Kontaktwiderstand in Verbindung mit einer gewünschten
Kanalsteuerbarkeit bereitzustellen. Des weiteren ist die vertikale
Position der PN-Übergänge in Bezug
auf die Gateisolationsschicht auch ein wichtiges Gestaltungskriterium
im Hinblick auf die Steuerung der Leckströme. Somit erfordert typischerweise
das Verringern der Kanallänge
auch eine Reduzierung der Tiefe der Drain- und Source-Gebiete in
Bezug auf die Grenzfläche,
die durch die Gateisolationsschicht und das Kanalgebiet gebildet
ist, wodurch anspruchsvolle Implantationsverfahren erforderlich
sind. Gemäß anderer
Lösungsvorschläge werden
epitaktisch gewachsene Gebiete mit einem spezifizierten Versatz zu
der Gateelektrode gebildet, die auch als erhöhte Drain- und Sourcegebiete
bezeichnet werden, um eine verbesserte Leitfähigkeit der erhöhten Drain- und
Source-Gebiete zu erhalten, wobei gleichzeitig ein flacher PN-Übergang
in Bezug auf die Gateisolationsschicht beibehalten wird.
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Da
die ständige
Größenreduzierung
der krtischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen
und möglicherweise
das Neuentwickeln äußert komplexer
Prozesstechniken im Hinblick auf die oben genannten Prozessschritte erforderlich
macht, wurde auch vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente
zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet
für eine
gegebene Kanallänge
vergrößert wird,
wodurch die Möglichkeit
geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar
ist mit dem Fortschreiten zu einer künftigen Technologie, während viele
der oben genannten Prozessanpassungen, die mit der Bauteilgrößenreduzierung verknüpft sind,
vermieden oder zumindest zeitlich hinausgeschoben werden können. Ein
effizienter Mechanismus zum Erhöhen
der Ladungsträgebeweglichkeit
ist die Modifizierung der Gittersturktur in dem Kanalgebiet, indem
beispielsweise eine Zugspannung oder eine Druckspannung in der Nähe des Kanalgebiets
erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet
zu erreichen, die zu einer modifizierten Beweglichkeit für Elektronen und
Löcher
führt.
Beispielsweise erhöht
das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit
von Elektronen, wobei abhängig
von der Größe und Richtung
der Zugverformung ein Anstieg in der Beweglichkeit von 50% oder
mehr erreicht werden kann, was sich wiederum direkt in einem entsprechenden
Anstieg der Leitfähigkeit
ausdrückt.
Andererseits kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit
von Löchern
erhöhen,
wodurch die Möglichkeit
zur Leistungssteigerung von P-Transistoren geschaffen wird. Das
Einführen
einer Spannungs- oder Verformungsverfahrenstechnik in die Herstellung
integrierter Schaltungen ist ein äußerst vielversprechender Ansatz
für künftige Bauteilgenerationen,
da beispielsweise verformtes Silizium als eine „neue" Art an Halbleitermaterial betrachtet werden
kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente
ermöglicht,
ohne dass teuere Halbleitermaterialien erforderlich sind, wobei
auch viele der gut etablierten Fertigungsverfahren weiterhin eingesetzt
werden können.
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Folglich
wurde vorgeschlagen, beispielsweise eine Silizium/Germanium-Schicht
oder Silizium/Kohlenstoff- Schicht in oder unter dem Kanalgebiet
einzufügen,
um damit eine Zugspannung oder Druckspannung zu erzeugen, die zu
einer entsprechenden Verformung führt. Obwohl das Transistorverhalten
deutlich verbessert werden kann durch das Einführen einer spannungserzeugenden
Schichten in oder unter dem Kanalgebiet, so muss dennoch ein hoher
Aufwand betrieben werden, um die Ausbildung entsprechender Verspannungsschichten
in die konventionelle gut erprobte MOS-Technologie einzubinden. Beispielsweise
müssen
zusätzliche
epitaktische Wachstumsverfahren entwickelt und in dem Prozessablauf
eingerichtet werden, um die germanium- und kohlenstoffenthaltenden
Verspannungsschichten an geeigneten Positionen in oder unterhalb
des Kanalgebiets zu bilden. Somit wird die Prozesskomplexität deutlich
erhöht,
wodurch auch die Herstellungskosten ansteigen und die Gefahr für eine Reduzierung der
Produktionsausbeute größer wird.
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Somit
wird in anderen Lösungen
eine externe Verspannung, die beispielsweise durch darüberliegende
Schichten, Abstandselemente, und dergleichen erzeugt wird, eingesetzt
in dem Versuch, eine gewünschte
Verformung innerhalb des Kanalgebiets hervorzurufen. Jedoch ist
der Prozess des Erzeugens der Verformung in dem Kanalgebiet durch
Anwenden einer spezifizierten externen Verspannung von einer nicht
effizienten Übersetzung
der externen Verspannung in eine Verformung in dem Kanalgebiet begleitet.
Obwohl somit deutliche Vorteile gegenüber der zuvor diskutierte Vorgehensweise,
in der zusätzliche
Verspannungsschichten in dem Kanalgebiet erforderlich sind, erreicht
werden, kann die Effizienz des Spannungsübertragungsmechanismus von
dem prozess- und bauteilspezifischen Gegebenheiten abhängen und
kann zu einer reduzierten Leistungszunahme für eine Art von Transistoren
führen.
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In
einer weiteren Vorgehensweise wird die Löcherbeweglichkeit von PMOS-Transistoren
verbessert, indem eine verformte Silizium/Germanium-Schicht in die
Drain- und Source-Gebiete
der Transistoren eingebaut wird, wobei die kompressiv verformten
Drain- und Source-Gebiete eine uniaxiale Verformung in dem benachbarten
Siliziumkanalgebiet erzeugen. Dazu werden die Drain- und Source-Gebiete
der PMOS-Transistoren selektiv mit einer Aussparung versehen, während die
NMOS-Transitoren maskiert sind, und nachfolgend wird die Silizium/Germanium-Schicht
selektiv in dem PMOS-Transistor durch epitaktisches Wachsen gebildet.
Obwohl diese Technik deutliche Vorteile im Hinblick auf den Leistungszuwachs
der PMOS-Transistoren und somit des gesamten CMOS-Bauelements liefert,
muss eine geeignete Gestaltung angewendet werden, die den Unterschied
im Leistungszuwachs des PMOS-Transistors und des NMOS-Transistors ausgleicht.
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Angesichts
der zuvor beschriebenen Situation besteht ein Bedarf für eine verbesserte
Technik, die ein effizientes Erhöhen
der Leistung von MOS-Transistoren ermöglicht, wobei eines oder mehrere
der oben genannten Probleme im Wesentlichen vermieden oder deren
Auswirkungen zumindest reduziert werden.
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Überblick über die
Erfindung
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Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik,
die eine alternative oder zusätzliche
Verspannungsquelle zum Erzeugen einer entsprechenden Verformung
in einem Transistorelement liefert, wobei zumindest einige der oben erkannten
Probleme vermieden werden. Zu diesem Zweck werden die Isolationsgräben, die
in modernen Halbleiterbauelementen eingesetzt werden, angewendet,
um insgesamt oder teilweise eine gewünschte hohe kompressive Verspannung
bereitzustellen. In anderen anschaulichen Ausführungsformen kann zusätzlich oder
alternativ eine effiziente Verspannungsverfahrenstechnik bereitgestellt
werden, in der eine unterschiedliche Größe und/oder Art an innerer
Verspannung in entsprechenden Isolationsgräben erzeugt wird. Da die Grabenisolationsstruktur
nahe an den entsprechenden Transistorelementen angeordnet ist, wird
ein effizienter Spannungsübertragungsmechanismus
bereitgestellt, wobei erfindungsgemäß ein hohes Maß an Kompatibilität mit konventionellen
Prozessstrategien beibehalten wird.
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Gemäß einer
anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer
nicht oxidierbaren Schicht innerhalb eines Isolationsgrabens, der
in einer Halbleiterschicht gebildet ist, die über einem Substrat angeordnet
ist. Ferner umfasst das Verfahren das selektive Modifizieren der
nicht oxidierbaren Schicht in dem Isolationsgraben, um eine kompressive
Spannung bzw. Verspannung zu erzeugen. Ferner wird der Isolationsgraben
mit einem isolierenden Material gefüllt und schließlich wird
ein Transistorelement benachbart zu dem Isolationsgraben gebildet,
wobei die kompressive Verspannung eine Gitterverformung in dem Transistorelement
hervorruft.
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Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Abscheiden
einer nicht oxidierbaren Schicht mit einer intrinsischen Verspannung über einem
ersten Isolationsgraben und einem zweiten Isolationsgraben, wobei
der erste und der zweite Isolationsgraben in einer Halbleiterschicht
gebildet sind. Des weiteren wird die intrinsische Verspannung in
dem ersten Isolationsgraben selektiv modifiziert und der erste und
der zweite Isolationsgraben werden dann mit einem isolierenden Material gefüllt.
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Gemäß einer
noch weiteren anschaulichen Ausführugsform
der vorliegenden Erfindung umfasst ein Halbleiterbauelement einen
ersten Isolationsgraben, der in einer Halbleiterschicht ausgebildet
und Seitenwände
und eine Unterseite aufweist. Ein isolierendes Beschichtungsmaterial
wird an den Seitenwänden
und an der Unterseite gebildet, wobei das isolierende Beschichtungsmaterial
Silizium, Stickstoff und Sauerstoff aufweist und eine kompressive intrinsische
Verspannung besitzt. Schließlich
umfasst das Halbleiterbauelement ein isolierendes Oxidmaterial,
das benachbart zu dem isolierenden Beschichtungsmaterial ausgebildet
ist, um damit den Isolationsgraben zu füllen.
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Kurze
Beschreibung der Zeichnungen
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Weitere
Vorteile, Aufgaben und Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird, in denen:
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1a bis 1f schematisch
Querschnittsansichten eines Halbleiterbauelements während der Herstellung
eines Isolationsgrabens mit einer kompressiven Verspannung gemäß anschaulicher
Ausführungsformen
der vorliegenden Erfindung zeigen;
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2 schematisch
eine Querschnittsansicht eines Halbleiterbauelements während der
Herstellung eines Isolationsgrabens mittels eines Beschichtungsmaterials
mit innerer Verspannung zeigt; und
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3a bis 3d schematisch
Querschnittsansichten eines Halbleiterbauelements mit unterschiedlich
verspannten Isolationsgräben
während
diverser Fertigungsphasen gemäß noch weiterer
anschaulicher Ausführungsformen
der vorliegenden Erfindung zeigen.
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Detaillierte
Beschreibung
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Obwohl
die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,
wie sie in der folgenden detaillierten Beschreibung sowie in den
Zeichnungen dargestellt sind, sollte es selbstverständlich sein,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Erfindung auf die speziellen
anschaulichen offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Erfindung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Im
Allgemeinen beruht die vorliegenden Erfindung auf dem Konzept, dass
eine effiziente Verformungsverfahrenstechnik erreicht werden kann,
indem eine Verspannung als effiziente Verspannungsquelle eingesetzt
wird, die in entsprechenden Isolationsgräben erzeugt wird. Auf Grund
der ständig
abnehmenden Strukturgrößen moderner Halbleiterbauelemente
sind Transistorelemente in der Nähe
der entsprechenden Grabenisolationen angeordnet, so dass eine erhöhte Verspannung,
die durch die Isolationsgräben
hervorgerufen wird, vorteilhafterweise benutzt werden kann beim
Erzeugen einer entsprechenden Verformung in dem Kanalgebiet des
Transistorelements, wodurch dessen Leistung verbessert wird, wie
dies zuvor erläutert
ist. Es sollte beachtet werden, dass die Prinzipien der vorliegenden
Erfindung, wie sie zuvor dargelegt sind, und wie sie im Weiteren
noch detaillierter erläutert
sind, vorteilhafterweise auf eine Bauteilarchitektur einschließlich der Herstellung
von Transistorelementen in Halbleitervollsubstraten angewendet werden
können.
Die vorliegende Erfindung ist äußerst vorteilhaft
im Zusammenhang mit SOI-(Silizium-auf-Isolator) Architekturen, da hier typischerweise
die Isolationsgräben
sich bis zu der vergrabenen isolierenden Schicht erstrecken, wodurch
die Möglichkeit
geschaffen wird, eine gewünschte
Verspannung zu erzeugen, die sich kontinuierlich über die
gesamte Tiefe des aktiven Transistorgebiets hinweg und selbst entlang
der Grenzfläche
des aktiven Gebiets und der vergrabenen Isolierschicht ausbreitet
und übertragen
wird. Selbst in äußerst anspruchsvollen
Anwendungen, in denen in einigen Fällen auch die Grenzfläche zwischen
dem aktiven Gebiet und der vergrabenen isolierenden Schicht als
ein Kanalgebiet dienen kann, kann somit eine effiziente Spannungsübertragung
erreicht werden. Zu diesem Zweck wendet die vorliegende Erfindung
Prozesstechniken an, die nicht in unerwünschter Weise zur Prozesskomplexität beitragen,
um damit ein hohes Maß an
Kompatibilität
zu bestehenden konventionellen Fertigungsverfahren bereitzustellen.
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Mit
Bezug zu den 1a bis 1f, 2 und 3a bis 3d werden
nunmehr weitere anschauliche Ausführungsformen der vorliegenden
Erfindung detaillierter beschrieben.
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1a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit
einem Substrat 101, das ein beliebiges geeignetes Trägermaterial
zur Aufnahme oder zur Ausbildung darin einer geeigneten Halbleiterschicht 103,
etwa einer Siliziumschicht, einer Silizium/Germanium-Schicht, und dergleichen
repräsentieren
kann. In einer anschaulichen Ausführungsform repräsentiert
die Halbleiterschicht 103 eine siliziumbasierte Halbleiterschicht
mit einer Dicke, die für
die Herstellung voll oder teilweise verarmter SOI-Transistorelemente
geeignet ist. Es sollte beachtet werden, dass eine siliziumbasierte Halbleiterschicht
als eine kristalline Hableiterschicht zu verstehen ist, die einen
wesentlichen Anteil an Silizium aufweist, obwohl andere Materialien,
etwa Germanium, Kohlenstoff oder andere Halbleitermaterialien auch
darin eingebaut sein können.
Beispielsweise wird eine Halbleiterschicht mit 50 Atomprozent oder
mehr an Silizium als eine siliziumbasierte Halbleiterschicht betrachtet.
In einer anschaulichen Ausführungsform
umfasst das Halbleiterbauelement 100 eine vergrabene isolierende
Schicht 102, auf der die Halbleiterschicht 103 gebildet
ist, um damit eine SOI-Architektur zu bilden. Die vergrabene isolierende
Schicht 102 kann aus einem beliebigen geeigneten Material,
etwa Siliziumdioxid, Siliziumnitrid oder eine Kombination davon
oder anderen geeigneten dielektrischen Materialien aufgebaut sein.
Ein Isolationsgraben 105 ist in der Halbleiterschicht 103 ausgebildet
und erstreckt sich in einer anschaulichen Ausführungsform bis herab zu der
vergrabenen isolierenden Schicht 102, wodurch ein Halbleitergebiet 110 in der
Schicht 103 definiert wird, das von dem Isolationsgraben 105 begrenzt
ist. Ferner umfasst in dieser Fertigungsphase das Halbleiterbauelement 100 eine Schicht 104,
die aus einem nicht oxidierbaren Material aufgebaut ist, das an
freiliegenden Oberflächenbereichen
des Bauelements 100 und somit an Seitenwänden 105s und
einer Unterseite 105b des Isolationsgrabens 105 ausgebildet
ist. In einer anschaulichen Ausführungsform
kann die Schicht 104 aus Siliziumnitrid aufgebaut sein,
wohingegen in anderen anschaulichen Ausführungsformen andere Materialien,
etwa Siliziumkarbid, und dergleichen verwendet sind. Eine Dicke
der Schicht 104 ist geeignet in Bezug auf die Grabenabmessungen
und im Hinblick auf die Stoppeigenschaften 104 in einem
nachfolgenden CMP-(chemisch-mechanischer Polier-) Prozess ausgewählt, um überschüssiges Material
zu entfernen, das in den Isolationsgraben 104 in einem
späteren Fertigungsstadium
einzufüllen
ist. Beispielsweise kann die Schicht 104 eine Dicke von
ungefähr
5 bis 50 nm abhängig
von den Bauteilerfordernissen aufweisen.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100,
wie es in 1a gezeigt ist, kann die folgenden
Prozesse umfassen. Nach dem Bereitstellen des Substrats 101 mit
der darauf ausgebildeten Halbleiterschicht 103, oder durch
Herstellen der Halbleiterschicht 103 über dem Substrat 101 beispielsweise
durch gut etablierter Scheibenverbundtechniken, wenn eine SOI-Architektur
betrachtet wird, oder durch epitaktische Wachstumstechniken, wird
ein Photolithographieprozess auf der Grundlage gut etablierter Rezepte
ausgeführt,
um eine geeignete Lackmaske oder Hartmaske (nicht gezeigt) zu bilden,
auf deren Grundlage ein Ätzprozess
ausgeführt
werden kann, um durch die Halbleiterschicht 103 zu ätzen, wobei
in einigen anschaulichen Ausführungsformen
der Ätzprozess
in oder auf der vergrabenen isolierenden Schicht 102 gestoppt
wird. Geeignete Ätztechniken
für die
Herstellung des Isolationsgrabens 104 sind im Stand der Technik
gut etabliert. Nach dem Ätzprozess
und dem Entfernen von Maskenschichten, etwa einer Lackmaske, wird
die Schicht 104 abgeschieden, wobei in einer anschaulichen
Ausführungsform
gut etablierte CVD-(chemische Dampfabscheide-) Techniken auf der
Grundlage einer Niederdruckumgebung eingesetzt werden, um eine Siliziumnitridschicht
mit der gewünschten
Dicke zu bilden. In anderen anschaulichen Ausführungsformen, wie dies später erläutert wird,
werden andere geeignete Abscheideverfahren eingesetzt, etwa eine
plasmaunterstützte
CVD, um die Schicht 104 mit einer intrinsischen mechanischen Verspannung
auf der Grundlage einer geeigneten Steuerung gewisser Abscheideparameter
bereitzustellen.
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1b zeigt
schematisch das Halbleiterbauelement 100 in einem weiter
fortgeschrittenen Herstellungsstadium, in welchem eine Maske 106,
etwa eine Lackmaske, über
dem Bauelement 100 so gebildet ist, dass zumindest der
Isolationsgraben 105 freigelegt ist. In anderen anschaulichen
Ausführungsformen
wird die Lackmaske 106 in dieser Fertigungsphase weggelassen,
oder die Lackmaske 106 kann so gestaltet sein, dass zumindest
andere Isolationsgräben
abgedeckt sind, für
die die intrinsische Verspannung, die durch die Schicht 104 geliefert
wird, nicht zu modifizieren ist, wie dies später detaillierter erläutert ist.
Das Weglassen der Lackmaske 106 in dieser Fertigungsphase
führt zu
einer gemeinsamen Behandlung von beliebigen freiliegenden Isolationsgräben, die
in dem Bauteil 100 vorgesehen sind. Ferner unterliegt das
Bauelement 100, wie es in 1b gezeigt
ist, einer Oberflächenbehandlung 107 auf
der Grundlage eines Ionenbeschusses, der in einer anschaulichen
Ausführungsform
durch Ausführen
eines Ionenimplantationsprozesses eingerichtet ist. Zu diesem Zweck
wird eine Ionengattung verwendet, etwa inerte Ionensorten in Form
von Edelgasionen, Stickstoff, Silizium, Germanium und dergleichen.
Es sollte beachtet werden, dass geeignete Prozessparameter, etwa
die Dosis und die Implantationsenergie wenn die Behandlung 107 in
Form einer Ionenimplantation ausgeführt wird, in effizienter Weise
auf der Grundlage von Experimenten, Simulation, und dergleichen ermittelt
werden können.
In einigen anschaulichen Ausführungsformen
werden, wenn die Maske 106 nicht vorgesehen ist, Prozessparameter
der Behandlung 107, etwa die Implantationsenergie, so festgelegt,
dass eine unerwünschte
Schädigung
des darunter liegenden Halbleitergebiets 110 im Wesentlichen vermieden
wird. In anderen anschaulichen Ausführungsformen wird ein durch
Implantation hervorgerufener Schaden, der in dem Halbleitergebiet 110 hervorgerufen
werden kann, in einer späteren
Phase während
einer Hochtemperaturbearbeitung, beispielsweise während der
Verdichtung eines isolierenden Materials, das in den Isolationsgraben 105 einzufüllen ist,
rekristallisiert.
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Während der
Behandlung 107 werden freiliegende Bereiche 104b der
Schicht 104, die sich horizontal über den Isolationsgraben 105 hinausstrecken – oder es
kann im Wesentlichen die gesamte Schicht 104 durch den
freiliegenden Bereich 104b repräsentiert sein in ihrer kristallinen
Struktur modifiziert, wobei im Falle einer Siliziumnitridschicht
ein merklicher Anteil an Silizium- und Stickstoffverbindungen aufgebrochen
werden, wodurch in signifikanter Weise die mechanischen Eigenschaften
der freiliegenden Schichtbereiche beeinflusst werden, wobei Prozessparameter
eingestellt werden, um die Modifizierung bis zu einer gewünschten
Tiefe, die bis zur gesamten Dicke des Bereichs 104 reichen
kann, zu bewirken. Somit kann der freiliegende Bereich der Schicht 104 bis
zu einem gewissen Maße
porös gemacht
werden, wodurch die Möglichkeit
geschaffen wird, zusätzliche Diffusionswege
während
einer nachfolgenden Behandlung vorzusehen, um damit die kompressive Verspannung
des freiliegenden Schichtbereichs zu erhöhen.
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1c zeigt
schematisch das Halbleiterbauelement 100 nach dem Entfernen
der Maske 106, falls diese vorgesehen ist, und während einer
weiteren Behandlung 108, die in einer oxidierenden Umgebung
ausgeführt
wird. In einer anschaulichen Ausführungsform wird die Umgebung 108 auf
der Grundlage von Sauerstoff und/oder Ozon bei erhöhten Temperaturen
im Bereich von ungefähr
500° bis
1100° C
ausgeführt,
wenn die Dauer der Behandlung 108 auf der Grundlage des
erforderlichen Maßes
an Oxidbildung ausgeführt
wird. Beispielsweise kann eine Behandlungsdauer von mehreren Sekunden
bis mehreren Stunden angewendet werden, wobei eine Sollbehandlungszeit
effizient auf der Grundlage von Experimentergebnissen von Testsubstraten
und/oder Produktsubstraten bestimmt werden kann. In noch weiteren
anschaulichen Ausführungsformen
kann die Umgebung 108 auf der Grundlage eines Plasmas eingerichtet
werden, wobei zusätzlich
ein hohes Maß an
Richtungssteuerung der Sauerstoff- und Ozonionen erreicht wird,
wodurch potentiell die Wirksamkeit der Sauerstoffdiffusion in den
zuvor modifizierten Bereich der Schicht 104 verbessert
wird. Während
der Diffusion des Sauerstoff in den modifizierten Bereich der Schicht 104 und
basierend auf der erhöhten
Temperatur kann der Sauerstoff gut mit dem freien Silizium, das
durch die vorhergehende Behandlung 107 geschaffen wurde,
reagieren, wodurch eine zunehmende Menge an Siliziumdioxid in dem
freiliegenden Schichtbereich der Schicht 104 aufgebaut
wird und somit ein Bereich 104a gebildet wird, der eine
erhöhte
kompressive Verspannung auf Grund des größeren Volumens des Siliziumdioxids
im Vergleich zu Silizium besitzt. Es sollte beachtet werden, dass
in den gezeigten Ausführungsformen
die erhöhte
Sauerstoffdiffusion im Wesentlichen auf die freiliegenden Bereiche
beschränkt
ist, die zuvor der Behandlung 107 ausgesetzt waren, da
nicht behandelte Bereiche weiterhin ein hohes Maß an struktureller Unversehrtheit
besitzen, wodurch eine Sauerstoffdiffusion deutlich reduziert oder
im Wesentlichen während
der Behandlung 108 in der oxidierenden Umgebung vermieden
wird. Beispielsweise kann Siliziumnitrid in effizienter Weise eine
Sauerstoffdiffusion selbst bei sehr hohen Temperaturen abblocken.
In anderen anschaulichen Ausführungsformen
kann, wenn signifikante Anteile der Schicht 104 der Behandlung 107 unterzogen
wurden, oder wenn die Maske 106 vollständig während der vorhergehenden Behandlung 107 weggelassen
wurde, die entsprechende Sauerstoffdiffusion auch in den horizontalen
Bereichen der Schicht 104 auftreten.
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1d zeigt
schematisch das Halbleiterbauelement 100 nach dem Ende
der Behandlung 108 in der oxidierenden Umgebung, so dass
der freigelegte Bereiche 104a nunmehr eine merkliche kompressive Verspannung 109 aufweist,
die dann in äußerst effizienter
Weise in das Halbleitergebiet 110 übertragen wird. Es sollte beachtet
werden, dass die resultierende kompressive Verspannung 109 auch
in effizienter Weise in die vergrabene isolierende Schicht 102 übertragen
wird, wodurch auch eine entsprechende kompressive Verspannung in
die vergrabene isolierende Schicht 102, die unter dem Halbleitergebiet 110 angeordnet
ist, übertragen
wird. Ein entsprechender Spannungsübertragungsmechanismus kann äußerst vorteilhaft
im Zusammenhang mit äußerst modernen
voll oder teilweise verarmten Transistorbauelementen sein, wobei
der Ladungsträgertransport
auch an einer Grenzfläche
zwischen dem Gebiet 110 und der vergrabenen isolierenden
Schicht 102 stattfinden kann, wenn ein Transistor in dem
Gebiet 110 gebildet ist.
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1e zeigt
schematisch das Halbleiterbauelement 100 in einer weiter
fortgeschrittenen Fertigungsphase. Der Isolationsgraben 105 ist
mit einem isolierenden Material 111 gefüllt, das in einer anschaulichen
Ausführungsform
Siliziumdioxid ist, wodurch ein hohes Maß an Kompatibilität mit konventionellen
Prozessverfahren bereitgestellt wird. Das isolierende Material 111 kann
auf der Grundlage einer geeigneten Technik, etwa CVD basierend auf TEOS
oder einem anderen Abscheideregime hergestellt werden. Während des
Abscheideprozesses wird überschüssiges Material
vorgesehen, um in zuverlässiger
Weise den Isolationsgraben 105 zu füllen. Danach wird überschüssiges Material
durch eine geeignete Einebnungstechnik, etwa CMP (chemisch mechanisches
Polieren) entfernt, wobei die Schicht 104, d. h. deren
horizontalen Bereiche, als eine CMP-Stoppschicht dienen können, um
damit in zuverlässiger
Weise das Entfernen des überschüssigen Materials
des isolierenden Materials 111 zu steuern. Für die in
den 1a bis 1d gezeigten
Ausführungsformen
wurde die strukturelle Integrität
der Schicht 104, wie sie abgeschieden wurde, an den horizontalen
Bereichen beibehalten, wodurch die entsprechenden Eigenschaften
während
des CMP-Prozesses im Wesentlichen nicht beeinflusst sind. In anderen
Ausführungsformen,
wenn merkliche Bereiche der Schicht 104 ebenfalls der Behandlung 107 ausgesetzt
waren und damit auch einen merklichen Anteil an Siliziumdioxid darin
aufweisen, können
die Stopp-Eigenschaften der Schicht 104 weniger ausgeprägt sein,
wobei dennoch ein deutlicher Unterschied in Bezug auf das isolierende
Material 111 für ein
hohes Maß an
Steuerbarkeit des CMP-Prozesses sorgen kann. Vor oder nach dem CMP-Prozess
wird eine Wärmebehandlung
durchgeführt,
um dem isolierenden Material 111 eine höhere Dichte zu verleihen, während in
anderen Ausführungsformen
eine entsprechende Verdichtung weggelassen wird. In einer Ausführungsform
wird die Wärmebehandlung
zur Verdichtung des isolierenden Materials in einer oxidierenden
Umgebung ausgeführt,
um damit die Sauerstoffdiffusion in den Bereich 104a weiter
zu erhöhen,
was zu einer weiter erhöhten
kompressiven Verspannung führt.
Nach dem CMP-Prozess wird der verbleibende Bereich der Schicht 104 außerhalb
des Isolationsgrabens 105 auf der Grundlage eines selektiven Ätzprozesses
entfernt, der auf heißer
Phosphorsäure
basieren kann, wenn die Schicht 104 außerhalb des Isolationsgrabens 105 nicht
während des
Prozesses 107 behandelt wurde und wenn die Schicht 104 im
Wesentlichen aus Siliziumnitrid aufgebaut ist. In diesem Falle werden
die anfänglichen Eigenschaften
der Siliziumnitridschicht im Wesentlichen beibehalten und somit
kann die Schicht 104 in effizienter Weise durch gut etablierte
Rezepte mit heißer
Phosphorsäure
entfernt werden. Während dieses
selektiven Ätzprozesses
weist der modifizierte Bereich 104a eine reduzierte Ätzrate auf
Grund des erhöhten
Anteils an Siliziumdioxid, der darin enthalten ist, auf, so dass
eine unerwünschte
Erosion des Materials des Bereichs 104 verringert oder
im Wesentlichen unterdrückt
werden kann. Folglich wird ein äußerst zuverlässiger Isolationsgraben 105 bereitgestellt,
wobei die Größe der kompressiven
Verspannung 109 auf der Grundlage von Prozessparametern im
Hinblick auf die Behandlungen 107 und 108 möglicherweise
einer Wärmebehandlung
zur Verdichtung des isolierenden Materials 111 eingestellt
werden können.
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1f zeigt
schematisch das Halbleiterbauelement 100 in einem weiter
fortgeschrittenen Fertigungsstadium, wobei ein Transistorelement 120 in und über dem
Halbleitergebiet 110 ausgebildet ist. Der Transistor 130 umfasst
ein Kanalgebiet 112, das eine verformte kristalline Struktur
auf Grund einer Verformung 113 aufweisen kann, die durch
die hohe kompressive Verspannung 109 hervorgerufen wird, die
von dem Isolationsgraben 105 geliefert wird. Beispielsweise
kann der Transistor 120 in einer anschaulichen Ausführungsform
einen P-Kanaltransistor repräsentieren,
so dass die kompressive Verformung 113 in positiver Weise
die Ladungsträgerbeweglichkeit
der Löcher
in dem Kanalgebiet 112 beeinflussen kann, wodurch das Transistorverhalten
verbessert wird.
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Das
Halbleiterbauelement 100, wie es in 1f gezeigt
ist, kann auf der Grundlage gut etablierter Verfahren, die das Abscheiden
oder Herstellen einer Gateisolationsschicht, eines Gateelektrodenmaterials
und dessen Strukturierung mittels moderner Lithographie- und Ätzverfahren
umfassen, woran sich weitere gut etablierte Implantations- und Abstandshalterherstellungsverfahren
anschließen, um
schließlich
den Transistor 120 fertig zu stellen. Es sollte beachtet
werden, dass in einigen anschaulichen Ausführungsformen zusätzliche
Verspannungsquellen in und/oder in der Nähe des Transistors 130 vorgesehen
werden können,
um den verformungserzeugenden Mechanismus für den Transistor 120 weiter
zu verbessern. Beispielsweise kann ein eingebettetes Silizium/Germanium-Gebiet
in dem Halbleitergebiet 110 gebildet werden, um damit die
kompressive Verformung 113 weiter zu erhöhen. Ferner
kann nach der Fertigstellung des Transistors 120 eine geeignet
verspannte Kontaktätzstoppschicht über dem Transistor 120 gebildet
werden, wodurch ebenso eine weitere kompressive Verspannung geliefert wird.
Es sollte jedoch beachtet werden, dass diese zusätzlichen Verspannungsquellen
nicht in effizienter Weise die kompressive Verspannung 109 auch
an einer Grenzfläche 102a zwischen
der vergrabenen isolierenden Schicht 102 und dem Halbleitergebiet 110 hervorrufen
können.
Folglich kann unter Anwendung des Isolationsgrabens 105 als
Verspannungsquelle die kompressive Verspannung 109 in effizienter
Weise entlang der gesamten Dicke des Halbleitergebiets 110 bereitgestellt
werden.
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2 zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 110 gemäß weiterer
anschaulicher Ausführungsformen,
wobei eine entsprechende isolierende Beschichtung auf der Grundlage
einer Abscheidetechnik gebildet wird, die das Erzeugen eines hohen
Betrages an innerer Verspannung ermöglicht. Das Bauelement 200 umfasst ein
Substrat 201, unter welchem eine Halbleiterschicht 203 gebildet
ist, wobei in anschaulichen Ausführungsformen
eine vergrabene isolierende Schicht 202 zwischen dem Substrat 201 und
der Schicht 203 vorgesehen ist. Des weiteren ist ein Isolationsgraben 205 in
der Schicht 203 ausgebildet, wodurch ein Halbleitergebiet 210 begrenzt
wird, in und über
welchem entsprechende Transistorelemente zu bilden sind. Hinsichtlich
der einzelnen Komponenten 201, 202, 203 und 210 gelten
die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Bauelement 100 erläutert sind.
Ferner ist eine Schicht 204 über der Halbleiterschicht 203 und
in dem Isolationsgraben 205 gebildet. Die Schicht 204 kann
aus Siliziumnitrid aufgebaut sein, was auf der Grundlage eines plasmaunterstützten CVD-Prozesses 214 gebildet
werden kann, in welchem Prozessparameter, etwa Druck, Temperatur,
Plasmaleistung, Vorspannungsleistung für das Einstellen der Richtungsabhängigkeit
von Ionen in der Atmosphäre
des Prozesses 214, und dergleichen in geeigneter Weise
so gesteuert werden, dass die Schicht 204 mit einer gewünschten
Art und Größe an innerer
Verspannung vorgesehen wird. Siliziumnitrid kann in effizienter
Weise mit einem hohen Betrag an Druckspannung oder Zugspannung mit
einer Größe im Bereich
von bis zu 1,5 GPa (GigaPascal) durch geeignetes Auswählen der
Abscheideparameter, wie sie zuvor spezifiziert sind, abgeschieden
werden. Somit wird in einer anschaulichen Ausführungsform die Schicht 204 so
abgeschieden, dass diese eine hohe Druckspannung 209 aufweist,
wohingegen in anderen anschaulichen Ausführungsformen die Schicht 204 mit
einer Zugspannung abgeschieden wird. In einigen anschaulichen Ausführungsformen
wird eine zusätzliche
CMP-Stoppschicht (nicht gezeigt) vor dem Herstellen des Isolationsgrabens 205 gebildet, wenn
der Abscheideprozess 214 als ungeeignet für das Bereitstellen
eines erforderlichen hohen Maßes an
Konformität
erachtet wird, um damit ein gewünschtes
Maß an
Dickengleichförmigkeit
an horizontalen Bereichen der Schicht 203 zu erreichen. Beispielsweise
kann die zusätzliche
CMP-Stoppschicht eine noch höhere
mechanische Integrität
im Vergleich zu Siliziumnitrid aufweisen, wenn beispielsweise Siliziumkarbid
vorgesehen wird, wodurch die Möglichkeit
geschaffen wird, überschüssiges Material
der Schicht 204 durch CMP zu entfernen, was dann auf der
Grundlage der zusätzlichen CMP-Stoppschicht
gesteuert werden kann. In anderen anschaulichen Ausführungsformen
kann die Dickengleichförmigkeit,
die durch den Abscheideprozess 214 zumindest an den horizontalen
Oberflächenbereichen
des Bauelements 200 erreicht wird, als ausreichend erachtet
werden, um damit eine zuverlässige
CMP-Steuerung zu ermöglichen,
wobei das Verbleiben des überschüssigen Materials
der Schicht 204 dann mittels eines geeigneten selektiven Ätzprozesses
entsprechend einer Prozesssequenz entfernt werden kann, wie sie
zuvor mit Bezug zu dem Bauelement 100 beschrieben ist.
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Danach
kann die weitere Bearbeitung in der oben beschriebenen Weise fortgesetzt
werden, d. h. der Isolationsgraben 205 wird mit einem geeigneten isolierenden
Material gefüllt,
etwa Siliziumdioxid, und die weitere Bearbeitung wird durch Entfernen überschüssigen Materials
fortgesetzt, was, wie zuvor erläutert
ist, auf der Grundlage einer zusätzlichen CMP-Stoppschicht
erfolgen kann, oder das auf der Grundlage der Stoppschicht 204,
wie sie abgeschieden wurde, ausgeführt werden kann. Danach wird
ein Transistorelement in und über
dem Gebiet 210 gebildet, wobei die hohe kompressive Verspannung 209 auch
für eine
entsprechende Transistorleistungszunahme sorgt, wie dies zuvor mit
Bezug zu dem Transistor 120 beschrieben ist. In ähnlicher
Weise kann die Schicht 204 mit einer hohen intrinsischen
Zugverspannung gebildet werden, um eine entsprechende Zugverspannung
für das
Gebiet 210 in Abhängigkeit der
Prozess- und Bauteilerfordernisse zu schaffen.
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Mit
Bezug zu den 3a bis 3c werden weitere
anschauliche Ausführungsformen
der vorliegenden Erfindung nunmehr detaillierter beschrieben, in
denen eine unterschiedliche Art oder Größe einer inneren Verspannung
durch unterschiedliche Isolationsgräben bereitgestellt werden.
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In 3a umfasst
ein Halbleiterbauelement 300 ein Substrat 301, über welchem
eine Halbleiterschicht 303 gebildet ist, wobei in anschaulichen
Ausführungsformen
eine vergrabene isolierende Schicht 302 zwischen dem Subrat 301 und
der Schicht 303 gebildet ist. Im Hinblick auf die Eigenschaften
der Komponenten 301, 302, 303 wird auf
die entsprechenden Komponenten verwiesen, wie sie mit Bezug zu den 1a bis 1f beschrieben
sind. Das Bauelement 300 umfasst ferner einen ersten Isolationsgraben 305a und
einen zweiten Isolationsgraben 305b, die entsprechend ein
erstes Halbleitergebiet 310a und ein zweites Halbleitergebiet 310b definieren.
Ferner ist eine Schicht 304 über der Halbleiterschicht 303 und
in dem ersten und dem zweiten Isolationsgraben 305a, 305b gebildet.
Die Schicht 304 ist aus einem nicht oxidierbaren Material
aufgebaut, das in einer anschaulichen Ausführungsform als Siliziumnitrid
vorgesehen ist. In einer Ausführungsform weist
die Schicht 304 eine intrinsische Verspannung auf, etwa
eine Zugverspannung oder Druckverspannung einer gewünschten
Größe. Beispielsweise
kann die Schicht 304 eine relativ geringe intrinsische
Verspannung besitzen, während
in anderen Ausführungsformen
ein moderat hoher Wert an intrinsischer Verspannung vorgesehen ist,
abhängig
von der Prozessstrategie. Ferner kann das Halbleiterbauelement 300 von
einer Maskenschicht 306 bedeckt sein, das den ersten Isolationsgraben 305a freilässt, während der
zweite Isolationsgraben 305b abgedeckt ist.
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Das
Bauelement 300, wie es in 3a gezeigt
ist, kann im Wesentlichen durch die gleichen Prozesse hergestellt
werden, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben
sind. Es sollte beachtet werden, dass abhängig von der gewünschten
Art und Größe der inneren
Verspannung der Schicht 304 ein geeignetes Abscheideverfahren
eingesetzt wird. Beispielsweise wird in einigen anschaulichen Ausführungsformen
die plasmaunterstützte CVD-Technik,
wie sie zuvor mit Bezug zu 2 beschrieben
ist, d. h. der Prozess 214, eingesetzt, um die Schicht 304 mit
einer hohen Zugspannung oder Druckspannung, abhängig von Prozess- und Bauteilerfordernissen
zu bilden. In noch weiteren anschaulichen Ausführungsformen können CVD-Verfahren
bei geringem Druck gemäß gut etablierter
Rezepte eingesetzt werden. Danach wird die Maske 306 beispielsweise
in Form einer Lackmaske auf der Grundlage gut etablierter Photolithographieverfahren
gebildet. Danach wird das Bauelement 300 einer Behandlung 307 unterzogen,
die in einer Ausführungsform einen
Ionenbeschuss repräsentiert,
um damit den freiliegenden Bereich der Schicht 304 in dem
ersten Isolationsgraben 305 zu modifizieren. D. h., es
wird eine ähnliche
Behandlung wie die Behandlung 107 ausgeführt, wodurch
die mechanische Integrität
des freiliegenden Schichtbereichs in dem ersten Isolationsgraben 305a verringert
wird. Abhängig
von den anfänglichen
Eigenschaften der Schicht 304 kann eine darin vorherrschende
innere Verspannung deutlich auf Grund der Behandlung 307 relaxiert
werden. Wenn beispielsweise die Schicht 304 anfänglich mit einem
hohen Betrag an Zugspannung oder Druckspannung vorgesehen war, kann
eine signifikante Spannungsrelaxation durch die Behandlung 307 erreicht
werden.
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3b zeigt
schematisch das Halbleiterbauelement 300 nach dem Ende
der Behandlung 307 und dem Entfernen der Maske 306.
Ferner ist das Bauelement 300 einer oxidierenden Umgebung 308 bei
erhöhten
Temperaturen ausgesetzt, wobei die Umgebung 308 ähnlich zu
der Umgebung 108 ist, wie sie zuvor beschrieben ist. Während der
Behandlung 308 werden zuvor freiliegende Bereiche in dem
ersten Isolationsgraben 305a weiter modifiziert, um damit
einen modifizierten Bereich 304a zu bilden, in welchem
beispielsweise ein erhöhter
Anteil an Sauerstoff in den Schichtbereich 304a eingebaut
wird, wodurch eine größere kompressive
Verspannung hervorgerufen wird, wie dies zuvor erläutert ist.
In anderen anschaulichen Ausführungsformen
wird das Halbleiterbauelement 300 nicht der Umgebung 308 ausgesetzt,
wenn die Schicht 304 anfänglich mit einer hohen inneren
Verspannung vorgesehen wurde und die Spannungsrelaxation, die durch
die Behandlung 307 erreicht wurde, als geeignet erachtet
wird für
die Spannungsverfahrenstechnik in dem Halbleitergebiet 310a benachbart
zu dem ersten Isolationsgraben 305a. Es sollte beachtet
werden, dass ähnlich zu
der Behandlung 108 auch in diesem Falle die zuvor modifizierten
Bereiche, die nicht der Behandlung 307 unterzogen wurden,
im Wesentlichen ihre anfängliche
mechanische Integrität
und damit ihre anfänglichen
Verspannungseigenschaften beibehalten. Folglich kann der zweite
Isolationsgraben 305b einen im Wesentlichen nicht modifizierten
Bereich 304b aufweisen.
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3c zeigt
schematisch das Halbleiterbauelement 300 in einem weiter
fortgeschrittenen Fertigungsstadium, in welchem der erste und der
zweite Isolationsgraben 305a, 305b mit einem geeigneten isolierenden
Material 311, etwa Siliziumdioxid, gefüllt sind, was auf der Grundlage
gut etablierter Rezepte abgeschieden worden ist, gefolgt von dem
Entfernen überschüssigen Materials,
wodurch die Topographie des Bauelements 300 eingeebnet
wird, wobei die Schicht 304 auch als eine CMP-Stoppschicht
dienen kann, wie dies zuvor beschrieben ist. Folglich kann der erste
Isolationsgraben 305a eine hohe kompressive Verspannung 309a aufweisen,
die auf das benachbarte Halbleitergebiet 310a wirkt. In ähnlicher Weise
kann der zweite Isolationsgraben 305b in einigen anschaulichen
Ausführungsformen
eine äußerst geringe
innere Verspannung, abhängig
von den anfänglichen
Spannungseigenschaften der Schicht 304, aufweisen, oder
in anderen anschaulichen Ausführungsformen
kann dieser eine moderat hohe innere Zugspannung 309b aufweisen
und auf das benachbarte Halbleitergebiet 310b ausüben, wenn
die anfängliche
Schicht 304 so abgeschieden wurde, dass diese eine hohe
Zugspannung aufweist.
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3d zeigt
schematisch das Halbleiterbauelement 300 in einem weiter
fortgeschrittenen Herstellungsstadium, in welchem ein erster Transistor 320a in
und auf dem ersten Halbleitergebiet 310 ausgebildet ist,
während
ein zweiter Transistor 320 in und auf dem zweiten Halbleitergebiet 310b gebildet ist.
Folglich kann ein entsprechender Spannungsübertrag von dem ersten Isolationsgraben
in ein Kanalgebiet 312a des ersten Transistors 320a erreicht werden,
wodurch eine erste Verformung 313a in dem Kanalgebiet 312a hervorgerufen
wird. In ähnlicher Weise
kann eine unterschiedliche Art oder Größe an Verformung 313b in
dem Kanalgebiet 312b des zweiten Transistorelements 320b hervorgerufen
werden. Wenn beispielsweise die erste Verformung 313a eine Druckverformung
ist, kann der erste Transistor einen P-Kanaltransistor repräsentieren. Wenn in ähnlicher Weise
die zweite Verformung 313b eine reduzierte kompressive
Verformung oder eine Zugverformung ist, kann der zweite Transistor 320b einen
N-Kanaltransistor repräsentieren.
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Es
gilt also: Die vorliegende Erfindung stellt einen effizienten verformungshervorrufenden
Mechanismus auf der Grundlage einer Verspannungsverfahrenstechnik
bereit, die auf Isolationsgräben
angewendet wird, wobei in anspruchsvollen Anwendungen, in denen
eine SOI-Architektur erforderlich ist, ein äußerst effizienter Spannungsübertrag
erreicht werden kann, indem entsprechend gestaltete Beschichtungsmaterialien
in den Isolationsgräben
vorgesehen werden. Zu diesem Zweck werden die Eigenschaften einer
nicht oxidierbaren Schicht in effizienter Weise so modifiziert,
dass ein merklicher Anteil an Siliziumdioxid eingebaut wird, wodurch
die Möglichkeit
zum Erzeugen einer hohen kompressiven Verspannung in einer äußerst steuerbaren
Weise geschaffen wird. In anderen anschaulichen Ausführungsformen
wird zusätzlich
oder alternativ das Beschichtungsmaterial so abgeschieden, dass
es eine hohe innere Verspannung aufweist, wobei die Art und die
Größe im Wesentlichen
auf der Grundlage von Abscheideparametern bestimmt sind. Danach
wird die innere Verspannung selektiv modifiziert oder erhöht, um damit
ein höheres
Maß an
Entwurfs- und Prozessflexibilität
zu bieten. Beispielsweise kann eine kompressive Verspannung in der
Nähe von P-Kanaltransistoren
erzeugt werden, während
in einigen anschaulichen Ausführungsformen
zusätzlich eine
Zugverspannung oder eine geringere kompressive Verspannung benachbart
zu N-Kanaltransistoren erzeugt wird, wodurch in effizienter Weise
deren Leistungsverhalten verbessert wird. Somit wird eine äußerst effiziente
verformungsinduzierende Technik bereitgestellt, wobei in modernen
SOI-Architekturen der Spannungsübertrag über die
gesamte Tiefe der gesamten Halbleiterschicht erreicht wird. Ferner kann
die verbesserte Verspannungsverfahrenstechnik der vorliegenden Erfindung,
die auf der Modifizierung eines Beschichtungsmaterials von Isolationsgräben basiert,
in effizienter Weise mit anderen Verspannungsverfahrenstechniken,
wie sie zuvor erläutert
sind, kombiniert werden.
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Weitere
Modifizierungen und Variationen der vorliegenden Erfindung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung
zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen der Erfindung
als die gegenwärtig
bevorzugten Ausführungsformen
zu betrachten.