DE102008011928B4 - Verfahren zum Herstellen eines Halbleiterbauelements unter Verwendung einer Ätzstoppschicht mit geringerer Dicke zum Strukturieren eines dielektrischen Materials - Google Patents

Verfahren zum Herstellen eines Halbleiterbauelements unter Verwendung einer Ätzstoppschicht mit geringerer Dicke zum Strukturieren eines dielektrischen Materials Download PDF

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Abstract

Verfahren mit:
Bilden einer ersten dielektrischen Schicht über einem ersten und einem zweiten Transistor eines Halbleiterbauelements;
Bilden einer Ätzstoppschicht auf der ersten dielektrischen Schicht zumindest über dem ersten Transistor durch Einbringen der ersten dielektrischen Schicht in eine oxidierende Plasmaumgebung, um eine Oberfläche der ersten dielektrischen Schicht zu oxidieren;
Einbauen einer Ätzindikatorsorte aus Metall in die Ätzstoppschicht;
Entfernen eines Teils der ersten dielektrischen Schicht, der über dem zweiten Transistor angeordnet ist;
Bilden einer zweiten dielektrischen Schicht über dem zweiten Transistor und auf der Ätzstoppschicht; und
selektives Entfernen der zweiten dielektrischen Schicht von dem ersten Transistor unter Anwendung der Ätzstoppschicht als einen Ätzstopp;
wobei die zweite dielektrische Schicht nach dem Einbauen der Ätzindikatorsorte in die Ätzstoppschicht gebildet wird.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung das Gebiet der integrierten Schaltungen und betrifft insbesondere Feldeffekttransistoren und Fertigungsverfahren auf der Grundlage verspannter dielektrischer Schichten, die über den Transistoren gebildet werden, und zum Erzeugen einer unterschiedlichen Art an Verformung in Kanalgebieten unterschiedlicher Transistorarten verwendet werden.
  • Beschreibung des Stands der Technik
  • Integrierte Schaltungen enthalten typischerweise eine große Anzahl an Schaltungselementen, die auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau angeordnet sind, wobei in komplexen Schaltungen der Feldeffekttransistor ein wesentliches Schaltungselement repräsentiert. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien für moderne Halbleiterbauelemente aktuell eingesetzt, wobei für komplexe Schaltungen auf der Grundlage von Feldeffekttransistoren, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie eine der vielversprechendsten Lösungen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor umfasst, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungslager und – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, schnell einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit wird die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht in unerwünschter Weise die durch das stetige Verringern der Kanallänge von MOS-Transistoren gewonnenen Vorteile aufzuheben. Ein Problem, das mit der reduzierten Gatelänge verknüpft ist, ist das Auftreten sogenannter Kurzkanaleffekte, die zu einer reduzierten Steuerbarkeit der Kanalleitfähigkeit führen können. Kurzkanaleffekten wird durch gewisse Entwurfstechniken begegnet, wovon einige jedoch mit einer Verringerung der Kanalleitfähigkeit einhergehen, wodurch teilweise die Vorteile aufgehoben werden, die durch die Verringerung der kritischen Abmessungen erreicht werden.
  • Angesichts dieser Situation wurde vorgeschlagen, das Bauteilleistungsverhalten der Transistorelemente nicht nur durch das Verringern der Transistorabmessungen, sondern auch durch das Erhöhen der Ladungsträgerbeweglichkeit in dem Kanalgebiet bei vorgegebener Kanallänge zu verbessern, um damit den Durchlassstrom und damit das Transistorverhalten zu verbessern. Beispielsweise kann die Gitterstruktur in dem Kanalgebiet modifiziert werden, indem beispielsweise eine Zugverformung oder eine kompressive Verformung darin hervorgerufen wird, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöhte der Erzeugen einer Zugverformung in dem Kanalgebiet einer Siliziumschicht mit standardmäßiger Kristallkonfiguration die Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit der n-Transistoren ausdrückt. Anderseits kann kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern verbessern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
  • Eine effiziente Möglichkeit in dieser Hinsicht ist eine Technik, die das Erzeugen gewünschter Verspannungsbedingungen innerhalb des Kanalgebiets unterschiedlicher Transistorelement ermöglicht, indem die Verspannungseigenschaften eines dielektrischen Schichtstapels eingestellt werden, der über der grundlegenden Transistorstruktur gebildet wird. Der dielektrische Schichtstapel umfasst typischerweise eine oder mehrere Schichten, die nahe an dem Transistor angeordnet sind und die auch beim Steuern eines entsprechenden Ätzprozesses eingesetzt werden, um Kontaktöffnungen zu der Gateelektrode und den Drain- und Sourceanschlüssen zu bilden. Daher kann eine effiziente Steuerung mechanischer Verspannung in den Kanalgebieten, d. h. eine effektive Verspannungstechnologie, erreicht werden, indem individuell die interne Verspannung dieser Schichten eingestellt wird, die auch als Kontaktätzstoppschichten bezeichnet werden, und indem eine Kontaktätzstoppschicht mit einer internen kompressiven Verspannung über einem p-Kanaltransistor angeordnet wird, während eine Kontaktätzstoppschicht mit einer inneren Zugverspannung über einem n-Kanaltransistor angeordnet wird, wodurch in den jeweiligen Kanalgebieten eine kompressive Verformung bzw. eine Zugverformung hervorgerufen wird.
  • Typischerweise wird die Kontaktätzstoppschicht durch plasmaunterstützte chemische Dampfabscheideprozesse (PECVD) über dem Transistor gebildet, d. h. über der Gatestruktur und den Drain- und Sourcegebieten, wobei beispielsweise Siliziumnitrid auf Grund seiner hohen Ätzselektivität in Bezug auf Siliziumdioxid, das ein gut etabliertes dielektrisches Zwischenschichtmaterial ist, verwendet werden kann. Ferner kann PECVD-Siliziumnitrid mit hoher innerer Verspannung bis zu beispielsweise 2 Gigapascal (GPa) oder deutlich höher an kompressiver Verspannung und bis zu einem 1 Gigapascal und deutlich höher an Zugverspannung abgeschieden werden, wobei die Art und die Größe der inneren Verspannung effizient eingestellt werden können, indem in geeignete Abscheideparameter ausgewählt werden. Z. B. sind der Ionenbeschuss, der Abscheidedruck, die Substrattemperatur, die Gasdurchflussraten und dergleichen entsprechende Parameter, die zum Erreichen der gewünschten inneren Verspannung angewendet werden können.
  • Während der Herstellung zweier Arten an verspannten Schichten zeigen konventionelle Techniken eine geringere Effizienz, wenn die Bauteilabmessungen zunehmend verringert werden, beispielsweise durch Verwenden der 45 nm-Technologie und noch weiterer anspruchsvollerer Lösungen, und zwar auf Grund der begrenzten konformen Abscheidefähigkeiten der beteiligten Abscheideprozesse, die zu entsprechenden Prozessungleichmäßigkeiten wäh rend nachfolgender Prozessschritte zum Strukturieren der verspannten Schicht und zum Bilden der Kontaktöffnungen führen können, wie dies detaillierter mit Bezug zu den 1a bis 1c erläutert ist.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in einer gewissen Fertigungsphase zur Herstellung von verspannungsinduzierenden Schichten über einem ersten Bauteilbereich 120a und einem zweiten Bauteilbereich 120b. Der erste und der zweite Bauteilbereich 120a, 120b, die typischerweise entsprechende Transistorelemente repräsentieren, sind über einem Substrat 101 ausgebildet, das eine Halbleiterschicht 102 aufweist, etwa eine Schicht auf Siliziumbasis, die von dem Substrat 101 durch eine geeignete vergrabene isolierende Schicht getrennt sein kann, wenn eine SOI-(Silizium-auf-Isolator)Konfiguration betrachtet wird. In dem gezeigten Beispiel umfassen der erste und der zweite Bauteilbereich 120a, 120b mehrere Transistorelemente mit einem lateralen Abstand gemäß den Entwurfsregeln der betrachteten Technologie. Die Transistoren in dem ersten und dem zweiten Bauteilbereich 120a, 120b enthalten eine Gateelektrode 121, die auf einer entsprechenden Gateisolationsschicht 123 ausgebildet ist, die wiederum die Gateelektrode 121 von einem entsprechenden Kanalgebiet 124 trennt, das lateral zwischen Drain/Source-Gebieten 125 angeordnet ist. Des weiteren ist eine Seitenwandabstandshalterstruktur 122 an Seitenwänden der Gateelektrode 121 ausgebildet. Typischerweise sind Metallsilizidgebiete (nicht gezeigt) in den Drain- und Sourcegebieten 125 und den Gateelektroden 121 vorgesehen, um damit die Leitfähigkeit dieser Bereiche zu verbessern. Das Halbleiterbauelement 100 kann ein modernes Bauelement repräsentieren, in welchem kritische Abmessungen, etwa die Gatelänge, d. h. in 1a die horizontale Abmessung der Gateelektroden 121, ungefähr 50 nm oder deutlich weniger betragen kann. Folglich ist ein Abstand zwischen entsprechenden Transistorelementen, d. h. der laterale Abstand zwischen benachbarten Seitenwandabstandshalterstrukturen 122 dichtliegender Transistorelemente, wie dies in dem Bauteilgebiet 120b gezeigt ist, ungefähr 100 nm oder weniger.
  • Es sollte beachtet werden, dass das erste und das zweite Bauteilgebiet 120a, 120b durch eine geeignete Isolationsstruktur (nicht gezeigt) bei Bedarf getrennt sind. Ferner ist in der in 1a gezeigten Fertigungsphase eine Siliziumnitridschicht 130 mit beispielsweise einer hohen inneren Zugverspannung über dem ersten und dem zweiten Bauteilbereich 120a, 120b ausgebildet, worauf eine Ätzindikatorschicht 131 aus Siliziumdioxid folgt. Es sollte beachtet werden, dass bei Bedarf eine Ätzstoppschicht, etwa eine Siliziumdioxidschicht mit geeigneter Dicke und Dichte zwischen der Siliziumnitridschicht 120 und den entsprechenden Transistorelementen in dem ersten und dem zweiten Bauteilbereich 120a, 120b vorgesehen sein kann. Die Ätzindikatorschicht 131 ist typischerweise mit einer Dicke vorgesehen, die ausreichend ist, um einen Ätzprozess in einer späteren Phase anzuhalten, wenn die Schicht 130 strukturiert wird, oder um zumindest ein ausgeprägtes Endpunkterkennungssignal zu liefern. D. h., eine Siliziumnitridätzchemie, die mit Siliziumdioxid reagiert, führt zu einer speziellen Plasmaumgebung, die durch standardmäßige Erkennungstechniken detektiert werden kann. Für gewöhnlich wird eine Dicke der Ätzindikatorschicht 131 auf ungefähr 20 nm oder mehr eingestellt, wodurch ausreichend Ätzstoppeigenschaften über das Substrat hinweg bereitgestellt werden, um in zuverlässiger Weise den entsprechenden Ätzprozess zu steuern. In einigen Vorgehensweisen kann die Ätzindikatorschicht 131 als eine Hartmaske während des Strukturierens der Siliziumnitridschicht 130 dienen.
  • Wie aus 1a ersichtlich ist, muss auf Grund des geringen Abstands zwischen benachbarten Transistorelementen die Siliziumnitridschicht 130 mit einer moderat geringen Dicke abgeschieden werden, um die Spaltfülleigenschaften des Abscheideprozesses zu berücksichtigen, da, wenn der Abstand zwischen den Transistorelementen in der Größenordnung der zweifachen Schichtdicke der Siliziumnitridschicht 130 liegt, dass begrenzte konforme Füllverhalten ansonsten zu entsprechenden Defekten, etwa Hohlräumen, führen kann.
  • In dieser Fertigungsphase kann das Halbleiterbauelement 100 ferner eine Lackmaske 103 aufweisen, die den ersten Bauteilbereich 120a freilässt, während das zweite Bauteilgebiet 120b abgedeckt ist. In diesem Falle sei angenommen, dass die innere Verspannung der Siliziumnitridschicht 130 geeignet so gewählt ist, dass das Transistorverhalten in dem zweiten Bauteilbereich 120b verbessert wird.
  • Ein typischer Prozessablauf zur Herstellung des in 1a gezeigten Halbleiterbauelements 100 umfasst die folgenden Prozesse. Die Gateelektroden 121 und die Gateisolationsschichten 123 werden hergestellt und strukturiert auf der Grundlage gut etablierter Prozesstechniken, wozu moderne Lithographieverfahren, Abscheideverfahren, Oxidations- und Ätztechniken gehören. Danach werden die Drain- und Sourcegebiete 125 in Verbindung mit den Seitenwandabstandshalterstrukturen 122 auf Grundlage gut etablierter Abscheide-, anisotroper Ätzprozesse und Implantationssequenzen gebildet, um damit das gewünschte vertikale und laterale Dotierstoffprofil zu erhalten. Anschließend werden Metallsilizidgebiete bei Bedarf auf Grundlage gut etablierter Verfahren hergestellt. Als nächstes wird, wenn erforderlich, eine entsprechende Siliziumdixodätzstoppschicht gebildet, woran sich das Abscheiden der Siliziumnitridschicht 120 anschließt. Während des Abscheidens des Siliziumnitridmaterials haben entsprechende Prozessparameter, etwa die Zusammensetzung der Trägergase und reaktiven Gase, die Substrattemperatur, der Abscheidedruck und insbesondere der Ionenbeschuss während des Abscheidens einen großen Einfluss auf die schließlich erreichte innere Verspannung des Materials nach dem Abscheiden im Hinblick auf das darunter liegende Material. Somit kann durch Auswählen geeigneter Parameterwerte eine hohe innere Verspannung, etwa bis zu 2 Gigapascal (GPa) und mehr an kompressiver Verspannung oder bis zu 1 Gigapascal oder deutlich höher an Zugverspannung erzeugt werden, um damit das Transistorverhalten in dem ersten Bauteilbereich 110a zu verbessern. Auf Grund der wenig ausgeprägten konformen Eigenschaft des Siliziumnitridabscheideprozesses oberhalb einer gewissen Schichtdicke und bei größeren Aspektverhältnissen, wie sie in Bauelementen mit geringen Abmessungen auftreten auf Grund des geringen Abstands zwischen benachbarten Transistorelementen 120b bei moderat großen Gatehöhen in dicht gepackten Bauteilgebieten, wie dies gezeigt ist, wird die Dicke des Siliziumnitridmaterials so gewählt, dass Unregelmäßigkeiten, etwa Hohlräume vermieden werden. Somit findet der Abscheideprozess für die Siliziumdioxidschicht 131 eine noch ausgeprägte Oberflächentopographie vor, wodurch ebenfalls gute Spaltfülleigenschaften erforderlich sind, wenn eine erhöhte Oxiddicke und das Erzeugen eines Hohlraums vermieden werden soll.
  • Nach dem Abscheiden der Siliziumdioxidschicht 131 wird die Lackmaske 103 auf Grundlage gut etablierter Photolithographietechniken hergestellt. Als nächstes wird ein geeignet gestalteter Ätzprozess ausgeführt, um einen Teil der Schicht 130 und 131 von dem Bauteilbereich 120a zu entfernen. Während des entsprechenden Ätzprozesses wird das Siliziumdioxidmaterial der Schicht 131 entfernt, woran sich ein selektiver Ätzprozess anschließt, um das Material der Siliziumnitridschicht 130 abzutragen, wobei der entsprechende Ätzprozess auf der Grundlage einer Ätzstoppschicht bei Bedarf gesteuert werden kann.
  • 1b zeigt schematisch zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine zweite dielektrische Schicht 140 über dem ersten und dem zweiten Bauteilbereich 120a, 120b ausgebildet, wobei ein Hohlraum 132 in dem zweiten Bauteilbereich 120b auf Grund der beschränkten Spaltfülleigenschaften des Abscheideprozesses zur Herstellung eines stark verspannten Siliziumnitrid materials und auf Grund der ausgeprägten Oberflächentopographie vorhanden ist, die zuvor während des Abscheidens der Schichten 130, 131 erzeugt wurde. D. h., das Aspektverhältnis des Raumbereichs zwischen den Transistoren 120b wird während des Abscheidens der Schichten 130 und 131 vergrößert. Der Hohlraum 132 in dem zweiten Bauteilgebiet 120b kann zu einem reduzierten Verspannungsübertragungsmechanismus führen, sowie auch zu einer beeinträchtigten Ätzgleichmäßigkeit während der nachfolgenden Bearbeitung, woraus sich ein merklicher Ausbeuteverlust ergeben kann.
  • Ferner ist in der 1b gezeigten Fertigungsphase eine entsprechende Lackmaske 104 vorgesehen, um die dielektrische Schicht 140 während eines entsprechenden Ätzprozesses 105 zum Entfernen des freigelegten Teils der Schicht 140 in dem zweiten Bauteilgebiet 120b zu schützen.
  • Im Hinblick auf die Herstellung der zweiten dielektrischen Schicht 140 gelten im Wesentlichen die gleichen Kriterien, wie sie zuvor mit Bezug zu der Schicht 130 erläutert sind. Somit werden während des Abscheidens der Schicht 140 entsprechende Prozessparameter in geeigneter Weise so eingestellt, dass eine gewünschte hohe innere Verspannung erreicht wird. In anspruchsvollen Anwendungen, d. h. bei Halbleiterbauelementen mit Strukturgrößen von ungefähr 50 nm und weniger, spielen die Spaltfülleigenschaften des Abscheideprozesses zur Herstellung der Schicht 140 ebenfalls eine wichtige Rolle für den Ätzprozess 105, da in Kombination mit der durch das Abscheiden der Schichten 130 und 131 hervorgerufenen Oberflächentopographie ein im Wesentlichen vollständiges Entfernen des freigelegten Bereichs der Schicht 140 von den Abscheideeigenschaften der nachfolgenden Abscheidung bei einer vorgegebenen Bauteilgeometrie abhängt. Auf Grund des Erzeugens des Hohlraums 132 kann die Dicke der Schicht 140 in der Nähe des Hohlraums erhöht sein, was zu einem nicht ausreichendem Entfernen des Materials der Schicht 140 während des Prozesses 105 führen kann. Somit wird der Hohlraum 132 nach dem Prozess 105 beibehalten, wodurch noch weiter zu erhöhten Ausbeuteverlusten während der weiteren Bearbeitung auf Grund von Kontaktausfällen beigetragen wird.
  • 1c zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, wobei ein entsprechendes dielektrisches Zwischenschichtmaterial 150, das beispielsweise aus Siliziumdioxid aufgebaut ist, über der ersten und der zweiten dielektrischen Schicht 130, 140 gebildet ist. Das dielektrische Material 150 kann auf der Grundlage gut etablierter Techniken hergestellt werden, etwa subatmosphärischer Abscheideprozesse auf Basis von TEOS, plasmaunterstützter CVD, und dergleichen, woran sich entsprechende Einebnungsprozesse bei Bedarf anschließen können. Danach werden entsprechende Kontaktöffnungen 151 gebildet, die in einigen Fällen, beispielsweise in dichten RAM-Gebieten, eine Verbindung zu der Bauteilebene an Bereichen herstellen, die zwischen entsprechend dicht liegenden Transistoren angeordnet sind. Somit kann der entsprechende Hohlraum 122 auch diesen Prozess beeinflussen, woraus sich weniger zuverlässige Kontakte oder sogar Kontakttotalausfälle ergeben.
  • Folglich können beim weiteren Verringern der Größen von Bauelementen die entsprechenden Beschränkungen der Abscheideprozesse für dielektrische Materialien mit hoher innerer Verspannung eine deutliche Verringerung der Schichtdicke der verspannungsinduzierenden Schichten notwendig machen, um den erhöhten Aspektverhältnissen Rechnung zu tragen, die in anspruchsvollen Bauteilgeometrien angetroffen werden. In diesem Falle wird jedoch die entsprechende Verformung, die durch die verspannten dielektrischen Materialien hervorgerufen wird, ebenfalls deutlich beeinträchtigt, wodurch sich eine Verringerung des Transistorleistungsverhaltens ergibt.
  • Die Patentschrift US 6,573,172 B1 offenbart Verfahren zum Ausbilden von Halbleitervorrichtungen, bei denen über PMOS-Transistoren eine Schicht mit einer Zugspannung ausgebildet wird, um darin eine Druckspannung zu erzeugen und über NMOS-Transistoren eine Schicht mit einer Druckspannung ausgebildet wird, um darin eine Zugspannung zu erzeugen. Eine Ätzstoppschicht, die zum selektiven Entfernen von einer der verspannten Schichten verwendet wird, kann mit Hilfe eines thermischen Oxidationsverfahrens gebildet werden.
  • Die vorliegende Erfindung betrifft diverse Verfahren, um einige oder alle der zuvor genannten Probleme zu lösen oder zumindest zu reduzieren.
  • Im Allgemeinen betrifft die Erfindung die Problematik der größeren Ausbeuteverluste in stark größenreduzierten Transistorelementen, die durch Ungleichmäßigkeiten während des Strukturierens von Kontaktöffnungen in einem verformungsinduzierenden Mechanismus hervorgerufen werden, wobei stark verspannte dielektrische Schichten in der Kontaktebene der Halbleiterelemente verwendet werden. Dazu wird eine Technik vorgesehen, in der die Oberflächentopographie nach dem Abscheiden einer ersten verspannungsinduzierenden Schicht nach der Herstellung einer Ätzstoppschicht weniger kritisch gehalten wird im Vergleich zu konventionellen Strategien, in denen eine Ätzstoppschicht durch Abscheidetechniken hergestellt wird. Zu diesem Zweck wird das Abscheiden des Ätzstoppmaterials weggelassen und es wird ein effizientes Ätzsteuermaterial oder Ätzstoppmaterial mittels einer Plasmabehandlung in einer oxidierenden Umgebung vorgese hen, so dass ein oxidierter Oberflächenbereich des zuvor abgeschiedenen dielektrischen Materials mit einer deutlich geringeren Dicke im Vergleich zu konventionellen Ätzstoppmaterialien, die durch Abscheidetechniken hergestellt werden, bereitgestellt wird. Somit wird durch das Vorsehen des Ätzstoppmaterials oder Ätzsteuermaterials mit reduzierter Dicke das Aspektverhältnis des Abstands zwischen dickliegenden Transistorelementen um einen geringeren Betrag im Vergleich zu konventionellen Techniken erhöht, wobei gleichzeitig das Ausmaß an „konformen Verhalten” der Plasmabehandlung größer ist im Vergleich zu konventionellen Abscheidetechniken, wodurch ebenfalls die Wahrscheinlichkeit des Erzeugens von Oberflächenunregelmäßigkeiten in dem Ätzstoppmaterial oder Ätzsteuermaterial im Vergleich zu Abscheidetechniken, wie sie typischerweise eingesetzt werden, verringert wird. Folglich kann ein weiteres dielektrisches Material mit weniger kritischen Oberflächenbedingungen im Vergleich zu konventionellen Strategien abgeschieden werden, wodurch ebenfalls die Wahrscheinlichkeit des Erzeugens von durch Abscheidung hervorgerufenen Unregelmäßigkeiten, etwa Hohlräumen, verringert wird, wodurch sich geringere Ausbeuteverluste während des Strukturierens des zweiten dielektrischen Materials ergeben, das effizient unter Anwendung des oxidierten Oberflächenbereichs als effizientes Ätzstoppmaterial oder Ätzsteuermaterial entfernt werden kann. Auf diese Weise kann die Anwendbarkeit einer dualen Verspannungsschichtlösung auf Bauteilgenerationen mit Transistorelementen mit einer Gatelänge von 50 nm und deutlich weniger erweitert werden.
  • Ein Verfahren gemäß der vorliegenden Erfindung umfasst die Merkmale des Anspruchs 1.
  • Ein weiteres Verfahren gemäß der vorliegenden Erfindung umfasst die Merkmale des Anspruchs 9.
  • Kurze Beschreibung der Zeichnungen
  • Ausführungsformen der vorliegenden Erfindung werden durch die folgende detaillierte Beschreibung erläutert, die unter Bezugnahme zu den begleitenden Zeichnungen besser verstanden werden kann, in denen:
  • 1a bis 1c schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei einer konventionellen Herstellung unterschiedlich verspannter dielektrischer Schichten unter Anwendung eines Ätzstoppmaterials zwischen den unterschiedlich verspannten dielektrischen Schichten zeigen, das auf der Grundlage von Abscheidetechniken hergestellt wird, die zu abscheidebezogenen Unregelmäßigkeiten für Bauteilgebiete mit dichtliegenden Transistorelementen führen;
  • 2a bis 2c schematisch ein Halbleiterbauelement mit dichtliegenden Transistorelementen während diverser Fertigungsphasen der erfindungsgemäßen Verfahren zeigen, wobei dielektrische Schichten mit unterschiedlichen inneren Verspannungspegel gebildet werden, indem ein Ätzstoppmaterial oder Ätzsteuermaterial, das durch eine oxidierende Plasmaumgebung hergestellt ist, verwendet wird;
  • 2d bis 2f schematisch Querschnittsansichten eines Halbleiterbauelements während der Ausbildung eines oxidierten Oberflächenbereichs eines verspannten dielektrischen Materials zeigen, während eine Ätzindikatorsorte zum Gewinnen eines ausgeprägten Endpunkterkennungssignals erfindungsgemäß enthalten ist.
  • Detaillierte Beschreibung
  • Im Allgemeinen stellt die Erfindung Verfahren zur Herstellung von Halbleiterbauelementen auf der Grundlage einer Technik bereit, um verspannte dielektrische Materialien über den grundlegenden Transistorstrukturen vorzusehen, etwa durch einen dualen Verspannungsschichtenansatz, in welchem nach dem Abscheiden einer ersten verpannungsinduzierenden Materialschicht das zweite verspannungsinduzierende Material auf der Grundlage einer weniger kritischen Oberflächentopographie im Vergleich zu konventionellen Stra tegien abgeschieden wird, indem ein Ätzstoppmaterial oder Ätzsteuermaterial mit geringerer Dicke und verbesserten konformen Eigenschaften vorgesehen wird, wodurch die Wahrscheinlichkeit der Erzeugung von Hohlräumen und anderen durch die Abscheidung hervorgerufenen Oberflächenunregelmäßigkeiten verringert wird, was in konventionellen Strategien zu erhöhten Ausbeuteverlusten und/oder reduziertem Bauteilverhalten beitragen kann. Die geringerer Dicke und das verbesserte konforme Verhalten des Ätzstoppmaterials oder Ätzsteuermaterials kann erreicht werden, indem eine Prozesstechnik angewendet wird, die an sich ein verbessertes konformes Verhalten ermöglicht, wobei auch ein sehr dichtes und effizientes Ätzstoppmaterial in Form einer siliziumdioxidbasierten Zusammensetzung bereitgestellt wird. Zu diesem Zweck wird eine Plasmaumgebung eingerichtet, um in effizienter Weise einen Oberflächenbereich des zuvor abgeschiedenen dielektrischen Materials zu oxidieren, das Siliziumnitrid aufweisen kann, wodurch eine Schichtdicke des oxidierten Oberflächenbereichs mit einem gewünschten Wert in sehr gut steuerbarer Weise erreicht wird, wobei zusätzlich die Materialeigenschaften für ausreichende Ätzstopp- oder Ätzsteuereigenschaften bei einer geringeren Dicke sorgen, die ungefähr 10 nm oder weniger beträgt. Folglich kann bei der Herstellung des oxidierten Oberflächenbereichs in Form eines Ätzstoppmaterials oder Ätzsteuermaterials der Abstand zwischen den dicht liegenden Gateelektrodenstrukturen in modernsten Halbleiterbauelementen dadurch weniger verringert werden im Vergleich zu konventionellen Abscheideprozessen, wodurch das sich ergebende Aspektverhältnis zu einem geringeren Maße im Vergleich zu konventionellen Strategien erhöht wird. Daher kann das nachfolgende Abscheiden eines weiteren verspannten dielektrischen Materials unter weniger kritischen Prozessbedingungen ausgeführt werden, was zu erhöhter Ausbeute und einem besseren Leistungsverhalten beiträgt.
  • Des weiteren wird gemäß der Erfindung die Steuerbarkeit des entsprechenden Ätzprozesses verbessert, indem eine Indikatorsorte vorgesehen wird, die in geeigneter Weise in den oxidierten Oberflächenbereich eingebaut wird, um damit ein ausgeprägtes Endpunkterkennungssignal zur Verfügung zu stellen. Beispielsweise können geeignete Implantations- oder Plasmabehandlungsverfahren eingesetzt werden, um die entsprechende Indikatorsorte vor oder nach dem Oxidieren des Oberflächenbereichs des zuvor abgeschiedenen dielektrischen Materials einzubauen, wobei ein Metall eingesetzt wird, um ein gut detektierbares Endpunkterkennungssignal zu erhalten, wobei lediglich eine sehr geringe Konzentration der Indikatorsorte erforderlich ist. Auf diese Weise können Einflüsse, die durch den Prozess des Einbaus der Indikatorsorte hervorgerufen werden, auf einem geringen Niveau gehalten werden, wobei dennoch eine verbesserte Steuerbarkeit des Ätzprozess geschaffen wird.
  • Mit Bezug zu den 2a bis 2f werden nunmehr anschauliche Ausführungsformen detaillierter beschrieben.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200, das ein Substrat 201 aufweist, über welchem eine Halbleiterschicht 202 ausgebildet ist. In der Halbleiterschicht 202 sind mehrere erste Transistoren 220a und ein oder mehrere zweite Transistoren 220b vorgesehen, wobei die ersten Transistoren 220a dicht liegende Transistorelemente repräsentieren, die beispielsweise einen RAM-Bereich moderner CPU's (zentrale Recheneinheiten), eine Speichereinrichtung und dergleichen repräsentieren. Die ersten und die zweiten Transistoren 220a, 220b enthalten Gateelektrodenstrukturen 221, die über Kanalgebieten 224 ausgebildet sind, die wiederum lateral von Drain- und Sourcegebieten 225 eingeschlossen sind. Die Transistoren 220a, 220b besitzen die gleiche oder eine ähnliche Konfiguration, wie dies zuvor mit Bezug zu dem Bauelement 100 beschrieben ist. Die Gateelektroden besitzen eine Gatelänge 2211 von ungefähr 50 nm oder weniger, beispielsweise 30 nm und weniger, wie dies für Halbleiterbauelemente gemäß der 45 nm-Technologie der Fall ist. Folglich ist ein Abstand 215 für Zwischenräume zwischen benachbarten Gateelektrodenstrukturen 221 der dicht liegenden Transistoren 220a im Bereich von mehreren 100 nm und weniger, wobei der eigentliche Abstand durch die Breite und die Konfiguration entsprechender Seitenwandabstandshalterstrukturen 222 bestimmt ist. Beispielsweise beträgt der Abstand zwischen benachbarten Abstandshalterstrukturen 100 nm oder weniger in modernsten Bauelementen.
  • Das Halbleiterbauelement 200 umfasst ferner eine verspannungsinduzierende dielektrische Schicht 230, die beispielsweise aus Siliziumnitrid aufgebaut ist, wie dies zuvor erläutert ist, wobei die Schicht 230 einen geeigneten inneren Verspannungspegel aufweist, um damit eine gewünschte Art an Verformung in Kanalgebieten eines der Transistoren 220a und 220b hervorzurufen. Beispielsweise sei in der gezeigten Ausführungsform angenommen, dass die Transistoren 220a n-Kanaltransistoren repräsentieren, während der Transistor 220b einen p-Kanaltransistor repräsentiert. Es sei ferner angenommen, dass die Schicht 230 vorgesehen ist, um das Leistungsverhalten der Transistoren 220a zu verbessern. In diesem Falle besitzt die Schicht 230 eine hohe innere Zugverspannung, die zu einem verbesserten Transistorverhalten führt, wie dies zuvor beschrieben ist. Es sollte beachtet werden, dass in anderen Fällen die Schicht 230 so vorgesehen ist, dass diese einen hohen kompressiven Verspannungspegel aufweist, um damit das Leistungsverhalten des Transistors 220b zu verbessern. Ferner ist eine Ätzstoppschicht 233 vorgesehen, falls diese erforderlich ist, die aus Siliziumdioxid mit einer geeigneten Dicke und Dichte aufgebaut ist, um damit darunter liegende Materialschichten, beispielsweise des Transistors 220b, zu schützen, wenn die Schicht 230 in einer späteren Fertigungsphase entfernt wird.
  • Mit Bezug zu Fertigungstechniken und Eigenschaften und Komponenten, die bislang beschrieben sind, sei auf die Beschreibung in Bezug auf das Bauelement 100 verwiesen und somit werden weitere Details hiermit weggelassen. Somit wird nach dem Abscheiden der Schicht 230 auf der Grundlage gut etablierter Techniken das Halbleiterbauelement 200 einer oxidierenden Plasmaumgebung 250 ausgesetzt, die in einer beliebigen geeigneten Prozessanlage, etwa einer Abscheideanlage, einer Plasmaätzanlage und dergleichen eingerichtet werden kann. Die Plasmaumgebung 250 kann auf Grundlage geeigneter Prozessbedingungen geschaffen werden, etwa mittels Durchflussraten an Sauerstoff und anderen Trägergasen, um damit einem gewünschten Prozessdruck in der Umgebung 250 zu schaffen, den Bereich von einigen 100 Millitorr bis mehrere Torr liegen kann, wobei dies von der Gesamtprozessstrategie abhängt. Geeignete Prozessparameter zum Bestimmen einer gewünschten Oxidationsrate für ein spezifiziertes Basismaterial, etwa Siliziumnitrid, in einem stark verspannten Zustand können durch Experimente ermittelt werden, wobei zumindest ein Prozessparameter zum Einrichten der Umgebung 250 variiert wird und das entsprechende Prozessergebnis überwacht wird. In ähnlicher Weise können die Materialeigenschaften eines Oberflächenbereichs, der mit der plasmaunterstützten Umgebung 250 in Kontakt kommt, z. B. im Hinblick auf den Ätzwiderstand festgelegt werden, indem eine Ma terialprobe für die diverse Prozessbedingungen der Umgebung 250 erzeugt wird und entsprechende Ätzraten im Hinblick auf ein Ätzrezept bestimmt werden, das zum Strukturieren eines dielektrischen Materials verwendet wird, wobei ein oxidierter Oberflächenbereich der Schicht 230 als ein Ätzstoppmaterial oder Ätzsteuermaterial zu verwenden ist. Ferner wird in einigen anschaulichen Ausführungsformen die Gesamtprozesstemperatur während des Einrichtens der Umgebung 250 innerhalb eines Temperaturbereichs gehalten, der mit den Materialeigenschaften des Bauelements 200 in der in 2a gezeigten Fertigungsphase kompatibel ist. D. h., häufig sind Metallsilizidgebiete in den Transistoren 220a, 220b ausgebildet, die eine Materialmodifizierung beim Einwirken höherer Temperaturen erfahren können. Somit wird in einigen anschaulichen Ausführungsformen die oxidierende Plasmaumgebung 250 mit Temperaturen von ungefähr 400°C und weniger eingerichtet. Es sollte beachtet werden, dass eine entsprechende Prozesstemperatur als eine Temperatur zu verstehen ist, die an das Substrat 201 während des Einrichtens der Umgebung 250 einwirkt, das angenommen werden kann, dass das Bauelement 200 sich in einem im Wesentlichen Gleichgewichtszustand befindet, so dass lediglich unwesentliche Temperaturgradienten und damit eine unterschiedliche Temperatur an der Schicht 230 während des Prozesses 250 beobachtet werden kann. In anderen Fällen wird die Oberflächentemperatur der Schicht 230 als die entsprechende Prozesstemperatur betrachtet und liegt in dem oben genannten Bereich. Beim Einbringen des Bauelements 200 in die oxidierende plasmaunterstützte Umgebung 250 kommt damit die Oberfläche 230 der Schicht 230 mit dem Sauerstoff in Kontakt und wird in ein oxidiertes Material umgewandelt, das Silizium, Stickstoff und Sauerstoff enthalten kann. Abhängig von den verwendeten Prozessparametern kann damit eine entsprechende Ätzstopp- oder Ätzsteuerschicht 234 in sehr konformer Weise in und auf der Schicht 230 gebildet werden. Auf Grund der erhöhten Dichte, die durch die Plasmaumgebung 250 hervorgerufen wird, kann die Schicht 234 mit einer geringeren Dicke im Vergleich zu konventionellen Ätzstoppmaterial in Form von abgeschiedenem Siliziumdioxid vorgesehen werden, so dass das Aspektverhältnis des Raumbereichs zwischen den dichtliegenden Gateelektroden 221 der Transistoren 220a weniger stark im Vergleich zu konventionellen Strategien erhöht wird. Beispielsweise beträgt eine Dicke 234t der Schicht 234 ungefähr 10 nm oder weniger, etwa 5 nm und weniger.
  • 2b zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Stadium, in welchem eine Lackmaske 204 über den Transistoren 220a ausgebildet ist, während der Transistor 220b frei liegt, in welchem eine unterschiedliche Art an Verformung zu erzeugen ist, um damit das Leistungsverhalten des Transistors 220b zu verbessern. Zu diesem Zweck wird das Bauelement 200 einem Ätzprozess 205 unterzogen, der einen ersten Ätzschritt zum Ätzen durch den freigelegten Bereich der Schicht 234 beinhalten kann, woran sich ein Ätzschritt zum selektiven Entfernen des Materials der Schicht 230 anschließt, wobei beispielsweise die Ätzstoppschicht 233 zum Steuern des Ätzprozesses verwendet werden kann, falls dies erforderlich ist. Danach können die Reste der Ätzstoppschicht 233 auf Grundlage einer sehr selektiven nasschemischen Ätzlösung entfernt werden, ohne dass im Wesentlichen darunter liegende Materialien, etwa Metallsilizid (nicht gezeigt) und dergleichen beeinflusst werden.
  • 2c zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem eine zweite dielektrische Schicht 240 über den ersten Transistoren 220a und dem zweiten Transistor 220b gebildet ist. Wie zuvor erläutert ist, besitzt die dielektrische Schicht 240 einen hohen inneren Verspannungspegel, um damit das Leistungsverhalten des Transistors 220b zu verbessern. Während der Abscheidung der Schicht 240 bietet die zuvor hergestellte Oberflächenschicht 234 eine bessere Oberflächentopographie im Vergleich zu konventionellen Strategien, wie sie zuvor mit Bezug zu den 1a bis 1c erläutert sind, so dass die Wahrscheinlichkeit des Erzeugens von durch Abscheidung hervorgerufenen Oberflächenunregelmäßigkeiten in dem kritischen Bauteilgebiet 232 im Vergleich zu konventionellen Prozesstechniken geringer ist. Auf Grund der reduzierten Dicke der Oberflächenschicht 234 kann die anfängliche Dicke der Schicht 230 und/oder die Schicht 240 erhöht werden, solange die zusätzliche Dicke mit den Spaltfülleigenschaften der entsprechenden Abscheideprozesse kompatibel ist. D. h., da eine deutliche „Einsparung” an Material in Bezug auf die Ätzstoppschicht 234 im Vergleich zu konventionellen Strategien erreicht werden kann, kann ein Teil dieser Einsparung zugunsten einer größeren Dicke der Schicht 230 und/oder 240 „geopfert” werden.
  • Danach wird die weitere Bearbeitung fortgesetzt, wie die zuvor mit Bezug zu dem Bauelement 100 beschrieben ist, d. h. es wird eine Lackmaske über dem Transistor 220 so gebildet, dass die Transistoren 220a frei liegen, um damit den freigelegten Bereich der Schicht 240 auf der Grundlage gut etablierter Ätzrezepte zu entfernen.
  • Während des Ätzprozesses kann eine verbesserte Prozessgleichmäßigkeit auf Grund der deutlichen Verringerung von durch Abscheidung hervorgerufenen Unregelmäßigkeiten erreicht werden, wie dies zuvor erläutert ist, wobei auch die plasmaoxidierte Oberflächenschicht 234 für die gewünschten Ätzstoppeigenschaften sorgt. Somit kann nach der Herstellung eines dielektrischen Zwischenschichtmaterials, etwa in Form von Siliziumdioxid und dergleichen, auch deren Strukturierung sowie das Öffnen der Schichten 230 und 240 auf der Grundlage verbesserter Prozessgleichmäßigkeit erreicht werden, wodurch die Wahrscheinlichkeit des Erzeugens von Kontaktausfällen selbst in dicht gepackten Bauteilelementen, etwa in den Transistoren 220a, verringert wird.
  • Mit Bezug zu den 2c bis 2f wird nunmehr beschrieben, wie erfindungsgemäß zusätzlich zu dem plasmaunterstützten Oxidationsprozess eine ausgeprägte Ätzindikatorsorte in die Schicht 234 eingebaut werden kann, um die Gesamtsteuerung des Ätzprozesses zu verbessern.
  • 2d zeigt schematisch die Transistoren 220a des Bauelements 200, wenn diese der Einwirkung der oxidierenden Plasmaumgebung 250 ausgesetzt sind, die auch eine Ätzindikatorsorte 251 aufweist, die in Form von Metallatomen, bereitgestellt wird, die zu einem ausgeprägten optischen Signal beim Freisetzen während eines Ätzprozesses führen, in welchem die Schicht 234 als eine Ätzstoppschicht dient. Somit werden während der Plasmabehandlung 250 Ionen der Sorte 251 in die Schicht 234 eingebaut, jedoch mit einer moderat geringen Konzentration, die ausreichend ist, um ein gewünschtes Endpunkterkennungssignal zu erhalten.
  • 2e zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, in denen eine separate Behandlung 252 ausgeführt wird, um die Ätzindikatorsorte 251 in die Schicht 234 einzubauen. Beispielsweise umfasst die Behandlung 252 eine Plasmabehandlung, die auf der Grundlage eines geeigneten Trägermaterials und einer reaktiven Gaskomponente ausgeführt wird, wobei die Sorte 251 in einer spezifizierten Konzentration vorhanden ist, um damit einen gewünschten „Dotierpegel” in der Schicht 234 zu erhalten. In anderen anschaulichen Ausführungsformen umfasst die Behandlung 252 einen Implantationsprozess bei geringer Energie, in welchem eine große Spannbreite an Indikatorsorten aufgebracht werden kann, wobei die Konzentration und die Eindringtiefe in zuverlässiger Weise durch geeignetes Auswählen der Implantationsparameter gesteuert werden können. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsfor men die Ätzindikatorsorte 251 in den Oberflächenbereich 232 der Schicht 230 vor dem Ausführen der oxidierenden Plasmabehandlung 250 eingebaut wird.
  • 2f zeigt schematisch das Halbleiterbauelement 200 während eines Ätzprozesses 206, der auf Grundlage einer Lackmaske 207 ausgeführt wird, um damit selektiv die Schicht 240 von den Transistoren 220a zu entfernen. Somit wird beim Freilegen der Ätzstoppschicht oder Ätzsteuerschicht 234 zunehmend die Ätzindikatorsorte 251 freigesetzt, wodurch ein ausgeprägtes optisches Spektrum erzeugt wird, das durch geeignete Endpunkterkennungssysteme detektiert werden kann, wie sie typischerweise zum Ausführen von plasmaunterstützten Ätzprozessen eingesetzt werden. Somit kann selbst bei einer geringeren Dicke der Schicht 234 ein zuverlässiges Steuern und damit ein zuverlässiger Endpunkt des Ätzprozesses 206 festgelegt werden, selbst wenn ein merklicher Materialabtrag der Schicht 234 auftritt.
  • Es gilt also: Die vorliegende Erfindung stellt Verfahren zur Herstellung von Halbleiterbauelementen bereit, wobei durch Abscheidung hervorgerufene Unregelmäßigkeiten während des Herstellens verspannter dielektrischer Materialien über den Transistorbauelementen verringert werden können, indem eine weniger ausgeprägte Vergrößerung des Aspektverhältnisses in dicht gepackten Bauteilgebieten erreicht wird, indem eine zwischenliegende Ätzstoppschicht auf der Grundlage einer oxidierenden Plasmaumgebung gebildet wird. Zu diesem Zweck wird nach dem Abscheiden eines ersten dielektrischen Materials eine Plasmaumgebung eingerichtet, um einen Oberflächenbereich zu oxidieren, wodurch im Wesentlichen durch Abscheidung hervorgerufene Unregelmäßigkeiten vermieden werden, wie sie in konventionellen Techniken auftreten, in denen ein entsprechendes Ätzstoppmaterial durch Abscheidetechniken, etwa CVD und dergleichen ausgebracht werden. Auf Grund der Plasmaumgebung können verbesserte Ätzstoppeigenschaften bei einer geringeren Schichtdicke erreicht werden, wodurch die Gesamtprozessgleichmäßigkeit verbessert wird. Somit kann das Anwenden von verformungsinduzierenden Mechanismen auf der Grundlage des Bereitstellens stark verspannter dielektrischer Materialien über den Transistorstrukturen auf anspruchsvolle Technologiestandards erweitert werden, etwa die 45 nm-Technologie und darunter, wobei unerwünschte Ausbeuteverluste vermieden werden, wie dies in konventionellen Strategien der Fall sein kann.

Claims (15)

  1. Verfahren mit: Bilden einer ersten dielektrischen Schicht über einem ersten und einem zweiten Transistor eines Halbleiterbauelements; Bilden einer Ätzstoppschicht auf der ersten dielektrischen Schicht zumindest über dem ersten Transistor durch Einbringen der ersten dielektrischen Schicht in eine oxidierende Plasmaumgebung, um eine Oberfläche der ersten dielektrischen Schicht zu oxidieren; Einbauen einer Ätzindikatorsorte aus Metall in die Ätzstoppschicht; Entfernen eines Teils der ersten dielektrischen Schicht, der über dem zweiten Transistor angeordnet ist; Bilden einer zweiten dielektrischen Schicht über dem zweiten Transistor und auf der Ätzstoppschicht; und selektives Entfernen der zweiten dielektrischen Schicht von dem ersten Transistor unter Anwendung der Ätzstoppschicht als einen Ätzstopp; wobei die zweite dielektrische Schicht nach dem Einbauen der Ätzindikatorsorte in die Ätzstoppschicht gebildet wird.
  2. Verfahren nach Anspruch 1, wobei Bilden der ersten dielektrischen Schicht umfasst: Abscheiden eines dielektrischen Materials mit einem inneren Verspannungspegel zur Erzeugung einer Verformung in einem Kanalgebiet des ersten und des zweiten Transistors.
  3. Verfahren nach Anspruch 2, wobei das dielektrische Material der ersten dielektrischen Schicht Siliziumnitrid mit einer inneren Zugverspannung aufweist.
  4. Verfahren nach Anspruch 3, wobei die zweite dielektrische Schicht mit einer inneren kompressiven Verspannung abgeschieden wird, um damit eine kompressive Verformung in einem Kanalgebiet des zweiten Transistors hervorzurufen.
  5. Verfahren nach Anspruch 1, wobei eine Gatelänge von Gateelektroden des ersten und des zweiten Transistors 50 nm oder weniger beträgt.
  6. Verfahren nach Anspruch 1, wobei die oxidierende Plasmaumgebung bei einer Prozesstemperatur von 400°C oder weniger angewendet wird.
  7. Verfahren nach Anspruch 1, wobei die Ätzindikatorsorte durch Ausführen einer Plasmabehandlung eingebaut wird.
  8. Verfahren nach Anspruch 1, wobei die Ätzindikatorsorte durch Ausführen eines Ionenimplantationsprozesses eingebaut wird.
  9. Verfahren mit: Abscheiden einer ersten verspannungsinduzierenden Schicht über mehreren ersten Transistoren und mehreren zweiten Transistoren; Oxidieren eines Oberflächenbereichs der ersten verspannungsinduzierenden Schicht, um eine Ätzsteuerschicht zu bilden; Einbauen einer Ätzindikatorsorte aus Metall in die Ätzsteuerschicht; selektives Entfernen der ersten verspannungsinduzierenden Schicht und der Ätzsteuerschicht von den mehreren zweiten Transistoren; Bilden einer zweiten verspannungsinduzierenden Schicht über den ersten und zweiten Transistoren, wobei die zweite dielektrische Schicht nach dem Einbauen der Ätzindikatorsorte in die Ätzsteuerschicht gebildet wird; und selektives Entfernen der zweiten verspannungsinduzierenden Schicht von den mehreren ersten Transistoren durch Ausführen eines Abtragungsprozesses und Verwenden der Ätzsteuerschicht zum Steuern des Abtragungsprozesses.
  10. Verfahren nach Anspruch 9, wobei Oxidieren des Oberflächenbereichs der ersten verspannungsinduzierenden Schicht in einer oxidierenden Plasmaumgebung ausgeführt wird.
  11. Verfahren nach Anspruch 9, wobei die Ätzsteuerschicht mit einer Dicke von weniger als 10 nm gebildet wird.
  12. Verfahren nach Anspruch 9, wobei die erste verspannungsinduzierende Schicht Siliziumnitrid aufweist.
  13. Verfahren nach Anspruch 10, wobei die Plasmaumgebung bei einer Prozesstemperatur von 400°C oder weniger eingerichtet wird.
  14. Verfahren nach Anspruch 9, wobei die erste verspannungsinduzierende Schicht einen inneren Zugverspannungspegel aufweist.
  15. Verfahren nach Anspruch 9, wobei die erste verspannungsinduzierende Schicht einen inneren kompressiven Verspannungspegel aufweist.
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