KR100784603B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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유스께 노나까
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

반도체 기판의 일 주면의 제1 영역에 채널 형성 영역이 구성된 n 채널 도전형 전계 효과 트랜지스터와, 상기 반도체 기판의 일 주면의 제1 영역과 다른 제2 영역에 채널 형성 영역이 구성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치에 있어서, 상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에서 발생하는 내부 응력과, 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에서 발생하는 내부 응력이 각각 다르다. 상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에서 발생하는 내부 응력은 인장 응력이고, 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에서 발생하는 내부 응력은 압축 응력이다.
반도체 기판, 질화 실리콘, 압축 응력, 전계 효과 트랜지스터

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것으로, 특히 동일 기판에 n채널 도전형 MISFET 및 p채널 도전형 MISFET를 갖는 반도체 장치 및 그 제조 기술에 적용하기에 유효한 기술에 관한 것이다.
반도체 장치에 탑재되는 전계 효과 트랜지스터로서, MISFET(Metal Insulator Semiconductor Field Effect Transistor)로 호칭되는 절연 게이트형 전계 효과 트랜지스터가 알려져 있다. 이 MISFET는 고집적화되기 쉽다는 특징을 갖고 있기 때문에, 집적 회로를 구성하는 회로 소자로서 널리 이용되고 있다.
MISFET는 n 채널 도전형 및 p 채널 도전형을 불문하고, 일반적으로 채널 형성 영역, 게이트 절연막, 게이트 전극, 소스 영역 및 드레인 영역 등을 갖는 구성으로 되어 있다. 게이트 절연막은 반도체 기판의 회로 형성면(일주면)의 소자 형성 영역에 형성되며, 예를 들면 산화 실리콘막으로 형성되어 있다. 게이트 전극은 반도체 기판의 회로 형성면의 소자 형성 영역 상에 게이트 절연막을 개재하여 형성되며, 예를 들면 저항값을 저감하는 불순물이 도입된 다결정 실리콘막으로 형성되어 있다. 채널 형성 영역은 게이트 전극과 대향하는 반도체 기판의 영역(게이트 전극 바로 아래)에 형성되어 있다. 소스 영역 및 드레인 영역은 채널 형성 영역의 채널 길이 방향에서의 양측에 형성된 반도체 영역(불순물 확산 영역)에 형성되어 있다.
또, MISFET에서 게이트 절연막이 산화 실리콘막으로 이루어지는 것은, 통상 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)라고 불리고 있다. 또한, 채널 형성 영역이란, 소스 영역과 드레인 영역을 연결하는 전류 통로(채널)가 형성되는 영역을 말한다.
<발명의 개시>
그런데, 0.1㎛ 레벨 시대의 초미세 CMIS(Complementary MIS) 프로세스에서는, 신소재의 도입, MISFET의 단채널 효과 억제 등의 이유로 저온화가 진행되고 있다. 이것은 소자 중에 프로세스 기인의 잔류 응력을 남기기 쉽다. 프로세스 기인의 잔류 응력은 반도체 기판의 회로 형성면의 표층부, 즉 MISFET의 채널 형성 영역에 작용한다.
일반적인 CMIS(상보형 MIS) 프로세스에서는, 예를 들면 반도체 기판의 회로 형성면 상에 층간 절연막을 형성하는 경우, n 채널 도전형 MISFET 및 p 채널 도전형 MISFET 상에서 동일 재료를 이용해 온 결과, 동일 칩 내에서 MISFET의 채널 형성 영역에 작용하는 응력은 거의 동일하였다. 또한, 통상은 프로세스적인 연구에 의해, n 채널 도전형 MISFET 및 p 채널 도전형 MISFET의 채널 형성 영역에 작용하는 응력의 저감화를 도모하여 왔다.
또한, 채널 형성 영역의 응력에 대한 트랜지스터 특성의 변화에 대해서는, 드레인 전류(Id)가 흐르는 방향(게이트 길이 방향)과 동일한 방향으로 응력을 건 경우,
(1) n 채널 도전형 MISFET의 드레인 전류는 압축 응력으로 감소하고, 인장 응력으로 증가하는 것,
(2) p 채널 도전형 MISFET의 드레인 전류는 압축 응력으로 증가하고, 인장 응력으로 감소하는 것이 알려져 있다.
그러나, 그 변화는 불과 몇% 이하였다(문헌: IEEE TRANSACTIONS ON ELECTRON DEVICES.VOL.38.NO.4.APRIL 1991 p898∼p900 참조). 이것은, 예를 들면 게이트 길이 치수가 1㎛와 같은 길이 치수의 프로세스 세대에서는, 충분히 고온 장시간의 어닐링이 이루어지고 있는 것에도 의한다.
본 발명자 등은 설명한 기술을 검토한 결과, 이하의 문제점을 발견하였다. MISFET의 게이트 길이를 0.1㎛ 부근까지 미세화하고, 프로세스를 저온화하면, 잔류 응력이 증대하고, 채널 형성 영역의 응력에 의한 트랜지스터 특성에의 영향이 상당히 높아지는 것을 알 수 있었다.
예를 들면, MISFET의 형성 후에 층간 절연막을 겸한 자기 정합 컨택트용 플라즈마 CVD 질화막(플라즈마 CVD법에 의해 형성되는 질화막)의 형성 조건을 바꾸면, 막 중의 응력이 압축 방향으로부터 인장 방향으로 크게 변화하고, 이에 따라 MISFET의 트랜지스터 특성도 크게 변화하는 것을 알았다. 이것을 도 2의 드레인 전류의 층간 절연막 응력 의존성으로 나타낸다. 단, 도 2 중 응력의 값은 MISFET의 채널 형성 영역의 내부 응력을 나타내는 것은 아니고, 층간 절연막을 피막한 후 의 웨이퍼의 휘어짐으로부터 환산하여 구한 층간 절연막 자신의 값이다.
응력에 의한 영향은, 상술한 문헌과 동일한 경향이지만, 그 크기가 ±10∼20%로 한자릿수 이상 크다. 또한, n 채널 도전형 MISFET와 p 채널 도전형 MISFET에서는, 막의 응력에 따라 드레인 전류의 증감이 분명히 반대 방향을 나타낸다.
따라서, 층간 절연막 등의 형성 조건을 바꿔 내부 응력의 크기가 변하면, n 채널 도전형 MISFEET 및 p 채널 도전형 MISFET의 드레인 전류가 상반하는 작용을 나타내고, 양 소자의 드레인 전류를 동시에 향상시킬 수 없다는 문제가 있었다.
또한, 0.1㎛ 레벨 이후에는, 이 응력에 의한 드레인 전류의 변동이 ±10∼20% 이상으로도 되어, n 채널 도전형 MISFET와 p 채널 도전형 MISFET와의 드레인 전류의 밸런스가 변화한다는 문제가 있었다.
본 발명의 목적은, n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터의 전류 구동 능력의 향상을 도모하는 것이 가능한 기술을 제공하는 데에 있다.
본 발명의 다른 목적은, n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터 중, 한쪽의 트랜지스터의 전류 구동 능력의 저하를 억제하고, 다른 쪽의 트랜지스터의 전류 구동 능력의 향상을 도모하는 것이 가능한 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면에 의해서 분명해질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.
(1) 반도체 기판의 일 주면의 제1 영역에 채널 형성 영역이 구성된 n 채널 도전형 전계 효과 트랜지스터와, 상기 반도체 기판의 일 주면의 제1 영역과 다른 제2 영역에 채널 형성 영역이 구성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치에 있어서,
상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에서 발생하는 내부 응력은 인장 응력이고,
상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에서 발생하는 내부 응력은 압축 응력이다.
(2) 반도체 기판의 일 주면의 제1 영역에 채널 형성 영역이 구성된 n 채널 도전형 전계 효과 트랜지스터와, 상기 반도체 기판의 일 주면의 제1 영역과 다른 제2 영역에 채널 형성 영역이 구성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치에 있어서,
상기 n 채널 도전형 전계 효과 트랜지스터 및 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에서 발생하는 내부 응력이 압축 응력인 경우, 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에서 발생하는 압축 응력쪽이 상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 발생하는 압축 응력보다도 크다.
(3) 반도체 기판의 일 주면의 제1 영역에 채널 형성 영역이 구성된 n 채널 도전형 전계 효과 트랜지스터와, 상기 반도체 기판의 일 주면의 제1 영역과 다른 제2 영역에 채널 형성 영역이 구성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치에 있어서,
상기 n 채널 도전형 전계 효과 트랜지스터 및 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에서 발생하는 내부 응력이 인장 응력인 경우, 상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 발생하는 인장 응력쪽이 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 발생하는 인장 응력보다도 크다.
(4) 반도체 기판의 일 주면의 제1 영역에 채널 형성 영역이 구성된 n 채널 도전형 전계 효과 트랜지스터와, 상기 반도체 기판의 일 주면의 제1 영역과 다른 제2 영역에 채널 형성 영역이 구성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치에 있어서,
상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력을 발생시키는 막, 및 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력을 발생시키는 막 중 적어도 한쪽의 막을 갖는다.
(5) 상기 수단 (4)에 기재된 반도체 장치에 있어서,
상기 막은 질화 실리콘계의 막이다. 질화 실리콘계의 막으로서는, LP-CVD(Low Pressure-Chemical Vapor Deposition: 감압 기상 화학 성장)법으로 피막된 질화 실리콘(예를 들면, Si3N4)막, 플라즈마 CVD법으로 피막된 질화 실리콘(예를 들 면, Si3N4)막, 및 매엽(single-wafer) 열 CVD법으로 피막된 질화 실리콘(예를 들면 Si3N4)막 등이다.
(6) 상기 수단 (4)에 기재된 반도체 장치에 있어서,
상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력을 발생시키는 막은, 상기 반도체 기판의 일 주면 상에 상기 n 채널 도전형 전계 효과 트랜지스터를 덮도록 하여 형성된 막이고, 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력을 발생시키는 막은, 상기 반도체 기판의 일 주면 상에 상기 p 채널 도전형 전계 효과 트랜지스터를 덮도록 하여 형성된 막이다.
(7) 상기 수단 (4)에 기재된 반도체 장치에 있어서,
상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력을 발생시키는 막은 상기 n 채널 도전형 전계 효과 트랜지스터의 게이트 전극, 또는 상기 게이트 전극의 측벽에 형성된 측벽 스페이서이고,
상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력을 발생시키는 막은 상기 p 채널 도전형 전계 효과 트랜지스터의 게이트 전극, 또는 상기 게이트 전극의 측벽에 형성된 측벽 스페이서이다.
(8) 반도체 기판의 일 주면의 제1 영역에 채널 형성 영역이 구성된 n 채널 도전형 전계 효과 트랜지스터와, 상기 반도체 기판의 일 주면의 제1 영역과 다른 제2 영역에 채널 형성 영역이 구성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치의 제조 방법에 있어서,
상기 n 채널 도전형 전계 효과 트랜지스터 및 상기 p 채널 도전형 전계 효과 트랜지스터를 형성한 후, 상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력을 발생시키는 막, 및 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력을 발생시키는 막 중 적어도 한쪽의 막을 형성하는 공정을 포함한다.
(9) 상기 수단 (8)에 기재된 반도체 장치의 제조 방법에 있어서,
상기 막은 질화 실리콘계의 막이다.
(10) 반도체 기판의 일 주면의 제1 영역에 채널 형성 영역이 구성된 n 채널 도전형 전계 효과 트랜지스터와, 상기 반도체 기판의 일 주면의 제1 영역과 다른 제2 영역에 채널 형성 영역이 구성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치의 제조 방법에 있어서,
상기 n 채널 도전형 전계 효과 트랜지스터 및 상기 p 채널 도전형 전계 효과 트랜지스터를 형성하는 공정과,
상기 반도체 기판의 일 주면의 제1 영역 상 및 제2 영역 상에 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력을 발생시키는 절연막을 형성하는 공정과,
상기 반도체 기판의 일 주면의 제2 영역 상에서의 상기 절연막에 불순물을 선택적으로 도입하고, 상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에서 발생하는 압축 응력을 완화하는 공정을 포함한다.
(11) 반도체 기판의 일 주면의 제1 영역에 채널 형성 영역이 구성된 n 채널 도전형 전계 효과 트랜지스터와, 상기 반도체 기판의 일 주면의 제1 영역과 다른 제2 영역에 채널 형성 영역이 구성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치의 제조 방법에 있어서,
상기 n 채널 도전형 전계 효과 트랜지스터 및 상기 p 채널 도전형 전계 효과 트랜지스터를 형성하는 공정과,
상기 반도체 기판의 일 주면의 제1 영역 상 및 제2 영역 상에 상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력을 발생시키는 절연막을 형성하는 공정과,
상기 반도체 기판의 일 주면의 제1 영역 상에서의 상기 절연막에 불순물을 선택적으로 도입하고, 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에서 발생하는 인장 응력을 완화하는 공정을 포함한다.
본 발명의 포인트 부분의 구성을 이하에 설명한다.
본 발명의 포인트는 n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터 각각의 채널 형성 영역에 작용하는 응력의 방향, 혹은 크기를, 각각의 드레인 전류가 증가하는 방향으로 제어하는 것이다. 예를 들면 이하와 같이 한다.
1) n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 대하여 인장 응력, p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 대하여 압축 응력이 작용하도록, 반도체 기판의 일 주면 상에 형성되는 막의 재료를 n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터에서 변경한다.
2) 압축 응력이 n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 작용하는 경우에는 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 작용하는 압축 응력이 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 작용하는 압축 응력보다도 작아지도록, 반도체 기판의 일 주면 상에 형성되는 막의 재료를 바꾼다.
3) 인장 응력이 n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 작용하는 경우에는, p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 작용하는 인장 응력이 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 작용하는 인장 응력보다도 작아지도록, 반도체 기판의 일 주면 상에 형성되는 막의 재료를 바꾼다.
상술한 수단에 따르면, 통상의 프로세스로 형성된 n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터보다도, n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터의 드레인 전류를 동시에 증가시킬 수 있다. 또한, n 채널 도전형 전계 효과 트랜지스터와 p 채널 도전형 전계 효과 트랜지스터와의 드레인 전류비를 어느 정도 자유롭게 설정할 수 있다.
즉, n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력, p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력이 따로따로 주어지는 결과, 도 2와 같이, n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터의 각 채널 형성 영역에 작용하는 응력의 크기에 따라서, n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터에서 동 시에 드레인 전류가 증가한다.
또한, n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 작용하는 응력을 개별로 제어할 수 있기 때문에, n 채널 도전형 전계 효과 트랜지스터와 p 채널 도전형 전계 효과 트랜지스터의 드레인 전류비를 자유롭게 제어할 수 있다.
또, 여기서 몇개의 용어에 대하여 정의한다.
전계 효과 트랜지스터의 채널 형성 영역에 작용하는 인장 응력이란, 채널 형성 영역이 실리콘(Si)인 경우, Si의 격자 상수가 평형 상태보다 커지는 응력을 말한다.
전계 효과 트랜지스터의 채널 형성 영역에 작용하는 압축 응력이란, 채널 형성 영역이 실리콘(Si)인 경우, Si의 격자 상수가 평형 상태보다 작아지는 응력을 말한다.
막이 갖는 인장 응력이란, 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력을 발생시키는 응력을 말한다.
막이 갖는 압축 응력이란, 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력을 발생시키는 응력을 말한다.
따라서, 본 발명의 주지는 채널 형성 영역에서의 실리콘 원자의 원자 사이 거리가, n 채널 도전형 전계 효과 트랜지스터와 p 채널 도전형 전계 효과 트랜지스터에서 다른, 다시 말해서 왜곡의 크기가 다른 것, 즉 실리콘 원자 사이 거리가 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역보다도, n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에서 큰 것을 의미하고 있다.
도 1은 본 발명의 실시예 1의 반도체 장치의 개략 구성을 도시하는 모식적 단면도.
도 2는 전류 구동 능력과 막 응력과의 관계를 도시하는 특성도.
도 3은 도 1의 반도체 장치를 제조하는 프로세스 흐름도((a), (b) 및 (c)는 모식적 단면도).
도 4는 본 발명의 실시예 2의 반도체 장치를 제조하는 프로세스 흐름도((a), (b), (c) 및 (d)은 모식적 단면도).
도 5는 본 발명의 실시예 3의 반도체 장치를 제조하는 프로세스 흐름도((a), (b) 및 (c)는 모식적 단면도).
도 6은 본 발명의 실시예 4의 반도체 장치를 제조하는 프로세스 흐름도((a), (b) 및 (c)는 모식적 단면도).
도 7은 본 발명의 실시예 5의 반도체 장치의 개략 구성을 도시하는 모식적 단면도.
도 8은 본 발명의 실시예 6의 반도체 장치의 개략 구성을 도시하는 모식적 단면도.
도 9는 본 발명의 실시예 7의 반도체 장치의 개략 구성을 도시하는 모식적 단면도.
도 10은 본 발명의 실시예 8의 반도체 장치의 개략 구성을 도시하는 모식적 단면도.
도 11은 본 발명의 실시예 3의 반도체 장치의 제조에 있어서, 경사 매립 공정을 도시하는 모식적 단면도.
<발명을 실시하기 위한 최량의 형태>
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 또, 발명의 실시예를 설명하기 위한 전 도면에 있어서, 동일 기능을 갖는 것은 동일 부호를 붙이고, 그 반복된 설명은 생략한다.
(실시예 1)
본 실시예 1에서는, 전원 전압이 1∼1.5V, 게이트 길이가 0.1∼0.14㎛ 정도의 상보형 MISFET를 갖는 반도체 장치에 본 발명을 적용한 예에 대하여 설명한다.
도 1은 본 발명의 실시예 1인 반도체 장치의 개략 구성을 도시하는 모식적 단면도이고, 도 2는 전류 구동 능력과 막 응력과의 관계를 도시하는 특성도이고, 도 3은 도 1의 반도체 장치를 제조하는 프로세스 흐름도((a), (b) 및 (c)는 모식적 단면도)이다. 도 1 및 도 3에 있어서, 대향하여 좌측이 n 채널 도전형 MISFET이고, 우측이 p 채널 도전형 MISFET이다.
도 1에 도시한 바와 같이, 본 실시예의 반도체 장치는, 반도체 기판으로서, 예를 들면 단결정 실리콘으로 이루어지는 p형 실리콘 기판(1)을 주체로 구성하고 있다. p형 실리콘 기판(1)의 회로 형성면(일 주면)은 제1 소자 형성 영역 및 제2 소자 형성 영역을 갖고, 이 제1 소자 형성 영역 및 제2 소자 형성 영역은 소자 간 절연 분리 영역인, 예를 들면 얕은 홈 아이솔레이션(SGI : Shallow Groove Isolation) 영역(4)에 의해 상호 구획되어 있다. 제1 소자 형성 영역에는 p형 웰 영역(2) 및 n 채널 도전형 MISFET이 형성되고, 제2 소자 형성 영역에는 n형 웰 영역(3) 및 p 채널 도전형 MISFET이 형성되어 있다. 얕은 홈 아이솔레이션 영역(4)은 p형 실리콘 기판(1)의 회로 형성면에 얕은 홈을 형성하고, 그 후 얕은 홈의 내부에 절연막(예를 들면 산화 실리콘막)을 선택적으로 매립함으로써 형성된다.
n 채널 도전형 MISFET는 주로 채널 형성 영역, 게이트 절연막(5), 게이트 전극(6), 측벽 스페이서(9), 소스 영역 및 드레인 영역을 갖는 구성으로 되어 있다. 소스 영역 및 드레인 영역은 n형 반도체 영역(익스텐션 영역)(7) 및 n형 반도체 영역(10)을 갖는 구성으로 되어 있다. n형 반도체 영역(7)은 게이트 전극(6)에 대하여 자기 정합으로 형성되고, n형 반도체 영역(10)은 게이트 전극(6)의 측벽에 형성된 측벽 스페이서(9)에 대하여 자기 정합으로 형성되어 있다. n형 반도체 영역(10)은 n형 반도체 영역(7)보다도 높은 불순물 농도로 형성되어 있다.
p 채널 도전형 MISFET는 주로 채널 형성 영역, 게이트 절연막(5), 게이트 전극(6), 측벽 스페이서(9), 소스 영역 및 드레인 영역을 갖는 구성으로 되어 있다. 소스 영역 및 드레인 영역은 p형 반도체 영역(익스텐션 영역)(8) 및 p형 반도체 영역(11)을 갖는 구성으로 되어 있다. p형 반도체 영역(8)은 게이트 전극(6)에 대하여 자기 정합으로 형성되고, p형 반도체 영역(11)은 게이트 전극(6)의 측벽에 형성된 측벽 스페이서(9)에 대하여 자기 정합으로 형성되어 있다. p형 반도체 영역(11)은 p형 반도체 영역(8)보다도 높은 불순물 농도로 형성되어 있다.
게이트 전극(6), n형 반도체 영역(10), p형 반도체 영역(11) 각각의 표면에 는 저저항화를 도모하기 위한 실리사이드층(금속·반도체 반응층)(12)이 형성되어 있다. p형 실리콘 기판(1)의 회로 형성면 상에는, 예를 들면 산화 실리콘막으로 이루어지는 층간 절연막(15)이 형성되어 있다.
n 채널 도전형 MISFET과 층간 절연막(15) 사이에는 p형 실리콘 기판(1)의 회로 형성면에 인장 응력을 발생시키는 막으로서 제1 질화막인 예를 들면 질화 실리콘막(13)이 형성되어 있다. p 채널 도전형 MISFET과 층간 절연막(15) 사이에는, p형 실리콘 기판(1)의 회로 형성면에 압축 응력을 발생시키는 막으로서 제2 질화막인, 예를 들면 질화 실리콘막(14)이 형성되어 있다. 본 실시예에 있어서, 질화 실리콘막(13)은 p형 실리콘 기판(1)의 회로 형성면 상에 n 채널 도전형 MISFET를 덮도록 하여 선택적으로 형성되고, 질화 실리콘막(14)은 p형 실리콘 기판(1)의 회로 형성면 상에 p 채널 도전형 MISFET을 덮도록 하여 선택적으로 형성되어 있다.
질화 실리콘막(13, 14)은, 예를 들면 플라즈마 CVD법에 의해서 형성되어 있다. 이 질화 실리콘막(13, 14)은 그 형성 조건(반응 가스, 압력, 온도, 고주파 전력 등)을 바꾸는 것으로, p형 실리콘 기판(1)의 회로 형성면에 발생시키는 응력을 제어하는 것이 가능하다. 본 실시예에 있어서, 질화 실리콘막(13)은, 예를 들면 막 형성 시의 고주파 전력을 300∼400W로 저전력화하고, p형 실리콘 기판(1)의 회로 형성면에 발생시키는 응력을 인장 방향으로 제어한 것이다. 질화 실리콘막(14)은, 예를 들면 막 형성 시의 고주파 전력을 600∼700W로 고전력화하고, p형 실리콘 기판(1)의 회로 형성면에 발생시키는 응력을 압축 방향으로 제어한 것이다.
이와 같이 하여 형성된 질화 실리콘막(13)에는 +700∼+800㎫ 정도의 인장 응 력이 존재하고, 질화 실리콘막(14)에는 -900∼-1000㎫ 정도의 압축 응력이 존재하기 때문에, n 채널 도전형 MISFET의 채널 형성 영역에는 인장 응력이 발생하고, p 채널 도전형 MISFET의 채널 형성 영역에는 압축 응력이 발생한다. 이 결과, 도 2에 도시한 바와 같이, 질화 실리콘막(13, 14)을 피막하지 않은 경우와 비교하여, n 채널 도전형 MISFET의 드레인 전류는 10∼15% 향상하고, p 채널 도전형 MISFET의 드레인 전류는 15∼20% 향상하였다. 또, 이들의 응력은, 상술한 바와 같이 주로, 채널 형성 영역의 드레인 전류(Id)가 흐르는 방향(게이트 길이 방향)과 동일한 방향으로 걸린다.
다음에, 본 실시예 1의 반도체 장치의 제조 방법을 도 3을 이용하여 설명한다.
우선, 비저항 10Ω㎝를 갖는 단결정 실리콘으로 이루어지는 p형 실리콘 기판(1)(이하, 단순히 p형 기판이라고 부른다)을 준비하고, 그 후 p형 기판(1)의 회로 형성면에 p형 웰 영역(2) 및 n형 웰 영역(3)을 선택적으로 형성한다.
다음에, p형 기판(1)의 회로 형성면에, 제1 소자 형성 영역 및 제2 소자 형성 영역(활성 영역)을 구획하는 소자 간 분리 영역으로서, 얕은 홈 아이솔레이션 영역(4)을 형성한다. 이 얕은 홈 아이솔레이션 영역(4)은 p형 기판(1)의 회로 형성면에 얕은 홈(예를 들면 300[㎚] 정도의 깊이의 홈)을 형성하고, 그 후 p형 기판(1)의 회로 형성면 상에 예를 들면 산화 실리콘막으로 이루어지는 절연막을 CVD법으로 형성하고, 그 후 절연막이 얕은 홈의 내부에만 남도록 CMP(화학적 기계 연마: Chemical Mechanical Polishing)법으로 평탄화함으로써 형성된다.
다음에, 열 처리를 실시하여 p형 기판(1)의 회로 형성면의 소자 형성 영역에 예를 들면 두께가 2∼3㎚ 정도의 산화 실리콘막으로 이루어지는 게이트 절연막(5)을 형성하고, 그 후 p형 기판(1)의 회로 형성면 상의 전면에, 예를 들면 150∼200㎚ 정도의 두께의 다결정 실리콘막을 CVD법으로 형성하고, 그 후 다결정 실리콘막에 패터닝을 실시하여 게이트 전극(6)을 형성한다. 다결정 실리콘막에는 저항값을 저감하는 불순물이 그 퇴적 중 또는 퇴적 후에 도입된다.
다음에, 게이트 전극(6)이 형성되어 있지 않은 p형 웰 영역(2)의 부분에 불순물로서, 예를 들면 비소(As)를 이온 주입법으로 선택적으로 도입하여 한쌍의 n형 반도체 영역(익스텐션 영역)(7)을 형성하고, 그 후 게이트 전극(6)이 형성되어 있지 않은 n형 웰 영역(3)의 부분에 불순물로서, 예를 들면 그 불화붕소(BF2)를 이온 주입법으로 선택적으로 도입하여 한쌍의 p형 반도체 영역(익스텐션 영역)(8)을 형성한다. n형 반도체 영역(7)의 형성은, pMIS 형성 영역을 포토레지스트 마스크로 덮은 상태에서 행한다. 또한, p형 반도체 영역(8)의 형성은 nMIS 형성 영역을 포토레지스트 마스크로 덮은 상태에서 행한다. 비소의 도입은, 가속 에너지 1∼5KeV, 도우즈량 1∼2×1015/㎠의 조건으로 행한다. 또한, 그 불화붕소의 도입은, 가속 에너지 1∼5 KeV, 도우즈량 1∼2×1015/㎠의 조건으로 행한다. 여기까지의 공정을 도 3의 (a)에 도시한다.
다음에, 도 3의 (b)에 도시한 바와 같이, 게이트 전극(6)의 측벽에, 예를 들면 게이트 길이 방향의 막 두께가 50∼70㎚ 정도의 측벽 스페이서(9)를 형성한다. 측벽 스페이서(9)는 p형 기판(1)의 회로 형성면 상의 전면에, 예를 들면 산화 실리콘막 또는 질화 실리콘막으로 이루어지는 절연막을 CVD법으로 형성하고, 그 후 절연막에 RIE(Reactive Ion Etching) 등의 이방성 에칭을 실시함으로써 형성된다.
다음에, 게이트 전극(6) 및 측벽 스페이서(9)가 형성되어 있지 않은 p형 웰 영역(2)의 부분에 불순물로서, 예를 들면 비소(As)를 이온 주입법으로 선택적으로 도입하여 한쌍의 n형 반도체 영역(10)을 형성하고, 그 후 게이트 전극(6) 및 측벽 스페이서(9)가 형성되어 있지 않은 n형 웰 영역(3)의 부분에 불순물로서, 예를 들면 그 불화붕소(BF2)를 이온 주입법으로 선택적으로 도입하여 한쌍의 p형 반도체 영역(11)을 형성한다. n형 반도체 영역(10)의 형성은 pMIS 형성 영역을 포토레지스트 마스크로 덮은 상태에서 행한다. 또한, p형 반도체 영역(11)의 형성은 nMIS 형성 영역을 포토레지스트 마스크로 덮은 상태에서 행한다. 비소의 도입은 가속 에너지 35∼45KeV, 도우즈량 2∼4×1015/㎠의 조건으로 행한다. 또한, 그 불화붕소의 도입은 가속 에너지 40∼50KeV, 도우즈량 2∼4×1015/㎠의 조건으로 행한다.
이 공정에서, n형 반도체 영역(7) 및 n형 반도체 영역(10)으로 이루어지는 소스 영역 및 드레인 영역이 형성된다. 또한, p형 반도체 영역(8) 및 p형 반도체 영역(11)으로 이루어지는 소스 영역 및 드레인 영역이 형성된다.
다음에, 자연 산화막 등을 제거하여 게이트 전극(6) 및 반도체 영역(10, 11)의 표면을 노출시킨 후, 이들의 표면 상을 포함하는 p형 기판(1)의 회로 형성면 상의 전면에 고융점 금속막으로서, 예를 들면 코발트 (Co)막을 스퍼터법으로 형성하 고, 그 후 열 처리를 실시하여, 게이트 전극(6)의 실리콘(Si)과 코발트막의 Co를 반응시켜 게이트 전극(6)의 표면에 실리사이드(CoSix)층(12)을 형성함과 함께, 반도체 영역(10, 11)의 Si와 코발트막의 Co를 반응시켜 반도체 영역의 표면에 실리사이드(CoSix)층(12)을 형성하고, 그 후 실리사이드층(12)이 형성된 영역 이외의 미반응의 코발트막을 선택적으로 제거하고, 그 후 열 처리를 실시하여 실리사이드층(12)을 활성화한다.
다음에, p형 기판(1)의 회로 형성면 상의 전면에, 절연막으로서, 예를 들면 100∼120㎚ 정도의 두께의 질화 실리콘막(13)을 플라즈마 CVD법으로 형성한다. 질화 실리콘막(13)의 형성은, 예를 들면 고주파 전력 350∼400W, 혹은 챔버 내 압력 300∼350Torr의 조건으로 행한다.
다음에, 포토 에칭 기술을 이용하여 질화 실리콘막(13)에 패터닝을 실시하고, 도 3의 (c)에 도시한 바와 같이, n 채널 도전형 MISFET를 선택적으로 덮는 질화 실리콘막(13)을 형성한다. 즉, p 채널 도전형 MISFET 상에서의 질화 실리콘막(13)은 제거한다. 이와 같이 하여 형성된 질화 실리콘막(13)은 n 채널 도전형 MISFET의 채널 형성 영역에 선택적으로 인장 응력을 발생시킬 수 있다.
다음에, p형 기판(1)의 회로 형성면 상의 전면에, 절연막으로서, 예를 들면 100㎚ 정도의 두께의 질화 실리콘막(14)을 플라즈마 CVD법으로 형성한다. 질화 실리콘막(14)의 형성은, 예를 들면 고주파 전력 600∼700W, 혹은 챔버 내 압력 5∼10 Torr의 조건으로 행한다.
다음에, 포토 에칭 기술을 이용하여 질화 실리콘막(14)에 패터닝을 실시하 고, 도 3의 (c)에 도시한 바와 같이, p 채널 도전형 MISFET를 선택적으로 덮는 질화 실리콘막(14)을 형성한다. 즉, n 채널 도전형 MISFET 상에서의 질화 실리콘막(14)은 제거한다. 이와 같이 하여 형성된 질화 실리콘막(14)은 p 채널 도전형 MISFET의 채널 형성 영역에 선택적으로 압축 응력을 발생시킬 수 있다.
다음에, p형 기판(1)의 회로 형성면 상의 전면에, 예를 들면 산화 실리콘막으로 이루어지는 층간 절연막(15)을 플라즈마 CVD법으로 형성하고, 그 후 층간 절연막(15)의 표면을 CMP법으로 평탄화한다. 이 후에는 공지의 기술로 컨택트홀, 메탈 배선층을 형성하여 완성한다.
질화 실리콘막(13, 14)의 가공 방법에 대해서는, 등방성 드라이 에칭, 혹은 웨트 에칭을 사용한다. 이방성 드라이 에칭인 경우에는 게이트 단차부에 질화 실리콘막이 남아, 응력의 효과가 다소 약하지만, 이것으로도 족하다.
본 실시예 1에서는, 게이트 전극(6)에 직접 접하는 질화 실리콘막으로 응력을 제어하고 있기 때문에, 가장 효율이 높다. 특히, 소스 영역 및 드레인 영역의 불순물 활성화 등의 고온 열 처리가 완료된 후에 응력 제어용의 질화 실리콘막을 형성하기 때문에, 막 응력을 거의 그대로 잔존시킬 수 있다. 또한, 전류 구동 능력 향상과 함께, 넓은 아이솔레이션 영역 등에서의 질화 실리콘막을 제거할 수 있기 때문에, 아이솔레이션 영역에서의 기생 용량을 저감시킬 수 있다. 질화 실리콘막은 산화 실리콘막과 비교하고 유전율이 높다.
또, 본 실시예 1에 있어서는, 질화 실리콘막(14)을 생략해도 된다. 물론, p 채널 도전형 MISFET의 전류 구동 능력 향상의 효과는 작아지지만, 그 만큼 제조 공 정을 간략화 할 수 있다. 또한, 질화 실리콘막(13)은 매엽 열 CVD법으로 형성해도 되며, 질화 실리콘막(13, 14) 모두 압축 응력 혹은 인장 응력이 발생하도록 하고, 그 크기가 다른 것만으로도 충분하다.
결국, 본 실시예 1의 포인트는 n 채널 도전형 및 p 채널 도전형 MISFET에서 적어도 한쪽의 채널 형성 영역에서 발생하는 응력의 방향, 크기를 드레인 전류가 증가하는 방향으로 바꾸는 것이다.
또한, 본 실시예 1에 있어서, 질화 실리콘막(13)의 두께를 두껍게 설정하면, 질화 실리콘막(14)의 가공 시의 오버 에칭에 의한 막 감소를 방지할 수 있다. 또, 이들 막의 두께는 한정되지 않는다.
또한, 질화 실리콘막의 형성 방법을 바꿔 막 응력을 바꾸는 방법으로는 상기 실시예의 고주파 전력을 바꾸는 방법 외에, 하기의 방법을 예로 들 수 있다.
1) 원료 가스를 바꾸는 방법으로서, 질화 실리콘막(13)의 형성에는 SiH4와 NH3과 N2를 사용하고, 질화 실리콘막(14)의 형성에는 NH3을 제외하고 SiH 4와 N2를 사용한다.
2) 형성 온도를 바꾸는 방법으로서, 질화 실리콘막(14)의 형성 시보다도, 질화 실리콘막(13)의 형성 시의 온도를 높게 한다.
3) 압력을 바꾸는 방법으로서, 질화 실리콘막(14)의 형성 시보다도, 질화 실리콘막(13)의 형성 시의 압력을 높게 한다. 물론, 상기한 것들을 조합하여 복합시켜도 된다. 요는 어떻게 질화 실리콘막(13)을 인장 응력측으로, 질화 실리콘막(14)을 압축 응력측으로 할지가 중요하다.
또한, 매엽 열 CVD법을 이용한 질화막의 형성 방법으로서는, 막 형성 시의 압력을 내릴수록, 또한 온도를 높게 할수록 막 응력을 인장측으로 할 수 있어, 질화 실리콘막(13)에 적합하다.
(실시예 2)
본 실시예 2는 상기 실시예 1의 제조 공정을 간략화하는 것을 목적으로 하는 것이다. 도 4는 본 발명의 실시예 2의 반도체 장치를 제조하는 프로세스 흐름도((a), (b), (c) 및 (d)은 모식적 단면도)이다.
도 4의 (a)에 도시한 바와 같이, 상기 실시예 1과 마찬가지의 프로세스로, n 채널 도전형 및 p 채널 도전형 MISFET 및 실리사이드층(12)을 형성한다.
다음에, p형 기판(1)의 회로 형성면 상의 전면에, 절연막으로서, 예를 들면 100∼120㎚ 정도의 두께의 질화 실리콘막(13)을 플라즈마 CVD법으로 형성한다. 질화 실리콘막(13)의 형성은, 예를 들면 고주파 전력 350∼400W의 조건으로 행한다.
다음에, p형 기판(1)의 회로 형성면 상의 전면에, 절연막으로서 산화 실리콘막(13A)를 형성한다. 이 산화 실리콘막(13A)는, 예를 들면 P-TEOS 혹은 O3-TEOS 산화막이다.
다음에, 포토 에칭 기술을 이용하여 산화 실리콘막(13A) 및 질화 실리콘막(13)에 순차 패터닝을 실시하여, 도 4의 (b)에 도시한 바와 같이, n 채널 도전형 MISFET를 선택적으로 덮는 질화 실리콘막(13) 및 산화 실리콘막(13A)를 형 성한다. 즉, p 채널 도전형 MISFET 상에서의 질화 실리콘막(13) 및 산화 실리콘막(13A)는 제거한다. 이와 같이 하여 형성된 질화 실리콘막(13)은 n 채널 도전형 MISFET의 채널 형성 영역에 선택적으로 인장 응력을 발생시킬 수 있다.
다음에, 도 4의 (c)에 도시한 바와 같이, p형 기판(1)의 회로 형성면 상의 전면에, 절연막으로서, 예를 들면 100㎚ 정도의 두께의 질화 실리콘막(14)을 플라즈마 CVD법으로 형성한다. 질화 실리콘막(14)의 형성은, 예를 들면 고주파 전력 600∼700W의 조건으로 행한다.
다음에, 포토 에칭 기술을 이용하여 질화 실리콘막(14)에 패터닝을 실시하고, 도 4의 (d)에 도시한 바와 같이, p 채널 도전형 MISFET를 선택적으로 덮는 질화 실리콘막(14)을 형성한다. 즉, n 채널 도전형 MISFET 상에서의 질화 실리콘막(14)은 제거한다. 이와 같이 하여 형성된 질화 실리콘막(14)은 p 채널 도전형 MISFET의 채널 형성 영역에 선택적으로 압축 응력을 발생시킬 수 있다. 이 공정에서, 산화 실리콘막(13A)가 질화 실리콘막(14)의 가공 시의 에칭 스토퍼로 되어 있다. 즉, 질화 실리콘막(14)의 가공 시의 오버 에칭에 의한 질화 실리콘막(13)의 박막화를 억제할 수 있다.
다음에, 도 4의 (d)에 도시한 바와 같이, p형 기판(1)의 회로 형성면 상의 전면에 예를 들면 산화 실리콘막으로 이루어지는 층간 절연막(15)을 플라즈마 CVD법으로 형성하고, 그 후 층간 절연막(15)의 표면을 CMP법으로 평탄화한다. 이 후는, 공지의 기술로 컨택트홀, 메탈 배선층을 형성하여 완성한다.
본 실시예 2에 따르면, 설명한 실시예 1의 효과 외에, 질화 실리콘막(14)의 가공의 제어성을 크게 향상시킬 수 있다. 이 결과, 질화 실리콘막(13, 14)의 막 두께를 균일, 또한 박막화할 수 있다.
(실시예 3)
본 실시예 3에서는, 전원 전압이 1∼1.5V, 게이트 길이가 0.1∼0.14㎛ 정도의 상보형 MISFET를 갖는 반도체 장치에 본 발명을 적용한 예에 대하여 설명한다.
본 실시예 3은 상기 실시예 1의 제조 공정을 간략화하는 것을 목적으로 하는 것이다. 도 5는 본 발명의 실시예 3의 반도체 장치를 제조하는 프로세스 흐름도((a), (b) 및 (c)는 모식적 단면도)이다. 도 5에서, 대향하여 좌측이 n 채널 도전형 MISFET이고, 우측이 p 채널 도전형 MISFET이다.
도 5의 (a)에 도시한 바와 같이, 상기 실시예 1과 마찬가지의 프로세스로, n 채널 도전형 및 p 채널 도전형 MISFET 및 실리사이드층(12)을 형성한 후, p형 기판(1)의 회로 형성면 상의 전면에, 절연막으로서 p 채널 도전형 MISFET의 채널 형성 영역에 압축 응력을 발생시키는 질화 실리콘막(16)을 플라즈마 CVD법으로 형성한다. 질화 실리콘막(16)의 형성은, 예를 들면 고주파 전력 350∼400W의 조건으로 행한다.
다음에, p 채널 도전형 MISFET 상을 덮고, 또한 n 채널 도전형 MISFET 상에 개구를 갖는 레지스트막 R을 p형 기판(1)의 회로 형성면 상에 형성하고, 그 후 도 5의 (b)에 도시한 바와 같이, 레지스트막 R을 불순물 도입용 마스크로서 사용하고, 레지스트막 R로부터 노출하는 질화 실리콘막(16) 중에, Ar, Ge, Si, As, Sb, In, BF2 등의 불순물을 이온 주입법으로 도입한다. 또, 도면 중 부호 17은, 이들의 불순물이 도입된 질화 실리콘막이다.
다음에, 레지스트막 R을 제거하고, 그 후 도 5의 (c)에 도시한 바와 같이, p형 기판(1)의 회로 형성면 상의 전면에, 예를 들면 산화 실리콘막으로 이루어지는 층간 절연막(15)을 플라즈마 CVD법으로 형성하고, 그 후 층간 절연막(15)의 표면을 CMP법으로 평탄화한다. 이 후는, 공지의 기술로 컨택트홀, 메탈 배선층을 형성하여 완성한다.
이와 같이 하여 얻어진 p 채널 도전형 MISFET 상의 질화 실리콘막(16)은 -800∼-1000 ㎫의 압축 응력을 갖고, p 채널 도전형 MISFET의 채널 형성 영역에 압축 응력을 발생시킨다. 한편, n 채널 도전형 MISFET 상의 질화 실리콘막(17)의 응력은 현저히 완화되어, 거의 제로의 상태로 되어 있다. 즉, n 채널 도전형 MISFET의 채널 형성 영역에서의 압축 응력은 완화되어 있다. 이 결과, 질화 실리콘막(16)을 피막하지 않은 경우와 비교하여, p 채널 도전형 MISFET의 드레인 전류는 15∼20% 향상하였다. 이 때, n 채널 도전형 MISFET의 드레인 전류는, 고압축 응력의 질화 실리콘막(16)을 적용하였음에도 불구하고, 거의 저하되지 않는다.
이것은 이온 주입의 충격에 의해 질화 실리콘막(16) 중의 결정성이 파괴된 것에 의한 것이다. 따라서, 질화 실리콘막의 단면을 관찰하면 분명히 파괴된 흔적이 남아 있다. 또, 본 실시예에서는 불순물을 n 채널 도전형 MISFET 상의 질화 실리콘막에만 도입하였지만, 명확한 완화 효과에 차가 있으면, 불순물 자신은, n, p 채널 도전형 MISFET 상의 양쪽에 있어도 된다. 단, 이 때는 n 채널 도전형 MISFET 상의 질화 실리콘막 중 불순물량이 크거나, 혹은 이온 주입에 의해서 파괴된 영역이 큰 것이 필요하다. 또한, 이 파괴 영역의 크기, 즉 응력 완화 효과는 도입하는 불순물의 농도뿐만 아니라, 에너지의 크기에 크게 좌우된다. 예를 들면 본 실시예에서는, n 채널 도전형 MISFET 상의 질화 실리콘막 중에 도입되는 불순물의 에너지가 p 채널 도전형 MISFET 상의 질화 실리콘막 중에 도입되는 불순물의 에너지보다도 큰 것만으로도 마찬가지의 효과를 얻을 수 있다. 또, 도입된 불순물의 대부분은 질화 실리콘막(16) 중에 존재하고 있는 것이 바람직하다. 이것은 이온 주입의 손상이 하부의 MISFET에 악영향을 끼치는 경우가 있기 때문이다.
또한, 본 실시예에서는 질화 실리콘막(16)의 피막과, 선택적 이온 주입 공정 후, 소자가 완성되기까지의 사이의 열 처리 공정은, 700℃가 최고 온도였다. 이 정도의 비교적 저온의 열 처리이면, 이온 주입에 의해 파괴된 질화 실리콘막이 다시 결정화하는 일은 거의 없었다. 따라서, 이온 주입 후의 응력의 상태가 잔류 응력으로서 소자 완성 후에도 거의 유지되고 있다.
본 실시예 3에 따르면, 질화 실리콘막(16)에의 불순물의 이온 주입에 의해, 막 중의 응력을 완화, 혹은 역 방향으로 할 수 있기 때문에, 본 방식에서도 실시예 1과 마찬가지의 효과를 얻을 수 있다. 이에 따라, 상술한 실시예 1과 비교하여, 질화 실리콘막의 피막 공정이 일회로 끝나기 때문에, 제2 질화 실리콘막의 피막 공정과 그 가공 공정을 생략할 수 있어, 제조 공정을 간략화 할 수 있다. 물론, 이온 주입에 의해 막 응력을 바꾸는 것은 p 채널 도전형 MISFET 측에서도 충분하다. 이 경우, p형 기판(1)의 회로 형성면 상의 전면에, n 채널 도전형 MISFET의 채널 형성 영역에 인장 응력을 발생시키는 질화 실리콘막을 형성한 후, p 채널 도전형 MISFET 상에서의 질화 실리콘막에 상술한 불순물을 이온 주입법으로 선택적으로 도입한다. 또한, 질화 실리콘막 중에 이온 주입하는 이온종류(불순물)로서는, 비교적 무거운 이온쪽이 저농도 이온 주입에서 본 효과를 올릴 수 있고, 효율이 좋지만, 이온종류는 한정되지 않는다.
또한, 본 실시예에서의 응력 완화용 이온 주입으로서는, 실리콘 기판(웨이퍼)에 대하여 수직의 이온 주입을 적용한 경우를 예시하였지만, 도 11(모식적 단면도)에 도시한 바와 같이, 경사 매립 주입을 적용해도 된다. 이 경우, MISFET의 게이트 전극을 덮고 있는 질화 실리콘막(16)의 게이트 측벽 부분(단차 부분)에도 불순물을 도입할 수 있다. 이 결과, 한층 더 응력 완화 효과를 얻을 수 있었다.
(실시예 4)
본 실시예 4는 본 발명의 실시예 1의 반도체 장치의 제조 방법의 변형예이다. 이것을 도 6((a), (b) 및 (c)는 모식적 단면도)를 이용하여 설명한다.
도 6의 (a)에 도시한 바와 같이, 상기 실시예 1과 마찬가지의 프로세스로, n 채널 도전형 MISFET 및 p 채널 도전형 MISFET 및 실리사이드층(12)을 형성한다.
다음에, p형 기판(1)의 회로 형성면 상의 전면에, 절연막으로서, 예를 들면 100∼120㎚ 정도의 두께의 질화 실리콘막(13)을 플라즈마 CVD법으로 형성한다. 질화 실리콘막(13)의 형성은, 예를 들면 고주파 전력 350∼400W의 조건으로 행한다.
다음에, 포토 에칭 기술을 이용하여 질화 실리콘막(13)에 패터닝을 실시하 여, 도 6의 (b)에 도시한 바와 같이, n 채널 도전형 MISFET를 선택적으로 덮는 질화 실리콘막(13)을 형성한다. 즉, p 채널 도전형 MISFET 상에서의 질화 실리콘막(13)은 제거한다. 이와 같이 하여 형성된 질화 실리콘막(13)은, n 채널 도전형 MISFET의 채널 형성 영역에 선택적으로 인장 응력을 발생시킬 수 있다.
다음에, 도 6의 (c)에 도시한 바와 같이, p형 기판(1)의 회로 형성면 상의 전면에, 절연막으로서, 예를 들면 100∼120㎚ 정도의 두께의 질화 실리콘막(14)을 플라즈마 CVD법으로 형성한다. 질화 실리콘막(14)의 형성은, 예를 들면 고주파 전력 600∼700W의 조건으로 행한다.
다음에, p형 기판(1)의 회로 형성면 상의 전면에, 예를 들면 산화 실리콘막으로 이루어지는 층간 절연막(15)을 플라즈마 CVD법으로 형성하고, 그 후 층간 절연막(15)의 표면을 CMP법으로 평탄화한다. 이 후는, 공지의 기술로 컨택트홀, 메탈 배선층을 형성하여 완성한다.
본 실시예 4에 있어서, p 채널 도전형 MISFET 상에는 질화 실리콘막(14)만이 존재하고 있다. 한편, n 채널 도전형 MISFET 상에는 질화 실리콘막(13, 14)이 존재하고 있다. 이 결과, p 채널 도전형 MISFET의 채널 형성 영역에는 큰 압축 응력이 발생하지만, n 채널 도전형 MISFET의 채널 형성 영역에서 발생하는 응력은 완화된다. 본 실시예에서는, 질화 실리콘막을 피막하지 않은 경우와 비교하여, p 채널 도전형 MISFET의 드레인 전류만을 15∼20% 향상시킬 수 있었다. 이 때, n 채널 도전형 MISFET의 드레인 전류는 거의 변화하지 않는다.
또, n 채널 도전형 MISFET의 드레인 전류를 주로 증가시키고자 하는 경우에 는, 먼저 질화 실리콘막(14)을 p 채널 도전형 MISFET 상에 선택적으로 형성하고, 그 후 질화실리콘막(13)을 전면에 형성하면 된다.
본 실시예의 공정을 제1 및 제2 실시예와 비교하면, n 채널 도전형 MISFET 상에서의 질화 실리콘막(14)을 포토 에칭으로 제거하는 공정이 생략되어 있다. 이 결과, 제1 및 제2 실시예보다도 공정을 간략화할 수 있다.
또, 본 실시예에 있어서는, 질화 실리콘막(13, 14)의 막 두께, 및 그 막 응력의 크기를 바꾸는 것으로서, n 채널 도전형 및 p 채널 도전형 MISFET의 드레인 전류를 동시에 향상시킬 수도 있다. 예를 들면, 상기 실시예에 있어서 질화 실리콘막(13)의 막 두께를 130∼150㎚, 그리고 질화 실리콘막(14)의 막 두께를 50∼80㎚으로 하는 것에 의해, 질화 실리콘막(14)에 의해서 n 채널 도전형 MISFET의 드레인 전류 향상 효과가 작아지는 일은 없다.
(실시예 5)
도 7은 본 발명의 실시예 5의 반도체 장치의 개략 구성을 도시하는 모식적 단면도이고, 도 7 중 참조 부호 23은 인장 응력을 갖는 도포 산화막(SOG(Spin On Glass)막)이다.
본 실시예 5의 반도체 장치는 응력을 제어하는 막, 구조를 바꾼 것으로서, 상기 응용예의 어느 하나를 조합한 것이다. 예를 들면, 도 7에 도시한 바와 같이, 게이트 전극(6)의 바로 윗쪽을 포함하는 p형 기판(1)의 회로 형성면 전면에, 자기 정합 컨택트 프로세스용의 압축 응력을 갖는 질화 실리콘막(19)을 형성하고, 그 후 질화 실리콘막(19) 상에 인장 응력을 갖는 SOG막(23)을 형성하고, 그 후 SOG막(23) 에 패터닝을 실시하고, n 채널 도전형 MISFET 상에 SOG막(23)을 선택적으로 남긴 것이다. n 채널 도전형 MISFET 측에서는 질화 실리콘막(19)의 압축 응력을 SOG막(23)의 인장 응력으로 상쇄하고 있다.
(실시예 6)
도 8은 본 발명의 실시예 6의 반도체 장치의 개략 구성을 도시하는 단면도로, 도 8 중 참조 부호 20은 압축 응력을 갖는 질화 실리콘막으로 이루어지는 측벽 스페이서, 참조 부호 21은 인장 응력을 갖는 게이트 전극, 참조 부호 22는 압축 응력을 갖는 게이트 전극이다.
본 실시예 6의 반도체 장치는, 도 8에 도시한 바와 같이, 상기 응력을 제어하는 막, 구조를 바꾼 것으로서, 상기 실시예 1에서의 측벽 스페이서(9)를 압축 응력을 갖는 질화 실리콘막으로 이루어지는 측벽 스페이서(20)로 변경하거나, 또한 게이트 전극(6)을 인장 응력을 갖는 재료로 이루어지는 게이트 전극(21)으로 변경하거나, 또한, 게이트 전극(6)을 압축 응력을 갖는 재료로 이루어지는 게이트 전극(22)으로 변경하는(구조 변경을 포함함) 것을 조합하여 응력을 제어하는 것이다.
예를 들면, 상기 응력을 제어하는 막, 구조를 바꾼 것으로서, 게이트 전극(6)의 재료의 변경의 조합으로 응력을 제어하는 경우의 일례로서, 한쪽의 게이트 전극(6)에 특별히 불순물(Ge, Si 그 외)을 많이 도입하는 것을 예로 들 수 있다. 또한, 게이트 전극(6)은 폴리 메탈 구조로 할 수도 있다.
또한, 응력을 제어하는 막, 구조를 바꾼 것으로서, n 채널 도전형 MISFET, p 채널 도전형 MISFET에서 게이트 절연막 재료를 바꾸어도 된다. 예를 들면, n 채널 도전형 MISFET 및 p 채널 도전형 MISFET의 어느 하나에 질화 실리콘막과 산화 실리콘막의 적층막을 적용하는 등이다.
(실시예 7)
도 9는 본 발명의 실시예 7의 반도체 장치의 개략 구성을 도시하는 모식적 단면도이다. 본 실시예의 반도체 장치는, 도 9에 도시한 바와 같이, 응력을 제어하는 막, 구조를 바꾼 것으로서, 상기 실시예 1과 같이 층간 절연막의 일부로서의 질화 실리콘막을 적용하지만, n 채널 도전형 MISFET의 게이트 전극(6) 상에 인장 응력을 갖는 질화 실리콘막(13)을, p 채널 도전형 MISFET의 게이트 전극(6) 상에 압축 응력을 갖는 질화 실리콘막(14)을 직접 형성하는 것은 아니고, 층간 절연막(15)의 표면을 평탄화한 후에, n 채널 도전형 MISFET의 게이트 전극(6) 상에서의 층간 절연막(15) 상에 인장 응력을 갖는 질화 실리콘막(24)을 p 채널 도전형 MISFET의 게이트 전극(6) 상에서의 층간 절연막(15) 상에 압축 응력을 갖는 질화 실리콘막(25)을 형성한 것이다.
이와 같이 구성한 경우에는, 한쪽의 질화 실리콘막의 제거가 용이하게 된다.
(실시예 8)
도 10은 본 발명의 실시예 8의 반도체 장치의 개략 구성을 도시하는 모식적 단면도이다.
본 실시예 8의 반도체 장치는 SOI(Silicon On Insulator) 기판(30)을 이용한 SOI 구조로 되어 있다. SOI 기판(30)은, 예를 들면, 지지 기판(30A)과, 이 지지 기판(30A) 상에 형성된 절연층(30B)과, 이 절연층(30B) 상에 형성된 반도체층(30C)을 갖는 구성으로 되어 있다. 지지 기판(30A)은, 예를 들면 단결정 실리콘으로 이루어지는 p형 실리콘 기판으로 형성되고, 절연층(30B)은 예를 들면 산화 실리콘막으로 형성되고, 반도체층(30C)은 예를 들면 단결정 실리콘으로 이루어지는 p형 반도체로 형성되어 있다. 반도체층(30C)은 복수개의 소자 형성부로 분할되고, 각 소자 형성부에 n 채널 도전형 MISFET 또는 p 채널 도전형 MISFET이 형성되어 있다. n 채널 도전형 MISFET이 형성되는 반도체층(30C)의 소자 형성부에는 p형 웰 영역이 형성되고, p 채널 도전형 MISFET이 형성되는 반도체층(30C)의 소자 형성부에는 n형 웰 영역이 형성되어 있다.
SOI 구조는 반도체층(30C)의 두께가 얇기 때문에, 한층 응력의 효과가 크다. 또한, SOI 구조인 경우에는 절연층(매립층)(30B)의 두께를 바꾸는 것이나 절연층(30B)에 불순물을 선택적으로 도입함으로써 응력 제어를 행할 수 있다. 이 결과, 본 발명의 효과와 함께 SOI 구조의 장점을 얻을 수 있다.
또한, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 플래시 등의 메모리가 포함되는 제품에 있어서, 적어도 그 메모리 셀의 주변 회로나 로직 회로 부분에 본 발명의 구조를 적용하면, 보다 고성능의 메모리 제품을 얻을 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을, 상기 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
본원에서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면, 하기와 같다.
본 발명에 따르면, n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터의 전류 구동 능력의 향상을 도모할 수 있다.
또한, 본 발명에 따르면, n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터 중, 한쪽의 트랜지스터의 전류 구동 능력의 저하를 억제하고, 다른 쪽의 트랜지스터의 전류 구동 능력의 향상을 도모할 수 있다.
또한, n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 작용하는 응력을 개별로 제어할 수 있기 때문에, n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터의 드레인 전류비를 어느 정도 자유롭게 설정할 수 있다.
이상과 같이, 본 발명에 따른 반도체 장치는, n 채널 도전형 전계 효과 트랜지스터 및 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치에 적용하는데 유익하고, 또한, 메모리 IC(Integrated Circuit), 로직 IC, 혹은 메모리 기능 및 로직 기능을 갖는 혼성 IC 등의 반도체 제품에 적용하는데 유용하다.

Claims (58)

  1. 반도체 기판의 일 주면의 제1 영역에 채널 형성 영역이 구성된 n 채널 도전형 전계 효과 트랜지스터와, 상기 반도체 기판의 일 주면의 제1 영역과 다른 제2 영역에 채널 형성 영역이 구성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치로서,
    자기 정합 컨택트용 절연막이 상기 n 채널 및 p 채널 도전형 전계 효과 트랜지스터 상에 이들의 게이트 전극을 덮도록 형성되고, 상기 n 채널 도전형 전계 효과 트랜지스터의 게이트 전극을 덮는 자기 정합 컨택트용 절연막은 상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력을 발생시키고, 상기 p 채널 도전형 전계 효과 트랜지스터의 게이트 전극을 덮는 자기 정합 컨택트용 절연막은 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력을 발생시키는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판의 일 주면의 제1 영역에 채널 형성 영역이 구성된 n 채널 도전형 전계 효과 트랜지스터와, 상기 반도체 기판의 일 주면의 제1 영역과 다른 제2 영역에 채널 형성 영역이 구성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치로서,
    상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력을 발생시키고, 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력을 발생시키는 막이 상기 n 채널 및 p 채널 도전형 전계 효과 트랜지스터 상에 이들의 게이트 전극을 덮도록 피막되고,
    상기 p 채널 도전형 전계 효과 트랜지스터의 게이트 전극을 덮는 막은 플라즈마 CVD법으로 피막되고,
    상기 n 채널 도전형 전계 효과 트랜지스터의 게이트 전극을 덮는 막은 열 CVD법으로 피막되어 있는 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 반도체 기판의 일 주면의 제1 영역에 채널 형성 영역이 구성된 n 채널 도전형 전계 효과 트랜지스터와, 상기 반도체 기판의 일 주면의 제1 영역과 다른 제2 영역에 채널 형성 영역이 구성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치로서,
    상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력을 발생시키는 막이 상기 n 채널 도전형 전계 효과 트랜지스터의 게이트 전극 상에 상기 게이트 전극을 덮도록 피막되고, 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력을 발생시키는 막이 상기 p 채널 도전형 전계 효과 트랜지스터의 게이트 전극 상에 상기 게이트 전극을 덮도록 피막되어 있는 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판의 일 주면의 제1 영역에 채널 형성 영역이 구성된 n 채널 도전형 전계 효과 트랜지스터와, 상기 반도체 기판의 일 주면의 제1 영역과 다른 제2 영역에 채널 형성 영역이 구성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치로서,
    상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 발생하는 압축 응력쪽이 상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 발생하는 압축 응력보다도 커지는 응력을 발생시키는 막이 상기 n 채널 및 p 채널 도전형 전계 효과 트랜지스터 상에 이들의 게이트 전극을 덮도록 피막되어 있는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판의 일 주면의 제1 영역에 채널 형성 영역이 구성된 n 채널 도전형 전계 효과 트랜지스터와, 상기 반도체 기판의 일 주면의 제1 영역과 다른 제2 영역에 채널 형성 영역이 구성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치로서,
    상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 발생하는 인장 응력쪽이 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 발생하는 인장 응력보다도 커지는 응력을 발생시키는 막이 상기 n 채널 및 p 채널 도전형 전계 효과 트랜지스터 상에 이들의 게이트 전극을 덮도록 피막되어 있는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판의 일 주면의 제1 영역에 채널 형성 영역이 구성된 n 채널 도전형 전계 효과 트랜지스터와, 상기 반도체 기판의 일 주면의 제1 영역과 다른 제2 영역에 채널 형성 영역이 구성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치로서,
    상기 n 채널 도전형 전계 효과 트랜지스터의 게이트 전극 상에 상기 게이트 전극을 덮도록 피막됨과 함께 상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력을 발생시키는 막, 및 상기 p 채널 도전형 전계 효과 트랜지스터의 게이트 전극 상에 상기 게이트 전극을 덮도록 피막됨과 함께 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력을 발생시키는 막 중, 적어도 한쪽의 막을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 막은 질화 실리콘계의 막인 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력을 발생시키는 막은, 상기 반도체 기판의 일 주면 상에 상기 n 채널 도전형 전계 효과 트랜지스터를 덮도록 하여 형성된 막이고,
    상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력을 발생시키는 막은, 상기 반도체 기판의 일 주면 상에 상기 p 채널 도전형 전계 효과 트랜지스터를 덮도록 하여 형성된 막인 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력을 발생시키는 막은, 상기 n 채널 도전형 전계 효과 트랜지스터의 게이트 전극의 측벽에 형성된 측벽 스페이서를 덮고,
    상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력을 발생시키는 막은, 상기 p 채널 도전형 전계 효과 트랜지스터의 게이트 전극의 측벽에 형성된 측벽 스페이서를 덮는 것을 특징으로 하는 반도체 장치.
  11. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 응력을 발생시키기 위해서 피막된 막 중에 포함되는 불순물 농도와, 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 응력을 발생시키기 위해서 피막된 막 중에 포함되는 불순물 농도가 서로 다른 것을 특징으로 하는 반도체 장치.
  12. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 응력을 발생하기 위해서 피막된 막과, 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 응력을 발생하기 위해서 피막된 막에 있어서, 막 응력을 완화하는 불순물이 적어도 한쪽에 도입되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서,
    상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 응력을 발생하기 위해서 피막된 막과, 상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 응력을 발생하기 위해서 피막된 막에 있어서, 양자의 막 중의 결정성이 서로 다른 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서,
    상기 불순물은, 상기 막의 하부층에 도달하지 않은 것을 특징으로 하는 반도체 장치.
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  31. 반도체 기판에 형성된 n 채널 도전형 전계 효과 트랜지스터와, p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치로서,
    상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에서, 드레인 전류가 흐르는 방향에 걸리는 잔류 응력이 인장 응력이 되는 응력을 발생시키는 막이 상기 n 채널 도전형 전계 효과 트랜지스터의 게이트 전극 상에 상기 게이트 전극을 덮도록 피막되고,
    상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에서, 드레인 전류가 흐르는 방향에 걸리는 잔류 응력이 압축 응력이 되는 응력을 발생시키는 막이 상기 p 채널 도전형 전계 효과 트랜지스터의 게이트 전극 상에 상기 게이트 전극을 덮도록 피막되어 있는 것을 특징으로 하는 반도체 장치.
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  49. 반도체 기판에 형성된 n 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치의 제조 방법으로서,
    상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력을 발생시키는 막을, 상기 p 채널 도전형 전계 효과 트랜지스터의 게이트 전극 상에 상기 게이트 전극을 덮도록 플라즈마 CVD법으로 형성하는 공정과,
    상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력을 발생시키는 막을, 상기 n 채널 도전형 전계 효과 트랜지스터의 게이트 전극 상에 상기 게이트 전극을 덮도록 플라즈마 CVD법으로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  50. 반도체 기판에 형성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치의 제조 방법으로서,
    상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력을 발생시키는 막을, 상기 p 채널 도전형 전계 효과 트랜지스터의 게이트 전극 상에 상기 게이트 전극을 덮도록 플라즈마 CVD법으로 형성하는 공정과,
    상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력을 발생시키는 막을, 상기 n 채널 도전형 전계 효과 트랜지스터의 게이트 전극 상에 상기 게이트 전극을 덮도록 열 CVD법으로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  51. 제49항 또는 제50항에 있어서,
    상기 막은 자기 정합 컨택트용 절연막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  52. 제49항 또는 제50항에 있어서,
    상기 막은 질화 실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  53. 삭제
  54. 삭제
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  56. 반도체 기판에 형성된 p 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치로서,
    상기 p 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 압축 응력을 발생시키는 제1막이, 상기 p 채널 및 n 채널 도전형 전계 효과 트랜지스터의 게이트 전극 상에 상기 게이트 전극을 덮도록 피막되고,
    상기 제1막 상에서, 인장 응력을 갖는 제2막이 상기 n 채널 도전형 전계 효과 트랜지스터 상에만 형성되어 있는 것을 특징으로 하는 반도체 장치.
  57. 반도체 기판에 형성된 n 채널 도전형 전계 효과 트랜지스터를 갖는 반도체 장치로서,
    상기 n 채널 도전형 전계 효과 트랜지스터의 채널 형성 영역에 인장 응력을 발생시키는 제1막이, 상기 n 채널 및 p 채널 도전형 전계 효과 트랜지스터의 게이트 전극 상에 상기 게이트 전극을 덮도록 피막되고,
    상기 제1막 상에서, 압축 응력을 갖는 제2막이 상기 p 채널 도전형 전계 효과 트랜지스터 상에만 형성되어 있는 것을 특징으로 하는 반도체 장치.
  58. 제56항 또는 제57항에 있어서,
    상기 제1막은 자기 정합 컨택트용 절연막인 것을 특징으로 하는 반도체 장치.
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