KR100827443B1 - 손상되지 않은 액티브 영역을 가진 반도체 소자 및 그 제조방법 - Google Patents

손상되지 않은 액티브 영역을 가진 반도체 소자 및 그 제조방법 Download PDF

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Abstract

표면 손상이 방지되면서 응력 발생 효과가 최대화되는 반도체 소자 및 그 제조 방법이 설명된다. 본 발명의 일 실시예에 의한 반도체 소자는, NMOS 영역과 PMOS 영역을 가진 기판, 기판 내에 형성된 소자 분리 영역 및 웰 영역들, 기판 상에 소자 분리 영역들의 사이에 형성된 게이트 패턴, 기판 내에 게이트 패턴과 소자 분리 영역들 사이에 형성된 소스/드레인 영역, 소스/드레인 영역들의 상부에 형성된 소스/드레인 실리사이드 영역, NMOS 영역에 형성된 적어도 하나 이상의 소자 분리 영역, 소스/드레인 영역, 소스/드레인 실리사이드 영역 및 게이트 패턴 상에 형성된 인장 응력층, 및 PMOS 영역에 형성된 적어도 하나 이상의 소자 분리 영역, 소스/드레인 영역, 소스/드레인 실리사이드 영역 및 게이트 패턴 상에 형성된 압축 응력층을 포함한다.
액티브 손상, 응력층, 버퍼 스페이서

Description

손상되지 않은 액티브 영역을 가진 반도체 소자 및 그 제조 방법{Semiconductor device including damage-free active region and manufacturing method of the same}
도 1a 및 1b는 종래 기술에 의한 반도체 소자의 응력층 형성 방법을 설명하는 종단면도들이다.
도 2a 내지 2d는 본 발명의 다양한 실시예들에 의한 반도체 소자들를 개략적으로 도시한 종단면도들이다.
도 3a 내지 3h는 본 발명의 제일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 종단면도들이다.
도 4a 내지 4c는 본 발명의 제일 실시예에 의한 반도체 소자를 제조하는 다른 방법을 설명하기 위한 개략적인 종단면도들이다.
도 5a 내지 5c는 본 발명의 제일 실시예에 의한 반도체 소자를 제조하는 또 다른 방법을 설명하기 위한 개략적인 종단면도들이다.
도 6은 본 발명의 제이 실시예에 의한 반도체 소자의 응력층들을 형성하는 방법을 설명하기 위한 개략적인 종단면도이다.
도 7a 및 7b는 본 발명의 제삼 실시예에 의한 반도체 소자의 응력층들을 형성하는 방법을 설명하기 위한 개략적인 종단면도들이다.
도 8a 및 8b는 본 발명의 제사 실시예에 의한 반도체 소자의 응력층들을 형성하는 방법을 설명하기 위한 개략적인 종단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
200: 반도체 소자
205: 기판 210: 소자 분리 영역
215: 웰 영역 220: 게이트 패턴
221: 게이트 절연막 223: 게이트 전극
225: 게이트 스페이서 230: 소스/드레인 영역
240: 소스/드레인 실리사이드 영역
250: 게이트 실리사이드 영역
260: 인장 응력층 265: 압축 응력층
270: 압축 버퍼층 275: 인장 버퍼층
280: 버퍼 스페이서층 285: 마스크 스페이서층
290: 제1 식각 정지층 295: 제2 식각 정지층
본 발명은 응력층들을 포함하는 반도체 소자 및 그 반도체 소자를 제조하는 방법에 관한 것으로서 특히 응력층을 형성하는 공정에 있어서, 액티브 영역의 표면 손상이 방지되어 응력층의 응력 발생 효과가 최대화되는 반도체 소자 및 그 반도체 소자를 제조하는 방법에 관한 것이다.
고집적 반도체 소자를 제조하는데 있어서, 각 단위 모듈들의 미세화 외에, 새로이 대두된 방법이 물질층 내부에서 캐리어(carrier)의 이동도(mobility)를 증가시키는 방법이다. 캐리어의 이동도를 증가시키는 방법으로는 응력층을 형성하여 액티브 영역을 인장(tensile) 또는 압축(compressive)시키는 방법이 사용된다. 구체적으로 전자가 주(major) 캐리어인 NMOS 영역은 인장 응력층을 형성하고 PMOS 영역은 압축 응력층을 형성하게 된다. 또, 응력 효과를 더욱 크게 하기 위하여 PMOS의 소스/드레인 영역을 SiGe으로 형성한다. 이러한 응력층은 액티브 영역에 최대한 응력을 주는 것이 좋으므로 되도록 액티브 영역의 표면과 밀착하도록(closer) 형성되어야 한다. 그러나, 통상적으로, NMOS, PMOS에는 게이트 스페이서가 항상 형성되기 때문에 응력층이 게이트 스페이서 상에 형성될 수 밖에 없다. 따라서 응력층이 액티브 영역과 게이트 스페이서의 두께만큼 이격되기 때문에 기판에 충분한 응력을 주기 어렵다. 액티브 영역에 충분한 응력 효과를 주기 위하여 게이트 스페이서를 제거하고 응력층을 형성할 경우, 게이트 스페이서를 제거하는 단계에서 필연적으로 소스/드레인을 비롯한 액티브 영역의 표면 등에 식각 손상을 줄 수 밖에 없다. 특히 PMOS 영역에서 SiGe로 형성된 소스/드레인 영역은 게이트 스페이서를 제거하기 위한 식각 공정에 더욱 취약하여 표면이 실리콘으로 형성될 때보다 더욱 깊이 리세스 되는 현상이 일어난다.
도면을 참조하여 종래 기술을 상세히 설명한다.
도 1a 및 1b는 종래 기술에 의한 반도체 소자의 응력층 형성 방법을 설명하 는 종단면도들이다.
도 1a를 참조하면, 기판(105) 상에 소자 분리 영역들(110)과 웰 영역들(115a, 115b)을 형성하고, 게이트 절연막(121), 게이트 전극(123) 및 제1 게이트 스페이서(125)를 포함하는 게이트 패턴(120)을 형성하고, 소스/드레인 영역들(130a, 130b)을 형성하고, 제2 게이트 스페이서(150)를 형성하고, 실리사이드 영역들(140, 145)을 형성한다.
종래 기술에 의한 응력층 형성 방법은 이 단계 이후에 응력층을 형성하게 된다. 그러나, 이 단계 이후에 응력층을 형성하게 되면, 제2 게이트 스페이서(150) 때문에 응력층이 기판(105)의 소스/드레인 영역(130a, 130b)과 이격되어 형성될 수 밖에 없으므로 충분한 응력 발생 효과를 기대하기 어렵다. 응력 발생 효과를 충분히 기대하기 위해서는 제2 게이트 스페이서(150)를 제거하고 응력층을 형성하는 것이 좋은데, 제2 게이트 스페이서(150)를 제거할 경우, 불가피한 손상들이 발생한다.
도 1b는 제2 게이트 스페이서를 제거한 다음 손상들이 발생한 것을 설명하기 위한 종단면도이다.
도 1b를 참조하면, 실리사이드 영역들(140a, 145a)의 표면과, 소스/드레인 영역들의 표면(R)이 리세스 되는 등의 손상이 발생되고, 액티브 영역이 국부적으로 깊이 패이는 덴트(D) 현상이 일어난다.
일반적으로 제2 게이트 스페이서(150)는 실리콘 질화막으로 형성된다. 실리콘 질화막은 반도체 제조 공정에 사용되는 막질들 중에 매우 단단한 막질에 속한 다. 그러므로, 제2 게이트 스페이서(150)를 제거하는 동안 다른 막질에 불가피한 손상이 발생될 수 밖에 없다.
실리사이드 영역들(140a, 145a)의 표면과 소스/드레인 영역들의 표면(R)이 리세스 될 경우, 전도성 영역이 좁아지게 되어 저항이 증가하며 정션 리키지(junction leakage)가 증가한다. 뿐만 아니라 공정이 불안정할 경우 실리사이드 영역들(140a, 145a)이 완전히 제거되는 일도 발생한다. 또한, 액티브 영역들에 덴트(D)등이 발생할 경우 국부적으로 강한 전계 또는 높은 저항을 야기할 수 있으며, 펀치 스루 현상이 일어날 수 있다.
따라서, 실리사이드 영역들(140, 145), 기판(105) 표면, 및 소스/드레인 영역들(130a, 130b)을 손상시키지 않고 응력층을 기판(105) 및 소스/드레인 영역(130a, 130b)과 최대한 가까이 형성하여 충분한 응력 발생 효과를 기대할 수 있는 방법이 절실히 필요하다.
본 발명이 이루고자 하는 기술적 과제는, 액티브 영역에 식각 손상이 없이 응력층이 기판과 최대한 인접하도록 형성된 반도체 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 액티브 영역에 식각 손상을 주지 않고 응력층을 기판과 최대한 인접하도록 형성하는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하 게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자는, NMOS 영역과 PMOS 영역을 가진 기판, 기판 내에 형성된 소자 분리 영역 및 웰 영역들, 기판 상에 소자 분리 영역들의 사이에 형성된 게이트 패턴, 기판 내에 게이트 패턴과 소자 분리 영역들 사이에 형성된 소스/드레인 영역, 소스/드레인 영역들의 상부에 형성된 소스/드레인 실리사이드 영역, NMOS 영역에 형성된 적어도 하나 이상의 소자 분리 영역, 소스/드레인 영역, 소스/드레인 실리사이드 영역 및 게이트 패턴 상에 형성된 인장 응력층, 및 PMOS 영역에 형성된 적어도 하나 이상의 소자 분리 영역, 소스/드레인 영역, 소스/드레인 실리사이드 영역 및 게이트 패턴 상에 형성된 압축 응력층을 포함한다.
본 발명의 일 실시예에 의한 반도체 소자는, 소스/드레인 영역의 표면과, 게이트 패턴과 기판의 표면이 접촉하는 접촉면이 적어도 한 곳 이상에서 동일한 수평 높이로 형성될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는, 소스/드레인 실리사이드 영역들 중 적어도 한 곳 이상의 표면이 접촉면보다 높게 형성될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는, 적어도 하나 이상의 소스/드레인 영역이, 게이트 패턴의 끝단과 소정 부분 중첩되고 기판의 표면으로부터 제1 깊이로 형성된 저농도의 소스/드레인 영역과, 게이트 패턴들의 끝단과 중첩되지 않고, 기판의 표면으로부터 제1 깊이보다 깊은 제2 깊이로 형성된 고농도의 소스/드 레인 영역을 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는, 소스/드레인 실리사이드 영역들은 고농도 소스/드레인 영역들 상부에 형성되며, 게이트 패턴들의 끝단부로부터 고농도 소스/드레인 영역들까지의 수평 거리가, 게이트 패턴들의 끝단부로부터 소스/드레인 실리사이드 영역들까지의 수평 거리보다 가깝게 형성될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는, 소스/드레인 실리사이드 영역들은 고농도 소스/드레인 영역들 상부에 형성되며, 게이트 패턴들의 끝단부로부터 고농도 소스/드레인 영역들까지의 수평 거리가, 게이트 패턴들의 끝단부로부터 소스/드레인 실리사이드 영역들까지의 수평 거리와 동일하게 형성될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는, 적어도 하나 이상의 게이트 패턴이, 기판과 접촉하는 게이트 절연막, 게이트 절연막 상에 형성된 게이트 전극, 게이트 절연막 및 게이트 전극의 측면에 형성된 게이트 스페이서, 및 게이트 전극 상부에 게이트 스페이서의 상단부 보다 높은 표면 높이를 가지고 형성된 게이트 실리사이드 영역을 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는, NMOS 영역에 형성된 적어도 하나 이상의 소자 분리 영역, 소스/드레인 영역, 소스/드레인 실리사이드 영역 및 게이트 패턴과 인장 응력층 사이에 형성된 인장 버퍼층을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는, PMOS 영역에 형성된 적어도 하나 이상의 소자 분리 영역, 소스/드레인 영역, 소스/드레인 실리사이드 영역 및 게이트 패턴과 압축 응력층 사이에 형성된 압축 버퍼층을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는, 압축 버퍼층이 인장 버퍼층보다 더 두껍게 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, NMOS 영역과 PMOS 영역을 가진 기판 내에 소자 분리 영역 및 웰 영역들을 형성하고, 기판 상에 소자 분리 영역들 사이에 게이트 패턴들을 형성하고, 게이트 패턴들과 소자 분리 영역들 사이에 제1 이온 농도의 소스/드레인 영역들을 형성하고, 게이트 패턴들의 측면에 제1 스페이서를 형성하고, 제1 스페이서의 측면에 제2 스페이서를 형성하고, 제2 스페이서를 이용하여 소스/드레인 영역들의 노출된 영역에 실리사이드 영역들을 형성하고, 제2 스페이서를 제거하고, 제1 스페이서를 제거하고, NMOS 영역에 인장 응력층을 형성하고, PMOS 영역에 압축 응력층을 형성하는 것을 포함한다.
본 발명의 일 실시예에 의한 반도체 소자의 제조 방법에서, 제1 스페이서는 SiGe로 형성될 수 있고, 제2 스페이서는 실리콘 질화물로 형성될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조 방법에서, 제2 스페이서는 제1 스페이서를 감싸도록 형성될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 제1 스페이서를 형성한 다음, 제1 이온 농도보다 높은 제2 이온 농도의 소스/드레인 영역들을 형성하는 것을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조 방법에서, 실리사이드 영역들은 제2 농도의 소스/드레인 영역 상에 형성될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 인장 응력층을 형성하기 전에, 전면적으로 인장 버퍼층을 형성하는 것을 더 포함할 수 있고, 인장 버퍼층은 인장 응력층을 패터닝할 때 식각 정지층으로 사용될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 압축 응력층을 형성하기 전에, 전면적으로 압축 버퍼층을 형성하는 것을 더 포함할 수 있고, 압축 버퍼층은 압축 응력층을 패터닝할 때 식각 정지층으로 사용될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명의 실시예들에 의한 반도체 소자 및 반도체 소자의 응력층 형성 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 2d는 본 발명의 다양한 실시예들에 의한 반도체 소자들를 개략적으로 도시한 종단면도들이다.
도 2a를 참조하면, 본 발명의 제일 실시예에 의한 반도체 소자(200a)는, 기판(205) 상에 형성된 소자 분리 영역들(210), 기판(205) 내에 형성된 웰 영역들(215a, 215b), 게이트 절연막(221), 게이트 전극(223) 및 게이트 스페이서(225)를 포함하는 게이트 패턴들(220), 게이트 패턴들(220)과 소자 분리 영역들(210) 사이에 형성된 소스/드레인 영역들(230a, 230b), 소스/드레인 영역들(230a, 230b)의 상부 및 게이트 전극(223)의 상부에 형성된 실리사이드 영역들(240, 250), NMOS 영역에 형성된 인장 응력층(260), 및 PMOS 영역에 형성된 압축 응력층(265)을 포함한다.
소스/드레인 영역들(230a, 230b)의 표면은 리세스 되지 않고 게이트 절연막(221)과 기판(205)의 경계면과 같은 높이로 형성될 수 있다.
실리사이드 영역들(240, 250)은 소스/드레인 실리사이드 영역(240)과 게이트 실리사이드 영역(250)으로 구성될 수 있다.
소스/드레인 실리사이드 영역(240)의 표면은 소스/드레인 영역(230a, 230b) 의 표면보다 높은 위치로 돌출될 수 있다.
게이트 실리사이드 영역(250)의 표면은 게이트 스페이서(225)의 상단보다 높은 위치로 돌출될 수 있다.
본 실시예에서, 소스/드레인 실리사이드 영역(240)은 고농도 소스/드레인 영역(230a", 230b")보다 게이트 패턴(220)으로부터 수평 방향으로 먼 위치에 형성될 수 있다. 구체적으로, 저농도 소스/드레인 영역들(230a', 230b')이 게이트 패턴들(220)과 가장 가까운 위치까지 연장되어 형성될 수 있고, 다음으로 고농도 소스/드레인 영역들(230a", 230b")이 연장되어 형성될 수 있으며, 소스/드레인 실리사이드 영역들(240)이 게이트 패턴들(220)로부터 가장 먼 위치에 형성될 수 있다. 도시되었듯이, 게이트 패턴(220)으로부터 저농도 소스 드레인 영역들(230a', 230b')의 끝단이 가장 가깝고, 다음으로 고농도 소스/드레인 영역들(230a", 230b")의 끝단부가 가까우며, 소스/드레인 실리사이드 영역(240)의 끝단부가 가장 멀다. 본 실시예에 대한 상세한 설명은 후술된다.
그러나, 고농도 소스/드레인 영역들(230a", 230b")과 소스/드레인 실리사이드 영역(240)의 끝단이 게이트 패턴(220)으로부터 동일한 거리에 형성될 수도 있다. 이것은 고농도 소스/드레인 영역들(230a", 230b")과 소스/드레인 실리사이드 영역(240)을 형성하는 공정 단계를 선택하는데 따른 차이이다. 상세한 설명은 후술된다.
도시되지 않았으나, PMOS 영역의 소스/드레인 영역(230b)은 SiGe가 성장된 영역일 수 있다. 구체적으로, PMOS 영역의 액티브에 압축 응력을 더 주기 위하여 액티브를 리세스 한 다음, SiGe층을 성장시켜 PMOS 영역의 액티브로 사용할 수 있다. SiGe층을 형성한 다음 이온을 주입하여 소스/드레인 영역(230b)을 형성할 수 있다.
압축 응력층(265)은 NMOS와 PMOS의 경계 영역(A1)에서 인장 응력층(260)의 상부에 중첩되어 형성될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는, 응력층들(260, 265)이 게이트 실리사이드 영역(250), 게이트 스페이서(225), 소스/드레인 영역(230a, 230b) 및 소스/드레인 실리사이드 영역(240)과 인접하게 형성되므로 충분한 응력 발생 효과를 기대할 수 있다.
또한, 게이트 실리사이드 영역(250), 소스/드레인 영역(230a, 230b) 및 소스/드레인 실리사이드 영역(240)의 표면이 리세스 되지 않고 원래의 높이를 유지할 수 있다.
도 2b를 참조하면, 본 발명의 제이 실시예에 의한 반도체 소자(200b)는 도 2a에 도시된 본 발명의 제일 실시예에 의한 반도체 소자(200a)와 비교하여, 압축 응력층(265)의 하부에 압축 버퍼층(270)이 형성된다.
압축 버퍼층(270)은 본 발명의 제이 실시예에 의한 반도체 소자(200b)를 제조하는 공정에서, 인장 응력층(260) 상에 연장되도록 형성되어 압축 응력층(265)을 패터닝하기 위한 식각 정지층으로 활용될 수 있다. 또한, 압축 응력층(265)이 실리콘 질화물로 형성되므로 실리콘인 기판(205)과의 계면 접촉성을 개선시킬 수 있다. 실리콘 질화물은 실리콘과 열팽창률 등이 다르기 때문에 계면 접촉성이 좋지 않아 계면이 들뜨거나 틀어지는 현상이 발생할 수 있다. 압축 버퍼층(270)은 이러한 현상을 완화 또는 방지할 수 있다. 압축 버퍼층(270)은 기판(205), PMOS 영역의 소스/드레인 영역(230b), 소스/드레인 실리사이드 영역(240), 게이트 스페이서(225) 및 게이트 실리사이드 영역(250)과 압축 응력층(265)의 사이에 형성될 수 있다. 또, 압축 응력층(265)과 인장 응력층(260)이 중첩되는 부분(A2)에서, 인장 응력층(260)의 상부에 연장되도록 형성될 수 있다.
도 2c를 참조하면, 본 발명의 제삼 실시예에 의한 반도체 소자(200c)는, 도 2a 및 2b에 도시된 본 발명의 제일 및 제이 실시예에 의한 반도체 소자들(200a, 200b)와 비교하여, 인장 응력층(260)의 하부에 인장 버퍼층(275)이 형성된다.
인장 버퍼층(275)은 본 발명의 제삼 실시예에 의한 반도체 소자(200c)를 제조하는 공정에서, 인장 응력층(260)을 패터닝하기 위한 식각 정지층으로 활용될 수 있다. 또한, 인장 응력층(260)이 실리콘 질화물로 형성되므로 실리콘인 기판(205)과의 계면 접촉성을 개선시킬 수 있다. 인장 버퍼층(275)은 기판(205), NMOS 영역의 소스/드레인 영역(230a), 소스/드레인 실리사이드 영역(240), 게이트 스페이서(225) 및 게이트 실리사이드 영역(250)과 인장 응력층(260)의 사이에 형성될 수 있다.
도 2d를 참조하면, 본 발명의 제사 실시예에 의한 반도체 소자(200d)는, 도 2b 및 2c에 도시된 본 발명의 제이 및 제삼 실시예에 의한 반도체 소자들(200b, 200c)과 비교하여, PMOS 영역에서, 인장 버퍼층(275a)과 압축 버퍼층(270)이 적층되어 있다.
본 실시예에서, NMOS 영역은 하나의 버퍼층(275a)이 형성되고, PMOS 영역은 두 개의 버퍼층들(275a, 270)이 적층되어 형성될 수 있으므로 NMOS 영역보다 PMOS의 버퍼층(275a, 270)이 더 두껍다. 본 실시예에서, 두 버퍼층들(275a, 270)이 동일한 물질로 형성된다면 두 버퍼층들(275a, 270)의 경계면이 형성되지 않거나 형성되어도 알아보기 어려울 것이다.
본 발명의 다양한 실시예들에 의한 반도체 소자들(200a-d)은 소스/드레인 영역들(230a, 230b)의 표면 높이와, 게이트 절연막(221)과 기판(205)의 표면이 접촉한 곳의 높이가 적어도 한 곳 이상에서 동일하게 형성될 수 있다. 이것은 본 발명의 실시예들에 의한 반도체 소자들(200a-d)이 손상받지 않은 액티브 영역을 포함할 수 있으므로 가능한 것이다. 만약, 본 발명의 실시예에 따르지 않을 경우 액티브 영역의 표면 손상은 피할 수 없는 현상이다. 간혹, 본 발명이 속하는 기술 분야에서, 관련 기술들이 액티브 영역의 표면 손상을 언급하지 않거나 액티브 영역의 표면 손상이 없는 것으로 가정하는 이상적인 내용의 기술적 문헌들은 현재로선 해결할 수 없는 액티브 영역의 표면 손상을 묵과하는 것이다. 아직까지, 액티브 영역의 표면에 손상을 가하지 않으면서 게이트 스페이서를 형성하고 제거하는 공정 기술은 보고되지 않았다. 그러므로, 관련 기술 분야에서 액티브 영역의 표면 손상이 없는 것으로 무시 또는 가정하는 이상적인 기술 문헌으로 본 발명의 기술적 사상의 가치를 폄하해서는 아니된다.
그러므로, 본 발명의 실시예들에 의한 반도체 소자들(200a-d)은 소스/드레인 실리사이드 영역들(240)의 표면이 게이트 절연막(221)과 기판(205)의 표면이 접촉 한 접촉면보다 낮지 않도록, 최소한 동일한 높이로 형성될 수 있다.
본 발명의 제이 내지 제사 실시예에 의한 반도체 소자들(200b, 200c, 200d)도 게이트 패턴(220)으로부터 수평 방향으로 고농도 소스/드레인 영역들(230a", 230b")의 끝단까지의 거리와 게이트 실리사이드 영역(240)의 끝단까지의 거리는 본 발명의 제일 실시예에 의한 반도체 소자(200a)와 같이 동일할 수도 있고 게이트 실리사이드 영역(240)의 끝단까지의 거리가 더 멀도록 형성될 수 있다. 이러한 실시예들은 후술된다.
이후, 인장 응력층(260) 및 압축 응력층(265) 상에 층간 절연막이 형성되고, 각 실리사이드 영역들(240, 250)과 전기적으로 접촉하는 컨택 또는 비아 플러그가 형성되어 본 발명의 실시예들에 의한 반도체 소자들(200a-d)이 전기적으로 동작하게 된다.
즉, 본 명세서에서 제시한 다양한 실시예들은 각 실리사이드 영역들(240, 250) 상에 응력층들(260, 265)이 모두 형성되어 있는 것으로 도시 및 설명되었으나, 후속 공정에서 각 실리사이드 영역들(240, 250)을 선택적으로 노출시키는 컨택 홀 또는 비아 홀들이 형성되고, 내부에 전도성 물질로 채워진 컨택 또는 비아 플러그가 형성될 수 있다. 각 실리사이드 영역들(240, 250)에 전기적인 연결을 위한 컨택 또는 비아 플러그가 형성될 수 있다는 것은 당 업자에게 잘 알려진 기술이므로 상세한 설명을 생략한다.
이어서, 본 발명의 다양한 실시예들에 의한 반도체 소자들을 제조하는 방법을 설명한다.
도 3a 내지 3h는 본 발명의 제일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 종단면도들이다.
도 3a를 참조하면, 기판(205) 내에 소자 분리 영역들(210)과 웰 영역들(215a, 215b)을 형성하고, 게이트 절연막(221), 게이트 전극(223) 및 게이트 스페이서(225)를 포함하는 게이트 패턴(220)을 형성한 다음, 저농도(N-, P-) 소스/드레인 영역들(230a', 230b')을 형성한다.
도면에는 NMOS 영역과 PMOS 영역이 인접하는 것으로 도시하였으나, 인접하지 않고 이격되어 형성될 수 있다. 본 명세서에서는 설명의 편의를 위하여 두 영역이 인접하는 것으로 도시하고 설명한다.
기판(205)는 실리콘 기판 또는 SOI 기판일 수 있다.
소자 분리 영역(210)은 STI(Shallow Trench Isolation)영역일 수 있다. STI 영역을 형성하는 방법은 잘 알려져 있으므로 상세한 설명을 생략한다.
웰 영역들(215a, 215b)은 각기 P형 웰(215a) 및 N형 웰(215b) 영역들일 수 있다. 구체적으로 NMOS 영역에는 P형 웰(215a)이 형성되고 PMOS 영역에는 N형 웰(215b)이 형성될 수 있다. 웰 영역들(215a, 215b)을 형성하는 방법은 잘 알려져 있으므로 상세한 설명을 생략한다.
게이트 패턴들(220)은 각각 게이트 절연막(221), 게이트 전극(223) 및 게이트 스페이서(225)를 포함한다.
본 실시예에서, 게이트 절연막(221)은 실리콘 산화물로 형성될 수 있으나 이에 한정되지 아니한다. 예를 들어 하프늄 산화막 또는 알루미늄 산화막 등 기타 다 른 절연성 물질이 적용될 수 있다. 본 명세서에서는 설명의 편의를 위하여 게이트 절연막(221)이 실리콘 산화물인 것으로 설명한다.
본 실시예에서, 게이트 전극(223)은 다결정 실리콘으로 형성될 수 있으나 이에 한정되지 아니한다. 예를 들어 게이트 전극(223)은 금속 실리사이드일 수도 있고 금속일 수도 있으며, 기타 전도성 물질일 수 있다. 본 명세서에서는 설명의 편의를 위하여 게이트 전극(223)이 다결정 실리콘인 것으로 설명한다.
본 실시예에서, 게이트 스페이서(225)는 실리콘 산화물로 형성될 수 있으나 이에 한정되지 아니한다. 예를 들어, 실리콘 질화막, 실리콘 산화질화막을 비롯한 다양한 절연성 물질이 적용될 수 있다. 본 명세서에서는 설명의 편의를 위하여 게이트 스페이서(225)가 실리콘 산화물인 것으로 설명한다.
또한, 게이트 패턴(220)은 다층으로 형성된 게이트 절연막(221)을 포함할 수 있고, 다층으로 형성된 게이트 전극(223)을 포함할 수 있으며, 역시 다층으로 형성된 게이트 스페이서(225)를 포함할 수 있다. 본 명세서에서는 설명의 편의를 위하여 게이트 패턴(220)을 구성하기 위한 필수적인 구성 요소들만을 예시하고 설명한다.
본 도면에서, NMOS 영역의 저농도 소스/드레인 영역(230a')은 N형 이온 주입 영역이고 PMOS 영역의 저농도 소스/드레인 영역(230b')은 P형 이온 주입 영역일 수 있다. N형 이온 주입 영역 및 P형 이온 주입 영역을 형성하는 방법은 잘 알려져 있으므로 상세한 설명을 생략한다.
또한 저농도 소스/드레인 영역들(230a', 230b')은 게이트 스페이서(225) 하 부와 중첩되도록 형성될 수 있다. 저농도 소스/드레인 영역들(230a', 230b')을 게이트 스페이서(225) 하부와 중첩시키는 방법은, 이온을 주입한 다음 열처리하여 주입된 이온을 확산시키는 방법을 이용할 수 있다. 본 실시예에서, 저농도 소스/드레인 영역들(230a', 230b')은 게이트 절연막(221)의 하부로도 연장되어 중첩될 수 있다.
도 3b를 참조하면, NMOS 영역 및 PMOS 영역에 전면적으로 제1 식각 정지층(290) 및 버퍼 스페이서층(280)을 형성한다.
본 실시예에서 제1 식각 정지층(290)은 실리콘 산화막으로 형성될 수 있고 버퍼 스페이서층(280)은 예를 들어 SiGe로 형성될 수 있다. 제1 식각 정지층(290)은 저온에서 형성된 실리콘 산화막(LTO: Low Temperature Oxide)으로 형성될 수 있으나 이에 한정되지 아니한다. 본 실시예에서는 저온 실리콘 산화막이 비교적 형성하기 수월한 실리콘 산화막이므로 단지 예시적으로 도입한 것이다. 공정에 따라 다양한 실리콘 산화막들 또는 다른 절연성 막질들이 형성될 수 있다. 본 실시예에서, 저온 실리콘 산화막은 구체적으로 400℃ 정도의 온도 또는 그 이하에서 CVD 방법을 이용하여 형성될 수 있다. SiGe층은 Si과 Ge를 가스 형태로 공급하여 CVD 방법으로 형성할 수 있다. SiGe층은 기판(205)의 표면 및 저농도 소스/드레인 영역들(230a', 230b')의 표면으로부터 성장(growth) 방법으로도 형성할 수 있다. 본 실시예에서는 설명의 편의를 위하여 CVD 방법으로 SiGe층을 형성하는 것으로 예시한다. CVD 방법으로 SiGe층을 형성하는 방법은 잘 알려져 있으므로 상세한 설명을 생략한다.
본 실시예에서, 제1 식각 정지층(290)은 100 내지 200Å 정도의 두께로 형성 될 수 있고, 버퍼 스페이서층(280)은 약 400 내지 500Å 정도의 두께로 형성될 수 있으나, 이는 예시적인 것이며 본 발명을 한정하려는 것은 아니다.
본 실시예에서, SiGe층은 다른 절연물들, 예를 들어 실리콘, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 등에 비하여 식각율(etch rate)이 매우 빠른 물질을 형성하기 위하여 선택된 물질층이다. 그러므로, SiGe가 아니더라도 주위의 다른 물질들보다 식각율이 빠른 물질이라면 얼마든지 다른 물질로 차용될 수 있다. 본 명세서에서는 현재 사용되는 반도체 소자 제조용 물질 중 가장 쉽게 이용할 수 있는 물질이기 때문에 설명의 편의를 위하여 예시한다.
도 3c를 참조하면, 버퍼 스페이서(280s) 및 제1 식각 정지층 패턴(290a)을 형성한다.
버퍼 스페이서(280s)는 버퍼 스페이서층(280)을 식각하여 형성할 수 있다. 버퍼 스페이서(280s)는 버퍼 스페이서층(280)을 F, Cl, Br 등의 할로겐족 원소들을 포함하는 가스들을 플라즈마 식각 방법을 이용하여 이방성 식각 방법으로 형성할 수 있다. 도면에는 제1 식각 정지층(290)이 버퍼 스페이서(280s)의 내부에만 잔존하는 제1 식각 정지층 패턴(290a)이 형성된 것으로 도시되었으나 원래의 형상을 그대로 유지하고 있을 수 있다. 이에 대한 상세한 설명은 후술된다.
본 실시예에서, 버퍼 스페이서(280s)는 게이트 패턴(220)의 중간 정도 높이로 형성될 수 있다. 정확한 높이는 각 반도체 소자의 특성 또는 게이트 패턴(220), 저농도 소스/드레인 영역들(230a', 230b')의 크기에 따라 다양하게 설정될 수 있다. 본 실시예에서는 예시적으로 게이트 패턴(220)의 약 1/2 내지 2/3의 높이로 형 성될 수 있다. 이외의 SiGe층을 식각하는 방법은 잘 알려져 있으므로 상세한 설명을 생략한다.
또한, 버퍼 스페이서(280s)를 형성한 다음, 고농도(N+, P+) 소스/드레인 영역들(230a", 230b")을 형성할 수 있다. 이때, 소스/드레인 영역들(230a, 230b)의 표면에 잔존하는 제1 식각 정지층(290)이 이온 주입 버퍼층으로 사용될 수 있다. 고농도(N+, P+) 소스/드레인 영역들(230a", 230b")을 형성한 후, 소스/드레인 영역들(230a, 230b)의 표면에 잔존하는 제1 식각 정지층(290)을 제거하여 버퍼 스페이서(280s) 내측에만 잔존하는 제1 식각 정지층 패턴(290a)을 형성할 수도 있다. 만약, 버퍼 스페이서(280s)와 제1 식각 정지층 패턴(290a)을 동시에 형성할 경우, 고농도 소스/드레인 영역들(230a", 230b")을 형성하는 공정은 차후에 수행될 수 있다. 이에 대한 설명은 후술된다.
도 3d를 참조하면, NMOS 영역 및 PMOS 영역 상에 전면적으로 제2 식각 정지층(295)을 형성하고 마스크 스페이서층(285)을 형성한다.
본 실시예에서, 제2 식각 정지층(295)은 제1 식각 정지층(290)와 동일한 막질이 동일한 방법으로 형성될 수 있다. 마스크 스페이서층(285)은 본 실시예에서 실리콘 질화막으로 형성될 수 있으나 이에 한정되지 않는다. 예를 들어, 실리콘 산화막, 실리콘 산화질화막과 같은 기타 다른 절연막으로 형성될 수도 있다. 실리콘 질화막으로 마스크 스페이서층(285)를 형성하는 방법은 CVD 방법이 사용될 수 있으며, 기타 다른 방법으로 형성될 수도 있다. 실리콘 질화막을 형성하는 방법은 잘 알려져 있으므로 상세한 설명을 생략한다.
본 실시예에서, 제2 식각 정지층(295)만을 형성한 단계에서 고농도 소스/드레인 영역들(230a", 230b")을 형성할 수 있다. 즉, 도 3c를 참조하는 단계에서 고농도 소스/드레인 영역들(230a", 230b")을 형성하지 않았을 경우, 이 단계에서 고농도 소스/드레인 영역들(230a", 230b")을 형성할 수 있다. 그러나, 이 단계에서 고농도 소스/드레인 영역들(230a, 230b)을 형성하는 것도 선택 가능한 공정이다. 즉, 고농도 소스/드레인 영역들(230a", 230b")은 이 단계에서 형성되지 않고 차후 단계에서 형성될 수도 있다. 이에 대한 설명은 후술된다.
도 3e를 참조하면, 마스크 스페이서(285s)를 형성한다.
마스크 스페이서(285s)는 마스크 스페이서층(285)을 식각하여 형성할 수 있다. 본 실시예에서, 마스크 스페이서(285s)는 버퍼 스페이서(280s)를 감싸도록 형성될 수 있다. 마스크 스페이서(285s) 및 제2 식각 정지층 패턴(295a)을 형성하는 방법은 버퍼 스페이서(280s) 및 제1 식각 정지층 패턴(290a)을 형성하는 방법을 참조할 수 있다.
또한, 이 단계에서 고농도 소스/드레인 영역들(230a", 230b")을 형성하는 공정이 수행될 수도 있다. 즉, 버퍼 스페이서(280s)를 형성한 다음 고농도 소스/드레인 영역들(230a", 230b")을 형성할 수도 있지만, 마스크 스페이서(285s)를 형성한 다음 고농도 소스/드레인 영역들(230a", 230b")을 형성할 수도 있다. 이때엔 소스/드레인 영역들(230a, 230b)의 표면에 잔존하는 제2 식각 정지층(295)이 이온 주입 버퍼층으로 이용될 수 있다.
이 방법에 의할 경우, 본 실시예에 의한 반도체 소자(200a)는 게이트 패 턴(220)으로부터 고농도 소스/드레인 영역들(230a", 230b")의 끝단 및 소스/드레인 실리사이드 영역(240)의 끝단이 수평 방향으로 실질적으로 동일한 위치에 형성될 수 있다.
고농도 소스/드레인 영역들(230a", 230b")을 형성하는 것에 관계없이, 소스/드레인 영역들(230a, 230b) 표면에 잔존하는 제2 식각 정지층(295)은 제거되고, 마스크 스페이서(285s)의 내측에만 잔존하는 제2 식각 정지층 패턴(295a)이 형성될 수 있다.
도 3f를 참조하면, 소스/드레인 실리사이드 영역(240) 및 게이트 실리사이드 영역(250)을 형성한다.
실리사이드 영역들(240, 250)은 본 실시예에서 니켈 실리사이드 영역일 수 있으나 이에 한정되지 않는다. 예를 들어, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드 및 그외 다른 금속으로 실리사이드 영역을 형성할 수 있다.
니켈로 실리사이드 영역들(240, 250)을 형성하는 방법은 예를 들어, 무전해 도금 방법으로 노출된 소스/드레인 영역들(230a, 230b)의 표면 및 게이트 전극(233)의 표면에 니켈층을 형성하고 고온으로 열처리 하여 금속 실리사이드와 반응을 유도하여 실리사이드 영역들(240, 250)을 형성할 수 있다. 보다 상세하게, 도시하지 않았으나, 노출된 소스/드레인 영역들(230a, 230b)의 표면 및 게이트 전극(233)의 표면 상에 니켈층을 형성하고, 니켈층 상에 다른 금속층을 형성하여 실리사이드화 반응을 유도하여 실리사이드 영역들(240, 250)을 형성할 수 있다. 본 명세서에서는 이 금속층을 실리사이드화 조절용 금속층이라 명명한다. 실리사이드 화 조절용 금속층은 예를 들어 Ta, Pt 또는 Pd 등이며 실리사이드화 반응의 속도를 조절하는 기능을 수행할 수 있다.
또한 실리사이드화 조절용 금속층은 실리사이드화 반응을 유도하기 전에 니켈 합금을 형성하기 위하여 사용될 수도 있다. 예를 들어, 무전해 도금 방법으로 니켈층 및 금속층을 형성할 때, 니켈 금속 원자와 다른 금속 원자를 전해액 속에 함께 함유시켜 도금 공정을 수행하여 니켈 합금층을 형성할 수 있다. 즉, 니켈층 상에 다른 금속층을 형성하여 실리사이드화 반응을 유도할 수도 있고, 니켈 합금층을 형성하여 실리사이드화 반응을 유도할 수도 있다. 본 명세서에서는 이 경우의 금속층을 합금용 금속층으로 명명한다.
즉, 실리사이드 조절용 금속층과 합금용 금속층은 하나의 금속층을 형성하여 두 가지 기능을 모두 수행하도록 할 수도 있고, 각각 하나의 기능만을 수행하도록 별도의 금속층을 형성할 수도 있다. 이것은 본 발명의 기술적 사상을 실시하는 자의 의도에 따라 다양하게 응용될 수 있을 것이다.
또한, 도면에는 기판(205)의 표면, 즉 소스/드레인 영역들(230a, 230b)의 표면보다 소스/드레인 실리사이드 영역(240)의 표면이 위로 돌출되도록 도시되었으나, 소스/드레인 영역들(230a, 230b)의 표면과 소스/드레인 실리사이드 영역(240)의 표면이 동일한 높이로 형성될 수도 있다. 니켈로 실리사이드 영역을 형성할 경우, 다른 금속으로 실리사이드 영역을 형성할 때보다 니켈 원자가 실리콘 속으로 더 많이 침투하는 현상이 있다. 이때, 공정 조건을 조절함에 따라 소스/드레인 실리사이드 영역(240)의 표면이 소스/드레인 영역들(230a, 230b)의 표면과 동일한 높 이로 형성되도록 할 수 있다. 이것은 게이트 실리사이드 영역(250)을 형성할 때에도 동일하게 적용될 수 있다.
도 3g를 참조하면, 마스크 스페이서(285s), 제2 식각 정지층 패턴(295a), 버퍼 스페이서(280s) 및 제1 식각 정지층 패턴(290a)을 제거한다.
마스크 스페이서(285s), 제2 식각 정지층 패턴(295a), 버퍼 스페이서(280s) 및 제1 식각 정지층 패턴(290a)을 제거하는 방법은 특히 습식 식각 공정으로 제거할 수 있다. 습식 식각 공정을 적용할 경우, 소스/드레인 영역들(230a, 230b) 및 실리사이드 영역들(240, 250)의 표면에 식각 손상을 거의 주지 않으면서 스페이서들(280s, 285s)을 제거할 수 있다.
마스크 스페이서(285s)는 본 실시예에서 실리콘 질화물이므로 인산을 사용하여 제거할 수 있고, 버퍼 스페이서(280s)는 앞서 언급하였듯이, 건식 플라즈마 식각 방법으로 제거할 수도 있고 SC-1 용액을 사용한 습식 방법으로 제거할 수도 있다. 역시 앞서 언급하였듯이, SC-1을 이용하여 습식 방법으로 제거할 경우, 소스/드레인 영역들(230a, 230b) 및 실리사이드 영역들(240, 250)에 대한 식각 손상을 더욱 줄일 수 있다. 식각 정지층 패턴들(290a, 295a)은 실리콘 산화물이므로 희석된 HF 용액을 사용하여 제거할 수 있다.
도 3h를 참조하면, NMOS 영역 상에 인장 응력층(260)을 형성한다.
구체적으로, 전면적으로 인장 응력층(260)을 형성한 다음 포토리소그래피 공정을 통하여 NMOS 영역에만 인장 응력층(260)이 형성되도록 패터닝한다. 본 실시예에서, 인장 응력층(260)은 실리콘 질화물로 형성될 수 있다. 실리콘 질화물로 인장 응력을 발생시키는 방법은 잘 알려져 있으므로 상세한 설명을 생략한다.
이후, PMOS 영역 상에 압축 응력층(265)을 형성하여 도 2a에 도시된 본 발명의 제일 실시예에 의한 반도체 소자(200a)를 형성한다. 구체적으로, 인장 응력층(260)과 유사하게, 전면적으로 압축 응력층(265)을 형성한 다음 포토리소그래피 공정을 통하여 PMOS 영역에만 압축 응력층(265)을 형성한다.
도 4a 내지 4c는 본 발명의 제일 실시예에 의한 반도체 소자를 제조하는 다른 방법을 설명하기 위한 개략적인 종단면도들이다.
도 4a를 참조하면, 도 3b 이후에, 제1 식각 정지층(290)를 그대로 남겨두며 버퍼 스페이서(280s)를 형성하고, 고농도 소스/드레인 영역들(230a", 230b")을 형성한다.
도 3c를 참조한 설명에서 짧게 언급하였듯이, 버퍼 스페이서(280s)를 형성하면서 제1 식각 정지층(290)을 저농도 소스/드레인 영역들(230a', 230b')의 표면에 남겨 이온 주입 버퍼층으로 이용하여 고농도 소스/드레인 영역들(230a", 230b")을 형성한다. 그러나, 제1 식각 정지층(290)을 저농도 소스/드레인 영역들(230a', 230b')의 표면에 남기되, 고농도 소스/드레인 영역들(230a", 230b")을 형성하지 않을 수도 있다. 이것에 대한 설명은 후술된다.
도 4b를 참조하면, 전면적으로 마스크 스페이서층(285)을 형성한다.
이때, 마스크 스페이서층(285)과 소스/드레인 영역들(230a, 230b)의 표면은 서로 접촉되지 않을 수 있다. 도 3d 및 그 설명을 참조할 수 있다.
도 4c를 참조하면, 마스크 스페이서(285s)를 형성하고 실리사이드 영역 들(240, 250)을 형성한다.
이전 단계에서 고농도 소스/드레인 영역들(230a", 230b")을 형성하지 않았을 경우, 이 단계에서 마스크 스페이서(285s)를 형성할 때, 소스/드레인 영역들(230a, 230b)의 표면에 제1 식각 정지층(290)이 잔존하도록 하고 고농도 소스/드레인 영역들(230a", 230b")을 형성할 수도 있다.
소스/드레인 영역들(230a, 230b) 표면에 제1 식각 정지층(290)이 잔존하지 않도록 제거한 다음, 실리사이드 영역들(240, 250)을 형성한다. 실리사이드 영역들(240, 250)을 형성하는 방법은 앞서 상세히 설명하였으므로 생략한다.
이후, 마스크 스페이서(285s), 버퍼 스페이서(280s) 및 제1 식각 정지층 패턴(290a)을 제거하고 도 3h 및 그 이후의 공정을 수행한다. 그 이후의 공정들은 후술된다.
도 5a 내지 5c는 본 발명의 제일 실시예에 의한 반도체 소자를 제조하는 또 다른 방법을 설명하기 위한 개략적인 종단면도들이다.
도 5a를 참조하면, 제1 식각 정지층(290)을 형성하지 않고 버퍼 스페이서(280s)를 형성한 후, 제2 식각 정지층(295)만을 형성한다.
상세하게, 도 3b 및 도 4a에서 볼 수 있는 제1 식각 정지층(290)이 형성되지 않은 상태에서 버퍼 스페이서층(280)이 형성되고, 패터닝되어 버퍼 스페이서(280s)가 형성된다. 본 실시예에서, 버퍼 스페이서층(280)은 식각율이 매우 빠르기 때문에 제1 식각 정지층(290)을 형성하지 않고도 다른 물질층들에게 식각 손상을 거의 주지 않고 패터닝될 수 있다는 것을 설명하기 위한 도면이다.
이 단계에서, 제2 식각 정지층(295)을 형성한 후, 고농도 소스/드레인 영역들(230a", 230b")을 형성할 수 있다. 또는, 이 단계에서 고농도 소스/드레인 영역들(230a", 230b")이 형성되지 않고 차후에 형성될 수도 있다. 이것에 대한 설명은 후술된다.
도 5b를 참조하면, 전면적으로 마스크 스페이서층(285)을 형성한다. 도 4b 및 그 설명을 참조할 수 있다.
도 5c를 참조하면, 마스크 스페이서(285s)를 형성하고 실리사이드 영역들(240, 250)을 형성한다. 도 3e, 3f, 4c 및 그 설명들을 참조할 수 있다.
이 단계에서 고농도 소스/드레인 영역들(230a", 230b")이 형성될 수 있다. 구체적으로, 마스크 스페이서(285s)를 형성할 때, 제2 식각 정지층(295)을 그대로 남긴 상태에서 고농도 소스/드레인 영역들(230a", 230b")을 형성할 수 있다.
실리사이드 영역들(240, 250)을 형성할 경우, 소스/드레인 영역들(230a, 230b) 상의 제2 식각 정지층(295)이 제거될 수 있다. 즉, 마스크 스페이서(285s)의 내측에만 잔존하는 제2 식각 정지층 패턴(295a)이 형성될 수 있다.
이후, 마스크 스페이서(285s), 제2 식각 정지층 패턴(295a) 및 버퍼 스페이서(280s)를 제거하여 도 3g에 도시된 모양을 완성한다.
본 발명의 다양한 실시예들에 따라 완성된 반도체 소자의 모양이 서로 달라질 수 있다.
예를 들어, 식각 정지층들(290, 295), 버퍼 스페이서층(280) 및 마스크 스페이서층(285)의 두께들에 따라 고농도 소스/드레인 영역들(230a", 230b")들의 위치 와 모양 및 소스/드레인 실리사이드 영역(240)의 위치와 모양 등이 다양하게 형성될 수 있다. 또한, 고농도 소스/드레인 영역들(230a", 230b")의 위치와 모양은 형성되는 단계에 따라 위치, 폭, 모양 등이 다양하게 형성될 수 있다.
이어서, 본 발명의 다양한 실시예들에 의한 반도체 소자들의 응력층들을 형성하는 방법을 도면을 참조하여 설명한다.
도 6은 본 발명의 제이 실시예에 의한 반도체 소자의 응력층들을 형성하는 방법을 설명하기 위한 개략적인 종단면도이다.
도 6을 참조하면, 도 3h 이후에, 전면적으로 압축 버퍼층(270a)을 형성하고 압축 응력층(265')을 형성한다.
본 실시예에서, 압축 버퍼층(270a)은 실리콘 산화막으로 형성될 수 있다. 이후, 포토리소그래피 공정을 수행하여 NMOS 영역에 형성된 압축 응력층(265') 및 압축 버퍼층(270a)을 제거하여 도 2b에 도시된 본 발명의 제이 실시예에 의한 반도체 소자(200b)를 완성한다.
도 7a 및 7b는 본 발명의 제삼 실시예에 의한 반도체 소자의 응력층들을 형성하는 방법을 설명하기 위한 개략적인 종단면도들이다.
도 7a를 참조하면, 도 3g 이후에, 전면적으로 인장 버퍼층(275)과 인장 응력층(260)을 형성한 다음 포토리소그래피 공정을 수행하여 PMOS 영역에 형성된 인장 응력층(260) 및 인장 버퍼층(275)를 제거하여 NMOS 영역에만 인장 버퍼층(275)과 인장 응력층(260)을 형성한다.
본 실시예에서, 인장 버퍼층(275)은 인장 응력층(260)을 패터닝할 때 식각 정지층으로 사용될 수 있다. 그러므로, 인장 응력층(260)을 패터닝할 때, 기판(205)의 표면과 소스/드레인 영역들(230a, 230b)의 표면에 식각 손상을 주지 않는 한도 내에서 되도록 얇게 형성하는 것이 좋다. 또한, 인장 응력층(260)을 패터닝한 다음, PMOS 영역에 노출된 인장 버퍼층(275)을 제거할 수 있다. 일반적으로, 인장 응력층(260)을 패터닝하는 공정 중에 인장 응력층(260)이 제거되어 노출되는 인장 버퍼층(275)은 어느 정도 제거된다. 이때 노출된 인장 응력층(260)이 충분히 제거될 수 있도록 습식 식각 또는 세정 공정을 수행할 수 있다. 본 실시예에서는 인장 버퍼층(275)이 실리콘 산화막을 적용하였으므로 희석된 불산 등을 사용할 수 있다. 이외에, 인장 버퍼층의 종류에 따라 다양한 습식 식각 공정이 가능하며, 잘 알려진 기술들이므로 상세한 설명을 생략한다.
또한, 인장 버퍼층(275)를 제거하지 않고 그대로 두고 다음 공정을 수행할 수도 있다. 이 공정에 대한 설명은 후술된다.
도 7b를 참조하면, 전면적으로 압축 버퍼층(270a)과 압축 응력층(265)을 형성한다.
본 실시예에서, 압축 버퍼층(270a)은 예를 들어 LTO 같은 실리콘 산화막으로 형성될 수 있고, 압축 응력층(265)은 실리콘 질화막으로 형성될 수 있다.
이어서, 포토리소그래피 공정을 수행하여 NMOS 영역의 압축 응력층(265a) 및 압축 버퍼층(270a)을 제거하여 PMOS 영역에만 압축 버퍼층(270)과 압축 응력층(260)을 형성하여 도 2c에 도시된 본 발명의 제삼 실시예에 의한 반도체 소자(200c)를 완성한다.
본 실시예에서, NMOS 영역에 형성된 압축 버퍼층(270a)은 압축 응력층(265a)을 패터닝할 때 식각 정지막으로 사용될 수 있다. 또한, 압축 응력층(265)을 형성한 다음, 식각 정지막으로 사용된 압축 버퍼층(270a)를 제거하여 압축 응력층(265) 하부에만 압축 버퍼층(270)이 형성되도록 할 수 있다.
도 8a 및 8b는 본 발명의 제사 실시예에 의한 반도체 소자의 응력층들을 형성하는 방법을 설명하기 위한 개략적인 종단면도들이다.
도 8a를 참조하면, 도 3g 이후에, 전면적으로 인장 버퍼층(275a)과 인장 응력층(260)을 형성한 다음, 포토리소그래피 공정을 통하여 PMOS 영역에 형성된 인장 응력층(260)을 제거하여 NMOS 영역 및 PMOS 영역에 모두 형성된 인장 버퍼층(275a)과 NMOS 영역에만 형성된 인장 응력층(260)을 형성한다.
본 실시예에서, 인장 버퍼층(275a)은 인장 응력층(260)을 패터닝할 때 식각 정지층으로 사용될 수 있다.
도 8b를 참조하면, NMOS 영역의 인장 응력층(260) 및 PMOS 영역의 인장 버퍼층(275a) 상에 전면적으로 압축 버퍼층(270a)과 압축 응력층(265)을 형성한다.
도면에 보이듯이, PMOS 영역에는 버퍼층들(270a, 275a)이 중복되어 형성되므로 NMOS 영역의 버퍼층(275a)보다 두껍게 형성될 수 있다.
이후, NMOS 영역의 압축 응력층(265) 및 압축 버퍼층(270a)을 제거하여 도 2d에 도시된 본 발명의 제사 실시예에 의한 반도체 소자(200d)를 완성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 실시예들에 의한 반도체 소자 및 반도체 소자를 제조하는 방법에 의하면, 액티브 영역에 손상이 가해지지 않고, 응력층을 이용한 응력 발생 효과를 최대화할 수 있으므로 반도체 소자의 동작이 안정되고 신뢰성이 증가한다.

Claims (20)

  1. NMOS 영역과 PMOS 영역을 가진 기판,
    상기 기판 내에 형성된 소자 분리 영역 및 웰 영역들,
    상기 기판 상에 상기 소자 분리 영역들의 사이에 형성된 게이트 패턴,
    상기 기판 내에 상기 게이트 패턴과 소자 분리 영역들 사이에 형성된 소스/드레인 영역,
    상기 소스/드레인 영역들의 상부에 형성된 소스/드레인 실리사이드 영역,
    상기 NMOS 영역에 형성된 적어도 하나의 상기 소자 분리 영역, 상기 소스/드레인 영역, 상기 소스/드레인 실리사이드 영역 및 상기 게이트 패턴 상에 형성된 인장 응력층, 및
    상기 PMOS 영역에 형성된 적어도 하나의 상기 소자 분리 영역, 상기 소스/드레인 영역, 상기 소스/드레인 실리사이드 영역 및 상기 게이트 패턴 상에 형성된 압축 응력층을 포함하되,
    상기 적어도 하나의 게이트 패턴이, 상기 기판과 접촉하는 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 전극, 및 상기 게이트 절연막 및 상기 게이트 전극의 측면에 형성된 게이트 스페이서를 포함하고,
    상기 적어도 하나의 소스/드레인 영역이, 상기 게이트 스페이서의 하부와 중첩되는 저농도의 소스/드레인 영역과, 상기 게이트 스페이서의 하부와 중첩되지 않는 고농도의 소스/드레인 영역을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 소스/드레인 영역의 표면과, 상기 게이트 패턴과 상기 기판의 표면이 접촉하는 접촉면이 적어도 한 곳에서 동일한 수평 높이로 형성된 반도체 소자.
  3. 제2항에 있어서,
    상기 소스/드레인 실리사이드 영역들 중 적어도 한 곳의 표면이 상기 접촉면보다 높게 형성된 반도체 소자.
  4. 제1항에 있어서,
    상기 저농도의 소스/드레인 영역은 상기 게이트 패턴의 끝단과 소정 부분 중첩되고 상기 기판의 표면으로부터 제1 깊이로 형성되고,
    상기 고농도의 소스/드레인 영역은 상기 게이트 패턴들의 끝단과 중첩되지 않고, 상기 기판의 표면으로부터 상기 제1 깊이보다 깊은 제2 깊이로 형성된 반도체 소자.
  5. 제4항에 있어서,
    상기 소스/드레인 실리사이드 영역들은 상기 고농도 소스/드레인 영역들 상부에 형성되며,
    상기 게이트 패턴들의 끝단부로부터 상기 고농도 소스/드레인 영역들까지의 수평 거리가,
    상기 게이트 패턴들의 끝단부로부터 상기 소스/드레인 실리사이드 영역들까지의 수평 거리보다 가깝게 형성된 반도체 소자.
  6. 제4항에 있어서,
    상기 소스/드레인 실리사이드 영역들은 상기 고농도 소스/드레인 영역들 상부에 형성되며,
    상기 게이트 패턴들의 끝단부로부터 상기 고농도 소스/드레인 영역들까지의 수평 거리가,
    상기 게이트 패턴들의 끝단부로부터 상기 소스/드레인 실리사이드 영역들까지의 수평 거리와 동일하게 형성된 반도체 소자.
  7. 제1항에 있어서,
    상기 적어도 하나의 게이트 패턴이, 상기 게이트 전극 상부에 상기 게이트 스페이서의 상단부 보다 높은 표면 높이를 가지고 형성된 게이트 실리사이드 영역을 더 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 NMOS 영역에 형성된 적어도 하나의 상기 소자 분리 영역, 상기 소스/드레인 영역, 상기 소스/드레인 실리사이드 영역 및 상기 게이트 패턴과 상기 인장 응력층 사이에 형성된 인장 버퍼층을 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 PMOS 영역에 형성된 적어도 하나의 상기 소자 분리 영역, 상기 소스/드레인 영역, 상기 소스/드레인 실리사이드 영역 및 상기 게이트 패턴과 상기 압축 응력층 사이에 형성된 압축 버퍼층을 더 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 압축 버퍼층이 상기 인장 버퍼층보다 더 두껍게 형성된 반도체 소자.
  11. NMOS 영역과 PMOS 영역을 가진 기판 내에 소자 분리 영역 및 웰 영역들을 형성하고,
    상기 기판 상에 상기 소자 분리 영역들 사이에 게이트 패턴들을 형성하고,
    상기 게이트 패턴들과 상기 소자 분리 영역들 사이에 제1 이온 농도의 소스/드레인 영역들을 형성하고,
    상기 게이트 패턴들의 측면에 제1 스페이서를 형성하고,
    상기 제1 스페이서의 측면에 제2 스페이서를 형성하고,
    상기 제2 스페이서를 이용하여 상기 소스/드레인 영역들의 노출된 영역에 실리사이드 영역들을 형성하고,
    상기 제2 스페이서를 제거하고,
    상기 제1 스페이서를 제거하고,
    상기 NMOS 영역에 인장 응력층을 형성하고,
    상기 PMOS 영역에 압축 응력층을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 스페이서는 SiGe로 형성되는 반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 제2 스페이서는 상기 제1 스페이서를 감싸도록 형성되는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 제2 스페이서는 실리콘 질화물인 반도체 소자의 제조 방법.
  15. 제11항에 있어서,
    상기 제1 스페이서를 형성한 다음, 상기 제1 이온 농도보다 높은 제2 이온 농도의 소스/드레인 영역들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 실리사이드 영역들은 상기 제2 농도의 소스/드레인 영역 상에 형성되는 반도체 소자의 제조 방법.
  17. 제11항에 있어서,
    상기 인장 응력층을 형성하기 전에, 전면적으로 인장 버퍼층을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 인장 버퍼층은 상기 인장 응력층을 패터닝할 때 식각 정지층으로 사용되는 반도체 소자의 제조 방법.
  19. 제11항에 있어서,
    상기 압축 응력층을 형성하기 전에, 전면적으로 압축 버퍼층을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 압축 버퍼층은 상기 압축 응력층을 패터닝할 때 식각 정지층으로 사용되는 반도체 소자의 제조 방법.
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