TWI539559B - 記憶元件及其製造方法 - Google Patents

Description

記憶元件及其製造方法

本發明是有關於一種記憶元件及其製造方法，且特別是有關於一種非揮發性記憶元件及其製造方法。

記憶體可以分為揮發性記憶體(Volatile Memory)與非揮發性記憶體(Non-Volatile Memory)兩類。揮發性記憶體在電源供應中斷後，其記憶體所儲存的資料便會消失；而非揮發性記憶體即使電源供應中斷，其記憶體所儲存的資料並不會消失，重新供電後，就能夠讀取記憶體中的資料。因此，非揮發性記憶體可廣泛地應用在電子產品，尤其是可攜帶性產品。

然而，半導體元件為了達到降低成本及簡化製程步驟的需求，將晶胞區(Cell Region)與周邊區(Periphery Region)的元件整合在同一晶片上已逐漸成為一種趨勢。三重閘氧化層(Triple Gate Oxide)製程則是其中一種能將上述二者整合在同一晶片上的方法。

目前，三重氧化層可利用氮植入(Nitrogen Implantation) 的方法來形成，以藉由氮來延緩氧化矽的生成，進而控制氧化矽的生成速率，以形成不同厚度之氧化層。雖然，藉由氮植入可以有效抑制以爐管氧化法之氧化矽的成長，但是以爐管氧化法的成長速率過慢。若改以濕式氧化製程來成長氧化矽，氮植入並無法有效地抑制氧化矽的成長速率。

本發明提供一種記憶元件及其製造方法，可簡化製程並且降低生產成本。

本發明提供一種記憶元件的製造方法，包括提供基底，此基底具有第一區、第二區以及第三區。接著，於第一區的基底上形成第一閘介電層。於第二區與第三區的基底上形成第二閘介電層。於基底上依序形成第一導體層與第一介電層。於第一區與第三區之間形成穿過第一介電層且延伸至基底中的第一隔離結構。於基底上形成緩衝層。然後，依序移除第三區的緩衝層、第一介電層、第一導體層以及第二閘介電層，以暴露基底的表面。於第三區的基底上形成第三閘介電層。於基底上依序形成第二導體層以及第二介電層。於第三區的第二介電層、第二導體層、第三閘介電層以及基底中形成多數個溝渠。於第三區的基底上形成多數個第二隔離結構，且上述第二隔離結構填滿上述溝渠。之後，移除第一區與該第二區的緩衝層。

本發明提供一種記憶元件，包括基底、第一閘極結構、 第二閘極結構、第三導體層、第三閘介電層、第一隔離結構、多數個第二隔離結構以及第三隔離結構。基底具有第一區、第二區以及第三區。第一閘極結構位於第一區的基底上，其中第一閘極結構包括：第一閘介電層位於第一區的基底上；以及第一導體層位於第一閘介電層上。第二閘極結構位於第二區的基底上，其中第二閘極結構包括：第二閘介電層位於第二區的基底上；以及第二導體層位於第二閘介電層上。第三導體層位於第三區的基底上。第三閘介電層位於第三區的基底與第三導體層之間，其中第三導體層的厚度大於第一導體層的厚度，且第三導體層的厚度大於第二導體層的厚度。第一隔離結構位於第三區與第一區之間的基底中。多數個第二隔離結構位於第三區的基底中。第三隔離結構覆蓋部分第一隔離結構，且第三隔離結構的底部為階梯狀。

本發明另提供一種記憶元件的製造方法，包括提供基底，此基底具有第一區、第二區以及第三區。接著，於第一區的基底上形成第一閘介電層。於第二區與第三區的基底上形成第二閘介電層。於基底上依序形成第一導體層、緩衝層以及第一介電層。然後，移除第二區的部分第一介電層、部分緩衝層、部分第一導體層以及部分第二閘介電層，以暴露基底的表面。於第二區的基底上依序形成第三閘介電層與第二導體層。之後，移除緩衝層。於基底上依序形成第三導體層與第二介電層。在基底中形成多數個隔離結構，其中多數個隔離結構穿過第二介電層延伸至基底中。

綜上所述，本發明提供一種記憶元件及其製造方法，其利用三重閘氧化層製程將晶胞區與周邊區的元件整合在同一晶片上。上述三重閘氧化層製程可相容於現有的高品質的濕式氧化製程，以增加高品質氧化矽的生成速率，加快整體記憶元件的製程速率，以達到降低生產成本並簡化製程之功效。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10‧‧‧第一隔離結構

12、16、126‧‧‧罩幕層

14、14a、14b、18、19‧‧‧溝渠

20‧‧‧第二隔離結構

30‧‧‧第三隔離結構

40、50、490‧‧‧隔離結構

100、400‧‧‧基底

110、510‧‧‧高壓閘介電層

112、560‧‧‧低壓閘介電層

114、122、132、134‧‧‧導體層

116、550‧‧‧第一介電層

118、540‧‧‧緩衝層

120、520‧‧‧穿隧介電層

124、590‧‧‧第二介電層

126a、136‧‧‧硬罩幕層

126b‧‧‧底抗反射層

126c‧‧‧蝕刻罩幕層

130‧‧‧閘間介電層

140、142‧‧‧閘極結構

144‧‧‧控制閘

200、500‧‧‧晶胞區、第三區

300、600‧‧‧周邊區

310、610‧‧‧高壓元件區、第一區

320、620‧‧‧低壓元件區、第二區

410‧‧‧深井區

420‧‧‧第一井區

430‧‧‧第一高壓井區

440、442‧‧‧第二高壓井區

444‧‧‧第二高壓井區

450‧‧‧第一低壓井區

460‧‧‧第二低壓井區

470、480‧‧‧罩幕層

485、485a、485b‧‧‧階梯狀開口

530‧‧‧第一導體層

570‧‧‧第二導體層

580‧‧‧第三導體層

D1、D2‧‧‧距離

R1、R3‧‧‧凹陷

R2、R4‧‧‧凹槽

S201~S207、S301~S307‧‧‧步驟

圖1A至圖1R為本發明之第一實施例的記憶元件之製造流程剖面示意圖。

圖2A至圖2L為本發明之第二實施例的記憶元件之製造流程剖面示意圖。

圖3A至圖3L為本發明之第三實施例的記憶元件之製造流程剖面示意圖。

圖4為本發明之第二實施例的記憶元件之製造流程圖。

圖5為本發明之第三實施例的記憶元件之製造流程圖。

圖1A至圖1R為本發明之第一實施例的記憶元件之製造流程剖面示意圖。

請參照圖1A，提供基底100，基底100的材料例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種材料。基底100也可以是覆矽絕緣(SOI)基底。上述基底100包括晶胞區200(可視為第三區)與周邊區300。周邊區300包括高壓元件區310(可視為第一區)與低壓元件區320(可視為第二區)。

接著，在高壓元件區310的基底100上形成高壓閘介電層110(可視為第一閘介電層)。在低壓元件區320的基底100上形成低壓閘介電層112(可視為第二閘介電層)。在晶胞區200的基底100上形成低壓閘介電層112。高壓閘介電層110與低壓閘介電層112的材料例如是氧化矽層、氮氧化矽層或氮化矽層。高壓閘介電層110的形成方法可以利用局部區域熱氧化法(LOCOS)。低壓閘介電層112的形成方法可以利用化學氣相沉積法、原位蒸汽生成法(ISSG)、低壓自由基氧化法(LPRO)或爐管氧化法等來形成。在一實施例中，高壓閘介電層110的厚度為30nm至70nm。在一實施例中，低壓閘介電層112的厚度為2nm至9nm。

接著，於高壓元件區310的高壓閘介電層110上、於低壓元件區320的低壓閘介電層112上以及晶胞區200的低壓閘介電層112上依序形成導體層114與第一介電層116。導體層114的材料例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以利用化學氣相沈積法。在一實施例中，導體層114的厚度為20nm至50nm。在一實施例中，第一介電層116的厚度為20nm至60nm。

然後，於晶胞區200與高壓元件區310之間的基底100中形成第一隔離結構10、於高壓元件區310的基底100中形成隔離結構40以及於低壓元件區320的基底100中形成隔離結構50。第一隔離結構10、隔離結構40以及隔離結構50的材料例如是摻雜或未摻雜的氧化矽、高密度電漿氧化物、氮氧化矽或其組合，其形成方法可以利用淺溝渠隔離法(Shallow Trench Isolation Process)來形成。更具體地說，以第一隔離結構10為例，在一實施例中，先在基底100上形成圖案化的罩幕層(未繪示)，進行乾式蝕刻製程例如是反應性離子蝕刻法(Reactive Ion Etching,RIE)，去除晶胞區200與周邊區300之間的部分第一介電層116、導體層114、低壓閘介電層112、高壓閘介電層110以及基底100以形成溝渠。接著，在基底100上形成高密度電漿氧化層，以填滿上述溝渠。之後，利用化學機械研磨法(CMP)平坦化基底100上的高密度電漿氧化層，以暴露周邊區300的部分第一介電層116。在一實施例中，在化學機械研磨過後，晶胞區200的第一介電層116上仍殘餘部分高密度電漿氧化層。

請參照圖1B，於基底100上形成緩衝層118。緩衝層118的材料例如是氧化矽(SiO₂)、碳化矽(SiC)、碳氮化矽(SiCN)、氮氧化矽(SiON)、碳氮氧化矽(SiCON)或其組合，其形成方法可以利用化學氣相沉積法、熱氧化法或旋塗法(Spin On Coating)等來形成。在一實施例中，緩衝層118的厚度為100nm至300nm。上述緩衝層118可用於保護其下方的基底100、高壓閘介電層110以及低壓 閘介電層112，避免後續多數次的微影蝕刻製程損害上述三者表面的品質，進而提升產品可靠度。之後，在周邊區300的基底100上形成圖案化的罩幕層12。圖案化的罩幕層12例如是圖案化的光阻層。

接著，請參照圖1C，以圖案化的罩幕層12為罩幕，進行乾式蝕刻製程例如是反應性離子蝕刻法，以去除晶胞區200上的緩衝層118。然後，請參照圖1D，以圖案化的罩幕層12為罩幕，進行乾式或濕式蝕刻製程，以去除晶胞區200上的第一介電層116與導體層114。之後，移除圖案化的罩幕層12與晶胞區200上的低壓閘介電層112，以暴露晶胞區200的基底100的表面(未繪示)。

請參照圖1E，於晶胞區200的基底100上形成穿隧介電層120(可視為第三閘介電層)。穿隧介電層120的材料例如是氧化矽層、氮氧化矽層或氮化矽層，其形成方法可以利用化學氣相沉積法、原位蒸汽生成法、低壓自由基氧化法或爐管氧化法等來形成。在一實施例中，穿隧介電層120的厚度為5nm至9nm。在一實施例中，高壓元件區310的高壓閘介電層110的厚度、低壓元件區320的低壓閘介電層112的厚度以及晶胞區200的穿隧介電層120的厚度可彼此不同。換句話說，經由本發明之記憶元件的製造方法，上述三者的厚度皆可自行調整。由於原本的三重閘氧化層製程是極為複雜的製程，其包括多數層的沉積與移除，皆須經過多道的微影蝕刻製程，故成本高、製程難以控制且元件性能衰退(Degraded)。但本發明之記憶元件的製造方法不需要增加 額外的光罩，同時可簡化製程、降低成本以及減少對元件的損害。

請參照圖1F，於基底100上依序形成導體層122(例如是做為浮置閘極)以及第二介電層124。導體層122的材料例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以利用化學氣相沈積法來形成。在一實施例中，導體層122的厚度為80nm至150nm，且導體層122的厚度大於導體層114的厚度。導體層114的厚度較薄可降低後續製程所產生的斷差過大問題，將在後續段落詳細說明之。第二介電層124的材料例如是氧化矽層、氮氧化矽層或氮化矽層，其形成方法可以利用化學氣相沉積法、熱氧化法或電漿增強化學氣相沉積法(PECVD)等來形成。在一實施例中，第二介電層124的厚度為30nm至100nm。

請參照圖1G，在晶胞區200的第二介電層124上形成圖案化的罩幕層126。此圖案化的罩幕層126包括硬罩幕層126a、底抗反射(BARC)層126b以及蝕刻罩幕層126c。硬罩幕層126a的材料例如是矽材料、金屬材料或碳材料等。底抗反射層126b的材料例如是有機聚合物、碳或氮氧化矽等。蝕刻罩幕層126c的材料例如是碳、光阻類材料或氮氧化物等。

然後，請參照圖1H，以上述緩衝層118為蝕刻停止層，進行蝕刻製程(例如是反應性離子蝕刻法)，移除晶胞區200的部分第二介電層124、導體層122以及基底100，暴露基底100與部分第一隔離結構10的側面，以形成多數個溝渠14。在進行蝕刻製程的過程中，由於周邊區300的緩衝層118完全被圖案化的罩幕 層12所覆蓋(如圖1B至圖1D)，仍存在於周邊區300上，因此在移除周邊區300的第二介電層124以及導體層122時，緩衝層118可當作周邊區300的蝕刻停止層。接著，進行蝕刻製程後的灰化處理，以移除晶胞區200上剩餘的罩幕層126之後，再進行濕式清洗製程。上述溝渠14可包括溝渠14a與溝渠14b。溝渠14b暴露部分第一隔離結構10的側面，其側面並非平整的表面，而是具有斷差的表面(例如階梯狀)。上述斷差是指經上述蝕刻製程後，第一隔離結構10的第一表面S1與緩衝層118的第二表面S2之間的距離D1。當此斷差過大時，即上述距離D1變大，進行後續的蝕刻製程之後，第一隔離結構10的側面容易產生粒子或凹凸的溝渠，此粒子或溝渠難以用一般蝕刻方法去除，因此殘留的粒子或溝渠會影響記憶元件的操作與產品的可靠度。為了避免上述斷差過大的問題，在本實施例中，先沉積厚度較薄的導體層114，使得後續在進行去除晶胞區200的導體層114的蝕刻製程時，不會消耗過多的第一隔離結構10。因此，在形成溝渠14b時，上述距離D1不會過大，所以第一隔離結構10的側面也不會產生難以去除的粒子或凹凸的溝渠。換句話說，本發明可利用原本在晶胞區200形成記憶陣列的蝕刻製程，以解決上述斷差過大的問題。因此，本發明毋需增加額外光罩或特殊製程，即可進行三重閘氧化層製程，以達到降低成本、簡化製程之功效。

請參照圖1I，於溝渠14a中形成多數個第二隔離結構20與並於溝渠14b中形成第三隔離結構30。多數個第二隔離結構20 與第三隔離結構30的材料例如是摻雜或未摻雜的氧化矽、高密度電漿氧化物、旋塗式玻璃、氮氧化矽或其組合，其形成方法可以利用淺溝渠隔離法或旋塗式玻璃法來形成。更具體地說，在一實施例中，先將旋塗式玻璃以塗佈的方法塗在基底100的表面之後，再予以固化(Curing)處理，也就是以熱處理的方式在高溫中將多餘的溶劑趕出，使其固定，形成旋塗玻璃層。由於旋塗式玻璃具有較佳的階梯覆蓋(Step Coverage)能力與溝填(Gap Fill)能力，因此可以將上述溝渠14的空隙填滿。接著進行化學機械研磨製程，以平坦化上述第二隔離結構20與上述第三隔離結構30的表面，以暴露第二介電層124的表面。在一實施例中，第三隔離結構30覆蓋部分第一隔離結構10，且第三隔離結構30的底部為階梯狀。在一實施例中，第一隔離結構10與多數個第二隔離結構20的底部為平面。

請參照圖1J，於部分晶胞區200以及周邊區300的基底100上形成圖案化的罩幕層16。接著，請參照圖1K，進行蝕刻製程，此蝕刻製程例如是反應性離子蝕刻法，以移除晶胞區200的部分上述第二隔離結構20與部分上述第二介電層124。然後，請參照圖1L，移除圖案化的罩幕層16。在一實施例中，移除圖案化的罩幕層16的方法可以是先以高密度電漿灰化圖案化的罩幕層16，之後，再進行濕式清洗製程。

請參照圖1M，移除周邊區300的緩衝層118。在一實施例中，周邊區300上的緩衝層118可以在移除介電層124的表面 之原始氧化層(Native Oxide)的同時移除之，且部分上述第二隔離結構20也會同時被移除。在一實施例中，移除原始氧化層的方法可以是溼式蝕刻法，所使用的蝕刻液例如是氫氟酸、氫氟酸蒸氣、硝酸和氫氟酸的混合溶液、硫酸和氫氟酸的混合溶液或熱磷酸(150℃~200℃)等。然後，請參照圖1N，移除第一介電層116與第二介電層124。接著移除導體層122側壁的原始氧化層，其移除方法可以是乾式蝕刻法(例如是濺鍍蝕刻法、反應性離子蝕刻法)或是以氫氟酸蒸氣進行濕式蝕刻等。

請參照圖1O，於基底100上依序形成閘間介電層130與導體層132(例如控制閘極)。在一實施例中，閘間介電層130例如是包含氧化層/氮化層/氧化層(Oxide-Nitride-Oxide,ONO)材料所構成的複合層，其形成方法可以是化學氣相沉積法、熱氧化法、原位蒸汽生成法、或低壓自由基氧化法等。導體層132的材料例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以利用化學氣相沈積法來形成。在一實施例中，導體層132的厚度為10nm至40nm。

請參照圖1P，於高壓元件區310的閘間介電層130、導體層132以及導體層114中形成開口18。更具體地說，先在閘間介電層130上形成圖案化的罩幕層(未繪示)，然後進行蝕刻製程，此蝕刻製程例如是反應性離子蝕刻法，以去除高壓元件區310的部分導體層132、閘間介電層130以及導體層114，以暴露導體層114。接著，進行灰化製程與濕式清洗製程以去除圖案化的罩幕層。

請參照圖1Q，於基底100上依序形成導體層134(例如控制閘極)與硬罩幕層136，以填滿開口18。導體層134可以包括多晶矽層、矽化金屬層或其組合。多晶矽層的材料例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以利用化學氣相沈積法來形成。矽化金屬層的材料例如為矽化鎢、矽化鈦、矽化鈷、矽化鉭、矽化鎳、矽化鉑或矽化鈀，其形成方法可以利用化學氣相沈積製程來形成。硬罩幕層136的材料例如是氧化矽(SiO₂)、氮化矽(SiN)、矽材料、金屬材料或碳材料等。

請參照圖1R，將硬罩幕層136圖案化。接著，以圖案化後的硬罩幕層136為罩幕，進行蝕刻製程，以移除部分導體層134、部分導體層132、部分閘間介電層130、部分導體層114以及部分高壓閘介電層110，以在晶胞區200形成閘間介電層130以及控制閘144；在高壓元件區310與低壓元件區320分別形成第一閘極結構140與第二閘極結構142。

綜上所述，本發明之記憶元件的製造方法藉由在周邊區300上形成較薄的導體層114來避免第一隔離結構10的側面的斷差過大的問題。另一方面，利用緩衝層118當作蝕刻停止層，用以保護緩衝層118下方的基底100、高壓閘介電層110(可視為第一閘介電層)以及低壓閘介電層112(可視為第二閘介電層)，避免後續多數次微影蝕刻製程的損害，進而提升產品的可靠度。此外，上述製造方法毋需增加額外光罩或特殊製程，即可進行三重閘氧化層製程，達到降低成本、簡化製程以及可相容於現有的原 位蒸汽生成法、低壓自由基氧化法以及爐管氧化法。

在以下的實施例中，當第一導電型為N型，第二導電型為P型；當第一導電型為P型，第二導電型為N型。在本實施例中，是以第一導電型為N型，第二導電型為P型為例來實施，但本發明並不以此為限。P型摻雜例如是硼；N型摻雜例如是磷或是砷。

圖2A至圖2L為本發明之第二實施例的記憶元件之製造流程剖面示意圖。圖4為本發明之第二實施例的記憶元件之製造流程圖。

請參照圖2A與圖4，進行步驟S201，提供基底400，基底400的材料例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種材料。基底400也可以是覆矽絕緣基底。上述基底400具有晶胞區500(可視為第三區)與周邊區600。更詳細地說，周邊區600包括高壓元件區610(可視為第一區)與低壓元件區620(可視為第二區)。

在晶胞區500的基底400中形成具有第一導電型的深井區410。深井區410可以藉由形成圖案化的罩幕層以及進行離子植入製程來形成。在一實施例中，深井區410所植入的摻雜例如是磷或是砷，摻雜的劑量例如是1×10¹⁰/cm²至1×10¹⁴/cm²，植入的能量例如是1000KeV至4000KeV。

於深井區410中形成具有第二導電型的第一井區420。第一井區420可以藉由形成圖案化的罩幕層以及進行離子植入製程 來形成。在一實施例中，第一井區420所植入的摻雜例如是硼，摻雜的劑量例如是1×10¹⁰/cm²至1×10¹⁴/cm²，植入的能量例如是10KeV至1000KeV。

於高壓元件區610的基底400中形成具有第二導電型的第一高壓井區430。第一高壓井區430可以藉由形成圖案化的罩幕層以及進行離子植入製程來形成。在一實施例中，第一高壓井區430所植入的摻雜例如是硼，摻雜的劑量例如是1×10¹⁰/cm²至1×10¹⁴/cm²，植入的能量例如是10KeV至1000KeV。

於深井區410與第一高壓井區430之間的基底400中形成具有第一導電型的第二高壓井區440。更具體地說，在深井區410的兩側形成二個具有第一導電型的第二高壓井區442、444，第二高壓井區442在深井區410以及第一井區420的一側並與深井區410以及第一井區420相鄰。第二高壓井區444在深井區410與第一高壓井區430之間。第二高壓井區440可以藉由形成圖案化的罩幕層以及進行離子植入製程來形成。在一實施例中，第二高壓井區440所植入的摻雜例如是磷或是砷，摻雜的劑量例如是1×10¹⁰/cm²至1×10¹⁴/cm²，植入的能量例如是10KeV至2000KeV。

於低壓元件區620的基底400中形成具有第一導電型的第一低壓井區450。第一低壓井區450可以藉由形成圖案化的罩幕層以及進行離子植入製程來形成。在一實施例中，第一低壓井區450所植入的摻雜例如是磷或是砷，摻雜的劑量例如是1×10¹⁰/cm²至1×10¹⁴/cm²，植入的能量例如是1KeV至1000KeV。

於第一高壓井區430與第一低壓井區450之間的基底400中形成具有第二導電型的第二低壓井區460。第二低壓井區460可以藉由形成圖案化的罩幕層以及進行離子植入製程來形成。在一實施例中，第二低壓井區460所植入的摻雜例如是硼，摻雜的劑量例如是1×10¹⁰/cm²至1×10¹⁴/cm²，植入的能量例如是1KeV至1000KeV。

接著，進行步驟S202，於高壓元件區610的基底400上形成高壓閘介電層510(可視為第一閘介電層)。高壓閘介電層510的材料例如是氧化矽層、氮氧化矽層或氮化矽層，其形成方法可以利用局部區域熱氧化法來形成。在一實施例中，高壓閘介電層510的厚度為30nm至70nm。

繼續進行步驟S202，於晶胞區500與低壓元件區620的基底400上形成穿隧介電層520(可視為第二閘介電層)。穿隧介電層520的材料例如是氧化矽層、氮氧化矽層或氮化矽層，其形成方法可以利用化學氣相沉積法、原位蒸汽生成法、低壓自由基氧化法或爐管氧化法等來形成。在一實施例中，穿隧介電層520的厚度為5nm至9nm。

進行步驟S203，於基底400上形成第一導體層530。第一導體層530材料例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以利用化學氣相沈積法、低壓化學氣相沈積法或爐管氧化法來形成。在一實施例中，第一導體層530的厚度為10nm至40nm。

進行步驟S203，於第一導體層530上形成緩衝層540。緩衝層540的材料例如是氧化矽(SiO₂)、碳化矽(SiC)、碳氮化矽(SiCN)、氮氧化矽(SiON)、碳氮氧化矽(SiCON)或其組合，其形成方法可以利用化學氣相沉積法、熱氧化法或爐管氧化法等來形成。在一實施例中，緩衝層540的厚度為10nm至40nm。上述緩衝層540可用於保護其下方的基底400、高壓閘介電層510以及穿隧介電層520，避免後續多數次的微影蝕刻製程損害上述三者表面的品質，進而提升產品可靠度。

進行步驟S203，於緩衝層540上形成第一介電層550。第一介電層550的材料與緩衝層540不同。第一介電層550的材料例如是氧化矽層、氮氧化矽層或氮化矽層，其形成方法可以利用化學氣相沉積法、熱氧化法或低壓化學氣相沉積法等來形成。在一實施例中，第一介電層550的厚度為10nm至40nm。

請參照圖2B，在基底400上形成圖案化的罩幕層470。圖案化的罩幕層470的材料例如是碳或光阻類材料等。圖案化的罩幕層470暴露低壓元件區620的部分第一介電層550的表面。

請參照圖2C與圖4，進行步驟S204，進行蝕刻製程，依序移除低壓元件區620上的部分第一介電層550、部分緩衝層540以及部分第一導體層530，以暴露穿隧介電層520的表面。然後，移除圖案化的罩幕層470。在一實施例中，移除圖案化的罩幕層470的方法可以是先以高密度電漿灰化圖案化的罩幕層470之後，再進行濕式清洗製程。

請參照圖2D與圖4，進行步驟S204，進行濕式蝕刻製程，以移除低壓元件區620上的穿隧介電層520。在一實施例中，溼式蝕刻製程所使用的蝕刻液例如是氫氟酸、氫氟酸蒸氣、硝酸和氫氟酸的混合溶液、熱磷酸(150℃~200℃)或硫酸和氫氟酸的混合溶液等。更具體地說，上述濕式蝕刻製程中可能耗損部分緩衝層540，使得緩衝層540的側面形成凹陷R1。

請參照圖2E與圖4，進行步驟S204，在基底400上形成低壓閘介電層560(可視為第三閘介電層)。低壓閘介電層560的材料例如是氧化矽層、氮氧化矽層或氮化矽層，其形成方法可以利用化學氣相沉積法、原位蒸汽生成法、低壓自由基氧化法或爐管氧化法等來形成。在一實施例中，低壓閘介電層560的厚度為2nm至9nm。

請參照圖2F與圖4，進行步驟S204，在基底400上形成第二導體層570。具體地說，第二導體層570覆蓋在低壓閘介電層560與緩衝層540的側面上。第二導體層570材料例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以利用化學氣相沈積法、低壓化學氣相沈積法或爐管氧化法來形成。在一實施例中，第二導體層570的厚度為10nm至40nm。

請參照圖2G，在基底400上形成圖案化的罩幕層480。圖案化的罩幕層480的材料例如是碳材料或光阻類材料等。在一實施例中，圖案化的罩幕層480與相鄰的第二導體層570相隔D2距離。D2的距離例如為100nm至300nm。

請參照圖2H，進行蝕刻製程，依序移除晶胞區500與高壓元件區610上的第二導體層570、低壓閘介電層560以及第一介電層550，以暴露緩衝層540的表面。在蝕刻的過程中，為能完全移除共形於緩衝層540的側壁的第二導體層570，第一低壓井區450中未被圖案化的罩幕層480覆蓋的部分基底400因蝕刻耗損，而形成凹槽R2。然後，移除圖案化的罩幕層480。在一實施例中，移除圖案化的罩幕層480的方法可以是先以高密度電漿灰化圖案化的罩幕層480之後，再進行濕式清洗製程。

請參照圖2I與圖4，進行步驟S205，進行濕式蝕刻製程，以移除緩衝層540以及未被第二導體層570覆蓋的低壓閘介電層560，裸露出由第二導體層570側壁、穿隧介電層520側壁以及第一低壓井區450表面與凹槽R2構成的階梯狀開口485。在一實施例中，溼式蝕刻製程所使用的蝕刻液例如是氫氟酸、硝酸和氫氟酸的混合溶液、熱磷酸(150℃~200℃)或磷酸和氫氟酸的混合溶液等。

請參照圖2J與圖4，進行步驟S206，於基底400上依序形成第三導體層580與第二介電層590，以填滿上述階梯狀開口485。第三導體層580的材料例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以利用化學氣相沈積法、低壓化學氣相沈積法或爐管氧化法來形成。在一實施例中，第三導體層580的厚度為50nm至150nm。第二介電層590的材料例如是氧化矽層、氮氧化矽層或氮化矽層，其形成方法可以利用化學氣相沉積法、 物理氣相沉積法、熱氧化法或爐管氧化法等來形成。在一實施例中，第二介電層590的厚度為10nm至100nm。

請參照圖2K與圖4，進行步驟S207，於基底400中形成多數個溝渠19，其中多數個溝渠19穿過第二介電層590延伸至基底400中。更具體地說，於晶胞區500、高壓元件區610以及低壓元件區620周圍的基底400中形成多數個溝渠19。以晶胞區500與高壓元件區610之間的溝渠為例，在一實施例中，先在基底400上形成圖案化的罩幕層(未繪示)，進行乾式蝕刻製程例如是反應性離子蝕刻法，去除基底400上的部分第二介電層590、第三導體層580、第一導體層530、高壓閘介電層510、穿隧介電層520、低壓閘介電層560以及基底400以形成溝渠19。

請參照圖2L與圖4，進行步驟S207，於溝渠19中形成多數個隔離結構490。更具體地說，在基底400上形成隔離材料層，例如是高密度電漿氧化層或旋塗式玻璃，以填滿多數個溝渠19。之後，利用化學機械研磨法平坦化基底400上的隔離材料層，以暴露基底400上的第二介電層590。接著，接續上述圖1G至圖1I的製造流程，在晶胞區400上形成記憶陣列，於此不再贅述。

圖3A至圖3L為本發明之第三實施例的記憶元件之製造流程剖面示意圖。圖5為本發明之第三實施例的記憶元件之製造流程圖。以下的實施例中，相同或相似的元件、構件、層以相似的元件符號來表示。舉例來說，圖2A之深井區410與圖3A之深井區410為相同或相似的構件；圖2A之第一井區420與圖3A之 第一井區420為相同或相似的構件。於此不再逐一贅述。

請同時參照圖3A、圖5、圖2A以及圖4，本發明之第三實施例的記憶元件之製造流程與本發明之第二實施例的記憶元件之製造流程基本上相似(即步驟S201與S301相似，步驟S202與S302相似，步驟S203與S303相似)，其步驟已在上述段落說明過，於此便不再詳述。上述兩者不同之處在於：第二實施例的記憶元件之製造流程是在低壓元件區620(可視為第二區)與晶胞區500(可視為第三區)的基底400上形成穿隧介電層520(如步驟S202所示)；而第三實施例的記憶元件之製造流程是在低壓元件區620(可視為第二區)與晶胞區500(可視為第三區)的基底400上形成低壓閘介電層560(如步驟S302所示)。

接著，請參照圖3B，在基底400上形成圖案化的罩幕層470。圖案化的罩幕層470的材料例如是碳或光阻類材料等。圖案化的罩幕層470暴露晶胞區500以及低壓元件區620的部分第一介電層550的表面。

請參照圖3C與圖5，進行步驟S304，進行蝕刻製程，依序移除晶胞區500以及低壓元件區620上的部分第一介電層550、緩衝層540以及第一導體層530，以暴露低壓閘介電層560(可視為第二閘介電層)的表面。然後，移除圖案化的罩幕層470。

請參照圖3D與圖5，進行步驟S304，進行濕式蝕刻製程，以移除晶胞區500以及低壓元件區620上的低壓閘介電層560。上述濕式蝕刻製程中可能耗損部分緩衝層540，使得緩衝層540的側 面形成凹陷R3。

請參照圖3E與圖5，進行步驟S304，在基底400上形成穿隧介電層520(可視為第三閘介電層)。穿隧介電層520的材料、形成方法以及厚度如上述第二實施例之穿隧介電層520所述，於此不再詳述。

請參照圖3F與圖5，進行步驟S304，在基底400上形成第二導體層570。具體地說，第二導體層570覆蓋在穿隧介電層520的表面以及緩衝層540的側面上。第二導體層570的材料、形成方法以及厚度如上述第二實施例之第二導體層570所述，於此不再詳述。

請參照圖3G，在基底400上形成圖案化的罩幕層480。詳細地說，圖案化的罩幕層480覆蓋晶胞區500以及低壓元件區620的部分第二導體層570的表面。在一實施例中，圖案化的罩幕層480與相鄰的第二導體層570相隔D3距離。D3的距離例如為100nm至300nm。

請參照圖3H，進行蝕刻製程，依序移除未被圖案化的罩幕層480覆蓋的第二導體層570、穿隧介電層520以及第一介電層550，以暴露緩衝層540的表面。在蝕刻的過程中，為能完全移除共形於緩衝層540的側壁的第二導體層570，第一井區420以及第一低壓井區450中未被圖案化的罩幕層480覆蓋的部分基底400因蝕刻耗損，而形成凹槽R4。然後，移除圖案化的罩幕層480。

請參照圖3I與圖5，進行步驟S305，進行濕式蝕刻製程， 以移除緩衝層540以及未被第二導體層570覆蓋的穿隧介電層520，裸露出由第二導體層570側壁、穿隧介電層520側壁以及第一井區420表面與凹槽R4構成的階梯狀開口485a，以及裸露出由第二導體層570側壁、穿隧介電層520側壁以及第一低壓井區450表面與凹槽R4構成的階梯狀開口485b。

請參照圖3J與圖5，進行步驟S306，於基底400上依序形成第三導體層580與第二介電層590，以填滿上述階梯狀開口485a、485b。第三導體層580與第二介電層590的材料、形成方法以及厚度如上述第二實施例之第三導體層580與第二介電層590所述，於此不再詳述。

請參照圖3K與圖5，進行步驟S307，於基底400中形成多數個溝渠19，其中多數個溝渠19穿過第二介電層590延伸至基底400中。更具體地說，於晶胞區500、高壓元件區610以及低壓元件區620周圍的基底400中形成多數個溝渠19。

請參照圖3L與圖5，進行步驟S307，於溝渠19中形成多數個隔離結構490。隔離結構490位於晶胞區500、高壓元件區610以及低壓元件區620周圍的基底400中，其可用以電性隔離晶胞區500、高壓元件區610以及低壓元件區620中的各個元件。接著，接續上述圖1G至圖1I的製造流程，在晶胞區400上形成記憶陣列，於此不再贅述。

值得注意的是，本發明之第三實施例的記憶元件之製造流程是先形成高壓閘介電層510，再形成低壓閘介電層560(如步 驟S302所示)。然後，再形成穿隧介電層520(如步驟S304所示)。相較高壓閘介電層510與低壓閘介電層560的形成順序，穿隧介電層520較晚形成，因此，其可避免多數次的微影蝕刻製程損害上述穿隧介電層520表面的品質，進而提升產品可靠度。

此外，就製程流程而言，本發明之記憶元件的製造流程順序並不設限。舉例來說，本發明之記憶元件的製造方法可先形成高壓閘介電層510，再形成低壓閘介電層560，然後，再形成穿隧介電層520；又或者是先形成高壓閘介電層510，再形成穿隧介電層520，然後，再形成低壓閘介電層560。

綜上所述，本發明之記憶元件的製造方法無須透過現行的氮植入製程，便可形成三重氧化層的記憶元件。因此，由於氮植入導致矽基底與氧化矽層之間的不良界面，降低此界面的離子遷移(Ion Mobility)，進而延緩氧化矽的生成速率的問題便可迎刃而解。且本發明亦可相容於現有的高品質的濕式氧化製程，例如原位蒸汽生成法以及低壓自由基氧化法等，因此可增加高品質氧化矽的生成速率，提升整體記憶元件的製程速率，以降低生產成本。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

400‧‧‧基底

410‧‧‧深井區

420‧‧‧第一井區

430‧‧‧第一高壓井區

440、442、444‧‧‧第二高壓井區

450‧‧‧第一低壓井區

460‧‧‧第二低壓井區

490‧‧‧隔離結構

500‧‧‧晶胞區、第三區

510‧‧‧高壓閘介電層

520‧‧‧穿隧介電層

530‧‧‧第一導體層

560‧‧‧低壓閘介電層

570‧‧‧第二導體層

580‧‧‧第三導體層

590‧‧‧第二介電層

600‧‧‧周邊區

610‧‧‧高壓元件區、第一區

620‧‧‧低壓元件區、第二區

Claims (18)

1. 一種記憶元件的製造方法，包括：提供一基底，該基底具有一第一區、一第二區以及一第三區；於該第一區的該基底上形成一第一閘介電層；於該第二區與該第三區的該基底上形成一第二閘介電層；於該基底上依序形成一第一導體層與一第一介電層；於該第一區與該第三區之間形成穿過該第一介電層且延伸至該基底中的一第一隔離結構；於該基底上形成一緩衝層；依序移除該第三區的該緩衝層、該第一介電層、該第一導體層以及該第二閘介電層，以暴露該基底的表面；於該第三區的該基底上形成一第三閘介電層；於該基底上依序形成一第二導體層以及一第二介電層；於該第三區的該第二介電層、該第二導體層、該第三閘介電層以及該基底中形成多數個溝渠；於該第三區的該基底上形成多數個第二隔離結構，且該些第二隔離結構填滿該些溝渠；以及移除該第一區與該第二區的該緩衝層。
2. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該些第二隔離結構的材料包括旋塗式玻璃或高密度電漿氧化物。
3. 如申請專利範圍第1項所述的記憶元件的製造方法，其中在形成該些第二隔離結構時更包括： 在該第一隔離結構一側形成一第三隔離結構，其中該第三隔離結構覆蓋部分該第一隔離結構，且該第三隔離結構的底部為階梯狀。
4. 如申請專利範圍第1項所述的記憶元件的製造方法，其中移除該緩衝層後更包括：移除該第一區與該第二區上的該第一介電層與該第三區上的該第二介電層；於該基底上依序形成一閘間介電層與一第三導體層；於該第一區的該第三導體層、該閘間介電層以及該第一導體層中形成一開口；於該基底上依序形成一第四導體層與一圖案化的硬罩幕層，以填滿該開口；以及進行一蝕刻製程，移除部分該第四導體層、該第三導體層、該閘間介電層以及該第一導體層，以在該第三區留下該閘間介電層並形成一控制閘，並在該第一區形成一閘極結構。
5. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該緩衝層的材料包括氧化矽(SiO₂)、碳化矽(SiC)、碳氮化矽(SiCN)、氮氧化矽(SiON)、碳氮氧化矽(SiCON)或其組合。
6. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該第二導體層的厚度大於該第一導體層的厚度。
7. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該第一導體層與該第二導體層的材料包括摻雜多晶矽、非摻雜多 晶矽或其組合。
8. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該第一閘介電層的厚度、該第二閘介電層的厚度以及該第三閘介電層的厚度彼此不同。
9. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該第三區的該第三閘介電層為穿隧介電層。
10. 一種記憶元件，包括：一基底，具有一第一區、一第二區以及一第三區；一第一閘極結構，位於該第一區的該基底上，其中該第一閘極結構包括：一第一閘介電層，位於該第一區的該基底上；以及一第一導體層，位於該第一閘介電層上；一第二閘極結構，位於該第二區的該基底上，其中該第二閘極結構包括：一第二閘介電層，位於該第二區的該基底上；以及一第二導體層，位於該第二閘介電層上；一第三導體層，位於該第三區的該基底上；一第三閘介電層，位於該第三區的該基底與該第三導體層之間，其中該第三導體層的厚度大於該第一導體層的厚度，且該第三導體層的厚度大於該第二導體層的厚度；一第一隔離結構，位於該第三區與該第一區之間的該基底中；多數個第二隔離結構，位於該第三區的該基底中；以及一第三隔離結構，覆蓋部分該第一隔離結構，且該第三隔離結構的底部為階梯狀。
11. 如申請專利範圍第10項所述的記憶元件，更包括：一閘間介電層，位於該第三區的該第三導體層上、該第一區的該第一導體層上以及該第二區的該第二導體層上；以及一第四導體層，位於該閘間介電層上。
12. 一種記憶元件的製造方法，包括：提供一基底，該基底具有一第一區、一第二區以及一第三區；於該第一區的該基底上形成一第一閘介電層；於該第二區與該第三區的該基底上形成一第二閘介電層；於該基底上依序形成一第一導體層、一緩衝層以及一第一介電層；移除該第二區的部分該第一介電層、部分該緩衝層、部分該第一導體層以及部分該第二閘介電層，以暴露該第二區的部分該基底的表面；於該第二區的該基底上依序形成一第三閘介電層與一第二導體層；移除該緩衝層；於該基底上依序形成一第三導體層與一第二介電層；以及在該基底中形成多數個隔離結構，其中該些隔離結構穿過該第二介電層延伸至該基底中。
13. 如申請專利範圍第12項所述的記憶元件的製造方法，其中在形成該第三閘介電層與該第二導體層時，同時在該第二區的該基底中形成一凹槽，且形成該些隔離結構之一的方法包括移除 該凹槽周圍的該基底、該第一導體層以及該凹槽上方的該第三導體層與該第二介電層，以形成一溝渠；以及於該溝渠中填入一隔離材料層。
14. 如申請專利範圍第12項所述的記憶元件的製造方法，其中該第三區的該第二閘介電層為穿隧介電層。
15. 如申請專利範圍第12項所述的記憶元件的製造方法，其中在移除該第二區的部分該第一介電層、部分該緩衝層、部分該第一導體層以及部分該第二閘介電層的步驟中，更包括：移除該第三區的部分該第一介電層、部分該緩衝層、部分該第一導體層以及部分該第二閘介電層，以暴露該第三區的部分該基底的表面。
16. 如申請專利範圍第15項所述的記憶元件的製造方法，其中在該第二區的該基底上依序形成該第三閘介電層與該第二導體層的步驟中，更包括：於該第三區的該基底上依序形成該第三閘介電層與該第二導體層。
17. 如申請專利範圍第16項所述的記憶元件的製造方法，其中該第三區的該第三閘介電層為穿隧介電層。
18. 如申請專利範圍第16項所述的記憶元件的製造方法，其中在該第二區與該第三區的該基底上形成該第三閘介電層與該第二導體層時，同時在該第二區與該第三區的該基底中分別形成兩個凹槽，且形成該些隔離結構之一的方法包括移除該些凹槽周圍 的該基底、該第一導體層以及該些凹槽上方的該第三導體層與該第二介電層，以分別形成兩個溝渠；以及於該些溝渠中填入一隔離材料層。