KR100809338B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

터널 산화막 및 게이트 절연막의 특성이 개선된 반도체 소자 및 이의 제조 방법이 제공된다. 반도체 소자는 반도체 기판, 반도체 기판의 표면으로부터 아래쪽으로 매몰됨과 동시에 반도체 기판의 표면으로부터 위쪽으로 돌출된 소자 분리막, 소자 분리막 사이에서 반도체 기판 상에 위치하며, 불소, 질소, 및 중수소 중 적어도 하나의 불순물을 포함하는 제1 절연막, 제1 절연막 상에 형성된 플로팅 전극, 플로팅 전극 및 소자 분리막 상에 형성된 제2 절연막, 및 제2 절연막 상에 형성된 컨트롤 게이트 전극을 포함한다.
플래쉬 메모리 소자, 불소 이온, CMP, 자기 정렬

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 공정 단계별 단면도들이다.
도 13 내지 도 18은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법의 공정 단계별 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 112: 제1 절연막
122: 희생 절연막 134: 소자 분리막
142: 플로팅 전극 150: 제2 절연막
160: 컨트롤 게이트 전극
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 터널 산화막 및 게이트 절연막의 특성이 개선된 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자는 마이크로 컨트롤러, 크레디트 카드 등의 장치에서 메모리 소자로서 다양하게 적용되고 있다. 반도체 메모리 소자는 DRAM, SRAM 등과 같이 데이터의 입출력이 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성 메모리 소자와 ROM과 같이 데이터의 입출력이 상대적으로 느리지만 데이터를 영구적으로 저장할 수 있는 불휘발성 메모리 소자로 구분될 수 있다. 최근에는 상기 불휘발성 메모리 소자로서 전기적으로 데이터의 입출력이 가능한 EEPROM, 플래쉬 메모리 소자 등이 개발되어 있다.
이러한 EEPROM이나 플래쉬 메모리 소자는 예를 들어 반도체 기판 위에 터널 산화막, 플로팅 전극, 게이트 절연막 및 컨트롤 게이트 전극이 형성되어 있는 구조를 가지며, F-N 터널링 또는 채널 열전자 주입(Channel Hot Electron Injection) 등의 방법으로 전기적으로 데이터를 프로그램(program)하고 이레이즈(erase)한다. 데이터의 프로그램 또는 이레이즈시 전자 또는 정공이 터널 산화막을 통하여 플로팅 전극과 반도체 기판 사이를 이동하게 된다.
그런데, 터널 산화막으로서 일반적으로 사용되는 실리콘 산화막의 경우, 제조 공정에 따라서는 산화막 내의 일부의 Si가 주변의 Si나 O와 정상적으로 결합하지 못하고, Si 댕글링 본드나 Si의 불완전한 결합 상태로 존재할 수 있다. 이러한 Si 댕글링 본드 등은 터널 산화막의 누설 전류 특성 등을 열화시키고, 플로팅 전극의 전자 보유(retention) 특성을 열화시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 터널 산화막 및 게이트 절연막의 특성이 개선된 반도체 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 터널 산화막 특성이 개선된 반도체 소자를 제조하는 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판, 상기 반도체 기판의 표면으로부터 아래쪽으로 매몰됨과 동시에 상기 반도체 기판의 표면으로부터 위쪽으로 돌출된 소자 분리막, 상기 소자 분리막 사이에서 상기 반도체 기판 상에 위치하며, 불소, 질소, 및 중수소 중 적어도 하나의 불순물을 포함하는 제1 절연막, 상기 제1 절연막 상에 형성된 플로팅 전극, 상기 플로팅 전극 및 상기 소자 분리막 상에 형성된 제2 절연막, 및 상기 제2 절연막 상에 형성된 컨트롤 게이트 전극을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는 반도체 기판, 상기 반도체 기판의 표면으로부터 아래쪽으로 매몰됨과 동시에 상기 반도체 기판의 표면으로부터 위쪽으로 돌출된 소자 분리막, 상기 소자 분리막 사이에서 상기 반도체 기판 상에 위치하며, 불소, 질소, 및 중수소 중 적어도 하나 의 불순물을 포함하는 제1 절연막, 상기 제1 절연막 상에 형성되며, 제1 도전층 및 제2 도전층을 포함하는 플로팅 전극, 상기 플로팅 전극 및 상기 소자 분리막 상에 형성된 제2 절연막, 및 상기 제2 절연막 상에 형성된 컨트롤 게이트 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판을 제공하고, 상기 반도체 기판의 표면으로부터 아래쪽으로 매몰됨과 동시에 상기 반도체 기판의 표면으로부터 위쪽으로 돌출된 소자 분리막, 및 상기 소자 분리막 사이에서 상기 반도체 기판 상에 위치하는 제1 절연막을 형성하고, 상기 제1 절연막 위의 상기 소자 분리막 사이의 공간을 매립하도록 상기 제1 절연막 및 상기 소자 분리막 상에 도전층을 형성하고, 상기 도전층을 통하여 상기 제1 절연막으로 불소, 질소, 중수소 및 산소 중 적어도 하나의 불순물 이온을 주입하고, 상기 결과물을 열처리하고, 상기 도전층의 상부 영역을 일부 제거하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판을 제공하고, 상기 반도체 기판의 표면으로부터 아래쪽으로 매몰됨과 동시에 상기 반도체 기판의 표면으로부터 위쪽으로 돌출된 소자 분리막, 및 상기 소자 분리막 사이에서 상기 반도체 기판 상에 위치하는 제1 절연막을 형성하고, 상기 제1 절연막 위의 상기 소자 분리막 사이의 공간을 일부 매립하도록 상기 제1 절연막 및 상기 소자 분리막 상에 제1 도전층을 형성하고, 상기 제1 도전층을 통하여 상기 제1 절연막으로 불소, 질소, 중수소 및 산소 중 적어도 하나의 불순물 이온을 주입하고, 상기 결과물을 열처리하고, 상기 제1 도전층 상의 상기 소자 분리막 사이의 남은 공간을 매립하도록 제2 도전층을 형성하는 것을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, ″및/또는″은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 따른 반도체 소자에 대해 설명한다. 이하의 실시예들에서는 반도체 소자의 구체적인 일예로서 NAND형의 차지 트랩 플래쉬(Charge Trapped Flash; CTF) 메모리 소자가 예시될 것이다. 그러나, 이에 제한되지 않으며, NOR형의 차지 트랩 플래쉬 메모리 소자나, EEPROM 등에도 적용될 수 있다. 또한, 본 명세서의 기술적 사상과 배치되지 않는 범위 내에서 트랜지스터를 구비하는 DRAM, SRAM 등의 반도체 소자에도 적용될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판(100) 상에 형성된 다수의 플로팅 전극(142) 및 플로팅 전극(142)을 감싸는 컨트롤 게이트 전극(160)을 포함한다.
반도체 기판(100)은 예를 들어 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어진 것일 수 있다. 반도체 기판(100)은 소자 분리막(134)에 의해 다수의 셀 영역으로 분리되어 있 다. 각 소자 분리막(134)은 반도체 기판(100)의 표면으로부터 아래쪽으로 매몰됨과 동시에, 반도체 기판(100)의 표면으로부터 위쪽으로 돌출되어 있다. 소자 분리막(134)의 상면은 이에 제한되는 것은 아니지만, 오목한 형상일 수 있다. 소자 분리막(134)은 실리콘 산화막으로 이루어질 수 있다. 예를 들어 USG(Undped Silicate Glass) 산화막, PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 산화막, 및 HDP(High Density Plasma) 산화막 등이 적용가능하다.
반도체 기판(100)의 표면으로부터 돌출되어 있는 소자 분리막(134)의 사이에는 플로팅 전극(142)이 위치한다. 플로팅 전극(142)은 소자 분리막(134)의 상면보다 다소 돌출될 수 있다. 바꾸어 말하면, 이웃하는 플로팅 전극(142) 사이에서 소자 분리막(134)이 아래쪽으로 함몰된 형상을 갖는다. 플로팅 전극(142)은 예를 들어 N형 불순물 또는 P형 불순물이 도핑된 폴리실리콘이나 금속으로 이루어질 수 있다. 또한, 플로팅 전극은 다른 불순물, 예를 들어 불소(F)를 더 포함할 수 있다. 플로팅 전극(142)이 폴리실리콘으로 이루어진 경우, 플로팅 전극(142)에 포함된 불순물의 적어도 일부는 실리콘과 결합되어 Si-F 결합을 이루고 있을 수 있다.
플로팅 전극(142)과 반도체 기판(100) 사이에는 터널 산화막 등의 기능을 할 수 있는 제1 절연막(112)이 개재되어 있다. 제1 절연막(112)은 산화막 계열의 물질, 예를 들어 실리콘 산화막일 수 있다. 또한, 제1 절연막(112)은 불순물, 예를 들어 불소를 더 포함할 수 있다. 제1 절연막(112)이 실리콘 산화막으로 이루어진 경우 불소는 제1 절연막(112) 내에서 Si나 O와 결합하지 않고 있는 Si 댕글링 본드와 결합하거나, 불완전한 Si-Si, Si-O 등의 결합에 치환 결합하여 Si-F 결합을 이 룰 수 있다. 따라서, 제1 절연막(112)에는 Si 댕글링 본드 및 불완전한 Si 결합이 상대적으로 작으며, 이들이 보다 안정한 Si-F의 결합으로 대체되기 때문에, 제1 절연막(112)은 터널 산화막으로서의 신뢰성이 우수하다.
한편, 이상에서 설명한 불순물로서 불소는 다른 불순물, 예를 들어 질소, 중수소, 산소 등으로 대체될 수 있다. 또, 플로팅 전극(142)은 불소, 질소, 중수소, 산소 등의 불순물 중 2 이상을 포함할 수도 있다. 터널 산화막으로서의 신뢰성 개선에 대한 더욱 상세한 설명은 본 실시예에 따른 반도체 소자를 제조하는 방법에서 기술될 것이다.
플로팅 전극(142)과 소자 분리막(134) 위에는 제2 절연막(150)이 형성되어 있다. 제2 절연막(150)은 플로팅 전극(142)의 상면 및 측면과, 플로팅 전극(142)으로부터 상대적으로 리세스된 소자 분리막(134)의 상면을 덮도록 형성되어 있다. 다시 말해서, 제2 절연막(150)은 상대적으로 돌출된 플로팅 전극(142)과 상대적으로 리세스된 소자 분리막(134)의 상면을 따라 컨포말하게 형성되어 있다. 제2 절연막(150)은 예를 들어 실리콘 질화막, 실리콘 산화막 또는 이들의 조합된 적층막으로 이루어질 수 있다. 하나의 예로서 제2 절연막은 실리콘 산화막/실리콘 질화막/실리콘 산화막(O/N/O)의 3중막으로 이루어질 수 있다. 제2 절연막(150)은 플로팅 전극(142)과 컨트롤 게이트 전극(160) 사이에서 게이트 절연막으로 기능할 수 있다.
제2 절연막(150) 위에는 컨트롤 게이트 전극(160)이 형성되어 있다. 컨트롤 게이트 전극(160)은 제2 절연막(150)을 개재하여 플로팅 전극(142)과 대향한다. 여 기서 플로팅 전극(142)의 측면 영역에서 소자 분리막(134)이 상대적으로 리세스되어 있기 때문에, 컨트롤 게이트 전극(160)은 플로팅 전극(142)의 측면까지 둘러쌀 수 있다. 따라서, 컨트롤 게이트 전극(160)과 플로팅 전극(142) 사이의 대향 면적이 증가하여 이들 사이에 형성되는 캐패시턴스가 증가할 수 있다.
컨트롤 게이트 전극(160)은 하나 또는 2 이상의 도전막으로 이루어질 수 있다. 예를 들어 도 1에 도시된 바와 같이 하부에 위치하며 도핑된 폴리실리콘 등으로 이루어진 제1 컨트롤 게이트 전극층(162) 및 제1 컨트롤 게이트 전극층(162)의 상부에 위치하며 금속이나 금속 실리사이드막으로 이루어진 제2 컨트롤 게이트 전극층(164)을 포함할 수 있다. 그러나, 이와 같은 구조는 하나의 예시에 불과함은 물론이다.
한편, 도면으로 도시하지는 않았지만, 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판(100) 내에 형성된 소오스/드레인 영역을 더 포함할 수 있다. 나아가, 층간 절연막, 비아, 콘택, 배선 등을 더 포함할 수 있다. 이에 대한 내용은 본 기술 분야에 널리 공지되어 있으며, 본 발명이 모호하게 해석되는 것을 회피하기 위하여 그에 대한 구체적인 설명은 생략한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다. 본 실시예에서 도 1의 실시예와 동일한 구성 요소에 대해서는 설명을 생략하거나 간략화하며, 차이점을 중심으로 설명하기로 한다.
도 2를 참조하면, 본 실시예에 따른 반도체 소자는 플로팅 전극(240)이 제1 도전층(242) 및 제2 도전층(246)으로 이루어진 것이 도 1의 실시예와 다르다.
제1 도전층(242)은 예를 들어 N형 또는 P형 불순물이 도핑된 폴리실리콘이나 금속으로 이루어질 수 있다. 제1 도전층(242)은 또한 불소, 질소, 중수소, 또는 산소 등의 불순물을 포함할 수 있다.
제2 도전층(246)은 예를 들어 진성 폴리실리콘, N형 또는 P형 불순물이 도핑된 폴리실리콘 또는 금속일 수 있다. 제2 도전층(246)에는 제1 도전층(242)과는 달리 불소, 질소, 중수소, 또는 산소 등의 불순물이 포함되지 않을 수 있다. 제2 도전층(246)을 구성하는 물질은 제1 도전층(242)을 구성하는 물질과 동일할 수도 있지만, 다른 물질이어도 무방하다. 조합의 일예로서 제1 도전층(242)은 N형 불순물이 도핑된 폴리실리콘이고 제2 도전층(246)은 진성 폴리실리콘인 경우를 들 수 있다. 상기와 같이 제1 도전층(242)과 제2 도전층(246)이 서로 다른 물성을 가질 경우 셀 영역별 전도율의 조절 등과 같은 다양한 소자 특성의 구현에 유리할 수 있다.
한편, 제1 도전층(242)과 제2 도전층(246)의 계면 영역에서 제1 도전층(242)의 상면은 불순물 이온 주입에 따른 도핑 어택된 것일 수 있으나, 제2 절연막(150)과 직접 접촉하지 않으므로 제2 절연막(150)의 신뢰성에 별도의 문제를 유발하지 않는다.
이하, 도 3 내지 도 18을 참고로 하여 상기한 바와 같은 반도체 소자들을 제조하는 방법에 대해 설명한다.
도 3 내지 도 12는 도 1의 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 각 공정 단계별로 형성되는 중간 구조물의 단면도들을 도시한다.
먼저, 표면으로부터 돌출된 소자 분리막이 형성되어 있으며, 소자 분리막 사이에서 표면에 제1 절연막이 형성되어 있는 반도체 기판을 제공한다. 도 3 내지 도 7은 이러한 반도체 기판을 제조하는 구체적인 방법을 예시적으로 도시한다.
도 3을 참조하면, 반도체 기판(100)의 표면에 제1 절연막(110) 및 희생 절연막(120)을 순차적으로 형성한다.
반도체 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어진 것일 수 있다.
제1 절연막(110)은 산화막 계열의 물질, 예를 들어 실리콘 산화막으로 이루어질 수 있다. 희생 절연막(120)은 질화막 계열의 물질, 예컨대 실리콘 질화막으로 이루어질 수 있다. 이러한 제1 절연막(110) 및 희생 절연막(120)은 각각 예를 들어 화학 기상 증착(Chemical Vapor Deposition; CVD), 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD), 또는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 등의 방법으로 순차적으로 형성된다. 제1 절연막(110)이 실리콘 산화막으로 이루어질 경우 제1 절연막(110)은 열산화 공정으로 형성될 수도 있다.
도 3 및 도 4를 참조하면, 도 3의 결과물의 전면에 포토레지스트막을 형성한다. 이어서, 포토레지스트막을 노광 및 현상하여 소자 분리 영역을 정의하는 포토레지스트 패턴(300)을 형성한다. 이어서, 포토레지스트 패턴(300)을 식각 마스크로 이용하여 노출되어 있는 소자 분리 영역에서의 희생 절연막(120), 제1 절연막(110) 및 반도체 기판(100)을 순차적으로 식각한다. 이때, 노출 영역에서의 희생 절연 막(120)과 제1 절연막(110)은 모두 제거되지만, 반도체 기판(100)은 소정 깊이까지만 식각되어 일부가 잔류하도록 한다. 반도체 기판(100)의 식각 깊이의 조절은 예를 들어 시간 제어 식각 또는 엔드 포인트 디텍트(End Point Detect; EPD) 등의 방법을 이용할 수 있다. 반도체 기판(100)의 식각 결과 트렌치(T)가 형성된다. 도 4에 새로이 부가된 참조 부호 '112' 및 '122'는 각각 식각된 후의 제1 절연막 및 희생 절연막을 나타낸다. 한편, 도면으로 도시하지는 않았지만, 도 3 내지 도 4의 단계에서 희생 절연막 위에 하드 마스크막을 더 적층한 후, 이를 식각 마스크로 이용하여 트렌치(T)를 형성할 수도 있다.
도 4 및 도 5를 참조하면, 포토레지스트 패턴(300)을 제거한다. 포토레지스트 패턴(300)의 제거는 애슁, 스트립 용액을 이용한 스트립 공정으로 진행될 수 있다. 도 3 내지 도 4의 단계에서 하드 마스크막을 식각 마스크로 이용한 경우, 본 단계에서 포토레지스트 패턴(300)과 함께 제거될 수 있을 것이다.
이어서, 트렌치(T)를 매립하는 소자 분리용 절연막(130)을 적층한다. 소자 분리용 절연막(130)은 예를 들어 실리콘 산화막으로 이루어질 수 있다. 적용될 수 있는 실리콘 산화막의 예로는 USG(Undped Silicate Glass) 산화막, PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 산화막, 및 HDP(High Density Plasma) 산화막 등을 들 수 있다. 소자 분리용 절연막(130)은 반도체 기판(100)의 트렌치(T)를 완전히 매립할 뿐만 아니라, 반도체 기판(100) 상의 제1 절연막(112) 및 희생 절연막(122)들 사이를 메우도록 형성된다. 바람직하기로는 소자 분리용 절연막(130)이 제1 절연막(112)의 표면을 완전히 덮도록 형성될 수 있다. 그 결과, 도 5에 예시적 으로 도시된 것처럼 반도체 기판(100)은 전면이 소자 분리용 절연막(130)으로 덮일 수 있다.
도 5 및 도 6을 참조하면, 도 5의 결과물을 에치백 또는 화학 기계적 연마(Chemical Mechanical Polishing; CMP)를 이용한 평탄화 공정을 수행하여 희생 절연막(122)을 노출한다. 소자 분리용 절연막(130)을 에치백하는 경우, 희생 절연막(122)이 에치 스토퍼의 역할을 하도록 식각 가스를 선택하고, CMP 공정을 이용하는 경우 희생 절연막(122)이 CMP 스토퍼 역할을 하도록 슬러리를 선택하여 진행하는 것이 바람직하다.
도 6 및 도 7을 참조하면, 노출된 희생 절연막(122)을 제거한다. 희생 절연막(122)의 제거는 예를 들어 습식 식각으로 진행될 수 있다. 이 경우, 식각액으로서 소자 분리용 절연막(132)과 제1 절연막(112)에 대한 식각 선택비보다 희생 절연막(122)에 대한 식각 선택비가 큰 식각액을 사용하게 되면, 희생 절연막(122)만이 선택적으로 제거되고, 소자 분리용 절연막(132) 및 희생 절연막(122) 하부의 제1 절연막(112)은 잔류하도록 할 수 있다. 따라서, 희생 절연막(122)의 제거 결과, 하부의 제1 절연막(112)이 노출된다. 제1 절연막(112)의 상부 공간으로서, 돌출된 소자 분리막(132)보다 상대적으로 리세스된 공간(R)은 후속 공정에서 플로팅 전극이 자기 정렬될 수 있는 공간을 제공하게 된다.
도 7 및 도 8을 참조하면, 리세스된 공간(R)을 완전히 매립하고, 돌출된 소자 분리막(132)을 완전히 덮도록 도전층(140)을 형성한다. 도전층(140)은 예를 들어 N형 불순물 또는 P형 불순물이 도핑된 폴리실리콘이나 금속으로 이루어질 수 있 으며, 저압 화학 기상 증착(Low Pressure CVD; LPCVD), 원자층 증착(Atomic Layer Deposition; ALD), 물리 기상 증착(Physical Vapor Deposition; PVD), 금속 유기 화학 기상 증착(Metal Organic CVD; MOCVD) 등의 방법으로 형성될 수 있다. 적층되는 도전층(140)의 두께는 예를 들어 100㎚ 내지 400㎚일 수 있다.
도 8 및 도 9를 참조하면, 도전층(140) 측으로 불순물 이온, 일예로 불소(F) 이온을 주입한다(310 참조). 불소 이온 주입시 사용될 수 있는 도펀트로는 F, F2, BF2, BF3 등의 불소계 물질이 예시될 수 있다. 이온 주입되는 불소 이온은 도전층(140)을 거쳐 제1 절연막(112)까지 도달하여 제1 절연막(112)의 Si 댕글링 본드 등과 결합될 목적으로 주입되기 때문에, 중간의 도전층(140)의 두께에 따라 적절한 이온 주입 에너지 및 도즈량이 선택될 것이다. 예를 들어 도전층(140)의 두께가 100㎚ 내지 400㎚일 경우, 10 내지 30keV의 이온 주입 에너지 및 1.0E14 atoms/cm2 내지 1.0E16 atoms/cm2의 도즈량으로 불소가 이온 주입될 수 있다. 이온 주입시의 분위기는 예를 들어 F2 및/또는 NF3 가스 분위기일 수 있다.
이온 주입 후, 주입된 불소 이온의 균일한 확산을 위해 급속 열처리(Rapid Thermal Process; RTP) 장비나 퍼니스(furnace) 장비 등을 이용하여 열처리한다. 구체적으로 퍼니스 장비를 이용하여 열처리할 경우 예컨대, 약 850℃ 내지 1000℃의 온도에서 약 30분 내지 50분 동안 열처리할 수 있다.
열처리 결과 이온 주입된 불소 이온이 제1 절연막(112)의 내부에까지 고르게 확산되면서, 도전층(140), 제1 절연막(112)과 도전층(140)의 계면, 제1 절연막(112) 내부, 및 제1 절연막(112)과 반도체 기판(100)의 계면에서 Si 댕글링 본드 와 결합하거나 Si 불완전 결합에 치환되어 결합하게 된다.
더욱 구체적으로 설명하면, 제1 절연막(112)은 실리콘 산화막으로 이루어져 Si가 다른 Si나 O, H 등와 결합되어 있지만, 공정 조건에 따라서는 이들과 결합되어 있지 않는 상태, 즉 Si 댕글링 본드가 존재할 수 있다. 이러한 Si 댕글링 본드는 제1 절연막(112)의 누설 전류 특성 등에 영향을 주어 제1 절연막(112)을 열화시킨다. 또, 제1 절연막(112)의 Si가 다른 Si 또는 O, H와 결합하고 있다고 하더라도 이들간의 결합이 불완전할 경우 제1 절연막(112)의 특성이 열화된다. 예를 들어 본 실시예에 따른 반도체 소자가 차지 트랩 플래쉬(Charge Trap Flash; CTF) 소자이고, 제1 절연막(112)이 터널 산화막으로 사용되는 경우, 프로그램(program)이나 이레이즈(erase) 동작시 터널 산화막을 통해 전자들이 이동하면서 상기한 불완전한 결합들과 충돌하게 되어 상기 결합을 깨뜨릴 수 있다. 그에 따라 플로팅 게이트의 전자 보유(retention) 특성 등이 열화될 수 있다.
따라서, 본 단계에서 제1 절연막(112)에 Si와 상대적으로 결합 에너지가 큰 불소 이온을 주입시켜, Si 댕글링 본드 및 Si 불완전 결합의 수를 감소시킴으로써, 제1 절연막(112)의 특성 열화를 개선한다. 즉, 이온 주입된 불소 이온은 Si 댕글링 본드에 직접 결합하거나, Si 불완전 결합을 끊고 치환되어 결합하여 보다 안정한 Si-F 결합을 이룸으로써, 제1 절연막(112)을 안정화시키게 된다.
이상에서는 Si 댕글링 본드와 결합되거나 Si 불완전 결합에 치환되어 결합되는 불순물 이온으로서 불소 이온을 사용한 경우를 예를 들었지만, 그에 한정되지 않으며, 질소 이온, 중수소 이온, 염소 이온 등을 사용할 수도 있다.
도 9 및 도 10을 참조하면, 도전층(140)의 상부 영역을 일부 제거한다. 상기 제거 공정은 예를 들어 CMP에 의한 평탄화 공정으로 이루어질 수 있다. 도전층(140)의 상면은 불순물 이온의 주입에 의해 어택받는데, 어택받은 도전층(140)의 면이 후속 공정으로 적층되는 제2 절연막(도 12의 '150')과 접촉하게 되면, 제2 절연막(도 12의 '150')의 절연막 특성이 열화될 수 있다. 더욱 상세히 설명하면, 어택받은 도전층(140)의 면은 물리적인 충격으로 표면이 거칠어지게 되는데, 이러한 거친 표면에 제2 절연막(도 12의 '150')을 형성하게 되면, 제2 절연막(도 12의 '150')의 두께가 불균일해질 수 있다. 따라서, 제2 절연막(도 12의 '150')이 게이트 절연막으로 사용될 경우, 신뢰성이 저하될 수 있다. 또, 도전층(140)의 폴리실리콘으로 이루어진 경우 이온 주입으로 인해 도전층(140)의 상부 영역에서 Si 간 결합이 깨지면서 다수의 Si 댕글링 본드가 발생하게 된다. 이러한 Si 댕글링 본드는 상술한 바와 같이 게이트 절연막의 누설 전류 특성을 악화시키게 된다. 따라서, 불순물 이온 주입에 의해 어택받은 도전층(140)의 상부 영역을 본 단계에서 제거함으로써, 제2 절연막(도 12의 '150')의 신뢰성 저하를 방지할 수 있다.
또한, 본 단계에서, 도전층(140)의 상부 영역의 일부 제거 후, 또는 그와 동시에 도전층(140)을 돌출된 소자 분리막(132)을 기준으로 도전층(140)을 서로 분리할 수 있다. 즉, 도전층(140)을 돌출된 소자 분리막(132)이 노출될 때까지 평탄화함으로써, 어택받는 도전층(140)을 제거함과 동시에 셀별로 서로 분리된 플로팅 전극(142)을 완성할 수 있다. 이때, 바람직하기로는 돌출된 소자 분리막(132)을 구성하는 실리콘 산화막을 CMP 스토퍼로 이용하여 평탄화 공정을 수행한다. 즉, 실리콘 산화막에 대한 연마율보다 도전층(142)을 구성하는 물질, 예컨대 폴리실리콘에 대한 연마율이 높은 슬러리를 이용하여 평탄화한다. 아울러, 본 단계에서 셀별로 서로 분리된 플로팅 전극(142)은 마스크를 이용한 패터닝 단계없이 자기 정렬하여 형성되기 때문에, 미스 얼라인될 확률이 없거나 최소화될 수 있다.
도 10 및 도 11을 참조하면, 돌출된 소자 분리막(132)을 부분 식각하여 리세스시킨다. 부분 식각 공정은 에치백으로 진행될 수 있다. 식각 깊이는 시간 제어 식각 또는 EPD의 방법을 이용하여 제어될 수 있다. 식각 깊이는 식각 깊이에 따라 플로팅 전극(142)과 후속 공정으로 형성되는 컨트롤 게이트 전극(도 1의 '160') 사이의 대향 면적이 달라짐을 고려하여 제어된다. 도 11에서는 리세스된 소자 분리막(134)의 표면이 제1 절연막(112)보다 상부에 위치하도록 리세스 깊이가 제어되어 있지만, 더욱 리세스하여 제1 절연막(112)의 아래에 위치되도록 조절될 수도 있음은 물론이다.
도 11 및 도 12를 참조하면, 도 11의 결과물의 전면에 제2 절연막(150)을 형성한다. 구체적으로 제2 절연막(150)은 플로팅 전극(142)의 상면 및 측면과, 리세스된 소자 분리막(132)을 덮도록 형성된다. 제2 절연막(150)은 예를 들어 실리콘 질화막, 실리콘 산화막 또는 이들의 조합된 적층막일 수 있다. 하나의 예로서 실리콘 산화막/실리콘 질화막/실리콘 산화막(O/N/O)의 3중막으로 이루어질 수 있다. 제2 절연막(150)의 형성은 화학 기상 증착(Chemical Vapor Deposition; CVD), 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD), 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 또는 열산화 공정 등의 방법으로 이루어질 수 있다. 제2 절연막(150)은 플로팅 전극(142)과 후속 공정으로 형성되는 컨트롤 게이트 전극의 사이에 개재되어 게이트 절연막으로서 기능할 수 있다.
한편, 적층된 제2 절연막(150)과 접하는 플로팅 전극(142)의 상면은 상술한 바와 같이 이온 주입에 의해 직접 어택받은 영역이 제거되어 있으므로, 제2 절연막(150)의 신뢰성 열화가 방지될 수 있다.
다시 도 1을 참조하면, 제2 절연막(150) 상에 컨트롤 게이트 전극(160)을 형성한다. 컨트롤 게이트 전극(160)은 예를 들어 도핑된 폴리실리콘 등으로 이루어진 제1 컨트롤 게이트 전극층(162)과 금속이나 금속 실리사이드막으로 이루어진 제2 컨트롤 게이트 전극층(164)의 적층막으로 이루어질 수 있다. 컨트롤 게이트 전극(160)은 이웃하는 2 이상의 셀에 대하여 서로 분리되지 않고 연결된 형상일 수 있다. 이어서, 도 1의 결과물에 층간 절연막, 비아, 콘택, 배선 등을 형성하여 반도체 소자를 완성한다. 이에 대한 내용은 본 기술 분야에 널리 공지되어 있으며, 본 발명이 모호하게 해석되는 것을 회피하기 위하여 그에 대한 구체적인 설명은 생략한다.
계속해서, 도 2의 반도체 소자를 제조하는 방법에 대해 설명한다. 도 13 내지 도 18은 도 2의 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 각 공정 단계별로 형성되는 중간 구조물의 단면도들을 도시한다. 본 실시예에서 도 3 내지 도 12를 참조하여 설명한 본 발명의 일 실시예와 동일한 공정 단계에 대해서는 설명을 생략하거나 간략화하며, 차이점을 중심으로 설명하기로 한다.
본 실시예에 따른 반도체 소자의 제조 방법은 돌출된 소자 분리막이 형성되어 있으며, 돌출된 소자 분리막 사이에서 표면에 제1 절연막이 형성되어 있는 반도체 기판을 제공하는 것까지는 도 3 내지 도 7의 실시예와 동일하다. 이어서, 도 13을 참조하면, 돌출된 소자 분리막(132)보다 리세스되어 있는 영역(R')을 적어도 일부 매립하도록 제1 도전층(242)을 형성한다. 제1 도전층(242)은 예를 들어 N형 또는 P형 불순물이 도핑된 폴리실리콘 또는 금속일 수 있다. 제1 도전층(242)은 저압 화학 기상 증착(Low Pressure CVD; LPCVD), 원자층 증착(Atomic Layer Deposition; ALD), 물리 기상 증착(Physical Vapor Deposition; PVD), 금속 유기 화학 기상 증착(Metal Organic CVD; MOCVD) 등의 방법으로 형성될 수 있다. 적층되는 제1 도전층(242)은 제1 절연막(112)을 충분히 덮되, 리세스된 영역(R')에서 돌출된 소자 분리막(132)의 상면보다는 아래쪽으로 리세스되는 두께를 갖는 것이 바람직하다. 다시 말하면, 리세스된 영역(R')에서 제1 도전층(112)은 돌출된 소자 분리막(132)보다 돌출되지 않는 것이 바람직하다. 한편, 제1 도전층(242)의 적층 방법에 따라서는 제1 도전층(242)의 일부가 소자 분리막(132)의 상면에도 적층될 수 있지만, 이는 후속 공정에서 제거될 것이다.
도 13 및 도 14를 참조하면, 제1 도전층(242) 측으로 불순물 이온을 주입한다('320' 참조). 본 단계는 도 9를 참조하여 설명한 불순물 이온의 주입 단계와 실질적으로 동일하다. 즉, 불순물 이온은 제1 절연막(112)의 Si 댕글링 본드 등과 결합될 목적으로 주입되며, 불순물로서 불소계 이온 뿐만 아니라 질소 이온, 중수소 이온 또는 염소 이온 등이 사용될 수 있다. 또, 이온 주입 후, 주입된 불순물 이온 의 균일한 확산을 위해 열처리하는 것도 도 9의 단계와 실질적으로 동일하다. 다만, 본 단계가 도 9의 단계와 다른 점은 불순물이 제1 절연막(112)에 도달하기 위해 통과하는 제1 도전층(242)의 두께가 다르다는 점이다. 따라서, 도 9에서 예시된 이온 주입 에너지나 도즈량과 같은 이온 주입 조건은 달라질 수 있음을 이해할 수 있을 것이다.
도 14 및 도 15를 참조하면, 도 14의 결과물 상에 제2 도전층(244)을 형성한다. 제2 도전층(244)은 일부 잔류할 수 있는 리세스된 영역(R')을 완전히 매립하고, 돌출된 소자 분리막(132)을 완전히 덮도록 형성된다. 제2 도전층(244)은 예를 들어 진성 폴리실리콘, N형 또는 P형 불순물이 도핑된 폴리실리콘 또는 금속일 수 있다. 제2 도전층(244)을 구성하는 물질은 제1 도전층(242)을 구성하는 물질과 동일할 수도 있지만, 다른 물질이어도 무방하다. 조합의 일예로서 제1 도전층(242)은 N형 불순물이 도핑된 폴리실리콘이고 제2 도전층(244)은 진성 폴리실리콘인 경우를 들 수 있다.
도 15 및 도 16을 참조하면, 돌출된 소자 분리막(132)이 노출될 때까지 제2 도전층(244)의 상부 영역을 제거하여 제1 도전층(242) 및 제2 도전층(246)으로 이루어지며 셀별로 서로 분리된 플로팅 전극(240)을 형성한다. 제2 도전층(244)의 상부 영역의 제거에는 도 10에서 이미 설명한 바 있는 CMP 공정이 동일하게 이용될 수 있을 것이다. 이때, 제1 도전층(242) 상의 제2 도전층(246)을 충분히 잔류시켜 제1 도전층(242)이 노출되지 않도록 하는 것이 바람직하다. 이를 위해서는 제1 도전층(242) 형성시 제1 도전층(242)의 상면이 돌출된 소자 분리막(132)의 상면보다 낮아야 할 것이다. 한편, 제1 도전층(242)의 상면은 불순물 이온 주입 과정을 통해 어택받을 수 있는데, 어택받은 제1 도전층(242)이 제2 도전층(246)에 완전히 덮이게 되면, 후속 공정으로 제2 절연막(도 17의 '150')을 형성하더라도 제1 도전층의 어택 영역과의 접촉이 없으므로, 제2 절연막(도 17의 '150')의 신뢰성에 별도의 문제를 유발하지 않는다.
도 16 및 도 17을 참조하면, 돌출된 소자 분리막(132)을 부분 식각하여 리세스시킨다('134' 참조). 도 17 및 도 18을 참조하면 도 17의 결과물에 제2 절연막을 형성한다. 도 17 및 도 18의 단계는 도 11 및 도 12의 단계와 실질적으로 동일하므로 중복 설명은 생략한다. 이어서, 도 18의 결과물에 컨트롤 게이트 전극(160)을 형성함으로써, 도 2에 도시된 바와 같은 반도체 소자가 완성된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들을 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법에 의하면 불순물 이온 주입에 의해 터널 산화막의 Si 댕글링 본드 및 Si 불완전 결합의 수가 감소되어 있기 때문에, 반도체 기판과 플로팅 전극 사이에 위치하는 제1 절연막의 특성이 개선될 수 있다. 또한, 불순물 이온 주입시의 도전층의 표면을 제거하거나, 그 위 에 다른 도전층을 적층하기 때문에, 제2 절연막과 이온 주입 어택을 받은 도전층의 접촉이 차단된다. 따라서, 도전층 및 컨트롤 게이트 전극 사이에 위치하는 제2 절연막의 신뢰성 악화를 방지할 수 있다.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 표면으로부터 아래쪽으로 매몰됨과 동시에 상기 반도체 기판의 표면으로부터 위쪽으로 돌출된 소자 분리막;
    상기 소자 분리막 사이에서 상기 반도체 기판 상에 위치하며, 불소, 질소, 및 중수소 중 적어도 하나의 불순물을 포함하는 제1 절연막;
    상기 제1 절연막 상에 형성된 플로팅 전극;
    상기 플로팅 전극 및 상기 소자 분리막 상에 형성된 제2 절연막; 및
    상기 제2 절연막 상에 형성된 컨트롤 게이트 전극을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 절연막은 실리콘 산화막을 포함하여 이루어지며, Si-F 결합을 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 플로팅 전극은 불소, 질소, 및 중수소 중 적어도 하나의 불순물을 포함하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 플로팅 전극은 폴리실리콘을 포함하여 이루어지며, Si-F 결합을 포함하는 반도체 소자.
  5. 반도체 기판;
    상기 반도체 기판의 표면으로부터 아래쪽으로 매몰됨과 동시에 상기 반도체 기판의 표면으로부터 위쪽으로 돌출된 소자 분리막;
    상기 소자 분리막 사이에서 상기 반도체 기판 상에 위치하며, 불소, 질소, 및 중수소 중 적어도 하나의 불순물을 포함하는 제1 절연막;
    상기 제1 절연막 상에 형성되며, 제1 도전층 및 제2 도전층을 포함하는 플로팅 전극;
    상기 플로팅 전극 및 상기 소자 분리막 상에 형성된 제2 절연막; 및
    상기 제2 절연막 상에 형성된 컨트롤 게이트 전극을 포함하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 제1 절연막은 실리콘 산화막을 포함하여 이루어지며, Si-F 결합을 포함하는 반도체 소자.
  7. 제5 항에 있어서,
    상기 제1 도전층은 불소, 질소, 및 중수소 중 적어도 하나의 불순물을 포함하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 제1 도전층은 폴리실리콘을 포함하여 이루어지며, Si-F 결합을 포함하는 반도체 소자.
  9. 반도체 기판을 제공하고,
    상기 반도체 기판의 표면으로부터 아래쪽으로 매몰됨과 동시에 상기 반도체 기판의 표면으로부터 위쪽으로 돌출된 소자 분리막, 및 상기 소자 분리막 사이에서 상기 반도체 기판 상에 위치하는 제1 절연막을 형성하고,
    상기 제1 절연막 위의 상기 소자 분리막 사이의 공간을 매립하도록 상기 제1 절연막 및 상기 소자 분리막 상에 도전층을 형성하고,
    상기 도전층을 통하여 상기 제1 절연막으로 불소, 질소, 중수소 및 산소 중 적어도 하나의 불순물 이온을 주입하고,
    상기 결과물을 열처리하고,
    상기 도전층의 상부 영역을 일부 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 도전층의 상부 영역의 일부 제거는 에치백 또는 CMP의 방법으로 진행되는 반도체 소자의 제조 방법.
  11. 제9 항에 있어서,
    상기 도전층 표면의 상부 영역을 일부 제거한 후 또는 동시에 상기 도전층을 상기 소자 분리막을 기준으로 분리하는 것을 포함하는 반도체 소자의 제조 방법.
  12. 제11 항에 있어서,
    상기 도전층의 분리는 에치백 또는 CMP의 방법으로 진행되는 반도체 소자의 제조 방법.
  13. 제9 항에 있어서,
    상기 불순물 이온의 주입은 10 내지 30keV의 이온 주입 에너지 및 1.0E14 atoms/cm2 내지 1.0E16 atoms/cm2의 도즈량의 조건에서 진행되는 반도체 소자의 제조 방법.
  14. 제9 항에 있어서,
    상기 열처리는 850℃ 내지 1,000℃의 온도에서 30분 내지 50분 동안 진행되는 반도체 소자의 제조 방법.
  15. 제9 항에 있어서,
    상기 도전층의 상부 영역을 일부 제거한 후에,
    상부 영역이 일부 제거된 상기 도전층 상에 제2 절연막 및 컨트롤 게이트 전극을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  16. 반도체 기판을 제공하고,
    상기 반도체 기판의 표면으로부터 아래쪽으로 매몰됨과 동시에 상기 반도체 기판의 표면으로부터 위쪽으로 돌출된 소자 분리막, 및 상기 소자 분리막 사이에서 상기 반도체 기판 상에 위치하는 제1 절연막을 형성하고,
    상기 제1 절연막 위의 상기 소자 분리막 사이의 공간을 일부 매립하도록 상기 제1 절연막 및 상기 소자 분리막 상에 제1 도전층을 형성하고,
    상기 제1 도전층을 통하여 상기 제1 절연막으로 불소, 질소, 중수소 및 산소 중 적어도 하나의 불순물 이온을 주입하고,
    상기 결과물을 열처리하고,
    상기 제1 도전층 상의 상기 소자 분리막 사이의 남은 공간을 매립하도록 제2 도전층을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  17. 제16 항에 있어서,
    상기 불순물 이온의 주입은 10 내지 30keV의 이온 주입 에너지 및 1.0E14 atoms/cm2 내지 1.0E16 atoms/cm2의 도즈량의 조건에서 진행되는 반도체 소자의 제조 방법.
  18. 제16 항에 있어서,
    상기 열처리는 850℃ 내지 1,000℃의 온도에서 30분 내지 50분 동안 진행되는 반도체 소자의 제조 방법.
  19. 제16 항에 있어서,
    상기 제2 도전층은 상기 소자 분리막을 덮도록 형성되며,
    상기 제2 도전층의 형성 후에,
    상기 제2 도전층을 상기 소자 분리막을 기준으로 분리하고,
    상기 소자 분리막을 기준으로 분리된 상기 제2 도전층 상에 제2 절연막 및 컨트롤 게이트 전극을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  20. 제19 항에 있어서,
    상기 제2 도전층의 분리는 에치백 또는 CMP의 방법으로 진행되는 반도체 소자의 제조 방법.
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