KR100672126B1 - 반도체 소자의 게이트 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 게이트 형성방법에 관한 것으로, 반도체 기판상에 게이트를 형성하는 단계와, 상기 게이트를 포함한 반도체 기판의 전표면상에 하프늄 산화막을 형성하는 단계와, 상기 하프늄 산화막이 형성된 게이트 양측면에 산화막 스페이서를 형성하는 단계와, 상기 게이트 및 산화막 스페이서 양측 반도체 기판내에 소오스 및 드레인 영역을 형성하는 단계와, 상기 산화막 스페이서를 제거하는 단계를 포함한다.

스페이서, 게이트

Description

반도체 소자의 게이트 형성방법{Method of forming a gate in semiconductor device}

도 1 내지 도 4는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도들이다.

*도면의 주요부분에 대한 부호의 설명*

10: 반도체 기판 24: 버퍼산화막

26: 스페이서

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체소자의 게이트 형성방법에 관한 것이다.

주변회로 영역에 포켓(pocket) 구조의 소자를 형성하는 경우, 적어도 2개 이상의 이웃하는 게이트들의 양측면에 일정 두께의 질화막으로 스페이서를 형성하고, 스페이서를 장벽으로 하여 적절한 위치에 불순물 이온이 주입하여 포켓 구조의 불순물 영역을 형성한다.

그러나, 주변회로 영역에 비하여 게이트간 거리가 좁은 셀 영역에서는 게이트 사이가 스페이서에 의해 완전히 또는 대부분 매립되게 되므로, 콘택(contact)이 형성되어야 하는 소오스 또는 드레인 지역에서 콘택 공간 확보가 어려운 실정이다. 만약, 소오스 또는 드레인 지역의 스페이서가 제거되지 않은 상태로 소자를 제조하고자 할 경우에는 콘택 공간 확보를 위하여 20% 정도의 칩 사이즈 증가를 감수해야 한다.

이에, 50~500Å 두께의 산화막을 먼저 형성하고 300~1000Å 두께의 질화막으로 스페이서를 형성한 후, 인산액을 이용한 습식 식각 공정을 통해 콘택 공간을 확보하는 방법이 제안된 바 있다.

그러나, 게이트들 사이에 유전율이 높은 질화막이 존재하면 이웃하는 게이트들간 커패시턴스(capcitacne)가 높아지게 되고, 그 결과 게이트들간 간섭(interference)이 커지게 되므로 정상적인 소자 동작이 이루어지지 않게 된다.

본 발명은 전술한 문제점을 해결하기 위하여 안출한 것으로써, 콘택 공간 확보를 용이하게 하기 위한 반도체 소자의 게이트 형성방법을 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 칩 사이즈 증가 없이 콘택 공간을 확보하는데 있다.

본 발명의 또 다른 목적은 게이트들간 간섭을 줄이어 소자의 전기적 특성을 향상시키는데 있다.

상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판상에 게이트를 형성하는 단계와, 상기 게이트를 포함한 반도체 기판의 전표면상에 하프늄 산화막을 형성하는 단계와, 상기 하프늄 산화막이 형성된 게이트 양측면에 산화막 스페이서를 형성하는 단계와, 상기 게이트 및 산화막 스페이서 양측 반도체 기판내에 소오스 및 드레인 영역을 형성하는 단계와, 상기 산화막 스페이서를 제거하는 단계를 포함한다.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.

도 1 내지 도 4는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도들이다.

도 1을 참조하면, 소자분리막(미도시) 및 웰(미도시) 등의 반도체 소자가 형성되기 위한 여러 가지 요소가 형성된 반도체 기판(10)상에 게이트 산화막(12), 플로팅 게이트 전극용 제 1 폴리 실리콘막(14), 유전막인 ONO막(16), 콘트롤 게이트 전극용 제 2 폴리 실리콘막(18), 텅스텐막(20) 및 하드마스크용 질화막(22)을 순차적으로 형성한다. 이어서, 상기 하드마스크용 질화막(22)의 소정영역에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴(미도시)를 식각 마스크로 하드마스크용 질화막(22)을 패터닝한다.

그런 다음, 상기 포토레지스트 패턴을 제거하고 상기 패터닝된 하드마스크용 질화막(22)을 식각 마스크로 상기 텅스텐막(20)과 제 2 폴리 실리콘막(18)과 ONO막(16)과 제 1 폴리실리콘막(14)과 게이트 산화막(12)을 식각하여, 게이트 산화막(12)과 제 1 폴리실리콘막(14)과 ONO막(16)과 제 2폴리실리콘막(18)과 텅스텐막(20)과 하드마스크용 질화막(22)이 적층된 구조의 게이트를 다수개 형성한다.

이어서, 상기 게이트 식각 공정시 식각면에 유발되는 손상을 보상하기 위하여 재산화(reoxidation)공정을 수행한다.

도 2를 참조하면, 상기 재산화공정이 수행된 결과물 전면에 하프늄(HfO₂) 산화막(24)을 형성한다.

상기 하프늄(HfO₂) 산화막(24)은 ALD(Atomic Layer Deposition), CVD(Chemical Vapor Deposition), PE(Plasma Enhancement) 타입의 공정 중 어느 하나를 이용하여 20~ 400Å 정도 두께로 형성한다.

상기 하프늄(HfO₂) 산화막(24)은 상기 텅스텐막(20)을 후속 산화공정으로부터 보호하기 위해 캡핑막(capping)의 역할과, 후속 습식 식각 공정에서 베리어(barrier) 역할을 수행한다.

상기 ALD 공정을 이용하여 상기 하프늄(HfO₂) 산화막(24)을 형성하는 과정을 보다 구체적으로 설명하면 다음과 같다.

우선, 배출 펌프를 갖춘 반응기내에 상기 게이트가 형성된 반도체 기판(10)을 위치시키고, 반응기내의 온도를 200 내지 400 ℃의 일정 온도로 유지하면서 Hf 소오스 가스인 (Hf(OC(CH₃)₃)₄)를 0.1 초 내지 3 초 동안 흘려주어 반도체 기판(10)의 표면에 Hf 원료물질이 흡착되도록 한다.

이어서, 상기 반응기내에 N₂ 가스를 0.1초 내지 3초 동안 흘려주거나 진공 퍼지시키어 미반응 Hf 소오스 가스 및 반응 부산물을 반응기 밖으로 배출시킨다.

그런 다음, 산소 소오스 가스인 기상의 H₂O를 0.1초 내지 3초 동안 반응기 내에 흘려주어 반도체 기판(10) 상부에 산소가 흡착되도록 한다. 이어, N₂ 가스를 0.1초 내지 3초 동안 반응기내에 흘려주거나 진공 퍼지하여 미반응 산소 소오스 및 반응 부산물을 반응기 밖으로 배출시킨다.

이와 같이 Hf 소오스 주입, 퍼지(N₂ 주입), 산소 소오스 주입, 퍼지(N₂ 주입)로 이루어지는 일련의 과정을 적어도 1회 이상 실시하여 원하는 두께의 하프늄(HfO₂) 산화막(24)을 형성한다.

그런 다음, 도 3에 도시하는 바와 같이, 상기 하프늄(HfO₂) 산화막(24)이 형성된 결과물 전면에 스페이서용 산화막을 형성하고, 상기 스페이서용 산화막을 에치백하여 상기 게이트 양측면에 스페이서(26)를 형성한다.

이때, 상기 하프늄(HfO₂) 산화막(24)이 캡핑막 역할을 하므로 상기 텅스텐(20)의 산화없이 스페이서 산화막의 형성이 가능하다.

그리고, 상기 스페이서용 산화막으로는 HTO막, LP-TEOS막, PE-TEOS막, PSG막, BPSG막, USG막, MTO막, SOG막, HDP막, SOQ막, HSG막, HSQ막 중 어느 하나를 사용하고, 그 형성 두께는 200~ 2000Å 정도가 되도록 하는 것이 바람직하다.

이어서, 상기 스페이서(26) 및 게이트를 마스크로 이온주입공정을 수행하여 반도체 기판 내에 소스/드레인 영역(28)을 형성한다.

도 4를 참조하면, 콘택 공간 확보를 위하여 HF나 BOE 등과 같은 실리콘 산화막 식각 용액을 사용하여 상기 스페이서(26)를 제거한다.

이때, 상기 상기 하프늄(HfO₂) 산화막(24)이 상기 스페이서(26) 제거 공정의 베리어(barrier) 역할을 수행하므로 상기 게이트의 손상은 일어나지 않는다.

이상으로, 본 발명에 따른 반도체 소자의 게이트 제조를 완료한다.

이상에서 살펴본 바와 같이 본 발명은 다음과 같은 효과가 있다.

첫째, 게이트 측면에 하프늄(HfO₂) 산화막을 형성하여 콘택 공간 확보를 위 한 스페이서 제거 공정시 게이트의 손상을 방지할 수 있다.

둘째, 이웃하는 게이트들 사이에 유전율이 낮은 물질이 형성되므로 이웃하는 게이트간 커패시턴스가 낮아지게 된다. 그 결과, 게이트간 간섭이 감소되게 되므로 소자의 전기적 특성을 향상시킬 수 있다.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (8)

1. 반도체 기판상에 게이트를 형성하는 단계;

   상기 게이트를 포함한 반도체 기판의 전표면상에 하프늄 산화막을 형성하는 단계;

   상기 하프늄 산화막이 형성된 게이트 양측면에 산화막 스페이서를 형성하는 단계;

   상기 게이트 및 산화막 스페이서 양측 반도체 기판내에 소오스 및 드레인 영역을 형성하는 단계;

   상기 산화막 스페이서를 제거하는 단계를 포함하는 반도체 소자의 게이트 형성방법.
2. 제 1항에 있어서,

   상기 하프늄 산화막은 상기 산화막 스페이서 형성시 상기 게이트의 산화를 방지하는 캡핑막(capping)으로써의 역할을 수행하고, 상기 산화막 스페이서 제거 공정시 상기 게이트의 식각을 방지하는 베리어(barrier)로써의 역할을 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
3. 제 1항에 있어서,

   상기 하프늄 산화막을 20~ 400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
4. 제 1항에 있어서,

   상기 하프늄 산화막은 ALD(atomic layer deposition), CVD(chemical vapor deposition), PE(plasma enhancement) 타입 공정 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
5. 제 1항에 있어서,

   상기 산화막 스페이서는 HTO막, LP-TEOS막, PE-TEOS막, PSG막, BPSG막, USG막, MTO막, SOG막, HDP막, SOQ막, HSG막 및 HSQ막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
6. 제 1항에 있어서,

   상기 산화막 스페이서를 200~ 2000Å의 두께로 형성하는 것을 포함하는 반도체 소자의 게이트 형성방법.
7. 제 1항에 있어서,

   상기 산화막 스페이서 제거시 HF 또는 BOE를 사용하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
8. 제1항에 있어서,

   상기 게이트를 형성한 후에 상기 게이트 측면에 발생된 손상을 보상하기 위한 재산화(reoxidation)공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.

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