TWI635599B - 記憶元件的製造方法 - Google Patents

Abstract

一種記憶元件的製造方法，其步驟如下。於基底上依序形成第一介電層與第一導體層。於基底、第一介電層以及第一導體層中形成第一開口與位於第一開口上的第二開口。於第一開口中形成隔離結構。於基底上形成第二介電層，使得第二介電層共形覆蓋第一導體層的頂面與第二開口的表面。對第二介電層進行熱處理，以強化第二介電層與第一導體層之間的鍵結。進行蝕刻製程，移除第二介電層的一部分，以暴露出隔離結構的頂面。

Description

記憶元件的製造方法

本發明是有關於一種半導體元件的製造方法，且特別是有關於一種記憶元件的製造方法。

近年來，由於快閃記憶體兼具高密度、低成本、可重複寫入及電可抹除性等優點，已然成為非揮發性記憶體元件的主流，並被廣泛的應用於各式可攜式電子產品中，例如筆記型電腦、數位隨身聽、數位相機、手機、遊戲主機等相關可攜式電子產品。

隨著記憶體製程的微縮，一般快閃記憶體的製程會發生以下問題：由於浮置閘極的側壁過於粗糙（rough），其使得閘間介電層與控制閘極填入浮置閘極之間的空間時，會導致孔洞（void）或縫隙（seam）形成在控制閘極中。所述孔洞或縫隙會降低元件的可靠度與良率。因此，如何提供一種快閃記憶體的製造方法，使浮置閘極的側壁平坦，以減少控制閘極中的孔洞或縫隙產生，進而提升元件的可靠度與良率，將成為重要的一門課題。

本發明提供一種記憶元件的製造方法，其可保護浮置閘極（floating gate）的側壁，以避免浮置閘極的側壁受到損傷，進而提升元件的可靠度與良率。

本發明提供一種記憶元件的製造方法，其步驟如下。於基底上依序形成第一介電層與第一導體層。於基底、第一介電層以及第一導體層中形成第一開口與位於第一開口上的第二開口。於第一開口中形成隔離結構，其中隔離結構的頂面低於第一導體層的頂面。於基底上形成第二介電層，使得第二介電層共形覆蓋第一導體層的頂面與第二開口的表面。對第二介電層進行熱處理，以強化第二介電層與第一導體層之間的鍵結。進行蝕刻製程，移除第二介電層的一部分，以暴露出隔離結構的頂面。於基底上形成第三介電層，使得第三介電層覆蓋第二介電層的剩餘部分與隔離結構的頂面。

基於上述，本發明可藉由快速熱退火處理以強化第二介電層與第一導體層（例如是浮置閘極）之間的Si-N鍵結。在蝕刻製程之後，仍有剩餘的第二介電層配置在浮置閘極的側壁上，以保護浮置閘極不受損傷。因此，浮置閘極可具有平滑表面，以減少第二導體層（例如是控制閘極）中的孔洞或縫隙的產生，進而提升元件的可靠度與良率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。

另外，以下段落之記憶元件是以快閃記憶體（Flash）為例。但本發明不以此為限，在其他實施例中，所述記憶元件也可以是快閃記憶體陣列。

請參照圖1A，本實施例提供一種記憶元件的製造方法，其步驟如下。首先，提供基底100。在本實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。

接著，在基底100上依序形成第一介電層106與第一導體層108。在本實施例中，第一介電層106可以是穿隧介電層；第一導體層108可以是浮置閘極。第一介電層106的材料包括氧化矽；第一導體層108的材料包括多晶矽。在一實施例中，第一介電層106的厚度可介於50Å至80Å之間，其形成方法可以是化學氣相沉積法。第一導體層108的厚度可介於70 nm至100 nm之間，其形成方法可以是化學氣相沉積法。

之後，於基底100、第一介電層106以及第一導體層108中形成第一開口10與位於第一開口10上的第二開口20。第一開口10與第二開口20的形成方法可例如是在第一導體層108上形成罩幕圖案（未繪示）。所述罩幕圖案暴露出第一導體層108的部分表面，以定義出第一開口10與第二開口20的位置。以所述罩幕圖案為罩幕，移除部分基底100、部分第一介電層106以及部分第一導體層108，以形成第一開口10與第二開口20。

接著，於第一開口10中形成隔離結構101。詳細地說，隔離結構101可包括第一隔離材料102與第二隔離材料104。第一隔離材料102共形地形成在第一開口10中，以覆蓋第一開口10的側壁與底面。第二隔離材料104形成在第一隔離材料102的內表面上，並填滿第一開口10。如圖1A所示，第一隔離材料102包覆第二隔離材料104，使得第一隔離材料102位於基底100與第二隔離材料104之間。在一實施例中，第一隔離材料102可以是高溫氧化物（High temperature oxide，HTO）。第二隔離材料104可以是旋塗式玻璃（spin-on glass，SOG）。

值得注意的是，如圖1A所示，隔離結構101的頂面101T低於第一導體層108的頂面108T，其使得第一導體層108的部分側壁108S外露。也就是說，第二開口20暴露出第一導體層108的部分側壁108S，其可增加第一導體層108與後續形成的第二導體層116（如圖1E所示）之間的接觸面積，進而提升閘極耦合率（gate-coupling ratio，GCR）。在一實施例中，隔離結構101的頂面101T可高於第一介電層106的頂面106T。在一實施例中，隔離結構101的頂面101T為具有凹陷R的表面。但本發明不以此為限，在其他實施例中，隔離結構101的頂面101T也可以是平坦的表面。

請參照圖1A與圖1B，於基底100上形成第二介電層110。第二介電層110共形覆蓋第一導體層108的頂面108T、第一導體層108的部分側壁108S以及隔離結構101的頂面101T（亦即第二開口20的表面）。在一實施例中，第二介電層110的材料包括氮化矽、氮氧化矽或其組合。第二介電層110的厚度可介於1 nm至2 nm之間，其形成方法可以是電漿氮化處理法或化學氣相沉積法。

接著，對第二介電層110進行熱處理112，以強化第二介電層110與第一導體層108之間的鍵結。詳細地說，所述熱處理112可加強第一導體層108中的矽（Si）與第二介電層110中的氮（N）的Si-N鍵結。在替代實施例中，所述熱處理112之後，亦可在第一導體層108與第二介電層110之間形成氮氧化矽（SiON）。而此氮氧化矽會被後續的濕式蝕刻製程（如圖1C所示）所移除。另一方面，覆蓋隔離結構101的頂面101T上的第二介電層110則未被強化。

在一實施例中，所述熱處理112可以是快速熱退火處理。在一實施例中，所述快速熱退火處理的溫度為850°C至1050°C，而快速熱退火處理的時間為1秒至60秒，其通入的氣體為氮氣。在替代實施例中，所述快速熱退火處理的溫度為950°C至1000°C，而快速熱退火處理的時間為1秒至10秒，或是1秒至5秒，其通入的氣體為氮氣。當快速熱退火處理的時間超過10秒時，將會產生額外的熱預算（thermal budget），其容易導致元件的不穩定，並造成產能的浪費。具體來說，此熱處理112是在整個元件的所有井區的離子佈植製程之後才進行。因此，當所述井區在面臨此熱處理112的時間超過10秒時，便會產生額外的熱預算，使得所述井區中的摻質擴散，進而導致元件的不穩定。而當快速熱退火處理的時間小於1秒時，則會使得第一導體層108與第二介電層110之間的Si-N鍵結的強度不足，而使得後續蝕刻製程損害第一導體層108的表面，進而降低元件的可靠度與良率。

請參照圖1B與圖1C，在熱處理112之後，進行蝕刻製程，移除第二介電層110的一部分，以暴露出隔離結構101的頂面101T。在一實施例中，所述蝕刻製程可以是濕式蝕刻製程，其可使用稀釋氫氟酸（DHF）溶液當作蝕刻液。由於上述熱處理112已強化了第一導體層108與第二介電層110之間的Si-N鍵結，因此，在蝕刻製程之後，仍有殘留的第二介電層110a覆蓋第一導體層108的頂面108T與側壁108S。在一實施例中，覆蓋在第一導體層108上的第二介電層110a的剩餘部分的厚度小於等於20Å。

值得一提的是，殘留的第二介電層110a可保護第一導體層108的頂面108T與側壁108S不被蝕刻，而使得第一導體層108的頂面108T與側壁108S保持平滑。具有平滑表面的第一導體層108可減少後續形成的第二導體層116（如圖1E所示）中的孔洞或縫隙的產生，進而提升元件的可靠度與良率。另外，在蝕刻製程之後，可完全清除隔離結構101的頂面101T上的第二介電層（如圖1C所示），以避免記憶元件操作時隔離結構101兩側的第一導體層108之間的電性干擾（electrical disturbance）問題。

請參照圖1C與圖1D，於基底100上形成第三介電層114。第三介電層114共形地覆蓋第二介電層110a的剩餘部分與隔離結構101的頂面101T上。在一實施例中，第三介電層114與隔離結構101的頂面101T直接接觸。在一實施例中，第三介電層114可例如是由氧化矽/氮化矽/氧化矽/氮化矽所構成的複合層結構。但本發明不以此為限，在其他實施例中，第三介電層114可以是任意層數的氧化矽與氮化矽所構成的複合層結構。在替代實施例中，第三介電層114亦可以是由高介電常數材料所構成的複合層結構，所述高介電常數材料可以是介電常數大於4的介電材料。在一實施例中，第三介電層114的厚度可介於9 nm至14 nm之間，其形成方法包括熱氧化法、化學氣相沉積法、電漿氮化處理法或其組合。第二介電層110a與第三介電層114所構成的介電結構可用以當作第一導體層108（例如是浮置閘極）與後續形成的第二導體層116（例如是控制閘極）之間的閘間介電層，以電性隔絕第一導體層108與第二導體層116（如圖1E所示）。

請參照圖1D與圖1E，在形成第三介電層114之後，可於基底100上形成第二導體層116。第二導體層116填入第二開口20中並覆蓋第一導體層108的頂面108T。在本實施例中，第二導體層116可以是控制閘極。第二導體層116的材料包括多晶矽。在一實施例中，第二導體層116的厚度可介於35 nm之間，其形成方法可以是化學氣相沉積法。

綜上所述，本發明可藉由快速熱退火處理以強化第二介電層與第一導體層（例如是浮置閘極）之間的Si-N鍵結。在蝕刻製程之後，仍有剩餘的第二介電層配置在浮置閘極的側壁上，以保護浮置閘極不受損傷。因此，浮置閘極可具有平滑表面，以減少第二導體層（例如是控制閘極）中的孔洞或縫隙的產生，進而提升元件的可靠度與良率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧第一開口
20‧‧‧第二開口
100‧‧‧基底
101‧‧‧隔離結構
101T‧‧‧頂面
102‧‧‧第一隔離材料

104‧‧‧第二隔離材料

106‧‧‧第一介電層

106T‧‧‧頂面

108‧‧‧第一導體層

108T‧‧‧頂面

108S‧‧‧側壁

110、110a‧‧‧第二介電層

112‧‧‧熱處理

114‧‧‧第三介電層

116‧‧‧第二導體層

R‧‧‧凹陷

圖1A至圖1E是依照本發明一實施例的一種記憶元件的製造流程的剖面示意圖。

Claims (10)

1. 一種記憶元件的製造方法，包括：於一基底上依序形成一第一介電層與一第一導體層；於該基底、該第一介電層以及該第一導體層中形成一第一開口與位於該第一開口上的一第二開口；於該第一開口中形成一隔離結構，其中該隔離結構的頂面低於該第一導體層的頂面；於該基底上形成一第二介電層，使得該第二介電層共形覆蓋該第一導體層的頂面與該第二開口的表面；對該第二介電層進行一熱處理，以強化該第二介電層與該第一導體層之間的鍵結，其中該熱處理所通入的氣體為氮氣；進行一蝕刻製程，移除該第二介電層的一部分，以暴露出該隔離結構的頂面；以及於該基底上形成一第三介電層，使得該第三介電層覆蓋該第二介電層的剩餘部分與該隔離結構的頂面。
2. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該熱處理包括一快速熱退火處理。
3. 如申請專利範圍第2項所述的記憶元件的製造方法，其中該快速熱退火處理的溫度為850℃至1050℃，該快速熱退火處理的時間為1秒至60秒。
4. 如申請專利範圍第2項所述的記憶元件的製造方法，其中該快速熱退火處理的溫度為950℃至1000℃，該快速熱退火處理的時間為1秒至10秒。
5. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該第一介電層為穿隧介電層，其材料包括氧化矽，該第三介電層包括由氧化矽/氮化矽/氧化矽/氮化矽所構成的複合層結構。
6. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該第二介電層的材料包括氮化矽、氮氧化矽或其組合。
7. 如申請專利範圍第1項所述的記憶元件的製造方法，其中該第一導體層為浮置閘極，其材料包括多晶矽。
8. 如申請專利範圍第1項所述的記憶元件的製造方法，移除該第二介電層的該部分之後，覆蓋在該第一導體層上的該第二介電層的剩餘部分的厚度小於等於20Å。
9. 如申請專利範圍第1項所述的記憶元件的製造方法，在形成該第三介電層之後，更包括於該基底上形成一第二導體層，使得該第二導體層填入該第二開口中。
10. 如申請專利範圍第9項所述的記憶元件的製造方法，其中該第一導體層為浮置閘極，該第二導體層為控制閘極，而介於該第一導體層與該第二導體層之間的該第二介電層與該第三介電層為閘間介電層。