KR100661216B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로서, 플래쉬 메모리 소자의 전기적 특성을 향상시킬 수 있는 게이트 구조를 가지는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
본 발명에 따르면, 플래쉬 메모리 소자를 제조하는 공정에 있어서, 대칭 형상의 게이트를 제 1 도전층으로 하나의 게이트 패턴으로 형성하고, 제 2 도전층을 적층한 후 분리시킴으로써, 두 개의 스플릿 게이트 영역 사이의 공간에 스트링거가 발생하는 것을 방지함과 동시에 플래쉬 메모리 소자의 전기적 특성을 향상시킬 수 있다.
게이트, 스트링거, 플래쉬 메모리
Description
도 1a 내지 도 1e는 종래의 스플릿 게이트 셀 구조의 플래쉬 메모리 소자 제조방법을 설명하는 공정 순서도.
도 2a 내지 도 2g는 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조방법을 설명하기 위한 공정 단면도.
도 3은 본 발명에 따른 플래쉬 메모리 소자 제조 방법으로 제조된 스플릿 게이트를 보여주는 SEM사진.
<도면의 주요부분에 대한 부호 설명>
200 : 반도체 기판 201 : 게이트 절연막
203 : 제 1 게이트 패턴 203a, 203b : 제 1, 2 플로팅 게이트 전극
209 : ONO층 213 : 제 2 도전층
213a, 213b : 제 1, 2 콘트롤 게이트 전극
217 : 층간 절연막 220 : 포토 레지스트
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로서, 플래쉬 메모리 소자의 전기적 특성을 향상시킬 수 있는 게이트 구조를 가지는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
플래쉬 메모리 소자는 전원이 공급되지 않더라도 그 메모리 셀에 저장되어 있는 정보를 유지할 뿐만 아니라, 회로기판에 장착되어 있는 상태로 고속의 전기적 소거가 가능한 비휘발성 메모리 소자이다. 플래쉬 메모리 기술은 셀 구조를 다양한 형태로 개선시키면서 계속적으로 발전하여 왔다. 이러한 다양한 셀의 종류로는 스택 게이트 셀(stacked gate cell), 스플릿 게이트 셀(split gate cell) 등의 구조가 있다.
도 1a 내지 도 1e는 종래의 스플릿 게이트 셀 구조의 플래쉬 메모리 소자 제조방법을 설명하는 공정 순서도이다.
먼저, 도 1a에 도시한 바와 같이 반도체 기판(100)상에 게이트 절연막(101), 제 1 도전층, ONO(Oxide-Nitride-Oxide)층(109)을 순차적으로 적층한다. 그런 다음, 상기 ONO층(109) 및 제 1 도전층을 선택적으로 패터닝하여 제 1 게이트 패턴(103)을 형성한다. 이어, 상기 반도체 기판(100)을 열처리하여 상기 제 1 게이트 패턴(103)의 좌우 측벽에 열산화막(105)을 성장시킨다.
도 1b에 도시한 바와 같이, 상기 제 1 게이트 패턴(103)을 포함한 기판 전면 상에 제 2 도전층을 적층한다.
이어서, 도 1c에 도시한 바와 같이 상기 제 2 도전층을 선택적으로 패터닝하여 상기 제 1 게이트 패턴(103)의 상부와 일측면에만 남도록 한다. 이에 따라, 상 기 제 1 게이트 패턴(103)의 일측에 제 2 게이트 패턴(113)이 형성되어 제 1 게이트 패턴(103)과 제 2 게이트 패턴(113)을 구비하는 스플릿 게이트의 형태가 형성된다.
다음으로, 상기 제 2 게이트 패턴(113)의 표면에 열산화막(도시하지 않음)을 형성한다. 이어, 그런 다음, 기판 전면을 대상으로 저농도의 불순물 이온을 주입하여 기판 내부에 LDD구조를 위한 저농도 불순물 이온 영역(n-)을 형성한다.
이어서, 도 1d에 도시한 바와 같이 상기 제 2 게이트 패턴(113)의 측벽에 스페이서(115)를 형성하고 소스/드레인 형성을 위한 고농도의 불순물 이온을 주입하면 플래쉬 메모리 소자의 게이트 전극을 형성할 수 있다.
이와 같이, 종래의 플래쉬 메모리 소자의 제조방법에 의해 메모리 셀 영역에 대칭 형상을 갖는 스플릿 게이트가 형성되는데, 스플릿 게이트의 제 2 게이트 패턴(113) 형성을 위한 제 2 도전층 적층시 기판 상의 소정 영역에 제 1 게이트 패턴(103)과 산화막-질화막-산화막의 ONO층(109)이 기 적층된 상태이기 때문에 상기 산화막, 질화막 및 제 1 게이트 패턴(103)으로 인한 단차로 인해 두 개의 스플릿 게이트 영역 사이의 공간이 움푹 파인 그루브(groove)(G)를 갖게 된다.
이에 따라, 후속의 제 2 도전층의 패터닝에 의한 제 2 게이트 패턴(113) 형성시 상기 두 개의 스플릿 게이트 영역 사이의 공간에 존재하는 제 2 도전층은 상기 스플릿 게이트 영역 상의 제 2 도전층에 비해 상기 그루브에 의해 불완전 식각이 발생하게 된다.
구체적으로, 상기 제 2 도전층의 선택적 건식 식각시 식각 부산물인 폴리머 (polymer)가 발생되는데 상기 폴리머가 상기 제 1 게이트 패턴의 측면에 쌓이게 되어 식각 가스가 두 개의 스플릿 게이트 영역 사이의 공간에 충분히 전달되지 못하게 되어 불완전 식각이 발생하는 것이다.
이와 같은 불완전 식각의 결과, 상기 두 개의 스플릿 게이트 영역 사이의 공간에 상기 제 2 도전층의 미식각된 잔류물인 스트링거(stringer)(113a)가 발생하게 된다.
한편, 도 1e에 도시된 바와 같이, 상기 두 개의 스플릿 게이트 영역 사이의 공간은 후속의 공정을 통해 상부 배선과 연결되는 콘택홀(h)이 형성되는 부위이므로, 상기 콘택홀이 형성되는 부위에 스트링거(X)가 발생함에 따라 콘택 저항을 악화시키는 등의 전기적 특성 저하를 야기하게 된다.
본 발명은 플래쉬 메모리 소자를 제조하는 공정에 있어서, 대칭 형상의 게이트를 제 1 도전층으로 하나의 게이트 패턴으로 형성하고, 제 2 도전층을 적층한 후 분리시킴으로써, 두 개의 스플릿 게이트 영역 사이의 공간에 스트링거가 발생하는 것을 방지함과 동시에 플래쉬 메모리 소자의 전기적 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 플래쉬 메모리 소자의 제조 방법은, 반도체 기판을 준비하는 단계와; 상기 반도체 기판 전면에 게이트 절연막, 제 1 도전층 및 절연막을 순차적으로 형성하는 단계와; 상기 제 1 도전층 및 절연 막을 선택적으로 패터닝하여 제 1, 2 플로팅 게이트 영역을 포함하는 제 1 게이트 패턴을 형성하는 단계와; 상기 제 1 게이트 패턴 및 절연막 전면에 제 2 도전층을 적층하는 단계와; 상기 제 2 도전층 상에 제 1, 2 플로팅 게이트 영역 사이를 노출시키는 포토레지스트층을 형성하는 단계와; 상기 포토 레지스트층을 마스크로 하여 상기 제 2 도전층을 식각하여 제 1, 2 콘트롤 게이트 전극을 형성하는 단계와; 상기 식각된 제 2 도전층에 의해 노출된 상기 절연막을 식각하는 단계와; 상기 식각된 제 2 도전층, 절연막에 의해 노출된 상기 제 1 게이트 패턴을 식각하여 제 1, 2 플로팅 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 제 1, 2 플로팅 게이트 전극을 형성하는 단계 이후에는, 상기 반도체 기판에 불순물 이온을 주입하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제 1, 2 콘트롤 게이트 전극 상에는 층간 절연막이 형성되고, 상기 제 1, 2 콘트롤 게이트 전극 사이에 콘택홀이 형성되는 단계를 더 포함하는 것을 특징으로 한다.
상기 제 1, 2 플로팅 게이트 전극과 상기 제 1, 2 콘트롤 게이트 전극의 마주하는 측면에 스페이서가 형성되는 단계를 더 포함하는 것을 특징으로 한다.
상기 절연막은 산화막-질화막-산화막으로 이루어진 것을 특징으로 한다.
상기 제 2 도전층을 식각하여 제 1, 2 콘트롤 게이트 전극을 형성하는 단계는, 상기 제 2 도전층은 플라즈마 식각 장비에서 압력 조건은 2~8 mT, 소스 전력은 200~800W, 바텀 전력은 10~60W, 식각 가스는 10~80sccm의 CF4를 사용하며, 식각 시 간은 20~60sec 로 식각이 진행되는 1단계와; 상기 제 2 도전층은 플라즈마 식각 장비에서 압력 조건은 2~8 mT, 소스 전력은 300~600W, 바텀 전력은 50~100W, 식각 가스는 50~100sccm의 CL2 가스, 100~200sccm의 HBr 가스, 5~20sccm의 HeO2 가스로 식각이 진행되는 제 2단계와; 상기 제 2 도전층은 플라즈마 식각 장비에서 압력 조건은 10~30 mT, 소스 전력은 200~400W, 바이어스 전력은 50~100W, 식각 가스는 50~100sccm의 CL2 가스, 100~200sccm의 HBr 가스, 5~20sccm의 HeO2 가스로 식각이 진행되는 3단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 식각된 제 2 도전층에 의해 노출된 상기 절연막을 식각하는 단계는, 상기 절연막이 플라즈마 식각 장비에서 압력 조건은 2~8 mT, 소스 전력은 400~800W, 바이어스 전력은 100~500W, 식각 가스는 50~150sccm의 CF4로 식각이 진행되는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 게이트 패턴을 식각하여 제 1, 2 플로팅 게이트 전극을 형성하는 단계는, 상기 제 1 게이트 패턴은 플라즈마 식각 장비에서 압력 조건은 10~30 mT, 소스 전력은 200~400W, 바이어스 전력은 50~100W, 식각 가스는 50~150sccm의 CL2 가스, 100~250sccm의 HBr 가스, 10~70sccm의 HeO2 가스로 식각이 진행되는 1단계와; 상기 제 1 게이트 패턴은 플라즈마 식각 장비에서 압력 조건은 50~100 mT, 소스 전력은 500~800W, 바이어스 전력은 50~100W, 식각 가스는 150~300sccm의 HBr, 10~30sccm의 HeO2로 식각이 진행되는 2단계를 포함하는 것을 특징으로 한다.
상기 제 1 게이트 패턴은 실리콘 산화막과 고선택비로 식각되는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조방법을 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이 단결정 실리콘 등의 재질로 이루어지는 반도체 기판(200)에 대해 액티브 영역을 정의하기 위해 아이솔레이션(isolation) 공정, 예를 들어 STI(Shallow Trench Isolation, STI) 공정을 이용하여 상기 반도체 기판(200)의 필드 영역에 소자분리막(도시되지 않음)을 형성한다. 그런 다음, 상기 기판(200) 전면 상에 게이트 절연막(201)을 형성한다.
상기 게이트 절연막(201)은 퍼니스 장비에서 열산화(thermal oxidation)으로 약 700℃에서 성장하여 형성된다.
이어서, 상기 게이트 절연막(201) 상에 제 1 도전층 및 ONO층(209)을 순차적으로 적층한다. 여기서, 상기 제 1 도전층은 약 2000~2500Å 두께의 폴리실리콘(poly-silicon)층으로 형성할 수 있으며, 상기 ONO층(209)은 약 500~1000Å 두께의 산화막(oxide)-질화막(nitride)-산화막(oxide) 구조로 형성할 수 있다.
이와 같은 상태에서, 상기 절연막 상에 감광막을 도포한 다음, 통상의 포토리소그래피 공정을 이용하여 제 1 게이트 패턴(203) 영역을 정의하는 감광막 패턴(도시하지 않음)을 형성한다. 그런 다음, 상기 감광막 패턴을 식각 마스크로 이용하 여 노출된 상기 게이트 절연막(201) 및 제 1 도전층을 순차적으로 식각, 제거하여 제 1 게이트 패턴(203)을 형성한다.
여기서, 상기 제 1 게이트 패턴(203)은 제 1 플로팅 게이트(203a)와 제 2 플로팅 게이트(203b)를 연결하여 일체로 형성된다.
상기 제 1 게이트 패턴(203)이 형성된 상태에서, 상기 반도체 기판(200)을 열처리하여 상기 제 1 게이트 패턴(103)의 좌우 측벽에 열산화막(205)을 성장시킨다.
이와 같은 상태에서, 상기 제 1 게이트 패턴(203)을 포함한 반도체 기판(200) 전면 상에 제 2 게이트 패턴(213) 형성을 위한 제 2 도전층(213)을 LPCVD(low pressure chemical vapor deposition;저압화학기상증착) 공정으로 약 2500~3000Å 두께로 적층한다.
이때, 상기 제 2 도전층(213)은 상기 제 1 게이트 패턴(203) 상에서 단차가 형성되지 않으므로, 상기 제 1 게이트 패턴(203) 상에서 그루브(groove)가 발생하지 않는다.
이어, 도 2b에 도시된 바와 같이, 상기 제 2 도전층(213) 상에 포토레지스트층(220)을 형성하는데, 상기 포토 레지스트층(220)은 상기 제 1 게이트 패턴(203) 상의 제 2 도전층의 일부를 소정 노출시킨다.
이어서, 도 2c 내지 도 2e에 도시된 바와 같이, 상기 포토레지스트층(220)은 상기 제 2 도전층(213)을 식각하여 제 1 식각홀(h1)을 형성하며 제 2 게이트 패턴(213a, 213b)을 형성할 뿐 아니라, 연이어 제 2 식각홀(h2) 및 제 3 식각홀(h3)을 형성하며 상기 ONO층(209) 및 제 1 게이트 패턴(203)을 스플릿하여 제 1 플로팅 게이트 전극(203a), 제 2 플로팅 게이트 전극(203b)으로 형성할 수 있는 패턴을 형성한다.
이때, 상기 제 1 식각홀(h1)과 제 2 식각홀(h2)의 폭은 약 4000~7000Å으로 이루어진다.
따라서, 상기 제 2 도전층(213)의 식각시 두 개의 제 1, 2 플로팅 게이트 전극(203a, 203b) 사이의 공간에도 식각 가스가 충분히 전달되어 해당 영역에 스트링거(stringer)가 발생하는 것을 억제할 수 있게 된다.
이와 같은 제 2 도전층(213) 및 ONO층(209) 및 제 1 게이트 패턴(203)의 식각 공정은 플라즈마 식각 챔버 내에서 이루어지며, 상기 제 2 도전층(213), ONO층(209) 및 제 1 게이트 패턴(203)을 동일한 플라즈마 식각 챔버 내에서 식각하기 위하여 6단계에 걸쳐 조건을 달리하며 식각한다.
상기 플라즈마 식각 챔버는 저압 속에서 식각 가스가 플라즈마로 이온화되어 식각 분위기를 제공하고 소스 전력(source power)과 반도체 기판에 걸려진 바텀 전력(bottom power)에 의해 식각 가스가 상기 제 2 도전층(213), ONO층(209) 및 제 1 게이트 패턴(203)을 식각하도록 한다.
먼저, 1단계로서, 상기 포토레지스트층(220)에 의해 노출된 제 2 도전층(213)은 BT(break through) 공정으로서, 압력 조건은 2~8 mT, 소스 전력은 200~800W, 바텀 전력은 10~60W, 식각 가스는 10~80sccm의 CF4를 사용하며, 식각 시 간은 20~60sec 로서 진행한다.
이때, 상기 제 2 도전층(213)인 폴리 실리콘은 짧은 시간동안 브레이크 쓰루되어 이후 메인 식각을 준비한다.
2단계로서, 상기 BT공정 이후의 메인 식각 공정으로서, 압력 조건은 2~8 mT, 소스 전력은 300~600W, 바텀 전력은 50~100W, 식각 가스는 50~100sccm의 CL2 가스, 100~200sccm의 HBr 가스, 5~20sccm의 HeO2 가스를 사용하며 제 2 도전층인 폴리실리콘의 식각을 진행한다.
이후, 3단계로서, 상기 메인 식각으로 제 2 도전층(213)을 식각하며 폴리 실리콘과 상기 제 2 도전층(213) 하부의 ONO층(209)의 식각 선택비를 이용하여 식각이 정지되는 지점(End Point)를 찾는 공정을 수행한다.
이때, 플라즈마 식각 공정의 압력 조건은 10~30 mT, 소스 전력은 200~400W, 바이어스 전력은 50~100W, 식각 가스는 50~100sccm의 CL2 가스, 100~200sccm의 HBr 가스, 5~20sccm의 HeO2 가스를 사용하며 제 2 도전층인 폴리실리콘의 식각을 진행한다.
이에 따라, 상기 제 2 도전층(213)의 식각이 이루어지고 엔드 포인트(end poing)를 감지한 후, 소정 시간 오버 에칭하여 이후 ONO층(209)의 BT 공정을 대신할 수 있다.
상기 1 내지 3 단계에서 이루어진 제 2 도전층(209) 식각 공정에서 각 단계에 따라 조건을 달리하여 식각함으로써 수직한 프로파일(profile)을 가지는 제 1, 2 콘트롤 게이트 전극(203a, 203b)을 형성할 수 있다.
4단계에서는, ONO층(209)을 메인 식각하는 공정으로서, 압력 조건은 2~8 mT, 소스 전력은 400~800W, 바이어스 전력은 100~500W, 식각 가스는 50~150sccm의 CF4를 사용한다. 이때, 소정 시간 오버 에칭하여 이후 제 1 게이트 패턴의 BT 공정을 대신할 수 있다.
5단계에서는, 제 1 게이트 패턴(203)을 식각하는 플라즈마 식각 공정의 압력 조건은 10~30 mT, 소스 전력은 200~400W, 바이어스 전력은 50~100W, 식각 가스는 50~150sccm의 CL2 가스, 100~250sccm의 HBr 가스, 10~70sccm의 HeO2 가스를 사용하며 제 1 게이트 패턴인 폴리실리콘의 식각을 진행한다.
6단계에서는, 상기 제 1 게이트 패턴(203)과 게이트 절연막(201)인 실리콘 산화막과의 고(high) 선택비(약 1:2000)를 이용하여 플라즈마 식각하는데 공정 조건은, 압력 조건은 50~100 mT, 소스 전력은 500~800W, 바이어스 전력은 50~100W, 식각 가스는 150~300sccm의 HBr, 10~30sccm의 HeO2를 사용한다.
이때, 상기 제 1 게이트 패턴(203)이 제 1 플로팅 게이트 전극(203a), 제 2 플로팅 게이트 전극(203b)으로 완전히 분리되고, 상기 제 1 플로팅 게이트 전극(203a)과 제 2 플로팅 게이트 전극(203b) 사이에 잔여 폴리실리콘이 남지 않도록 소정 시간 오버에칭한다. 이때, 상기 6단계의 플라즈마 식각 공정은 폴리실리콘과 실리콘 산화막의 고선택비를 이용하므로 오버에칭시에 막손상을 일으키지 않는다.
이에 따라, 서로 소정 간격 이격된 제 1 플로팅 게이트 전극(203a)과 제 2 플로팅 게이트 전극(203b) 및 상기 제 1, 2 플로팅 게이트 전극(203a, 203b) 상에 각각 상부 및 측면에 형성된 제 1, 2 콘트롤 게이트 전극(213a, 213b)으로 구성되는 스플릿 게이트가 완성된다.
상기 제 1 플로팅 게이트 전극(203a)과 제 2 플로팅 게이트 전극(203b)의 이격 간격은 약 4000~7000Å가 된다.
이후, 상기 포토레지스트층(220)은 제거된다.
이와 같은 상태에서, 도 2f에 도시한 바와 같이 기판(201) 전면 상에 저농도의 불순물 이온을 주입하여 상기 스플릿 게이트 좌우의 반도체 기판(200) 내부에 LDD 구조를 위한 저농도 불순물 이온 영역(n-)을 형성한다. 이어, 상기 제 1, 2 플로팅 게이트 전극(203a 203b), ONO층(209), 제 1, 2 콘트롤 게이트 전극(213a, 213b)으로 이루어진 스플릿 게이트를 포함한 반도체 기판(200) 전면 상에 스페이서(215) 형성을 위한 산화막 및 질화막을 순차적으로 적층한 다음, 이방성 식각하여 상기 스플릿 게이트의 좌우 측벽에 스페이서(212)를 형성한다. 상기 스페이서(212)가 형성된 상태에서, 반도체 기판(200) 전면 상에 소스/드레인 형성을 위한 고농도의 불순물 이온 주입 공정을 실시한다.
이후, 도 2g에 도시된 바와 같이, 상기 스플릿 게이트를 포함한 반도체 기판(200) 전면 상에 층간절연막(217)을 적층하고, 상기 두 개의 스플릿 게이트 영역 사이의 공간의 기판(200)이 노출되도록 상기 층간절연막(217)을 선택적으로 식각하여 콘택홀(h4)을 형성하는 등의 통상의 반도체 소자의 단위 공정을 적용하면 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조방법은 완료된다.
도 3은 본 발명에 따른 플래쉬 메모리 소자 제조 방법으로 제조된 스플릿 게이트를 보여주는 SEM사진이다.
도 3에 도시된 바와 같이, 상기 콘택홀이 형성되는 부위인 두 개의 스플릿 게이트 영역 사이의 공간에 스트링거 등의 디펙트(defect)가 발생하지 않게 됨에 따라 콘택 저항을 개선하고 불량을 방지할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명은 플래쉬 메모리 반도체 소자를 제조시에 두 개의 스플릿 게이트 영역 사이의 공간에 스트링거 등의 디펙트(defect)를 방지하여 수율을 향상시키고, 상기 스플릿 게이트 영역에 콘택홀 형성시에 콘택 저항을 개선하여 제품의 신뢰도 및 소자 특성을 향상시키는 효과가 있다.
Claims (9)
- 반도체 기판을 준비하는 단계와;상기 반도체 기판 전면에 게이트 절연막, 제 1 도전층 및 절연막을 순차적으로 형성하는 단계와;상기 제 1 도전층 및 절연막을 선택적으로 패터닝하여 제 1, 2 플로팅 게이트 영역을 포함하는 제 1 게이트 패턴을 형성하는 단계와;상기 제 1 게이트 패턴 및 절연막 전면에 제 2 도전층을 적층하는 단계와;상기 제 2 도전층 상에 제 1, 2 플로팅 게이트 영역 사이를 노출시키는 포토레지스트층을 형성하는 단계와;상기 포토 레지스트층을 마스크로 하여 상기 제 2 도전층을 식각하여 제 1, 2 콘트롤 게이트 전극을 형성하는 단계와;상기 식각된 제 2 도전층에 의해 노출된 상기 절연막을 식각하는 단계와;상기 식각된 제 2 도전층, 절연막에 의해 노출된 상기 제 1 게이트 패턴을 식각하여 제 1, 2 플로팅 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 제 1, 2 플로팅 게이트 전극을 형성하는 단계 이후에는, 상기 반도체 기판에 불순물 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메 모리 소자의 제조 방법.
- 제 1항에 있어서,상기 제 1, 2 콘트롤 게이트 전극 상에는 층간 절연막이 형성되고, 상기 제 1, 2 콘트롤 게이트 전극 사이에 콘택홀이 형성되는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 제 1, 2 플로팅 게이트 전극과 상기 제 1, 2 콘트롤 게이트 전극의 마주하는 측면에 스페이서가 형성되는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 절연막은 산화막-질화막-산화막으로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 제 2 도전층을 식각하여 제 1, 2 콘트롤 게이트 전극을 형성하는 단계는,상기 제 2 도전층은 플라즈마 식각 장비에서 압력 조건은 2~8 mT, 소스 전력 은 200~800W, 바텀 전력은 10~60W, 식각 가스는 10~80sccm의 CF4를 사용하며, 식각 시간은 20~60sec 로 식각이 진행되는 1단계와;상기 제 2 도전층은 플라즈마 식각 장비에서 압력 조건은 2~8 mT, 소스 전력은 300~600W, 바텀 전력은 50~100W, 식각 가스는 50~100sccm의 CL2 가스, 100~200sccm의 HBr 가스, 5~20sccm의 HeO2 가스로 식각이 진행되는 제 2단계와;상기 제 2 도전층은 플라즈마 식각 장비에서 압력 조건은 10~30 mT, 소스 전력은 200~400W, 바이어스 전력은 50~100W, 식각 가스는 50~100sccm의 CL2 가스, 100~200sccm의 HBr 가스, 5~20sccm의 HeO2 가스로 식각이 진행되는 3단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 식각된 제 2 도전층에 의해 노출된 상기 절연막을 식각하는 단계는,상기 절연막이 플라즈마 식각 장비에서 압력 조건은 2~8 mT, 소스 전력은 400~800W, 바이어스 전력은 100~500W, 식각 가스는 50~150sccm의 CF4로 식각이 진행되는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 제 1 게이트 패턴을 식각하여 제 1, 2 플로팅 게이트 전극을 형성하는 단계는,상기 제 1 게이트 패턴은 플라즈마 식각 장비에서 압력 조건은 10~30 mT, 소스 전력은 200~400W, 바이어스 전력은 50~100W, 식각 가스는 50~150sccm의 CL2 가스, 100~250sccm의 HBr 가스, 10~70sccm의 HeO2 가스로 식각이 진행되는 1단계와;상기 제 1 게이트 패턴은 플라즈마 식각 장비에서 압력 조건은 50~100 mT, 소스 전력은 500~800W, 바이어스 전력은 50~100W, 식각 가스는 150~300sccm의 HBr, 10~30sccm의 HeO2로 식각이 진행되는 2단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 8항에 있어서,상기 제 1 게이트 패턴은 실리콘 산화막과 고선택비로 식각되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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| KR1020050132066A KR100661216B1 (ko) | 2005-12-28 | 2005-12-28 | 플래쉬 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
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| KR1020050132066A KR100661216B1 (ko) | 2005-12-28 | 2005-12-28 | 플래쉬 메모리 소자의 제조방법 |
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Cited By (1)
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| CN114220738A (zh) * | 2021-12-22 | 2022-03-22 | 江苏第三代半导体研究院有限公司 | 一种GaN基半导体器件及其制备方法 |
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| CN114220738A (zh) * | 2021-12-22 | 2022-03-22 | 江苏第三代半导体研究院有限公司 | 一种GaN基半导体器件及其制备方法 |
| CN114220738B (zh) * | 2021-12-22 | 2024-04-30 | 江苏第三代半导体研究院有限公司 | 一种GaN基半导体器件及其制备方法 |
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