KR100516300B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents
반도체 소자의 게이트 전극 형성 방법 Download PDFInfo
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Abstract
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판 상에 제1 폴리실리콘막, 금속 실리사이드막, 제2 폴리실리콘막 및 산화막을 순차적으로 형성하는 단계, 상기 산화막 상부에 포토레지스트 패턴을 형성한 후 이를 식각마스크로 제1 식각공정을 수행하여 상기 산화막을 패터닝하는 단계, 상기 결과물에 세정공정 및 포토레지스트 패턴의 제거공정인 스트립공정을 수행하는 단계, 상기 패터닝된 산화막을 식각마스크로 제2 식각공정을 수행하여 상기 제2 폴리실리콘막 및 금속실리사이드막을 패터닝하는 단계, 및 상기 패터닝된 제2 폴리실리콘막 및 금속실리사이드막을 식각마스크로 제3 식각공정을 수행하여 상기 제1 폴리실리콘막을 패터닝하는 단계를 포함한다. 따라서 스택게이트전극 형성공정시 폴리실리콘막 상부에 발생하는 잔류산화막을 제거하기 위해 잔류산화막에 대한 제2 폴리실리콘막/텅스텐 실리사이드막의 식각비가 낮은 식각공정으로 제2 폴리실리콘막/텅스텐 실리사이드막을 식각함으로써, 버티컬한 프로파일을 얻는 게이트전극 패턴을 형성할 수 있다.
Description
본 발명은 폴리실리콘막/텅스텐실리사이드/폴리실리콘막/산화막으로 구성된 스택게이트전극의 식각에 관한 기술이다.
반도체소자의 게이트전극을 형성함에 있어서, 폴리실리콘막/텅스텐 실리사이드막/폴리실리콘막 순으로 적층된 스택게이트전극구조를 사용하고 있다.
도 1 내지 도 3은 종래기술에 따른 반도체소자의 게이트전극 형성방법을 설명하기 위한 단면도들이다.
도 1 내지 도 3에 도시된 상기 게이트전극의 형성공정은 다음과 같다. 우선, 상기 반도체기판(10)에 게이트산화막(12), 제1 폴리실리콘막(14), 텅스텐 실리사이드막(16), 제2 폴리실리콘막(18), 산화막(20)을 순차적으로 형성한다. 이어서 상기 결과물의 소정영역에 포토레지스트 패턴(PR)을 형성하고, 이를 식각마스크로 산화막을 먼저 식각한 후, 상기 포토레지스트 패턴을 스트립공정을 통해 제거한다. 상기 결과물에 세정공정을 수행한 후 상기 산화막을 식각마스크로 하여 하부의 제2 폴리실리콘막, 텅스텐 실리사이드막, 제1 폴리실리콘막을 순차적으로 식각하여 게이트전극 패턴(G.P)을 형성한다.
이때, 상기 산화막에 대한 높은 식각비로 인해 상기 산화막의 식각공정 후 상기 제2 폴리실리콘막 표면에는 불균일하고 원치 않는 산화막(A)을 형성한다.
또한, 상기 포토레지스트 패턴(PR)의 O2 플라즈마를 이용한 스트립공정과 상기 수행하는 세정공정시에도 상기 제2 폴리실리콘막 표면에는 불균일하고 원치 않는 산화막(A)을 형성하게 된다.
따라서 이같이 형성된 불균일한 산화막(A)으로 인해 하부의 제1 및 제2 폴리실리콘막/텅스텐 실리사이드막에 언더식각이 유발되기 때문에 게이트전극패턴 불량을 유발하여 버티컬한 게이트전극 프로파일의 형성을 어렵게 하는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 폴리실리콘막/텅스텐실리사이드막들이 적층된 스택게이트전극 형성을 위한 식각공정시, 폴리실리콘막 상부에 발생하는 불균일하고 원치않는 산화막의 형성을 방지하여, 게이트전극 패턴이 버티컬한 프로파일을 얻을 수 있도록 하는 반도체소자의 게이트전극 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상에 제1 폴리실리콘막, 금속 실리사이드막, 제2 폴리실리콘막 및 산화막을 순차적으로 형성하는 단계, 상기 산화막 상부에 포토레지스트 패턴을 형성한 후 이를 식각마스크로 제1 식각공정을 수행하여 상기 산화막을 패터닝하는 단계, 상기 결과물에 세정공정 및 포토레지스트 패턴의 제거공정인 스트립공정을 수행하는 단계, 상기 패터닝된 산화막을 식각마스크로 제2 식각공정을 수행하여 상기 제2 폴리실리콘막 및 금속실리사이드막을 패터닝하는 단계, 및 상기 패터닝된 제2 폴리실리콘막 및 금속실리사이드막을 식각마스크로 제3 식각공정을 수행하여 상기 제1 폴리실리콘막을 패터닝하는 단계를 포함한다.
상기 제2 폴리실리콘막은 SiH4 또는 SiH6와 같은 Si 소스 가스와 PH3 가스를 이용한 저압화학기상증착(pressure chemical vapor deposition: 이하는 'LP- CVD'이라 칭함)법을 통해 500~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 70~ 150Å정도의 두께로 형성하는 것이 바람직하다.
상기 금속실리사이드막은 SiH4(monosilane:MS)또는 SiH2Cl2(DichloroSilane : DCS)와 WF6의 반응에 의해 1000~ 1200Å정도의 두께로 형성하고, 300 내지 500℃의 온도에서 양호한 스텝 커버리지(step coverage)를 구현하면서 막질의 면저항을 최소화하도록 화학양론적비 2.0 내지 2.8 정도로 조절하여 형성한 텅스텐 실리사이드막으로 하는 것이 바람직하다.
상기 제2 식각공정은 5mT 정도의 압력, 200W 정도의 탑파워(Top power), 100W 정도의 바텀파워(bottom power), 110sccm 정도의 흐름분위기를 가지는 Cl2가스의 공정조건을 가진 TCP(Transformal Coupled Plasma) 플라즈마 장비에서 수행하는 것이 바람직하다.
상기 제3 식각공정은 20mT 정도의 압력, 240W 정도의 탑파워(Top power), 7W 정도의 바텀파워(bottom power), 55ccm 정도의 흐름분위기를 가지는 Cl2가스, 155sccm 정도의 흐름분위기를 가지는 HBr가스의 공정조건을 가진 TCP(Transformal Coupled Plasma) 플라즈마 장비에서 수행하는 것이 바람직하다.
상기 세정공정은 APM(Standard Cleaning-1;SC-1)를 이용하여 수행하는 것이 바람직하다.
상기 스트립공정은 산소(O2)플라즈마를 이용하여 수행하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 4 내지 도 6은 본 발명에 따른 반도체소자의 게이트전극 형성방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체기판(30)상에 게이트산화막(32), 제1 폴리실리콘막(34), 텅스텐 실리사이드막(36), 제2 폴리실리콘막(38), 산화막(40)을 순차적으로 형성한다.
상기 게이트산화막(32)은 750~ 850℃ 정도의 온도에서 건식 또는 습식산화공정을 진행한 후 900~ 910℃ 정도의 온도에서 N2가스를 이용하여 20~ 30분간 어닐링공정을 수행하여 50~ 70Å 정도의 두께로 형성할 수 있다.
상기 제1 및 제2 폴리실리콘막(34, 38)은 SiH4 또는 SiH6와 같은 Si 소스 가스와 PH3 가스를 이용한 저압화학기상증착(pressure chemical vapor deposition: 이하는 'LP- CVD'이라 칭함)법을 통해 500~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 70~ 150Å정도의 두께로 각각 형성할 수 있다.
상기 텅스텐실리사이드막(36)은 SiH4(monosilane:MS)또는 SiH2Cl2(DichloroSilane : DCS)와 WF6의 반응에 의해 1000~ 1200Å정도의 두께로 형성하고, 300 내지 500℃의 온도에서 양호한 스텝 커버리지(step coverage)를 구현하면서 막질의 면저항을 최소화하도록 화학양론적비 2.0 내지 2.8 정도로 조절한다.
상기 산화막(40)은 1~ 3torr 정도의 압력 및 810~ 850℃ 정도의 온도에서 LP- CVD법으로 400~ 600Å 정도의 두께로 형성하고, SiH2Cl2(DichloroSilane; DCS)를 소스로 한 HTO(high temperature oxide)막 또는 N2O가스를 소스로 한 HTO막 중 어느 하나로 형성할 수 있다.
이어서 상기 결과물의 소정영역에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각마스크로 산화막(40)을 먼저 식각한다.
이어서 상기 포토레지스트 패턴(미도시)은 산소(O2)플라즈마를 이용한 스트립(strip)공정을 통해 제거하고, 상기 스트립공정 수행 후 상기 결과물 상에 상기 공정들로 인해 남겨진 잔류물을 제거하기 위해 APM(Standard Cleaning-1;SC-1)의 세정공정을 수행한다.
이때, 상기 스트립공정과 세정공정이 수행되는 산소분위기를 통해 상기 노출된 제2 폴리실리콘막의 상부에는 잔류산화막(B)이 형성되는 데, 이 잔류산화막(B)은 이후 수행되는 제2 폴리실리콘막/텅스텐 실리사이드막의 식각시 제거되도록 한다. 이 잔류산화막(B)이 제거되도록 하기 위해서는 잔류산화막(B)에 대한 제2 폴리실리콘막(38)/텅스텐 실리사이드막(36)의 식각비가 작은 식각공정을 수행해야 한다.
도 5를 참조하면, 상기 패터닝된 산화막(40)을 식각마스크로 잔류산화막(B)에 대한 제2 폴리실리콘막(38)/텅스텐 실리사이드막(40)의 식각비가 작은 식각공정을 수행하여 제2 폴리실리콘막(38)/텅스텐 실리사이드막(40)을 식각한다.
이때 잔류산화막(B)에 대한 제2 폴리실리콘막(38)/텅스텐 실리사이드막(40)의 식각비가 작은 식각공정은 5mT 정도의 압력, 200W 정도의 탑파워(Top power), 100W 정도의 바텀파워(bottom power), 110sccm 정도의 흐름분위기를 가지는 Cl2가스등의 공정조건을 가진 TCP(Transformal Coupled Plasma) 플라즈마 장비에서 수행한다.
도 6을 참조하면, 상기 식각된 제2 폴리실리콘막(38)/텅스텐 실리사이드막(40)을 식각마스크로 식각공정을 수행하여 제1 폴리실리콘막(34)을 식각한다. 이때 상기 제1 폴리실리콘막(34)의 식각공정은 20mT 정도의 압력, 240W 정도의 탑파워(Top power), 70W 정도의 바텀파워(bottom power), 55sccm 정도의 흐름분위기를 가지는 Cl2가스, 155sccm 정도의 흐름분위기를 가지는 HBr가스의 공정조건을 가진 TCP(Transformal Coupled Plasma) 플라즈마 장비에서 EPD(end point detecter)를 적용하여 수행한다.
이어서 패터닝된 제1 폴리실리콘막(34)을 식각마스크로 상기 게이트산화막(32)을 식각하면, 게이트전극 패턴(G.P)을 형성한다.
본 발명에 의하면, 스택게이트전극 형성공정시 폴리실리콘막 상부에 발생하는 잔류산화막을 제거하기 위해 잔류산화막에 대한 제2 폴리실리콘막/텅스텐 실리사이드막의 식각비가 낮은 식각공정으로 제2 폴리실리콘막/텅스텐 실리사이드막을 식각함으로써, 버티컬한 프로파일을 얻는 게이트전극 패턴을 형성할 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 스택게이트전극 형성공정시 폴리실리콘막 상부에 발생하는 잔류산화막을 제거하기 위해, 잔류산화막에 대한 폴리실리콘막/텅스텐 실리사이드막의 식각비가 낮은 식각공정으로 폴리실리콘막/텅스텐 실리사이드막을 식각함으로써, 버티컬한 프로파일을 얻는 게이트전극 패턴을 형성할 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1 내지 도 3은 종래기술에 따른 반도체소자의 게이트전극 형성방법을 설명하기 위한 단면도들이다.
도 4 내지 도 6은 본 발명에 따른 반도체소자의 게이트전극 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
30: 반도체기판 32: 게이트산화막
34: 제1 폴리실리콘막 36: 텅스텐 실리사이드막
38: 제2 폴리실리콘막 40: 산화막
G.P: 게이트전극 패턴
Claims (7)
- 반도체 기판 상에 제1 폴리실리콘막, 금속 실리사이드막, 제2 폴리실리콘막 및 산화막을 순차적으로 형성하는 단계;상기 산화막 상부에 포토레지스트 패턴을 형성한 후 이를 식각마스크로 제1 식각공정을 수행하여 상기 산화막을 패터닝하는 단계;상기 결과물에 세정공정 및 포토레지스트 패턴의 제거공정인 스트립공정을 수행하는 단계;상기 패터닝된 산화막을 식각마스크로 제2 식각공정을 수행하여 상기 제2 폴리실리콘막 및 금속실리사이드막을 패터닝하는 단계; 및상기 패터닝된 제2 폴리실리콘막 및 금속실리사이드막을 식각마스크로 제3 식각공정을 수행하여 상기 제1 폴리실리콘막을 패터닝하는 단계를 포함하는 반도체소자의 게이트전극 형성방법.
- 제1 항에 있어서, 상기 제2 폴리실리콘막은SiH4 또는 SiH6와 같은 Si 소스 가스와 PH3 가스를 이용한 저압화학기상증착(pressure chemical vapor deposition: 이하는 'LP- CVD'이라 칭함)법을 통해 500~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 70~ 150Å정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제1 항에 있어서, 상기 금속실리사이드막은SiH4(monosilane:MS)또는 SiH2Cl2(DichloroSilane : DCS)와 WF6의 반응에 의해 1000~ 1200Å정도의 두께로 형성하고, 300 내지 500℃의 온도에서 양호한 스텝 커버리지(step coverage)를 구현하면서 막질의 면저항을 최소화하도록 화학양론적비 2.0 내지 2.8 정도로 조절하여 형성한 텅스텐 실리사이드막으로 하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제1 항에 있어서, 상기 제2 식각공정은5mT 정도의 압력, 200W 정도의 탑파워(Top power), 90W 정도의 바텀파워(bottom power), 110sccm 정도의 흐름분위기를 가지는 Cl2가스의 공정조건을 가진 TCP(Transformal Coupled Plasma) 플라즈마 장비에서 수행하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제1 항에 있어서, 상기 제3 식각공정은20mT 정도의 압력, 240W 정도의 탑파워(Top power), 70W 정도의 바텀파워(bottom power), 55sccm 정도의 흐름분위기를 가지는 Cl2가스, 155sccm 정도의 흐름분위기를 가지는 HBr가스의 공정조건을 가진 TCP(Transformal Coupled Plasma) 플라즈마 장비에서 수행하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제1 항에 있어서, 상기 세정공정은APM(Standard Cleaning-1;SC-1)를 이용하여 수행하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제1 항에 있어서, 상기 스트립공정은산소(O2)플라즈마를 이용하여 수행하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
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