KR20190097560A - 실리콘의 원자층 에칭 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 69
- 238000005530 etching Methods 0.000 title claims abstract description 52
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 105
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 105
- 239000010703 silicon Substances 0.000 claims abstract description 105
- 150000001875 compounds Chemical class 0.000 claims abstract description 86
- 239000000758 substrate Substances 0.000 claims abstract description 59
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 46
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 46
- 238000010438 heat treatment Methods 0.000 claims abstract description 18
- 239000007789 gas Substances 0.000 claims description 51
- 239000001301 oxygen Substances 0.000 claims description 21
- 229910052760 oxygen Inorganic materials 0.000 claims description 21
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 20
- 230000008016 vaporization Effects 0.000 claims description 3
- 239000012495 reaction gas Substances 0.000 description 13
- 238000000151 deposition Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- 230000008021 deposition Effects 0.000 description 8
- 239000010408 film Substances 0.000 description 8
- 230000004907 flux Effects 0.000 description 8
- 239000010409 thin film Substances 0.000 description 7
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000004833 X-ray photoelectron spectroscopy Methods 0.000 description 6
- 229910001882 dioxygen Inorganic materials 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000010926 purge Methods 0.000 description 6
- 229910018557 Si O Inorganic materials 0.000 description 4
- 229910008045 Si-Si Inorganic materials 0.000 description 4
- 229910006411 Si—Si Inorganic materials 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 238000004566 IR spectroscopy Methods 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000005033 Fourier transform infrared spectroscopy Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 238000011165 process development Methods 0.000 description 2
- 238000004626 scanning electron microscopy Methods 0.000 description 2
- 229910008284 Si—F Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/31111—Etching inorganic layers by chemical means
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
본 발명은 실리콘 기판의 적어도 일부 상에 실리콘 산화물층을 형성하는 제 1 단계; 및 상기 실리콘 산화물층을 NH3 및 NF3를 포함하는 플라즈마와 선택적으로 반응시킴으로써 화합물층을 형성하는 제 2 단계;를 포함하는 단위 사이클을 1회 이상 수행하고, 상기 단위 사이클을 수행한 이후에 상기 화합물층이 구비된 상기 실리콘 기판을 열처리함으로써 상기 화합물층을 제거하는 단계를 포함하는, 실리콘의 원자층 에칭 방법을 제공한다.
Description
본 발명은 실리콘의 원자층 에칭 방법에 관한 것으로서, 더 상세하게는 반도체 공정 개발에 이용되는 실리콘의 원자층 에칭 방법에 관한 것이다.
반도체 소자의 고 집적화로 회로의 미세화가 진행되면서 그 크기가 원자단위에까지 이르렀다. 이에 따라 원자단위로 물질을 증착하거나 에칭하는 기술의 개발이 매우 중요하다. 일반적으로 반도체 소자로 주로 이용되는 실리콘 기판의 상부에는 실리콘 산화막이 자연스럽게 형성된다. 이러한 실리콘 산화막은 반도체 칩, 메모리 디바이스 등을 제조함에 있어서 부정적인 영향을 미칠 수 있어서, 실리콘 산화막의 제거가 매우 중요하며, 그 방식으로는 크게 습식 방식과 건식 방식으로 구분된다.
습식 방식의 경우에는 불산(HF) 등을 이용하여 실리콘 산화막을 제거하는데, 습식 방식은 에칭액의 처리과정에서 비용이 많이 발생하며, 에칭률이 커서 원자단위의 크기로 제어하는데 매우 어렵고, 안전에 대한 우려도 있다.
또한, 건식 방식의 경우에는 여러 가지가 있으나 대표적으로 RIE(Reactive ion etch) 방법은 부분적으로 외부 바이어스를 사용하여 이온 방향 및 에너지를 제어하기 위한 복잡한 하드웨어로 인해 보다 큰 비용이 발생될 수 있다. 또, 이러한 건식 에칭 방식은 실리콘 산화막을 제거하는데에 매우 효과적이나, 이온 플럭스들 및 광자 플럭스들로의 노출로 인해 실리콘 기판에 손상(damage)을 줄 수 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 건식 방식으로 실리콘 기판을 가공하되, 플라즈마로 인한 기판의 손상을 억제하고, 실리콘을 원자층 단위로 에칭할 수 있는 공정을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 실리콘의 원자층 에칭 방법을 제공한다. 상기 실리콘의 원자층 에칭 방법은 실리콘 기판의 적어도 일부 상에 실리콘 산화물층을 형성하는 제 1 단계; 및 상기 실리콘 산화물층을 NH3 및 NF3를 포함하는 플라즈마와 선택적으로 반응시킴으로써 화합물층을 형성하는 제 2 단계;를 포함하는 단위 사이클을 1회 이상 수행하고, 상기 단위 사이클을 수행한 이후에 상기 화합물층이 구비된 상기 실리콘 기판을 열처리함으로써 상기 화합물층을 제거하는 단계를 포함할 수 있다.
상기 실리콘의 원자층 에칭 방법에 있어서, 상기 화합물층은 (NH4)2SiF6를 포함할 수 있다.
상기 실리콘의 원자층 식각 방법에 있어서, 상기 NH3 가스 및 상기 NF3 가스의 유량비는 하기 수학식 1을 만족할 수 있다.
<수학식 1>
1≤NH3/NF3≤5
(여기에서, 상기 NH3는 상기 NH3 가스의 유량이며, 상기 NF3는 상기 NF3 가스의 유량임)
상기 실리콘의 원자층 식각 방법에 있어서, 상기 실리콘 산화물층을 형성하는 제 1 단계는 산소 플라즈마를 이용하여 0.5㎚ 내지 2㎚ 범위의 두께를 갖는 상기 실리콘 산화물층을 형성하는 단계를 포함할 수 있다.
상기 실리콘의 원자층 식각 방법에 있어서, 상기 산소 플라즈마는 150W 내지 250W의 파워(power)로, 5sec 내지 10sec 시간 동안 수행하는 것을 특징으로 할 수 있다.
상기 실리콘의 원자층 식각 방법에 있어서, 상기 화합물층을 형성하는 단계에서의 플라즈마 파워(plasma power)는 50W 내지 100W인 것을 특징으로 할 수 있다.
상기 실리콘의 원자층 에칭 방법에 있어서, 상기 열처리는 100℃ 내지 200℃에서 수행할 수 있다.
상기 실리콘의 원자층 에칭 방법에 있어서, 상기 화합물층을 제거하는 단계는 상기 열처리에 의해 상기 화합물이 기화되는 단계일 수 있다.
상기한 바와 같이 이루어진 본 발명의 실시예에 따르면, 플라즈마로 인한 기판의 손상을 억제하고, 실리콘을 원자층 단위로 에칭할 수 있는 실리콘의 원자층 에칭 방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 실리콘의 원자층 에칭 방법을 개략적으로 도해하는 도면이다.
도 2는 본 발명의 다른 실시예에 따른 실리콘의 원자층 에칭 방법을 개략적으로 도해하는 도면이다.
도 3은 본 발명의 실험예에 따른 플라즈마 인가 시간에 의한 화합물의 증착속도를 측정한 그래프이다.
도 4는 본 발명의 실험예에 따른 실리콘의 원자층 에칭 방법으로 150회의 단위 사이클을 수행한 후 열처리 전의 샘플의 표면 미세조직을 주사전자현미경(SEM)으로 분석하고, X선 회절분석기(XRD) 및 적외선 분광분석기(FT-IR)에 의한 화합물의 결정상을 분석한 결과이다.
도 5는 본 발명의 실험예에 따른 실리콘의 원자층 에칭 방법의 각 단계별로 X선 광전자 분광분석기(XPS)를 이용하여 샘플의 성분을 분석한 그래프이다.
도 6은 본 발명의 실험예에 따른 단위 사이클 횟수별 샘플의 에칭 깊이를 측정한 결과이다.
도 7은 본 발명의 실험예에 따른 단위 사이클 회 수행하여 에칭한 샘플의 단차를 측정한 결과이다.
도 8은 본 발명의 실험예에 따른 반응가스의 유량비에 의한 샘플의 박막 특성을 분석한 결과이다.
도 9는 본 발명의 실험예에 따른 플라즈마 파워에 의한 샘플의 박막 특성을 분석한 결과이다.
도 2는 본 발명의 다른 실시예에 따른 실리콘의 원자층 에칭 방법을 개략적으로 도해하는 도면이다.
도 3은 본 발명의 실험예에 따른 플라즈마 인가 시간에 의한 화합물의 증착속도를 측정한 그래프이다.
도 4는 본 발명의 실험예에 따른 실리콘의 원자층 에칭 방법으로 150회의 단위 사이클을 수행한 후 열처리 전의 샘플의 표면 미세조직을 주사전자현미경(SEM)으로 분석하고, X선 회절분석기(XRD) 및 적외선 분광분석기(FT-IR)에 의한 화합물의 결정상을 분석한 결과이다.
도 5는 본 발명의 실험예에 따른 실리콘의 원자층 에칭 방법의 각 단계별로 X선 광전자 분광분석기(XPS)를 이용하여 샘플의 성분을 분석한 그래프이다.
도 6은 본 발명의 실험예에 따른 단위 사이클 횟수별 샘플의 에칭 깊이를 측정한 결과이다.
도 7은 본 발명의 실험예에 따른 단위 사이클 회 수행하여 에칭한 샘플의 단차를 측정한 결과이다.
도 8은 본 발명의 실험예에 따른 반응가스의 유량비에 의한 샘플의 박막 특성을 분석한 결과이다.
도 9는 본 발명의 실험예에 따른 플라즈마 파워에 의한 샘플의 박막 특성을 분석한 결과이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.
반도체 소자의 고 집적화에 따라 원자단위로 물질을 증착하거나 에칭할 수 있는 ALD 또는 ALE가 주목받고 있는 추세이며, 반도체 공정 개발이 필수적이다. 종래에는 실리콘 에칭의 경우 대부분 RIE(Reactive Ion Ethcing) 방식으로 이온으로 활성화된 아르곤(Ar)이 기판의 바이어스(bias)에 의해 가속화되어 물리적인 힘에 의해 에칭됨으로써 기판이 손상을 많이 받는다.
이를 해결하기 위해서, 본 발명에서는 실리콘 기판의 표면을 산소 플라즈마(O2 Plasma)로 인해 산화공정을 시행하여 SiO2 산화층을 형성한다. 이후에 플라즈마 반응가스로 NF3 및 NH3를 사용하여 화합물의 형성함으로써 화합물의 두께를 원자층으로 제어한 후 이를 제거하여 실리콘의 원자층을 에칭하는 방법을 제공한다.
이하에서, 도 1을 참조하여 본 발명의 실시예에 따른 실리콘의 원자층 에칭 방법에 대해서 구체적으로 후술한다.
도 1은 본 발명의 일 실시예에 따른 실리콘의 원자층 에칭 방법을 개략적으로 도해하는 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 실리콘의 원자층 에칭 방법은 실리콘 기판(10)의 적어도 일부 상에 실리콘 산화물층(20)을 형성하는 제 1 단계 및 실리콘 산화물층(20)을 NH3 및 NF3를 포함하는 플라즈마와 선택적으로 반응시킴으로써 화합물층(25)을 형성하는 제 2 단계를 포함하는 단위 사이클을 적어도 1회 이상 수행할 수 있다. 상기 단위 사이클을 수행한 이후에 화합물층(25)이 구비된 실리콘 기판(10)을 열처리함으로써 화합물층(25)을 제거하는 단계를 포함할 수 있다. 여기서, 단위 사이클의 횟수는 형성하고자 하는 두께에 따라 적절하게 수행할 수 있다.
도 1의 (a) 및 (b)에 도시된 바와 같이, 본 발명의 단위 사이클은 먼저, 챔버 내에 산소(O2) 가스(32)를 공급하여 실리콘 기판(10)의 적어도 일부 상에 실리콘 산화물층(20)을 형성할 수 있다. 여기서, 실리콘 산화물층(20)은 산소 플라즈마를 이용하여 0.5㎚ 내지 2㎚ 범위의 두께를 가질 수 있다. 이는, 실리콘 기판(10)의 표면 상에 자연스럽게 형성되는 산화막의 두께 범위로서, 실리콘 기판(10) 상에 일정한 두께의 실리콘 산화물층(20)을 형성함으로써 반도체 공정에서 요구되는 실리콘 기판(10)의 두께를 쉽게 조절할 수 있게 된다.
예컨대, 상기 챔버 내에 산소 가스를 공급한 후 플라즈마를 인가하는데, 이때 플라즈마 파워(plasma power)는 150W 내지 250W일 수 있다. 만약, 플라즈마 파워가 150W 미만일 경우, 적절한 플라즈마가 인가되기 어려워서 본 발명에서 요구하는 실리콘 산화물층(20)의 형성이 되지 않고, 반면, 250W를 초과할 경우, 산소 이온에 의해 실리콘 기판(10) 표면이 손상될 수 있으며, 실리콘 기판(10)의 표면에 실리콘 산화물층(20)의 형성이 어렵기 때문에 본 발명에서의 산소 플라즈마 파워는 150W 내지 250W의 범위에서 적절하게 제어될 수 있다. 더욱 바람직하게는 190W 내지 210W의 파워로 산소 플라즈마를 수행할 수 있다.
또한, 산소 플라즈마 처리시 5sec 내지 10sec 시간 동안 수행하는데, 만약, 플라즈마 처리시간이 5sec 미만일 경우, 요구되는 실리콘 산화물층(20)의 형성이 되지 않고, 반면, 10sec를 초과할 경우, 실리콘 기판(10)에서의 산화막 두께에 크게 변화가 없기 때문에 비경제적이게 된다. 따라서 본 발명에서의 산소 플라즈마 시간은 5sec 내지 10sec의 범위에서 적절하게 제어될 수 있다.
이후에 퍼지(purge)를 수행하여 챔버 내부에 잔존 가스를 제거한다. 퍼지가 완료되면, 반응가스를 공급하여 실리콘 기판(10) 상에 형성된 실리콘 산화물층(20)과 반응시킴으로써 화합물층(25)을 형성할 수 있다. 이때, 화합물층(25)의 두께는 산화처리에 의해 형성된 실리콘 산화물층(20)의 두께와 동일할 수 있다. 여기에서, 상기 반응가스는 예를 들어, NH3 가스(34) 및 NF3 가스(36)를 포함할 수 있다.
반응가스로 NH3 가스(34) 및 NF3 가스(36)를 사용할 경우, 플라즈마에 의해 활성화되면서 실리콘 기판(10) 상에 형성된 실리콘 산화물층(20)과 반응하여 실리콘 기판(10)의 표면에 박막 형태의 (NH4)2SiF6 화합물층(25)을 형성할 수 있다. 여기서, NH3 가스(34) 및 NF3 가스(36)가 챔버 내에 공급되어 플라즈마로 활성화된 입자의 경우, 실리콘 산화물층(20)과만 선택적으로 반응하여 실리콘 기판(10)의 물리적 손상 및 전기적 손상을 최소화해줄 수 있어 반도체 공정에 적합하다.
구체적으로, 반응가스를 챔버 내에 공급하면서 화합물층(25)의 형성 및 에칭을 수행할 경우, 상기 NH3 가스 및 상기 NF3 가스의 유량비는 하기 수학식 1을 만족할 수 있다.
<수학식 1>
1≤NH3/NF3≤5
(여기에서, 상기 NH3는 상기 NH3 가스의 유량이며, 상기 NF3는 상기 NF3 가스의 유량임)
만약, 상기 NH3 가스 및 상기 NF3 가스의 유량비가 상기 수학식 1의 범위를 만족할 경우, 실리콘 산화물층(20) 상에 화합물층(25)이 증착될 수 있다. 반면에, 상기 NH3 가스 및 상기 NF3 가스의 유량비가 상기 범위를 만족하지 않을 경우, 화합물층(25)이 증착되지 않고, 실리콘 산화물층(20)이 에칭될 수 있다. 따라서, NH3 가스(34)의 유량비에 대한 NF3 가스(36)의 유량비를 적절하게 제어해야만 실리콘 산화물층(20) 상에 화합물층(25)을 형성할 수 있고, 요구되는 두께에 따라 실리콘 기판(10)을 에칭할 수 있다.
한편, 챔버 내에 반응가스를 공급한 후 플라즈마를 인가하는데, 이때 플라즈마 파워(plasma power)는 50W 내지 100W일 수 있다. 만약, 플라즈마 파워가 50W 미만일 경우, 적절한 플라즈마가 인가되기 어려워서 본 발명에서 요구하는 화합물층(25)의 형성이나 에칭이 수행되지 않고, 반면, 100W를 초과할 경우, 화합물층(25)의 증착은 이루어지지 않고, 실리콘 산화물층(20)의 에칭만 수행되기 때문에 본 발명에서의 플라즈마 파워는 50W 내지 100W의 범위에서 적절하게 제어될 수 있다.
실리콘 기판(10) 상에 화합물층(25)을 형성한 이후에 100℃ 내지 200℃의 온도범위에서 열처리를 수행함으로써, 도 1의 (e)에 도시된 바와 같이, 실리콘 기판(10) 상에 형성된 화합물층(25)을 기화시켜 제거하여 실리콘 기판(10)의 표면을 에칭할 수 있다. 여기서, 화합물층(25)은 예를 들어, (NH4)2SiF6 화합물일 수 있으며, 상기 (NH4)2SiF6 화합물은 약 100℃ 이상에서 열처리하면 쉽게 제거된다. 본 발명에서는 예를 들어, 경제적인 효율성을 고려하여 최대 200℃ 이내에서 열처리하도록 범위를 설정할 수 있다.
만약, 실리콘 기판(10)을 더 많이 에칭할 경우, 도 1의 (a) 및 (b)에 의한 단위 사이클을 n회 이상 반복한 후 도 1의 (e)와 같이, 열처리를 통해서 화합물층(25)을 제거하면 된다.
구체적으로, 단위 사이클을 1회만 수행한 이후에 도 1의 (b)와 같이 도시될 수 있다. 이후에 도 1의 (a) 단계에서 (b) 단계로 넘어갈 경우와 같이, 아르곤(Ar) 가스 등을 이용하여 챔버 내부를 퍼지할 수 있다. 퍼지가 완료되면, 도 1의 (c)와 같이 산소 가스(32)를 챔버 내에 공급하여 실리콘 기판(10)의 적어도 일부 상에 실리콘 산화물층(20)을 형성할 수 있다. 실리콘 산화물층(20)은 실리콘 기판(10) 및 화합물층(25) 사이에 개재되는 층으로서, 챔버 내에 공급된 산소 가스(32)와 실리콘 기판(10)과의 반응으로 형성된 층으로 이해될 수 있다.
이후에 아르곤 가스를 이용하여 다시 챔버 내부를 퍼지한다. 이후에 도 1의 (d)와 같이 NH3 가스(34) 및 NF3 가스(36)를 챔버 내에 공급하면, 실리콘 기판(10)과 화합물층(25) 사이에 개재된 실리콘 산화물층(20)과 선택적으로 반응하여 기존에 형성된 화합물층(25)과 동일한 화합물이 형성될 수 있다. 이와 같은 방식으로 단위 사이클을 반복적으로 수행할 경우, 요구되는 실리콘 기판(10)의 두께를 각각 제어할 수 있다.
최종적으로 단위 사이클이 종료된 후 약 100℃ 내지 200℃의 온도에서 열처리를 수행하여 (NH4)2SiF6 화합물을 기화시켜 제거하고, 실리콘 기판(10)의 손상없이 에칭을 수행할 수 있다.
만약, 열처리의 온도범위가 100℃ 미만일 경우, 화합물층(25)과 반응시킬 수 있는 에너지가 부족하므로 (NH4)2SiF6 화합물을 기화시켜 제거할 수 없게 된다. (NH4)2SiF6 화합물의 경우 150℃ 부근에서 대부분 기화되기 때문에, 열처리 온도가 200℃를 초과할 경우에는 경제적으로 효율적이지 못하다.
한편, 상기 에칭 방법에 의해 선택적으로 특정 화합물이 에칭이 되는 주된 이유는, 다양한 이온화된 활성종들에 의해서 웨이퍼 상에 흡착되어 응축된 층(condensed layer)이 형성된다. 대전된 에칭제는 우선적으로 SiO2의 이온 결합을 공격하고, 실리콘 기판(10) 상에 자연스럽게 형성되는 실리콘 산화막(native oxide)을 효과적으로 에칭하게 되며, 공유 결합을 갖는 Si 결합은 비교적 손상되지 않는다.
도 2는 본 발명의 다른 실시예에 따른 실리콘의 원자층 에칭 방법을 개략적으로 도해하는 도면이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 실리콘의 원자층 에칭 방법은 실리콘 기판(10)의 적어도 일부 상에 실리콘 산화물층(20)을 형성하는 제 1 단계 및 실리콘 산화물층(20)을 NH3 및 NF3를 포함하는 플라즈마와 선택적으로 반응시킴으로써 화합물층(25)을 형성하는 제 2 단계를 포함하는 단위 사이클을 적어도 1회 이상 수행할 수 있다. 상기 단위 사이클을 수행한 이후에 화합물층(25)이 구비된 실리콘 기판(10)을 열처리함으로써 화합물층(25)을 제거하는 단계를 포함할 수 있다. 여기서, 단위 사이클의 횟수는 형성하고자 하는 두께에 따라 적절하게 수행할 수 있다.
구체적으로, 도 2의 (a) 및 (b)에 도시된 바와 같이, 실리콘 기판(10) 상에 마스크(90)를 배치할 수 있다. 마스크(90)는 소정의 패턴(pattern)을 구비하는 하드 마스크(hard mask)로서, PR(Photo Resist)와 같은 재질을 사용할 수 있으나, 산소 플라즈마에 의해 반응하지 않거나 에칭되지 않는 재질을 사용할 수 있다.
실리콘 기판(10) 상에 마스크(90)를 배치한 이후에 도 2의 (c)에 도시된 바와 같이, 챔버 내에 산소(O2) 가스(32)를 공급하여 실리콘 기판(10)의 적어도 일부 상에 실리콘 산화물층(20)을 선택적으로 형성할 수 있다. 이후에 퍼지(purge)를 수행하여 챔버 내부에 잔존 가스를 제거한다.
퍼지가 완료되면, 도 2의 (d)와 같이, 반응가스로 NH3 가스(34) 및 NF3 가스(36)를 공급하여 실리콘 기판(10) 상에 형성된 실리콘 산화물층(20)과 반응시킴으로써 화합물층(25)을 형성할 수 있다. 이때, 화합물층(25)의 두께는 산화처리에 의해 형성된 실리콘 산화물층(20)의 두께와 동일할 수 있다.
여기에서, 본 발명의 단위 사이클은 도 2의 (c) 및 (d)에 도시된 공정이며, 상기 공정을 1회 이상 반복적으로 수행하는 공정을 의미한다. 상기 단위 사이클에서 실리콘 산화물층(20) 및 화합물층(25)의 형성과정에 대한 상세한 설명은 도 1을 참조하여 상술한 바와 같으므로 생략한다.
만약, 상기 단위 사이클을 2회 수행한다면, 도 2의 (e) 및 (f)에 도시된 바와 같이, 퍼지 후 산소 가스(32)를 챔버 내에 공급하여 실리콘 기판(10)의 적어도 일부 상에 실리콘 산화물층(20)을 형성할 수 있다. 실리콘 산화물층(20)은 실리콘 기판(10) 및 화합물층(25) 사이에 개재되는 층으로서, 챔버 내에 공급된 산소 가스(32)와 실리콘 기판(10)과의 반응으로 형성된 층으로 이해될 수 있다.
이후에 아르곤 가스를 이용하여 다시 챔버 내부를 퍼지한다. 이후에 도 2의 (f)와 같이 NH3 가스(34) 및 NF3 가스(36)를 챔버 내에 공급하면, 실리콘 기판(10)과 화합물층(25) 사이에 개재된 실리콘 산화물층(20)과 선택적으로 반응하여 기존에 형성된 화합물층(25)과 동일한 화합물이 형성될 수 있다. 이와 같은 방식으로 단위 사이클을 반복적으로 수행할 경우, 요구되는 실리콘 기판(10)의 두께를 각각 제어할 수 있다.
최종적으로 단위 사이클이 종료된 후 도 2의 (g)에 도시된 바와 같이, 마스크(90)를 제거하고, 약 100℃ 이상의 온도에서 열처리를 수행하여 (NH4)2SiF6 화합물을 기화시켜 제거하고, 실리콘 기판(10)의 손상 없이 에칭을 수행함으로써, 도 2의 (h)에 도시된 바와 같이 소정의 패턴을 갖는 실리콘 기판(10)을 형성할 수 있다.
한편, 마스크(90)는 편의상 본 발명을 설명하기 위해서, 단위 사이클을 최종적으로 종료한 후 제거하는 것으로 도면에 도시하였으나, 반드시 종료 후에 제거하는 것은 아니다. 예를 들어, 마스크(90)의 재질 및 내구성에 따라 실리콘 산화물층(20)을 형성한 이후에 제거하고, NH3 가스(34) 및 NF3 가스(36)와 반응시켜 화합물층(25)을 형성할 수 있다. 이후에 실리콘 산화물층(20)을 형성할 경우에만 반복적으로 실리콘 기판(10) 상에 마스크(90)를 배치할 수도 있다.
이하에서는, 본 발명의 실리콘의 원자층 에칭 방법에 의한 실리콘 기판의 에칭 특성을 파악하기 위한 실험예들을 설명한다. 다만, 하기의 실험예들은 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명의 실시예들이 아래의 실험예들만으로 한정되는 것은 아니다.
본 발명의 실험예에 의한 샘플은 2㎝ x 2㎝ 크기의 단결정 실리콘 웨이퍼를 사용하였고, 공정 챔버의 공정 압력은 0.3torr, 온도는 상온(25℃)에서 진행하였다. 챔버 내에 상기 웨이퍼를 배치한 후 산화단계에서 산소 플라즈마를 이용하여 실리콘 웨이퍼의 표면에 SiO2층을 형성하였다. 이후에 NH3 및 NF3가 혼합된 가스를 챔버 내에 공급하고 플라즈마를 인가하여 상기 SiO2층과 반응시켜 화합물을 형성하였다. 상기 두 과정을 반복하면서 실리콘 웨이퍼 표면에 화합물이 형성되면서 실리콘 웨이퍼가 에칭된다. 반응이 끝나면 챔버 내 온도를 약 100℃ 이상으로 올려 상기 화합물을 기화시켜 샘플을 제조하였다.
도 3은 본 발명의 실험예에 따른 플라즈마 인가 시간에 의한 화합물의 증착속도를 측정한 그래프이다.
도 3의 (a)는 화합물의 화합물 증착 특성 조건을 확립하기 위해서 산소 플라즈마 인가시간에 따른 SiO2층의 증착 속도를 측정한 결과이고, 도 3의 (b)는 NH3 및 NF3 플라즈마의 인가시간에 따른 (NH4)2SiF6 화합물층의 증착 속도를 측정한 결과이다. 여기서, 3초, 5초, 10초, 15초, 20초 및 30초에서 각각 화합물의 증착 속도를 측정하였다. 또, NH3 및 NF3 가스의 유량비는 1:1(Ar 50sccm, NH3 100sccm, NF3 100sccm 혼합 가스)이고, 이때, 플라즈마 파워는 50W에서 실리콘 표면에서 화합물이 증착되는 것을 확인하였다.
NH3 및 NF3 플라즈마 인가 시간은 10초에서 약 0.3nm/cycle 이었으며, 산소 플라즈마 인가 시간은 5초에서 약 0.3nm/cycle로 증착속도가 포화(saturated) 특성을 보인다. 이는 NH3 및 NF3 플라즈마 인가 시간 또는 산소 플라즈마 인가 시간을 증가 시키더라도 형성되는 화합물의 두께가 일정함을 의미한다.
도 4는 본 발명의 실험예에 따른 실리콘의 원자층 에칭 방법으로 150회의 단위 사이클을 수행한 후 열처리 전의 샘플의 표면 미세조직을 주사전자현미경(SEM)으로 분석하고, X선 회절분석기(XRD) 및 적외선 분광분석기(FT-IR)에 의한 화합물의 결정상을 분석한 결과이다.
도 4의 (a)에 의하면, 단위 사이클 공정을 150회 수행한 이후에 실리콘 웨이퍼 상에 백색 파우더 형태의 화합물이 약 40㎚의 두께로 박막층이 형성된 것을 확인할 수 있다. 이 때, 도 4의 (b)와 같이, X선 회절분석기로 확인한 화합물은 비정질상이었으며, 도 4의 (c)와 같이, 적외선 분광분석기로 분석한 결과 상기 화합물은 N-H(stretching 3330㎝-1, bending 1454㎝-1)과 Si-F(783㎝-1) 피크가 관찰되며 약한 Si-O(1100㎝-1)피크가 관찰되었다. 따라서 150회의 단위 사이클 공정 이후 실리콘 웨이퍼 표면에 증착된 물질은 비정질 상태인 (NH4)2SiF6 계열의 박막이라는 것을 알 수 있었다.
도 5는 본 발명의 실험예에 따른 실리콘의 원자층 에칭 방법의 각 단계별로 X선 광전자 분광분석기(XPS)를 이용하여 샘플의 성분을 분석한 그래프이다. 구체적으로 도 5는, 실리콘의 원자층 에칭 방법의 각 단게별로 성분을 분석한 결과로서, 원래 실리콘 기판(Bare Silicon), 산소 플라즈마 수행 후, NH3 및 NF3 플라즈마 수행 후로 구분하여 X선 광전자 분광분석기(XPS)로 분석한 결과이다.
도 5를 참조하면, Si2p 스펙트럼(spectrum)은 크게 두 가지 피크로 구분된다. 그 중 하나는 99.3eV 근처의 Si-Si 결합이고 다른 하나는 103eV 근처의 Si-O결합이다. 실리콘 원래의 기판상태에서 분석한 결과, Si-Si 결합이 주로 이루고 있으며, 약한 Si-O결합을 나타낸다. 이는 외부에 노출되어 있는 표면에서 자연적인 산화막에 의한 피크로 생각된다.
산소 플라즈마를 약 30초간 인가했을 경우 분석한 결과를 보면, Si-Si 피크 대비 Si-O 피크가 주로 이루어진 것을 확인할 수 있다. 이는 산소 플라즈마에 의해 실리콘 기판 표면에 산화물 층이 생성되었다는 것을 확인할 수 있다.
다음으로 단위 사이클을 150회 수행하여 40㎚의 두께로 화합물이 증착된 표면을 분석한 결과, Si-Si 결합이 사라지고 F1s 피크가 강하게 나타나는 것을 보아 (NH4)2SiF6 화합물이 표면에 증착되어 있음을 확인할 수 있었다.
도 6은 본 발명의 실험예에 따른 단위 사이클 횟수별 샘플의 에칭 깊이를 측정한 결과이고, 도 7은 본 발명의 실험예에 따른 단위 사이클 150회 수행하여 에칭한 샘플의 단차를 측정한 결과이다.
도 6 및 도 7을 참조하면, 단위 사이클을 반복적으로 수행하여 후열처리를 통해 화합물을 제거한 사이클 별 에칭두께를 알파스텝으로 측정한 것으로 평균적으로 각각 단위 사이클 25회 수행한 샘플은 7.64㎚, 단위 사이클 50회 수행한 샘플은 14.28㎚, 단위 사이클 100회 수행한 샘플은 30.49㎚, 단위 사이클 150회 수행한 샘플은 42.55㎚ 에칭된 것을 확인하였다. 이는 모두 0.3nm/cycle로 일정한 속도로 에칭된 것을 확인할 수 있었다.
알파스텝 이미지(AFM 3D Image)로, 실리콘이 에칭된 부분과 에칭되지 않은 부분의 단차를 나타낸 것이다. 스캔사이즈 20㎛ x 20㎛으로 측정하였다. 마스크를 통해 실리콘이 노출된 부분만 에칭이 잘 됨을 확인할 수 있었다.
도 8은 본 발명의 실험예에 따른 반응가스의 유량비에 의한 샘플의 박막 특성을 분석한 결과이고, 하기 표 1은 반응가스 유량에 따른 각 샘플의 공정조건을 정리한 것이다.
| 샘플 | Ar 가스 유량 (sccm) |
NF3 가스 유량 (sccm) |
NH3 가스 유량 (sccm) |
반응가스 유량비 |
RF 파워 (W) |
시간 (분) |
| 1 | 50 | 40 | 200 | 1:5 | 50 | 1 |
| 2 | 50 | 100 | 100 | 1:1 | 50 | 1 |
| 3 | 50 | 200 | 40 | 5:1 | 50 | 1 |
| 4 | 50 | 200 | 20 | 10:1 | 50 | 1 |
표 1 및 도 8을 참조하면, 샘플 1의 경우, 도 8의 (a)에 도시된 바와 같이 2㎚ 내지 3㎚의 두께로 화합물층이 증착된 것을 확인할 수 있으며, 샘플 2의 경우 도 8의 (b)에 도시된 바와 같이 1㎚ 내지 2㎚의 두께로 화합물층이 증착된 것을 확인할 수 있다. 반면, 샘플 3의 경우 도 8의 (c)에 도시된 바와 같이 1㎚ 내지 2㎚의 두께로 산화물층이 에칭된 것을 확인할 수 있으며, 샘플 4의 경우 도 8의 (d)에 도시된 바와 같이 약 12㎚의 두께로 산화물층이 에칭된 것을 확인할 수 있었다. 즉, 상기 NH3 가스의 유량이 상기 NF3 가스의 유량보다 크거나 같을 경우, 산화물층 상에 화합물층이 증착되는 것을 확인할 수 있었다.
도 9는 본 발명의 실험예에 따른 플라즈마 파워에 의한 샘플의 박막 특성을 분석한 결과이고, 하기 표 2는 플라즈마 파워에 따른 각 샘플의 공정조건을 정리한 것이다.
| 샘플 | Ar 가스 유량 (sccm) |
NF3 가스 유량 (sccm) |
NH3 가스 유량 (sccm) |
반응가스 유량비 (NF3:NH3) |
RF 파워 (W) |
시간 (분) |
| 5 | 50 | 100 | 100 | 1:1 | 50 | 1 |
| 6 | 50 | 100 | 100 | 1:1 | 100 | 1 |
| 7 | 50 | 100 | 100 | 1:1 | 200 | 1 |
표 2 및 도 9를 참조하면, 샘플 5의 경우, 도 9의 (a)에 도시된 바와 같이 3㎚ 내지 4㎚의 두께로 화합물층이 증착된 것을 확인할 수 있다. 반면, 샘플 6의 경우 도 9의 (b)에 도시된 바와 같이 2㎚ 내지 3㎚의 두께로 산화물층이 에칭된 것을 확인할 수 있으며, 샘플 7의 경우 도 9의 (c)에 도시된 바와 같이 6.1㎚ 내지 6.85㎚의 두께로 산화물층이 에칭된 것을 확인할 수 있었다. 즉, 상기 화합물층을 형성하는 단계에서, 챔버에 인가되는 플라즈마 파워(plasma power)는 50W 내지 100W의 범위에서 적절하게 제어되어야 한다.
상술한 바와 같이, 본 발명은 실리콘 웨이퍼의 표면을 산소 플라즈마로 산화공정을 시행하여 SiO2 산화층을 형성한 후, NF3와 NH3의 플라즈마 반응가스를 사용하여 화합물의 형성을 반복적으로 시행함으로써, 화합물의 두께를 원자층으로 제어하여 후열처리를 통한, 실리콘 원자층을 에칭하는 공정을 제공한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10 : 실리콘 기판
20 : 실리콘 산화물층
25 : 화합물층
32 : 산소 가스
34 : NH3 가스
36 : NF3 가스
90 : 마스크
20 : 실리콘 산화물층
25 : 화합물층
32 : 산소 가스
34 : NH3 가스
36 : NF3 가스
90 : 마스크
Claims (8)
- 실리콘 기판의 적어도 일부 상에 실리콘 산화물층을 형성하는 제 1 단계; 및
상기 실리콘 산화물층을 NH3 및 NF3를 포함하는 플라즈마와 선택적으로 반응시킴으로써 화합물층을 형성하는 제 2 단계;를 포함하는 단위 사이클을 1회 이상 수행하고,
상기 단위 사이클을 수행한 이후에 상기 화합물층이 구비된 상기 실리콘 기판을 열처리함으로써 상기 화합물층을 제거하는 단계를 포함하는,
실리콘의 원자층 에칭 방법. - 제 1 항에 있어서,
상기 화합물층은 (NH4)2SiF6를 포함하는,
실리콘의 원자층 에칭 방법. - 제 2 항에 있어서,
상기 NH3 가스 및 상기 NF3 가스의 유량비는 하기 수학식 1을 만족하는,
실리콘의 원자층 에칭 방법.
<수학식 1>
1≤NH3/NF3≤5
(여기에서, 상기 NH3는 상기 NH3 가스의 유량이며, 상기 NF3는 상기 NF3 가스의 유량임) - 제 1 항에 있어서,
상기 실리콘 산화물층을 형성하는 제 1 단계는 산소 플라즈마를 이용하여 0.5㎚ 내지 2㎚ 범위의 두께를 갖는 상기 실리콘 산화물층을 형성하는 단계를 포함하는,
실리콘의 원자층 에칭 방법. - 제 4 항에 있어서,
상기 산소 플라즈마는 150W 내지 250W의 파워(power)로, 5sec 내지 10sec 시간 동안 수행하는 것을 특징으로 하는,
실리콘의 원자층 에칭 방법. - 제 1 항에 있어서,
상기 화합물층을 형성하는 단계에서,
플라즈마 파워(plasma power)는 50W 내지 100W인 것을 특징으로 하는,
실리콘의 원자층 에칭 방법. - 제 1 항에 있어서,
상기 열처리는 100℃ 내지 200℃에서 수행하는,
실리콘의 원자층 에칭 방법. - 제 1 항에 있어서,
상기 화합물층을 제거하는 단계는 상기 열처리에 의해 상기 화합물이 기화되는 단계인,
실리콘의 원자층 에칭 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180017130A KR20190097560A (ko) | 2018-02-12 | 2018-02-12 | 실리콘의 원자층 에칭 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180017130A KR20190097560A (ko) | 2018-02-12 | 2018-02-12 | 실리콘의 원자층 에칭 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20190097560A true KR20190097560A (ko) | 2019-08-21 |
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ID=67808197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180017130A KR20190097560A (ko) | 2018-02-12 | 2018-02-12 | 실리콘의 원자층 에칭 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20190097560A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112366135A (zh) * | 2020-10-26 | 2021-02-12 | 北京北方华创微电子装备有限公司 | 一种硅原子层刻蚀方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170058282A (ko) | 2015-11-11 | 2017-05-26 | 노벨러스 시스템즈, 인코포레이티드 | 고 쓰루풋을 갖는 초고 선택성 폴리실리콘 에칭 |
-
2018
- 2018-02-12 KR KR1020180017130A patent/KR20190097560A/ko not_active Application Discontinuation
Patent Citations (1)
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|---|---|---|---|---|
| KR20170058282A (ko) | 2015-11-11 | 2017-05-26 | 노벨러스 시스템즈, 인코포레이티드 | 고 쓰루풋을 갖는 초고 선택성 폴리실리콘 에칭 |
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|---|---|---|---|---|
| CN112366135A (zh) * | 2020-10-26 | 2021-02-12 | 北京北方华创微电子装备有限公司 | 一种硅原子层刻蚀方法 |
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