TWI414040B - 氮化硼與硼－氮化物衍生材料的沉積方法 - Google Patents

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Christopher Dennis Bencher
Yongmei Chen
Isabelita Roflox
Li-Qun Xia
Derek R Witty
Li Yan Miao
Victor Nguyen
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Description

氮化硼與硼-氮化物衍生材料的沉積方法
本發明之實施例大體上是關於製造半導體基板上閘極堆疊結構之側壁間隔物的方法。
極大型積體(ULSI)電路通常包括一百萬個以上的電晶體形成在半導體基板上，其並一同合作執行電子裝置內的各種功能。電晶體包括互補式金氧半導體(CMOS)場效電晶體。
CMOS電晶體包括閘極結構，其位於半導體基板的源極區與汲極區之間。閘極結構(堆疊結構)一般包含閘極電極形成在閘極介電層材料上。閘極電極控制閘極介電層底下形成於汲極區與源極區間之通道區的電荷載體流動，進而開啟或關閉電晶體。間隔物層通常設置接近閘極堆疊結構而形成側壁。側壁間隔物具有數種功能，包括電氣隔離閘極電極和源極與汲極觸點或內連線、保護閘極堆疊結構以免遭後續處理步驟物理裂解、及提供氧氣與溼氣阻障來保護閘極金屬。
傳統閘極堆疊結構是由介電常數小於約5(k<5)的材料構成，且通常被氮化矽間隔物保護。電晶體尺寸進一步縮小將很可能需要介電常數大於10(k>10)的閘極層。若側壁間隔物接著由介電常數相對高k(k>7)材料(如氮化 矽)組成，則含完整閘極電極之裝置使用時，相鄰內連線間會發生過度信號干擾。雖然極低k材料(k<3)可做為間隔物層，但此材料通常缺少必要的結構完整性來經歷後續處理步驟，例如蝕刻步驟，及/或缺乏必需的氧氣與溼氣不透過性以防閘極金屬遭腐蝕。
此外，用來製備氮化矽間隔物的傳統熱化學氣相沉積(CVD)製程需採用大於600℃的高沉積溫度。雖然高溫沉積的氮化物間隔物有很好的共形性(如95%)，但高沉積溫度會造成閘極裝置大量熱循環，且不適合0.09微米以下技術製造的先進裝置。
因此，需要低溫、低k側壁間隔物用於低k閘極堆疊結構，其中側壁間隔物具有結構穩定性和氣密性的預定物性。
本發明提出藉由沉積一或多層含硼材料及/或含矽材料至閘極堆疊結構而製造間隔物，以形成側壁間隔物於閘極堆疊結構上的方法。
在一實施例中，提出處理基板的方法，包括將基板放到沉積腔室內，且基板具有鄰接基板表面的基板結構、沉積間隔物層於基板結構和基板表面上、以及蝕刻間隔物層而露出基板結構和部分基板表面，其中經蝕刻之間隔物層一部分仍鄰接基板結構。
在另一實施例中，形成用於閘極電極之側壁間隔物的方法包括將基板放到沉積腔室內，且基板具有鄰接基板表面的閘極結構、流入包含含硼前驅物和含氮前驅物的處理氣體至沉積腔室內、在沉積腔室中產生電漿、沉積氮化硼材料層於基板表面和閘極結構上、以及蝕刻氮化硼材料層而露出閘極結構和基板表面，其中一部分的氮化硼材料層仍鄰接基板結構。
在又一實施例中，提出製造半導體罩幕的方法，包括提供具犧牲罩幕鄰接設置的半導體堆疊結構、沉積共形氮化硼材料層於犧牲罩幕和半導體堆疊結構上、蝕刻氮化硼材料層，以提供具鄰接犧牲罩幕側壁之間隔物接線的間隔物罩幕及露出犧牲罩幕的頂表面、以及移除犧牲罩幕。
本發明包含形成介電材料鄰接基板特徵結構，例如藉由塗鋪硼基材料至基板特徵結構，以形成間隔物材料用於雙重圖案化製程和用於閘極堆疊結構。在一實施例中，間隔物材料的形成為沉積及蝕刻氮化硼材料，此材料選擇性包括氫、碳、氧、矽、氟和其組合物。在另一實施例中，間隔物材料的形成為沉積硼-氮化物層、沉積襯底層於硼-氮化物層上、蝕刻襯底層、以及蝕刻硼-氮化物層。
第1圖繪示根據本發明一實施例形成之電晶體，具有閘極結構。參照第1圖，複數個場隔離區102形成於基板100(例如，矽晶圓)中。複數個場隔離區102隔開某一型導電性(如p型)的井區103和另一型導電性(如n型)的相鄰井(未繪示)。接著，閘極介電層104鄰接形成在基板100和隔離區102上。典型地，閘極介電層104的形成為沉積或生成如氧化矽(SiOn )及/或氮氧化矽之材料層，其構成層的介電常數小於約5.0。近來發展的閘極介電層技術指出形成閘極介電層104期使用介電常數較大的材料(k>10)。適合採用的材料例子包括金屬氧化物(氧化鋁(Al2 O3 )、氧化鋯(ZrO2 )、氧化鉿(HfO2 )、氧化鈦(TiO2 )、氧化釔(Y2 O3 )與氧化鑭(La2 O3 ))、鐵電物質(鈦鋯酸鉛(PZT)與鈦酸鍶鋇(BST))、無定形金屬矽酸鹽(HfSix Oy 與ZrSix Oy )、無定形矽酸鹽氧化物(HfO2 與ZrO2 )、和順電物質(Bax Sr1-x TiO3 與PbZrx Ti1-x O3 )，但不以此為限。含這些材料的高介電常數(k)層可以各種沉積製程形成。
另外，導電閘極電極層106毯覆沉積在閘極介電層104上。閘極電極層106一般包含如摻雜多晶矽、未摻雜多晶矽、碳化矽或矽鍺化合物之材料，但不以此為限。然實施例可涵蓋閘極電極層106含有金屬、金屬合金、金屬氧化物、單晶矽、無定形矽、矽化物、或此技藝已知用於形成閘極電極的其他材料。
硬光罩層108(如氮化物層)例如以CVD製程沉積在閘 極電極層106上。接著進行光微影製程，包括遮蔽、曝光及顯影光阻層步驟而形成光阻罩幕(未繪示)。利用光阻罩幕對準蝕刻來蝕刻硬光罩層至閘極電極層106頂部，以將光阻罩幕圖案轉移到硬光罩層，而於閘極電極層106上產生硬光罩層108。
利用硬光罩對準蝕刻來移除光阻罩幕及蝕刻硬光罩層108和閘極電極層106下至閘極介電層104頂部，以進一步修改結構而產生導電結構，包括硬光罩層108底下的閘極電極層106殘餘材料。繼續進行處理程序，蝕刻閘極介電層104至基板100頂部和隔離區102頂部。如第1圖所示，閘極電極層106和閘極介電層104一起定義積體裝置的複合結構，此有時稱為閘極堆疊結構124或閘極，例如電晶體。
在進一步處理電晶體中，利用尖端佈植製程形成尖端或淺源極/汲極延伸區140。閘極電極層106保護閘極介電層104底下的基板區以免遭離子佈植。接著進行快速熱處理(RTP)退火，藉以驅動部分位於閘極介電層104底下的源極/汲極延伸區140。
視情況而定，共形氧化物層(未繪示)沉積在整個基板表面。氧化物層用來保護矽表面以免原子遷徙，例如氮材料從間隔物層126移動。可使用四乙氧基矽烷(TEOS)源氣體、在低壓化學氣相沉積腔室中，高溫(>600℃)沉積氧化物層。氧化物層另可用來釋放矽基板與間隔物層126間的應力，同時保護閘極角落免受間隔物層126影響。 若採用低k的非氮化矽材料做為間隔物層126，例如氮化硼和所述衍生物，則可不用氧化物層或以其他低k材料代替。
隨後，在本發明一實施例中，間隔物層126毯覆沉積在閘極堆疊結構124頂部和沿著整個閘極堆疊結構124邊長，包括閘極電極層106和閘極介電層104的整個側壁長度，其厚度為約200埃(Å)至約1000Å，較佳約400Å至約800Å。同時，間隔物層126沉積在基板100或隔離區102的任何露出部分頂部。間隔物層126包含一或多個氮化物層，例如所述氮化硼材料層，其沉積可利用化學氣相沉積(如電漿輔助化學氣相沉積)。
接著蝕刻間隔物層126來移除閘極電極層106頂部和隔離區102頂表面與基板100大部分頂表面除緊鄰閘極堆疊結構124外的間隔物層126。在蝕刻製程之一實施例中，異向性蝕刻間隔物層，以留下沿著閘極電極層106和閘極介電層104整個側壁長度的部分間隔物層126而形成側壁間隔物層126。在另一實施例中，選擇性襯底層127與間隔物層126沉積及採用所述多重蝕刻製程。
其次，以深、高劑量佈植製程處理基板100，以於井區103形成深接合面源極/汲極區148。深佈植包括使用構成源極/汲極延伸區140的同型導電性雜質來佈植離子。同時，若導電閘極電極包含多晶矽，則深佈植製程可用來摻雜多晶矽至閘極電極層106(若未先摻雜)。進行活化退火，活化源極/汲極延伸區140和深接合面源極/ 汲極區148。可利用快速熱處理(RTP)進行退火。
第2A-2E圖繪示積體方案，其包括含硼間隔物層材料。第2A圖顯示電晶體結構200位於基板(未繪示)上。電晶體結構200包含閘極堆疊結構224。閘極堆疊結構224包括閘極介電層204和閘極電極層206。硬光罩層208形成在閘極電極層206上。閘極堆疊結構224設在源極區212與汲極區214之間。結構的場隔離區202隔開某一型導電性(如n型)的井203(NMOS)和另一型導電性(如p型)的相鄰井(未繪示)。
間隔物層226和襯底層227經沉積及蝕刻而接觸閘極堆疊結構224側壁。間隔物層226材料(如所述硼-氮化物材料和其衍生物)沉積在閘極堆疊結構224和源極區212與汲極區214上。如第2B圖所示，選擇性襯底層227沉積在間隔物層226上。襯底層227包含氮化物材料，例如氮化矽，且沉積厚度為間隔物層226和襯底層227總體厚度的約1%至約99%，例如約10%至約20%。雖然以下敘述包括選擇性襯底層227，但本發明涵蓋在無襯底層的情況下進行後續製程。
如第2C圖所示，接著異向性蝕刻襯底層227，以露出間隔物層226之下間隔物層材料228的水平部分。異向性蝕刻製程包含使用化學蝕刻氣體的電漿或非電漿蝕刻製程，例如不含氫之碳氟化合物(如包括四氟化碳(CF4 ))及/或含氫之碳氟化合物(如包括三氟甲烷(CHF3 ))、和選擇性包括鈍氣(如氦氣(He))。
如第2D圖所示，接著等向性蝕刻露出之下間隔物層226材料，以露出閘極堆疊結構224和源極區212與汲極區214頂部，而形成間隔物層226和襯底層227的間隔物。或者，在間隔物層226蝕刻製程或後續處理步驟期間，完全或實質移除間隔物層226的襯底層227。等向性蝕刻製程包含使用化學蝕刻氣體的電漿或非電漿蝕刻製程，例如不含氫之碳氟化合物(如包括二氟乙炔(C2 F2 ))及/或含氫之碳氟化合物(如包括三氟甲烷(CHF3 ))、氧化氣體(如包括氧氣(O2 ))、和選擇性包括鈍氣(如氬氣(Ar))。
第2E圖繪示其餘沉積層及形成用於裝置201的通孔。襯底230沉積在結構200上，而應變誘導層232(可為含硼材料)沉積在襯底230上。覆蓋層234接著沉積在應變誘導層232上。前金屬介電(PMD)層236接著沉積在覆蓋層234上，並以化學機械研磨(CMP)處理。然後圖案化前金屬介電層236及蝕刻前金屬介電層236、覆蓋層234、應變誘導層232(如含硼膜)和襯底230，以形成接觸閘極堆疊結構224的通孔238。
在此之氮化硼層亦可當作應變誘導層。例如，氮化硼層沉積在閘極結構上而誘導電晶體的通道區產生應變。應變誘導氮化硼層底下可配合使用襯底及/或其頂部可配合使用覆蓋層。襯底和覆蓋層的硼含量比含硼應變誘導層少。相較於硼含量較多的應變誘導氮化硼層，襯底和覆蓋層的硼含量較少提供較佳的絕緣性質，例如較低 漏電流，因而擴大應變誘導氮化硼層應用。
襯底230和覆蓋層234例如為氮化矽、氮化硼或氧化硼層。襯底230的厚度為約2Å至約500Å。除了氮化硼層和氧化硼層是在足以提供較低硼濃度之氮化硼層或硼濃度比氮化硼層低之氧化硼層的條件下沉積外，氮化硼層和氧化硼層可以任何所述方法沉積形成氮化硼層。
前述電晶體結構和其形成方法實施例僅為舉例說明而已。本發明當可採用其他閘極電極和其形成方法實施例。形成閘極堆疊結構的示例方法和設備更詳述於共同讓渡之美國專利申請案序號10/612,642、西元2003年7月1日申請之申請案，其主張美國臨時專利申請案序號60/393,393、西元2003年7月1日申請的優先權，二者一併引用於此且不與之相悖。
在另一實施例中，提出製造半導體罩幕的方法。半導體堆疊結構具有含一連串接線的犧牲罩幕和具鄰接一連串接線側壁之間隔物接線的間隔物罩幕。間隔物接線包含所述氮化硼材料。然後移除犧牲罩幕而形成半導體罩幕。視情況而定，接著剪裁間隔物罩幕而提供剪裁之間隔物罩幕。
間隔物罩幕的形成為先沉積間隔物層於半導體堆疊結構上且共形於犧牲罩幕、蝕刻間隔物層而提供間隔物罩幕，其具鄰接一連串犧牲罩幕接線側壁的間隔物接線並露出犧牲罩幕的頂表面、以及移除犧牲罩幕。間隔物罩幕圖案隨後轉移到半導體堆疊結構。
視情況而定，移除犧牲罩幕前，沉積光阻層至間隔物罩幕上及圖案化露出部分間隔物罩幕，並蝕刻間隔物罩幕的露出部分以剪裁間隔物罩幕。又或者，移除犧牲罩幕後，再剪裁間隔物罩幕。若間隔物罩幕相對各犧牲罩幕接線的各對間隔物區優先連接犧牲罩幕中彼此不連續之接線，則圍繞犧牲罩幕接線末端的部分間隔物罩幕可以圖案化/蝕刻製程剪裁。
所述製程利用鄰接微影圖案化犧牲罩幕側壁的間隔物接線來形成半導體圖案罩幕，而使微影圖案頻率加倍，如此可提供各接線實質相同的關鍵尺寸或同樣的特徵寬度，但特定區域的接線密度加倍。例如，根據本發明一實施例，犧牲罩幕的線距(pitch)選擇為4，以最終得到線距為2的間隔物罩幕。
製造間隔物罩幕包括剪裁處理程序，在整個過程中，保留犧牲罩幕以提供間隔物罩幕結構完整性。第3A-3H圖繪示根據本發明一實施例應用示例方法處理半導體堆疊結構的截面圖和俯視圖。
在第3A圖中，圖案化光阻層302置於半導體堆疊結構300上。在一實施例中，半導體堆疊結構300包含第一罩幕堆疊結構304和第二罩幕堆疊結構306於半導體層308上。
圖案化光阻層302可含任何適合微影製程的材料，例如正型或負型光阻，較佳的正型光阻材料選自由248奈米(nm)阻劑、193nm阻劑、157nm阻劑和摻雜重氮萘酚 醌感光劑之酚醛樹脂基質組成之群組，較佳的負型光阻材料選自由聚順異戊二烯和聚乙烯醇肉桂酸酯組成之群組。
圖案化光阻層302可具任一適合間隔物罩幕製造製程的尺寸。例如，圖案化光阻層302的各特徵結構303寬度「x」實質上與半導體裝置特徵結構的預定關鍵尺寸(如閘極電極的寬度)有關，且為約10nm至約100nm。間隔物罩幕的間隔物線寬實質上與圖案化光阻層302的各特徵結構303寬度「x」相同。接線間距「y」乃選擇使倍頻方案有效進行，並使後續形成之間隔物接線間距實質上等於各間隔物區的寬度。例如，如第3A圖所示，若特徵結構的頻率加倍，則圖案化光阻層302之各特徵結構303間距「y」大約等於寬度「x」的三倍。在一特定實施例中，193nm微影技術用來產生特徵結構寬度約45nm、特徵結構間距約135nm的圖案化光阻層302。此外，圖案化光阻層302的線距選擇約為4，以最終得到間隔物線距約為2的間隔物罩幕。
達成圖案化光阻層302之特徵結構間距：寬度約為3：1的方法包括在曝光操作時，過度曝光正型光阻層、或在微影/顯影製程後，削減光阻層。例如，圖案化光阻層302為使用電漿蝕刻化學劑削減的193nm正型光阻。雖然就倍頻方案而言，圖案化光阻層302中各特徵結構的理想寬度為圖案化光阻層302線距的1/4，但最初目標寬度宜稍微加大，以補償用於圖案化第一罩幕堆疊結構304 的蝕刻製程。故根據本發明一實施例，圖案化光阻層302的最初線寬為線距的0.281-0.312倍。
參照第3B圖，利用蝕刻製程將圖案化光阻層302的映像轉移到第一罩幕堆疊結構304，以形成犧牲罩幕310。用來轉移映像的蝕刻製程可為任何適合從圖案化光阻層302轉移實質相同之映像至第一罩幕堆疊結構304的製程。
第一罩幕堆疊結構304(犧牲罩幕310)可含任何適合做為間隔物罩幕製造製程之犧牲罩幕的材料或組合材料，且包含如第3A圖單一斜線所示之單一材料、或二或多個材料(亦如第3A圖所示之二材料層304A、304B)。第一罩幕堆疊結構304的組成和厚度最好適合不會實質影響圖案化光阻層302的蝕刻製程蝕刻。例如，圖案化光阻層302包含碳基材料，第一罩幕堆疊結構304包含選自由氮化矽、氧化矽、和無定形或多晶矽組成群組之材料。若第一罩幕堆疊結構304包含氮化矽，則蝕刻製程採用的氣體選自由二氟乙炔(C2 F2 )和三氟甲烷(CHF3 )組成之群組；若第一罩幕堆疊結構304包含氧化矽，則蝕刻製程採用的氣體選自由八氟環丁烷(C4 F8 )和三氟甲烷(CHF3 )組成之群組；若第一罩幕堆疊結構304包含無定形或多晶矽，則蝕刻製程採用的氣體選自由氯氣(Cl2 )和溴化氫(HBr)組成之群組。
根據本發明一實施例，單一材料組成之第一罩幕堆疊結構304的厚度乃選擇以倍頻方案最佳化後續間隔物罩 幕的形成。第一罩幕堆疊結構304的厚度夠薄，以免後續形成之間隔物罩幕的間隔物罩幕接線崩塌，且厚度又夠厚足以控制間隔物罩幕接線的關鍵尺寸。單一材料組成之第一罩幕堆疊結構304的厚度為犧牲罩幕310之目標線寬的4.06-5.625倍。
根據本發明另一實施例，如第3A圖雙層所示，第一罩幕堆疊結構304包含第一硬光罩層304A於第一罩幕層304B上，故如第3B圖所示，其構成犧牲罩幕310包含犧牲硬光罩部分310A於犧牲罩幕部分310B上。第一硬光罩層304A和第一罩幕層304B以二道不同蝕刻操作利用圖案化光阻層302之映像而圖案化，且第一硬光罩層304A可含任何適合不實質影響圖案化光阻層302之蝕刻製程蝕刻的材料，第一罩幕層304B含有材料的蝕刻特性類似圖案化光阻層302的蝕刻特性。依此方法，在後續蝕刻第一罩幕層304B期間，咸信第一硬光罩層304A能維持圖案化光阻層302的映像。
圖案化光阻層302和第一罩幕層304B包含碳基材料，第一硬光罩層304A包含選自由氮化矽、氧化矽、和無定形或多晶矽組成群組之材料。用於第一硬光罩層304A和第一罩幕層304B的蝕刻製程可與上述用於第一罩幕堆疊結構304的蝕刻製程相同。第一硬光罩層304A的厚度夠薄足以相對圖案化光阻層302進行高度選擇性蝕刻，且厚度又夠厚，以免形成針孔而不當露出第一罩幕層304B。在一實施例中，第一硬光罩層304A的厚度為 約20nm至約50nm。
第一罩幕層304B的蝕刻特性類似圖案化光阻層302，圖案化光阻層302和第一罩幕層304B的厚度乃選擇以於蝕刻第一罩幕層304B時，移除所有蝕刻第一硬光罩層304A後所留下的圖案化光阻層302部分。例如，根據本發明一實施例，圖案化光阻層302和第一罩幕層304B實質上均由碳原子組成。在一實施例中，第一罩幕層304B包含sp3 (鑽石狀)、sp2 (石墨狀)與sp1 (熱解碳狀)混成之碳原子混合物，其是利用碳氫化合物前驅物分子進行化學氣相沉積製程而得。此技藝已知此種膜層為無定形碳膜或Advanced Patterning FilmTM (APF)。使用選自由氧氣(O2 )與氮氣(N2 )組合物、或甲烷(CH4 )、氮氣(N2 )與氧氣(O2 )組合物組成群組之氣體來蝕刻含無定形碳膜的第一罩幕層304B。在一特殊實施例中，所有的圖案化光阻層302實質上是在與圖案化第一罩幕層304B相同的蝕刻操作下移除。第一罩幕層304B的厚度夠薄，以免後續形成之間隔物罩幕的間隔物罩幕接線崩塌，且厚度又夠厚足以控制間隔物罩幕接線的關鍵尺寸。在一實施例中，含有第一硬光罩層304A和第一罩幕層304B之第一罩幕堆疊結構304的總體厚度為犧牲罩幕310之目標線寬的4.06-5.625倍。
再次參照第3B圖，第二罩幕堆疊結構306包含第二硬光罩層306A於第二罩幕層306B上。第二硬光罩層306A可具任何適合保護第二罩幕層306B免遭用於形成犧牲 罩幕310之蝕刻製程作用的性質。第一罩幕堆疊結構304包含所述單一材料，且此材料對第二硬光罩層306A的材料具蝕刻選擇性。例如，若第一罩幕堆疊結構304包含氮化矽，則第二硬光罩層306A包含選自由氧化矽、和無定形或多晶矽組成群組之材料。在另一實施例中，第一罩幕堆疊結構304包含氧化矽，第二硬光罩層306A包含選自由氮化矽、和無定形或多晶矽組成群組之材料。在又一實施例中，第一罩幕堆疊結構304包含無定形或多晶矽，第二硬光罩層306A包含選自由氮化矽和氧化矽組成群組之材料。
根據本發明另一實施例，第一罩幕堆疊結構304包含第一硬光罩層304A和第一罩幕層304B。在一實施例中，第一罩幕層304B包含無定形碳膜，並以選自由O2 與N2 組合物、或CH4 、N2 與O2 組合物組成群組之氣體蝕刻，第二硬光罩層306A含有材料則選自由氮化矽、氧化矽、和無定形或多晶矽組成之群組。第二硬光罩層306A的厚度夠薄足以隨後相對第二罩幕層306B進行高度選擇性蝕刻，且厚度又夠厚，以免形成針孔而不當露出第二罩幕層306B遭蝕刻第一罩幕堆疊結構304的蝕刻製程作用。在一實施例中，第二硬光罩層306A的厚度為約15nm至約40nm。
參照第3C圖，間隔物層312共形沉積在犧牲罩幕310和第二硬光罩層306A上。間隔物層312為倍頻方案使用之最後變成間隔物罩幕的材料源。間隔物層312包含所 述氮化硼。間隔物層312的厚度決定了後續形成之間隔物罩幕的特徵結構寬度，例如，如第3C圖所示，間隔物層312的厚度實質上與犧牲罩幕310的特徵結構寬度相同。間隔物層312的厚度可大於犧牲罩幕特徵結構303的寬度，以補償用於圖案化間隔物層312的蝕刻製程。間隔物層312的厚度約為犧牲罩幕310之特徵結構寬度或後續形成之間隔物罩幕的預定特徵結構線寬的1.06倍。
參照第3D圖，間隔物層312經蝕刻而成間隔物罩幕314，並且露出犧牲罩幕310和第二硬光罩層306A的頂表面。間隔物罩幕314接線共形於犧牲罩幕310的特徵結構側壁。第3D圖繪示每條犧牲罩幕310有兩條間隔物罩幕314。間隔物層312例如以任何良好控制尺寸之適合製程蝕刻，以維持犧牲罩幕310的關鍵尺寸寬度。如第3D圖所示，蝕刻間隔物層312，直到間隔物罩幕314的接線高度實質上與犧牲罩幕310的特徵結構等高。間隔物罩幕314接線也可凹蝕略低於犧牲罩幕310之特徵結構的頂表面，以確保間隔物罩幕314接線上方與之間的間隔物層312不連續。如第3D圖所示，各間隔物罩幕314接線的頂表面寬度實質上與間隔物罩幕314和第二硬光罩層306B的界面寬度相同。
間隔物層312亦蝕刻成間隔物罩幕314(如第3D圖所示)，其對單層的犧牲罩幕310、堆疊層的第一硬光罩層304A和第二硬光罩層306A具高度選擇性。在本發明一 特定實施例中，一旦露出犧牲罩幕310和第二硬光罩層306A的頂表面，用來形成間隔物罩幕314的蝕刻製程即達終點。在一特殊實施例中，偵側到終點後，略為過度蝕刻，以確保從犧牲罩幕310之特徵結構至特徵結構(如接線至接線)的間隔物罩幕314接線不連續。適合含氮化硼材料之間隔物層312的蝕刻製程例子包括使用化學蝕刻氣體的電漿或非電漿蝕刻製程，例如不含氫之碳氟化合物(如包括C2 F2 、CF4 或其組合物)及/或含氫之碳氟化合物(如包括CHF3 )、氧化氣體(如包括氧氣(O2 ))、和選擇性包括鈍氣(如氬氣(Ar)或氦氣)。
形成間隔物罩幕314的另一製程繪示於第3C-3D圖，其採用雙間隔物層。
第3C’、3C”及3D’圖繪示含基底間隔物層313和襯底層315之雙間隔物層共形沉積於犧牲罩幕310和第二硬光罩層306A上。基底間隔物層313先共形沉積在犧牲罩幕310和第二硬光罩層306A上，且包含所述硼-氮化物材料和其衍生物。如第3C’圖所示，襯底層315沉積在基底間隔物層313’上。襯底層315包含氮化物材料，例如氮化矽，且沉積厚度為間隔物層312(即基底間隔物層313和襯底層315)總體厚度的約1%至約90%。
如第3C”圖所示，接著異向性蝕刻襯底層315，以露出間隔物層312之下基底間隔物層313的水平部分。異向性蝕刻製程包含使用化學蝕刻氣體的電漿或非電漿蝕刻製程，例如不含氫之碳氟化合物(如包括C2 F2 、CF4 或其 組合物)及/或含氫之碳氟化合物(如包括CHF3 )、氧化氣體(如包括氧氣(O2 ))、和選擇性包括鈍氣(如氬氣(Ar)或氦氣)。
如第3D’圖所示，接著等向性蝕刻露出之下基底間隔物層313材料和部分襯底層315，以露出犧牲罩幕頂部，而構成具襯底層315形成其上的間隔物罩幕314。適合之等向性蝕刻製程可為上述用來蝕刻間隔物層312的蝕刻製程。或者，在基底間隔物層313蝕刻製程或後續處理步驟期間，完全或實質移除間隔物罩幕314的襯底層315。
參照第3E及3E’圖，間隔物罩幕314具有來自犧牲罩幕310的材料，如第3E’圖俯視圖所示，其仍連續圍繞犧牲罩幕310各接線末端。如第3E’圖所示，一旦圖案化光阻堆疊結構320，藉由選擇性蝕刻暴露於視窗區330的末端部分316，可移除間隔物接線對間的連續性。光阻堆疊結構320沉積在間隔物罩幕314和犧牲罩幕310與第二硬光罩層306A的露出部分上。
回溯第3E圖，光阻堆疊結構320具有光阻層324，其含有上述第3A圖之圖案化光阻層302相關的任何材料。此外，如第3E圖所示，光阻堆疊結構320包含底部抗反射塗層(BARC層)322於光阻層324與間隔物罩幕314間，以提供光阻層324平坦表面。BARC層可為具有機官能基的旋塗玻璃材料。或者，光阻堆疊結構320完全由光阻層組成。光阻堆疊結構320可以任何提供光阻堆 疊結構320平坦表面的製程沉積。例如，根據本發明一實施例，光阻堆疊結構320包含光阻層324於BARC層322上，光阻層324和BARC層322均以旋塗製程沉積；若光阻堆疊結構320實質包含光阻層，則光阻層可以旋塗製程沉積。雖然第3E及3E’圖繪示保留犧牲罩幕310，但本發明涵蓋在移除犧牲罩幕310材料後，進行間隔物罩幕314製程。
光阻堆疊結構320可以上述第3A圖之圖案化光阻層302相關的任何微影製程圖案化，而形成視窗區330露出間隔物罩幕314的末端部分316。視窗區330可為任何適合剪裁間隔物罩幕314的尺寸。視窗區330至少暴露間隔物罩幕314的整個末端部分316。視窗區330的尺寸亦選擇暴露部分犧牲罩幕310，以通融圖案化及剪裁製程的任何些微偏移。
間隔物罩幕314經剪裁成剪裁之間隔物罩幕340。間隔物罩幕314可以任何移除間隔物罩幕314露出部分的蝕刻製程剪裁。如圖所示，移除對光阻堆疊結構320和第二硬光罩層306A具選擇性的末端部分316。或者，不選擇性蝕刻犧牲罩幕310的露出部分。較佳地，如第3F圖所示，剪裁蝕刻製程對犧牲罩幕310的露出部分具選擇性。如此，上述用來蝕刻第3C及3D圖間隔物層312的任何材料和蝕刻製程組合可用來形成剪裁之間隔物罩幕340。
參照第3G及3G’圖，移除光阻堆疊結構320和犧牲罩 幕310。根據本發明一實施例，保留犧牲罩幕310，以在剪裁間隔物罩幕314的過程中提供結構支撐而形成剪裁之間隔物罩幕340。然形成剪裁之間隔物罩幕後，移除犧牲罩幕310而完成倍頻罩幕製造製程。
光阻堆疊結構320可以與移除犧牲罩幕310相同的製程操作或於先前製程操作移除。在一實施例中，光阻堆疊結構由含碳物質組成，並以先前使用氧氣(O2 )與氮氣(N2 )的溼式或乾式灰化操作移除。犧牲罩幕310或犧牲硬光罩部分310A/罩幕部分310B可以任何對剪裁之間隔物罩幕340和第二硬光罩層306A具高度選擇性的技術移除。例如，犧牲罩幕310可以選自由熱磷酸(H3 PO4 )濕蝕刻、氫氟酸水溶液濕蝕刻或SiCoNi蝕刻組成群組之單一蝕刻操作移除。此外，犧牲罩幕310可以選擇性乾蝕刻製程移除，例如選自由氯氣(Cl2 )電漿蝕刻和CF4 /O2 電漿蝕刻組成群組之單一蝕刻操作。
參照第3H圖，將剪裁之間隔物罩幕340映像轉移到第二罩幕堆疊結構306，以構成蝕刻罩幕370或蝕刻罩幕部分370A/370B於半導體層308上。第二罩幕堆疊結構306包含單一材料，並以單一蝕刻操作蝕刻成蝕刻罩幕370。或者，以二步驟之蝕刻製程形成蝕刻罩幕部分370A/370B，其中第一步驟處理層370A，第二步驟處理層370B。
在一實施例中，第二罩幕層306B包含無定形碳材料，例如上述第一罩幕層304B組成實施例的無定形碳材 料。在一特殊實施例中，第二罩幕層306B和蝕刻罩幕370的罩幕部分370B厚度為蝕刻罩幕370之各接線寬度的3.125-6.875倍。如第3H圖所示，第二罩幕層306B可以任何維持蝕刻罩幕370之各接線實質垂直輪廓的蝕刻製程蝕刻成罩幕部分370B。在一實施例中，第二罩幕層306B包含無定形碳，並以電漿乾蝕刻製程移除，且電漿含有氣體選自由O2 與N2 組合物、或CH4 、N2 與O2 組合物組成之群組。
在各種實施例中，已描述一或多個方法來製造蝕刻罩幕370，其含有接線為犧牲罩幕接線頻率的兩倍。蝕刻罩幕370接著用來圖案化半導體層308，以例如製造積體電路之裝置。根據本發明一實施例，蝕刻罩幕370具有實質上由無定形碳材料組成的罩幕部分370B。或者，如第3G及3H圖所示，剪裁之間隔物罩幕映像在轉移至半導體層前，先轉移到含無定形碳材料層。
半導體層308可為任何用於元件製造或為任何其他需使用倍頻罩幕製造的半導體結構的膜層。例如，根據本發明一實施例，半導體層308包含任何適合圖案化成清楚定義之半導體結構陣列的材料。在一實施例中，半導體層308由IV族材料或III-V族材料組成。此外，半導體層308可含任何形態以適當圖案化成清楚定義之半導體結構陣列。半導體層308的形態選自由無定形、單晶和多晶組成之群組。半導體層308另可包含電荷載體摻質雜質原子。半導體層308更可設在基板上。基板可含 任何適合製造製程的材料，例如，基板包含彈性塑膠片。基板更可包含適合製造製程且供半導體層配置其上的材料。在一實施例中，基板包含IV族材料，例如結晶矽、鍺或矽/鍺；或者，基板包含III-V族材料。基板還可包含絕緣層。在一實施例中，絕緣層含有材料選自由氧化矽、氮化矽、氮氧化矽和高介電常數(k)介電層組成之群組。
在本發明之各種實施例中，間隔物層126或312是由氮化硼組成，其可摻雜或包括氫、氯、矽、氧或碳。在這些實施例中，形成之間隔物層的k值為約1.1至約10，例如介於3.0-6.0之間。氮化硼層亦可為應力氮化物層，其具有約10吉帕(GPa)之壓縮與10GPa之拉伸應力，例如拉伸應力大於約2.0GPa或壓縮應力小於約-3.5GPa。此外，氮化硼層可在溫度低於500℃下以電漿輔助化學氣相沉積(PECVD)製程沉積。在一實施例中，處理溫度為約100℃至約1000℃，例如約300℃至約500℃，又例如約400℃至約450℃。
較佳的氮化硼材料層具有高階梯覆蓋和低圖案負載效應。在此，高階梯覆蓋層之特徵結構的不同表面(即側壁、頂部和底部)間的層厚差百分比比低階梯覆蓋層小。圖案負載效應(PLE)定義為在具少數特徵結構(隔離區)之基板區中特徵結構之部分層厚(如底部、頂部或側壁)與在具高密度特徵結構(密集區)之基板區中特徵結構之對應部分層厚間的層厚差百分比，因此圖案負載效應百 分比越小表示整個基板的層厚越均勻。
在一實施例中，間隔物層由氮化硼組成，其是在PECVD腔室的電漿條件下，與包括含硼前驅物、含氮前驅物及選擇性包括鈍氣的混合氣體反應而得。適合之PECVD腔室為DxzTM 腔室，其商業上可取自美國加州聖克拉拉之應用材料公司(Applied Materials,Inc.)。
含硼前驅物包括二硼烷(B2 H6 )、硼氮炔(B3 N3 H6 )、硼氮炔之烷基取代衍生物、三甲基硼(B(CH3 )3 )、三氯化硼(BCl3 )和其組合物。含氮前驅物包括氨氣、聯氨(N2 H4 )和其組合物。適合之鈍氣包括氦氣(He)、氬氣(Ar)、氮氣(N2 )、氙氣(Xe)或其組合物等。此外，含氮前驅物可用如氬氣、氦氣、氫氣或氧氣之稀釋氣體稀釋。
在摻雜氮化硼層中，沉積氮化硼層期間，選自由含矽化合物、含碳化合物和其組合物組成群組之一或多個化合物亦可引入腔室。或者，化合物可於沉積氮化硼層前或後引入。
適合引至氮化硼材料層的化合物包括含矽前驅物，例如矽烷、三矽胺(TSA)、三甲基矽烷(TMS)、矽氮烷、六甲環三矽氮烷(HMCTZ)、SiHX R(4-X )，其中R為烷基、其鹵素衍生物和其組合物，但不以此為限；含碳前驅物的通式可為Cx H2x+2 (如甲烷(CH4 ))、Cx H2x (如乙烯(C2 H4 ))、Cx H2x-2 和其組合物；含氧前驅物例如為氧氣(O2 )、臭氧(O3 )、一氧化氮(NO)、一氧化二氮(N2 O)、二氧化碳(CO2 )、水(H2 O)和其組合物；如三氫化磷(PH3 )之含磷前 驅物也可引入處理腔室來進行硼-氮化物沉積製程。沉積硼-氮化物層的方法和其物性更詳述於共同讓渡之美國專利申請案序號11/765,257、西元2007年7月13日申請之申請案，其一併引用於此且不與之相悖。
在腔室有或無電漿的情況下，含硼前驅物變成氮化硼層且沉積至腔室內的基板上，適合之沉積腔室包括PRODUCER® SE和PRODUCER® GT PECVD腔室，二者皆可取自美國加州聖克拉拉之應用材料公司。在此之處理條件乃提供一基板給具二隔離處理區之300mm PRODUCER® SE腔室的每一處理區。故各基板處理區和基板所經歷的流速為進入腔室的流速的一半。
其上沉積氮化硼層的基板可為矽、含矽或玻璃基板。基板可為裸基板、或具有一或多層材料沉積其上及/或特徵結構形成其中。
在一實施例中，氮化硼層是以熱分解製程(即非電漿製程)沉積而得。就在腔室無電漿的情況下沉積氮化硼層而言，沉積期間，腔室內的基板支撐件溫度設為約100℃至約1000℃，例如約300℃至約500℃，腔室壓力設為約10毫托耳至約760托耳，例如約2托耳至約20托耳。含硼、含氮、含碳、含氧和含矽前驅物可同時引入腔室，其流速各自為約5標準立方厘米每分鐘(sccm)至約50標準升每分鐘(slm)，例如約10sccm至約1slm。鈍氣引入腔室的流速為約5sccm至約50slm，例如約1slm至約10slm。腔室之噴淋頭與基板支撐件的間距為約50密爾(mil)至 約5000密爾。
硼-氮化物熱沉積製程實例包括引進流速為2400sccm的二硼烷、引進流速為800sccm的氨氣、引進流速為2400sccm的氮氣，噴淋頭相距基板表面250密爾，腔室壓力為20托耳，歷時15秒。
視情況而定，施加射頻(RF)功率至腔室的噴淋頭電極及/或基板支撐件電極，以產生電漿供上述氮化硼沉積製程使用。RF功率可以約2瓦(W)至約5000W(如約30W至約1000W)之功率大小與約100千赫(kHz)至約1兆赫(MHz)(如約300kHz至約400kHz)之單一低頻提供、或可以約2W至約5000W(如約30W至約1000W)之功率大小與大於約1MHz(如大於約1MHz至約60MHz，例如13.6MHz)之單一高頻提供。或者，RF功率可以混頻提供，包括以約100kHz至約1MHz(如約300kHz至約400kHz)之第一頻率與約2W至約5000W(如約30W至約1000W)之功率大小、和大於約1MHz(如大於約1MHz至約60MHz，例如13.6MHz)之第二頻率與約2W至約5000W(如約30W至約1000W)之功率大小提供。
讓含硼前驅物在存有電漿下與含氮前驅物反應的實施例所形成的氮化硼層性質適合硬光罩應用。氮化硼可做為用於多晶矽、矽、鎢和介電質蝕刻製程的硬光罩。例如，其對熱氧化物和熱氮化物的溼蝕刻速度比(100：1之氟化氫(HF))分別為0.03和0.3。氬氣可加入前驅物混合物中來降低層介電常數及提高崩潰電壓。硼-氮化物層 性質亦適合後段製程應用，例如銅阻障層。
在一示例實施例中，以氮氣和氨氣稀釋的二硼烷引入腔室中，並在RF功率提供電漿的情況下反應沉積氮化硼層至腔室內的基板。二硼烷引入腔室的流速為約3000sccm且佔N2 的5%，氨氣引入腔室的流速為約150sccm。RF功率可以約300W與13.6MHz之頻率提供。腔室壓力為約6托耳，間距為約480密爾。如此可得到具低蝕刻速度、高沉積速度和預期低介電常數的氮化硼層。
在另一實施例中，含硼前驅物和含氮前驅物為同時引入，含矽前驅物亦可伴隨含硼前驅物和含氮前驅物引入腔室而形成SiBN層做為間隔物應用。SiBN層的介電常數小於5.5，崩潰電壓大於6百萬伏特/公分(MV/cm)，漏電流在2MV下小於1e-9 安培/平方公分。沉積SiBN層的示例製程條件包括引進流速60sccm的甲矽烷(SiH4 )、流速600sccm的氨氣(NH3 )、流速1000sccm的氮氣(N2 )、流速100-1000sccm的二硼烷(B2 H6 )等前驅物，並以100W RF功率、13.6MHz產生電漿，同時將腔室條件維持成腔室壓力為6托耳、間距為480密爾。視情況而定，SiBN層可在400℃下經紫外線(UV)固化10分鐘。
沉積後，處理氮化硼材料層來修改層性質，例如崩潰、介電常數或其組合物。沉積後處理包括電漿製程、紫外線(UV)固化製程、熱退火製程、電子束固化和其組合物。
在處理包含電漿製程的實施例中，電漿製程可於與沉 積氮化硼層相同或不同的腔室中進行。電漿可由傳送到腔室之噴淋頭電極及/或基板支撐件電極的RF功率產生。RF功率可以約2W至約5000W(如約30W至約1000W)之功率大小與約100kHz至約1MHz(如約300kHz至約400kHz)之單一低頻提供、或可以約2W至約5000W(如約30W至約1000W)之功率大小與大於約1MHz(如大於約1MHz至約60MHz，例如13.6MHz)之單一高頻提供。或者，RF功率可以混頻提供，包括以約100kHz至約1MHz(如約300kHz至約400kHz)之第一頻率與約2W至約5000W(如約30W至約1000W)之功率大小、和大於約1MHz(如大於約1MHz至約60MHz，例如13.6MHz)之第二頻率與約2W至約5000W(如約30W至約1000W)之功率大小提供。
電漿處理使用的電漿處理氣體包含含氮前驅物及/或一或多個稀釋或鈍氣，含氮前驅物包括氮氣(N2 )、氨氣(NH3 )、聯氨(N2 H4 )或其組合物，稀釋氣體包括氬氣(Ar)、氦氣(He)、氫氣(H2 )、氙氣(Xe)或其組合物。處理期間，電漿處理氣體引入腔室的流速為約5sccm至約50slm，例如約100sccm至約500sccm。電漿氣體流入腔室的時間為約1秒至約2小時，例如約1秒至約60秒。處理期間，腔室壓力為約10毫托耳至約760托耳，腔室內的基板支撐件溫度為約20℃至約1000℃。提高高頻RF功率、增加NH3 流速及延長電漿製程處理時間可減低生成層的折射率及提升膜層介電性質。適合電漿製程的腔室例子 為PRODUCER® SE和PRODUCER® GT PECVD腔室。
在處理包含UV固化製程的實施例中，UV固化製程可於與沉積腔室相同的腔室、或於整合工具(其尚包括沉積氮化硼層之沉積腔室)的腔室部件中進行。例如，UV固化製程可在NANOCURETM 腔室中進行，其為包括沉積氮化硼層之PECVD腔室的PRODUCER®平臺部件。
示例之UV固化製程條件包括腔室壓力為約10毫托耳至約760托耳，基板支撐件溫度為約20℃至約1000℃。用於UV固化製程的基板支撐件溫度可大於、小於或等於沉積製程期間的基板支撐件溫度。
UV固化製程使用的處理氣體包含鈍氣、含氮氣體、含氧氣體或其組合物，其處理期間引入腔室的流速為約5sccm至約50sccm。處理氣體流入腔室的時間為約1秒至約2小時，例如約1秒至約10分鐘。UV輻射可由任何UV源提供，例如微波弧汞燈、脈衝閃光氙燈或高效率UV發光二極體陣列。UV輻射波長例如為約170nm至約400nm。UV輻射可具單一波長，例如172nm。或者，UV輻射可由波長大於200nm的寬頻UV源提供。處理包含以約1瓦/平方公分至約1000瓦/平方公分之紫外線輻射曝照沉積材料，紫外線輻射提供約0.5eV(電子伏特)至約10eV的光子能，例如約1eV至約6eV。用來進行UV固化製程後處理的腔室例子為NANOCURETM 腔室，其可取自美國加州聖克拉拉之應用材料公司。
一般來說，UV固化製程將移除層內的氫，此很重要， 因氫會擴散穿過膜層而抵基板的半導體區，導致基板上的裝置可靠度降低。UV固化製程通常還將密實膜層及提高膜層拉伸應力至大於約2.0GPa。
在處理包含熱製程的實施例中，熱製程可於與沉積氮化硼層相同或不同的腔室中進行。沉積材料以大於沉積溫度的溫度退火處理。處理期間，如上述用於UV固化的處理氣體引入腔室的流速為約5sccm至約50slm，例如約10sccm至約1slm。處理氣體流入腔室的時間為約1秒至約10小時，例如約10秒至約20分鐘。處理期間，腔室壓力為約10毫托耳至約760托耳，腔室內的基板支撐件溫度為約20℃至約1000℃。適合熱退火製程的腔室例子為PRODUCER® SE和PRODUCER® GT PECVD腔室。
其他實施例包括以二或多個上述處理方式(即UV固化製程、電漿製程和熱製程)處理沉積材料。例如，先以UV固化製程、再以電漿製程處理沉積材料。
就需要高階梯覆蓋和最小圖案負載效應的應用而言，例如當氮化硼層沉積至閘極堆疊結構上做為間隔物層時，可多次循環進行沉積和沉積後處理。在電漿輔助化學氣相沉積反應器中於電漿條件下、以等於或小於500℃之溫度依序或同時沉積一或多層材料，以產生整體k值為約1.1至約10的複合間隔物層。
雖然以上沉積和後處理步驟是敘述進行單一沉積步驟後，接著進行單一後處理步驟，但根據本發明其他實施 例，亦可多次循環進行沉積和後處理步驟來形成氮化硼層。在此實施例中，沉積氮化硼材料使厚度只佔預定最終厚度的一部分，然後進行後處理。沉積和後處理程序可進行多次，直到達預定厚度。例如，每一循環形成的層厚為約2Å至約5000Å，例如約20Å。每一循環的沉積和後處理步驟可於相同腔室、於共用移送室的不同腔室或於不共用移送室的不同腔室中進行。
在氮化硼沉積製程之一實施例中，依下列條件可獲得階梯覆蓋大於95%且圖案負載效應小於5%：使用400sccm之二硼烷和2000sccm之氮氣，在腔室壓力6托耳、間距480密爾下，以每循環20Å之沉積速度沉積氮化硼層，歷時5秒/循環；以及利用電漿製程處理氮化硼層而將氮併入層內及形成氮化硼層，其中電漿製程包含使用100sccm之氨氣和2000sccm之氮氣，以300W之RF功率、13.6MHz之頻率施行10秒/循環。氮化硼層的介電常數為4.7。
在另一實施例中，襯底層沉積在間隔物層上。或者，襯底層是在間隔物層前及/或後沉積。襯底層可與間隔物層於相同腔室或相同處理工具中原位(in situ)沉積。襯底層包含氮化矽，電漿輔助CVD製程或熱增強製程的沉積溫度為1000℃或以下。氮化矽沉積製程包括矽源(如甲矽烷(SiH4 ))、氮矽源(如氨氣(NH3 ))和鈍氣源(如氮氣(N2 ))。
氮化硼材料層也可做為硬光罩，其在圖案化後可犧牲掉或留在結構上。例如，氮化硼材料層為氮化硼層或氧 化硼層，其當作蝕刻氧化物、氮化物、矽、多晶矽或金屬層的硬光罩。氮化硼材料層亦可用於具介電襯底的「間隙填充」應用。氮化硼材料層已實際用於雙圖案化方案。
氮化硼材料層還可用於後段製程應用，例如形成CuBN、CuPBN或CuBCSiN層做為銅阻障層、或銅與銅阻障層間的黏著層。銅阻障層可用於傳統鑲嵌結構或包括藉由沉積及接著移除犧牲材料形成之氣隙的結構。
除了膜層組成外，在引入含硼前驅物期間，引進其他前驅物至腔室內，可修改氮化硼材料的其他性質(如折射率(RI)和階梯覆蓋)。比較使用B2 H6 、B2 H6 +NH3 、B2 H6 +SiH4 和B2 H6 +NH3 +SiH4 沉積的各層。B2 H6 +SiH4 層具有最大折射率。使用額外的前驅物、而非單獨使用B2 H6 ，可改善均勻度。B2 H6 +NH3 +SiH4 層具有最佳階梯覆蓋。例如，依下列條件可獲得底部/頂部(B/T)階梯覆蓋達91%、側壁/頂部(S/T)階梯覆蓋達91%、頂部PLE為0%、側壁PLE為7%且底部PLE為5%：使用400sccm之B2 H6 (N2 中佔5%)、40sccm之SiH4 、200sccm之NH3 、4000sccm之N2 ，歷時15秒，接著進行氮電漿處理，包含在600W之RF功率與13.6MHz下使用100sccm之NH3 和6000sccm之N2 ，歷時15秒。
表1列出氮化硼材料層和氮化矽材料層的性質比較。
在此提出之氮化硼層沉積至圖案化基板上時的階梯覆蓋一般大於80%。另外，氮化硼材料層似乎具有小於5% 的圖案負載效應和95%或以上的共形性。氮化硼具有預定蝕刻性質做為流程需有氟化氫(HF)溼式清潔或不含清潔步驟的間隔物層材料。氮化硼材料層亦具有良好的間隙填充性質，例如不會在填充間隙中形成空隙或裂縫。
表1的氮化矽材料沉積條件為流入100sccm的甲矽烷(SiH4 )、900sccm的氨氣(NH3 )、1000sccm的處理氮氣(N2 )，並以150W產生電漿，且腔室壓力為6托耳，噴淋頭與基板間的間距為480密爾。表1中400℃或480℃的氮化硼材料沉積條件為流入2400sccm的二硼烷(B2 H6 )、800sccm的氨氣(NH3 )、2400sccm的處理氮氣(N2 )，並以150W產生電漿，且腔室壓力為20托耳，噴淋頭與基板間的間距為480密爾。
注意氮化硼材料在HF、H3 PO4 、和Pyranha溶液(H2 SO4 ：H2 O2 )中的蝕刻速度會隨膜層的硼含量增加而減慢。亦注意氮化硼材料層的折射率會隨壓力減低，而沉積材料中的B-N鍵會隨壓力下降而增加。氮化硼沉積速度發現會隨腔室壓力增快。此外，硼濃度提高將造成乾和溼蝕刻速度減慢，進而改善對氧化物蝕刻終止層的蝕刻選擇性。已發現根據所述製程沉積的氮化硼材料層對氧化物層的蝕刻選擇性為約1：1至約1：100，例如約1：3.7至約1：4.5。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之 保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基板
102‧‧‧隔離區
103‧‧‧井區
104‧‧‧介電層
106‧‧‧電極層
108‧‧‧硬光罩層
124‧‧‧堆疊結構
126‧‧‧間隔物層
140‧‧‧延伸區
148‧‧‧源極/汲極區
200‧‧‧結構
201‧‧‧裝置
202‧‧‧隔離區
203‧‧‧井
204‧‧‧介電層
206‧‧‧電極層
208‧‧‧硬光罩層
212‧‧‧源極區
214‧‧‧汲極區
224‧‧‧堆疊結構
226‧‧‧間隔物層
227‧‧‧襯底層
228‧‧‧間隔物層材料
230‧‧‧襯底
232‧‧‧應變誘導層
234‧‧‧覆蓋層
236‧‧‧PMD層
238‧‧‧通孔
300、320‧‧‧堆疊結構
302、324‧‧‧光阻層
303‧‧‧特徵結構
304、306‧‧‧罩幕堆疊結構
304A、306A‧‧‧硬光罩層
304B、306B‧‧‧罩幕層
308‧‧‧半導體層
310‧‧‧犧牲罩幕
310A‧‧‧硬光罩部分
310B‧‧‧罩幕部分
312、313、313’‧‧‧間隔物層
314、340‧‧‧間隔物罩幕
315‧‧‧襯底層
316‧‧‧末端部分
322‧‧‧BARC層
330‧‧‧視窗區
370‧‧‧蝕刻罩幕
370A-B‧‧‧罩幕部分/層
為讓本發明之上述特徵更明顯易懂，可配合參考實施例說明，其部分乃繪示如附圖式。須注意的是，雖然所附圖式揭露本發明特定實施例，但其並非用以限定本發明之精神與範圍，任何熟習此技藝者，當可作各種之更動與潤飾而得其他等效實施例。
第1圖繪示根據本發明一實施例形成之電晶體，具有閘極結構；第2A-2E圖繪示根據本發明一實施例形成間隔物的堆層製程；以及第3A-3H圖為間隔物罩幕製造製程之示例實施例的截面圖。
100‧‧‧基板
102‧‧‧隔離區
103‧‧‧井區
104‧‧‧介電層
106‧‧‧電極層
108‧‧‧硬光罩層
124‧‧‧堆疊結構
126‧‧‧間隔物層
140‧‧‧延伸區
148‧‧‧源極/汲極區

Claims (5)

  1. 一種製造一半導體罩幕的方法，該方法包含：提供一半導體堆疊結構，該半導體堆疊結構具有一犧牲罩幕鄰接設置；沉積一共形氮化硼材料層於該犧牲罩幕和該半導體堆疊結構上；蝕刻該氮化硼材料層以提供一間隔物罩幕，該間隔物罩幕具有多個鄰接該犧牲罩幕之側壁的間隔物接線，並且露出該犧牲罩幕的一頂表面；沉積及圖案化該間隔物罩幕和該犧牲罩幕上的一光阻層，以露出該間隔物罩幕的數個末端部分；在移除該犧牲罩幕前，蝕刻在間隔物接線對間連續的該些經露出之末端部分；以及移除該犧牲罩幕。
  2. 如申請專利範圍第1項所述之方法，其中該氮化硼材料層更包含碳、矽、氯、氧或上述之組合物。
  3. 如申請專利範圍第1項所述之方法，其中該氮化硼材料層包含一基底氮化硼材料層和一襯底層，該襯底層置於該基底氮化硼材料層上。
  4. 如申請專利範圍第3項所述之方法，其中蝕刻該氮化 硼材料層以提供該間隔物罩幕的步驟包含異向性蝕刻該襯底層而露出該基底氮化硼材料層，以及等向性蝕刻露出之該基底氮化硼材料層。
  5. 如申請專利範圍第4項所述之方法，其中該襯底層包含氮化矽，而該犧牲罩幕包含一材料，該材料選自由氮化矽、氧化矽、無定形矽、無定形碳和上述之組合物組成之一群組。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4567396B2 (ja) * 2004-08-10 2010-10-20 セイコーインスツル株式会社 半導体集積回路装置
KR100824995B1 (ko) * 2006-12-27 2008-04-24 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조 방법
DE102007010563A1 (de) * 2007-02-22 2008-08-28 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Selektives Wachstum von polykristallinem siliziumhaltigen Halbleitermaterial auf siliziumhaltiger Halbleiteroberfläche
US8084105B2 (en) * 2007-05-23 2011-12-27 Applied Materials, Inc. Method of depositing boron nitride and boron nitride-derived materials
US8337950B2 (en) * 2007-06-19 2012-12-25 Applied Materials, Inc. Method for depositing boron-rich films for lithographic mask applications
US8133793B2 (en) 2008-05-16 2012-03-13 Sandisk 3D Llc Carbon nano-film reversible resistance-switchable elements and methods of forming the same
US7906817B1 (en) 2008-06-06 2011-03-15 Novellus Systems, Inc. High compressive stress carbon liners for MOS devices
US20090305506A1 (en) * 2008-06-09 2009-12-10 Joerg Linz Self-aligned dual patterning integration scheme
US8569730B2 (en) * 2008-07-08 2013-10-29 Sandisk 3D Llc Carbon-based interface layer for a memory device and methods of forming the same
US20100032640A1 (en) * 2008-08-07 2010-02-11 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
US20100108976A1 (en) * 2008-10-30 2010-05-06 Sandisk 3D Llc Electronic devices including carbon-based films, and methods of forming such devices
US8835892B2 (en) * 2008-10-30 2014-09-16 Sandisk 3D Llc Electronic devices including carbon nano-tube films having boron nitride-based liners, and methods of forming the same
US8753986B2 (en) * 2009-12-23 2014-06-17 Air Products And Chemicals, Inc. Low k precursors providing superior integration attributes
KR101647384B1 (ko) * 2010-03-16 2016-08-24 삼성전자주식회사 반도체 소자
US8288292B2 (en) * 2010-03-30 2012-10-16 Novellus Systems, Inc. Depositing conformal boron nitride film by CVD without plasma
US9390909B2 (en) * 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
KR101159954B1 (ko) * 2010-04-15 2012-06-25 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
KR20130115085A (ko) 2010-04-30 2013-10-21 어플라이드 머티어리얼스, 인코포레이티드 개선된 스택 결함을 위한 비결정질 탄소 증착 방법
US20110278529A1 (en) * 2010-05-14 2011-11-17 Huiwen Xu Memory employing diamond-like carbon resistivity-switchable material and methods of forming the same
DE102011083041B4 (de) * 2010-10-20 2018-06-07 Siltronic Ag Stützring zum Abstützen einer Halbleiterscheibe aus einkristallinem Silizium während einer Wärmebehandlung und Verfahren zur Wärmebehandlung einer solchen Halbleiterscheibe unter Verwendung eines solchen Stützrings
KR20130015145A (ko) * 2011-08-02 2013-02-13 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US8476743B2 (en) * 2011-09-09 2013-07-02 International Business Machines Corporation C-rich carbon boron nitride dielectric films for use in electronic devices
US9111746B2 (en) * 2012-03-22 2015-08-18 Tokyo Electron Limited Method for reducing damage to low-k gate spacer during etching
WO2014008453A2 (en) * 2012-07-06 2014-01-09 University Of North Texas Controlled epitaxial boron nitride growth for graphene based transistors
US9156307B2 (en) * 2012-08-27 2015-10-13 Tokyo Electron Limited Plasma etching method and plasma etching apparatus
US20140273531A1 (en) * 2013-03-14 2014-09-18 Asm Ip Holding B.V. Si PRECURSORS FOR DEPOSITION OF SiN AT LOW TEMPERATURES
US9564309B2 (en) 2013-03-14 2017-02-07 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US9824881B2 (en) 2013-03-14 2017-11-21 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
JP6159143B2 (ja) 2013-05-10 2017-07-05 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US8871651B1 (en) * 2013-07-12 2014-10-28 Globalfoundries Inc. Mask formation processing
US9093555B2 (en) * 2013-07-25 2015-07-28 Texas Instruments Incorporated Method of CMOS manufacturing utilizing multi-layer epitaxial hardmask films for improved EPI profile
US9576790B2 (en) 2013-10-16 2017-02-21 Asm Ip Holding B.V. Deposition of boron and carbon containing materials
US9543140B2 (en) 2013-10-16 2017-01-10 Asm Ip Holding B.V. Deposition of boron and carbon containing materials
US9698015B2 (en) 2013-10-21 2017-07-04 Applied Materials, Inc. Method for patterning a semiconductor substrate
US9614053B2 (en) * 2013-12-05 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacers with rectangular profile and methods of forming the same
US9401273B2 (en) 2013-12-11 2016-07-26 Asm Ip Holding B.V. Atomic layer deposition of silicon carbon nitride based materials
US9196708B2 (en) 2013-12-30 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a semiconductor device structure
US9293557B2 (en) 2014-02-20 2016-03-22 International Business Machines Corporation Low temperature spacer for advanced semiconductor devices
US9576792B2 (en) 2014-09-17 2017-02-21 Asm Ip Holding B.V. Deposition of SiN
US9859402B2 (en) 2015-03-16 2018-01-02 United Microelectronics Corp. Method of using an ion implantation process to prevent a shorting issue of a semiconductor device
US10128150B2 (en) 2015-04-03 2018-11-13 Applied Materials, Inc. Process of filling the high aspect ratio trenches by co-flowing ligands during thermal CVD
TWI673761B (zh) * 2015-04-14 2019-10-01 荷蘭商Ａｓｍ Ｉｐ控股公司 摻雜半導體基板的方法及沈積含硼及碳的膜的方法
CN104992903B (zh) * 2015-07-30 2018-06-22 上海华力集成电路制造有限公司 一种高质量栅极氧化层形成方法
US10410857B2 (en) 2015-08-24 2019-09-10 Asm Ip Holding B.V. Formation of SiN thin films
JP2017084894A (ja) * 2015-10-26 2017-05-18 東京エレクトロン株式会社 ボロン窒化膜の形成方法および半導体装置の製造方法
KR102458309B1 (ko) * 2015-12-28 2022-10-24 삼성전자주식회사 SiOCN 물질막의 형성 방법 및 반도체 소자의 제조 방법
TWI680496B (zh) * 2016-09-13 2019-12-21 美商應用材料股份有限公司 高壓縮/拉伸的翹曲晶圓上的厚鎢硬遮罩膜沉積
CN106783531A (zh) * 2016-11-23 2017-05-31 电子科技大学 一种HfO2基铁电材料的使用方法
KR102456820B1 (ko) * 2016-12-26 2022-10-19 도쿄엘렉트론가부시키가이샤 기판 처리 방법, 기판 처리 장치, 기판 처리 시스템, 기판 처리 시스템의 제어 장치, 반도체 기판의 제조 방법 및 반도체 기판
CN106835074B (zh) * 2017-01-19 2018-12-25 杭州电子科技大学 一种氮化硼刻蚀的方法
WO2018144198A1 (en) * 2017-02-01 2018-08-09 Applied Materials, Inc. Boron doped tungsten carbide for hardmask applications
US9793214B1 (en) * 2017-02-21 2017-10-17 Texas Instruments Incorporated Heterostructure interconnects for high frequency applications
US10373827B2 (en) 2017-04-18 2019-08-06 United Microelectronics Corp. Method of pattern transfer
US11056353B2 (en) 2017-06-01 2021-07-06 Asm Ip Holding B.V. Method and structure for wet etch utilizing etch protection layer comprising boron and carbon
US10062577B1 (en) 2017-07-11 2018-08-28 United Microelectronics Corp. Method of fabricating III-V fin structures and semiconductor device with III-V fin structures
US10580645B2 (en) 2018-04-30 2020-03-03 Asm Ip Holding B.V. Plasma enhanced atomic layer deposition (PEALD) of SiN using silicon-hydrohalide precursors
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
US11049766B2 (en) * 2018-12-19 2021-06-29 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Etch stop layer for semiconductor structure
US11018139B2 (en) * 2019-08-13 2021-05-25 Micron Technology, Inc. Integrated transistors and methods of forming integrated transistors
US11624127B2 (en) 2019-10-29 2023-04-11 Samsung Electronics Co., Ltd. Boron nitride layer, apparatus including the same, and method of fabricating the boron nitride layer
US11424186B2 (en) 2019-10-29 2022-08-23 Samsung Electronics Co., Ltd. Semiconductor memory device and apparatus including the same
TWI761827B (zh) * 2020-05-05 2022-04-21 力晶積成電子製造股份有限公司 半導體圖案化製程
US11380758B2 (en) * 2020-07-23 2022-07-05 Nanya Technology Corporation Semiconductor device with air gap and boron nitride cap and method for forming the same
CN114606476A (zh) * 2020-12-03 2022-06-10 长鑫存储技术有限公司 薄膜的炉管沉积方法
KR20220081905A (ko) 2020-12-09 2022-06-16 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 증착용 실리콘 전구체
TW202321508A (zh) * 2021-10-19 2023-06-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積氮化硼膜之循環沉積方法以及包含氮化硼膜的結構

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200629472A (en) * 2005-02-05 2006-08-16 Samsung Electronics Co Ltd Methods for forming dual damascene wiring for semiconductor devices using protective via capping layer
US20070049040A1 (en) * 2005-03-15 2007-03-01 Micron Technology, Inc., A Corporation Multiple deposition for integration of spacers in pitch multiplication process

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3451840A (en) * 1965-10-06 1969-06-24 Us Air Force Wire coated with boron nitride and boron
US4656052A (en) * 1984-02-13 1987-04-07 Kyocera Corporation Process for production of high-hardness boron nitride film
US5270125A (en) * 1989-07-11 1993-12-14 Redwood Microsystems, Inc. Boron nutride membrane in wafer structure
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
KR930011413B1 (ko) * 1990-09-25 1993-12-06 가부시키가이샤 한도오따이 에네루기 겐큐쇼 펄스형 전자파를 사용한 플라즈마 cvd 법
US5897751A (en) * 1991-03-11 1999-04-27 Regents Of The University Of California Method of fabricating boron containing coatings
US5306530A (en) * 1992-11-23 1994-04-26 Associated Universities, Inc. Method for producing high quality thin layer films on substrates
JP3236111B2 (ja) * 1993-03-31 2001-12-10 キヤノン株式会社 プラズマ処理装置及び処理方法
KR0142150B1 (ko) * 1993-04-09 1998-07-15 윌리엄 티. 엘리스 붕소 질화물을 에칭하기 위한 방법
US5483920A (en) * 1993-08-05 1996-01-16 Board Of Governors Of Wayne State University Method of forming cubic boron nitride films
US5558908A (en) * 1994-11-07 1996-09-24 Lanxide Technology Company, Lp Protective compositions and methods of making same
US5994762A (en) * 1996-07-26 1999-11-30 Hitachi, Ltd. Semiconductor integrated circuit device including boron-doped phospho silicate glass layer and manufacturing method thereof
US5837607A (en) * 1996-12-05 1998-11-17 Quick; Nathaniel R. Method of making a laser synthesized ceramic electronic devices and circuits
JP3099066B1 (ja) * 1999-05-07 2000-10-16 東京工業大学長 薄膜構造体の製造方法
US6620723B1 (en) * 2000-06-27 2003-09-16 Applied Materials, Inc. Formation of boride barrier layers using chemisorption techniques
JP5013353B2 (ja) * 2001-03-28 2012-08-29 隆 杉野 成膜方法及び成膜装置
US20030040171A1 (en) * 2001-08-22 2003-02-27 Weimer Ronald A. Method of composite gate formation
CN1320614C (zh) * 2001-12-19 2007-06-06 先进微装置公司 用于改善晶体管性能的复合间隔区内衬
US20030224217A1 (en) * 2002-05-31 2003-12-04 Applied Materials, Inc. Metal nitride formation
US6924191B2 (en) * 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
US6967405B1 (en) * 2003-09-24 2005-11-22 Yongsik Yu Film for copper diffusion barrier
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
JP4506677B2 (ja) * 2005-03-11 2010-07-21 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
KR20060113162A (ko) 2005-04-29 2006-11-02 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR100801736B1 (ko) 2006-04-06 2008-02-11 주식회사 하이닉스반도체 증가된 센싱마진을 갖는 반도체 메모리소자의 제조방법
US8084105B2 (en) * 2007-05-23 2011-12-27 Applied Materials, Inc. Method of depositing boron nitride and boron nitride-derived materials
US7807578B2 (en) * 2007-06-01 2010-10-05 Applied Materials, Inc. Frequency doubling using spacer mask
CN101743631B (zh) * 2007-07-13 2012-12-26 应用材料公司 硼衍生的材料的沉积方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200629472A (en) * 2005-02-05 2006-08-16 Samsung Electronics Co Ltd Methods for forming dual damascene wiring for semiconductor devices using protective via capping layer
US20070049040A1 (en) * 2005-03-15 2007-03-01 Micron Technology, Inc., A Corporation Multiple deposition for integration of spacers in pitch multiplication process

Also Published As

Publication number Publication date
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