KR20140100948A - 층간 폴리실리콘 유전체 캡 및 그것을 형성하는 방법 - Google Patents
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Abstract
일부 실시예들에서, 제1 플로팅 게이트, 제2 플로팅 게이트, 및 제1 플로팅 게이트와 제2 플로팅 게이트 사이에 배치된 격리 층을 갖는 기판의 상부에 배치된 층간 폴리실리콘 유전체 캡은, 제1 플로팅 게이트와 제2 플로팅 게이트의 상측 부분 및 측벽들의 상부에 배치된 제1 질소 함유 층; 격리 층의 상부 표면과 제1 질소 함유 층의 상부에 배치된 제1 산소 함유 층; 제1 산소 함유 층의 상측 부분 및 측벽들의 상부에 배치된 제2 질소 함유 층; 및 제2 질소 함유 층과, 제1 산소 함유 층의 상부 표면의 상부에 배치된 제2 산소 함유 층을 포함할 수 있다.
Description
본 발명의 실시예들은 일반적으로 반도체, 및 반도체를 형성하는 프로세스에 관한 것이다.
본 발명자들은, 디바이스 구조물을 단순히 축소하는 것에 의해 반도체 디바이스를 스케일링하는 것으로는, 작은 치수에서의 만족스러운 결과를 산출하지 못한다는 점을 발견하였다. NAND 플래시 메모리 디바이스에서는, 터널 산화물 층, IPD(inter polysilicon dielectric) 캡 등과 같은 피쳐가 스케일링될 때, 예를 들어 기판과 플로팅 게이트 사이, 플로팅 게이트와 제어 게이트 사이 등에서, 원하지 않는 누설이 발생할 수 있다. 예를 들어, 본 발명자들은 플래시 메모리 디바이스들을 스케일링할 때, 통상의 IPD 캡을 형성하기 위해 이용되는 컨포멀 질화물 층(conformal nitride layers)이 인접한 플로팅 게이트들을 전기적으로 연결할 수 있고, 그에 의해 인접한 플로팅 게이트들 간의 누설을 야기하며, 따라서 디바이스 성능을 감소시킨다는 것을 발견하였다.
따라서, 본 발명자들은 층간 폴리실리콘 유전체 캡(interlayer polysilicon dielectric cap)을 이용하는 개선된 반도체 디바이스 및 그것을 제조하는 방법을 제공하였다.
층간 폴리실리콘 유전체 캡 및 그것을 형성하는 방법이 여기에 제공된다. 일부 실시예들에서, 제1 플로팅 게이트, 제2 플로팅 게이트, 및 제1 플로팅 게이트와 제2 플로팅 게이트 사이에 배치된 격리 층(isolation layer)을 갖는 기판의 상부(atop)에 배치된 층간 폴리실리콘 유전체 캡은, 제1 플로팅 게이트와 제2 플로팅 게이트의 상측 부분 및 측벽들의 상부에 배치된 제1 질소 함유 층; 격리 층의 상부 표면과 제1 질소 함유 층의 상부에 배치된 제1 산소 함유 층; 제1 산소 함유 층의 상측 부분 및 측벽들의 상부에 배치된 제2 질소 함유 층; 및 제1 산소 함유 층의 상부 표면과 제2 질소 함유 층의 상부에 배치된 제2 산소 함유 층을 포함할 수 있다.
일부 실시예들에서, 디바이스는 제1 플로팅 게이트, 제2 플로팅 게이트, 및 제1 플로팅 게이트와 제2 플로팅 게이트 사이에 배치된 격리 층을 갖는 기판; 제1 플로팅 게이트 및 제2 플로팅 게이트의 상측 부분 및 측벽들의 상부에 배치된 제1 질소 함유 층; 격리 층의 상부 표면과 제1 질소 함유 층의 상부에 배치된 제1 산소 함유 층; 제1 산소 함유 층의 상측 부분 및 측벽들의 상부에 배치된 제2 질소 함유 층; 및 제1 산소 함유 층의 상부 표면과 제2 질소 함유 층의 상부에 배치된 제2 산소 함유 층 - 제1 및 제2 질소 함유 층과 제1 및 제2 산소 함유 층은 층간 폴리실리콘 유전체 캡을 형성함 - 을 포함할 수 있다.
일부 실시예들에서, 제1 플로팅 게이트, 제2 플로팅 게이트, 및 제1 플로팅 게이트와 제2 플로팅 게이트 사이에 배치된 격리 층을 갖는 기판의 상부에 층간 폴리실리콘 유전체 캡을 형성하는 방법은, 제1 플로팅 게이트와 제2 플로팅 게이트의 상측 부분 및 측벽들의 상부에 제1 질소 함유 층을 선택적으로 형성하는 단계; 격리 층의 상부 표면과 제1 질소 함유 층의 상부에 제1 산소 함유 층을 형성하는 단계; 제1 산소 함유 층의 상부에 제2 질소 함유 층을 퇴적하는 단계 - 제2 질소 함유 층은 제1 플로팅 게이트 및 제2 플로팅 게이트의 상측 부분 위에 퇴적되는 제1 두께, 및 격리 층의 상부 표면 위에 퇴적되는 제2 두께를 갖고, 제2 두께는 제1 두께보다 작음 - ; 및 제1 플로팅 게이트 및 제2 플로팅 게이트의 상측 부분 위에 퇴적된 제2 질소 함유 층의 적어도 일부, 및 격리 층의 상부 표면 위에 퇴적된 제2 질소 함유 층의 실질적으로 전부를 산화함으로써, 제2 산소 함유 층을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예들 및 추가의 실시예들이 이하에 설명된다.
위에서 간략하게 요약하고 이하에 더 상세하게 논의되는 본 발명의 실시예들은 첨부 도면들에 도시된 본 발명의 예시적인 실시예들을 참조하여 이해될 수 있다. 그러나, 본 발명은 동등한 효과의 다른 실시예들을 허용할 수 있으므로, 첨부 도면들은 본 발명의 전형적인 실시예들을 도시할 뿐이며, 따라서 그것의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
도 1은 본 발명의 일부 실시예들에 따른 층간 폴리실리콘 유전체(IPD) 캡을 갖는 디바이스의 단면도를 도시한다.
도 2는 본 발명의 일부 실시예들에 따라 층간 폴리실리콘 유전체(IPD) 캡을 형성하는 방법을 도시한다.
도 3a-h는 본 발명의 일부 실시예들에 따라 층간 폴리실리콘 유전체(IPD) 캡을 형성하는 방법의 다양한 단계들 전반에서의 층간 폴리실리콘 유전체 캡의 단면도를 도시한다.
도 4는 본 발명의 일부 실시예들에 따라 층간 폴리실리콘 유전체(IPD) 캡을 형성하는 방법을 수행하는 데에 적합한 클러스터 툴이다.
이해를 쉽게 하기 위해, 가능한 경우에는 도면들에 공통인 동일한 구성요소를 지칭하는 데에 동일한 참조 번호들이 이용되었다. 도면들이 비례에 맞춰 그려지지는 않으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 구성요소들 및 특징들은 더 이상의 언급 없이도 다른 실시예들에 유리하게 포함될 수 있을 것으로 생각된다.
도 1은 본 발명의 일부 실시예들에 따른 층간 폴리실리콘 유전체(IPD) 캡을 갖는 디바이스의 단면도를 도시한다.
도 2는 본 발명의 일부 실시예들에 따라 층간 폴리실리콘 유전체(IPD) 캡을 형성하는 방법을 도시한다.
도 3a-h는 본 발명의 일부 실시예들에 따라 층간 폴리실리콘 유전체(IPD) 캡을 형성하는 방법의 다양한 단계들 전반에서의 층간 폴리실리콘 유전체 캡의 단면도를 도시한다.
도 4는 본 발명의 일부 실시예들에 따라 층간 폴리실리콘 유전체(IPD) 캡을 형성하는 방법을 수행하는 데에 적합한 클러스터 툴이다.
이해를 쉽게 하기 위해, 가능한 경우에는 도면들에 공통인 동일한 구성요소를 지칭하는 데에 동일한 참조 번호들이 이용되었다. 도면들이 비례에 맞춰 그려지지는 않으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 구성요소들 및 특징들은 더 이상의 언급 없이도 다른 실시예들에 유리하게 포함될 수 있을 것으로 생각된다.
층간 폴리실리콘 유전체 캡 및 그것을 제조하는 방법이 여기에 제공된다. 본 발명의 층간 폴리실리콘 유전체(IPD) 캡은 유리하게는 인접 플로팅 게이트들 간의 논-컨포멀(non-conformal) 질소 함유 층들을 포함할 수 있으며, 그에 의해 인접 플로팅 게이트들의 전기 결합을 감소시키거나 제거하고, 그에 따라 디바이스의 인접 플로팅 게이트들 간의 누설을 최소화하거나 제거한다. 추가로, 본 발명의 방법은 유리하게는 논-컨포멀 질소 함유 층들의 형성을 용이하게 하기 위해 복수의 논-컨포멀 층 형성 프로세스를 이용한다. 범위에 있어서 한정하는 것은 아니지만, 본 발명은 특히 NAND 플래시 메모리 디바이스(예를 들어 45nm 미만의 디바이스)를 축소하는 것에 관련하여, NAND 플래시 메모리 디바이스와 같은 메모리 디바이스들의 제조에 특별히 유리할 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 층간 폴리실리콘 유전체(IPD: interlayer polysilicon dielectric) 캡(102)을 갖는 디바이스(100)의 단면도이다. 디바이스(100)는 서로로부터의 격리를 필요로 하는 인접 필드 게이트들을 이용하는 임의의 유형의 디바이스일 수 있다. 예를 들어, 일부 실시예들에서, 디바이스(100)는 메모리 디바이스, 예를 들어 NAND 플래시 메모리 디바이스일 수 있다. 일부 실시예들에서, 디바이스(100)는 예를 들어, 45nm, 30nm 또는 20nm 노드 크기를 갖는 축소된(scaled down) NAND 플래시 메모리 디바이스, 또는 다른 적절한 디바이스일 수 있다.
일부 실시예들에서, 디바이스(100)는 일반적으로 기판(108), 복수의 플로팅 게이트(도시된 제1 플로팅 게이트(104) 및 제2 플로팅 게이트(106)), 격리 층(110)(때로는 터널 산화물 층이라고 지칭됨), 및 IPD 캡(102)을 포함한다.
기판(108)은 예를 들어 결정질 실리콘(예를 들어, Si<100> 또는 Si<111>), 스트레인드 실리콘(strained silicon), 실리콘 게르마늄, 도핑되거나 도핑되지 않은 폴리실리콘, 도핑되거나 도핑되지 않은 실리콘 웨이퍼, 패터닝된 또는 패터닝되지 않은 웨이퍼, SOI(silicon on insulator), 카본 도핑된 실리콘 산화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어 등과 같이, 디바이스(100)(예를 들어, NAND 플래시 메모리 디바이스)의 제조에 적합한 임의의 재료를 포함할 수 있다.
일부 실시예들에서, 격리 층(110)은 기판(108)과 제1 및 제2 플로팅 게이트(104, 106) 사이에 배치될 수 있고, 제1 플로팅 게이트(104)와 제2 플로팅 게이트(106) 사이의 격리 영역(112)(때로는 필드 산화물 층이라고 지칭됨) 내로 연장되어, 제1 및 제2 플로팅 게이트(104, 106)를 서로로부터, 그리고 기판(108)으로부터 격리하는 것을 용이하게 할 수 있다. 격리 층(110)은 제1 및 제2 플로팅 게이트(104, 106)와 기판(108)의 전술한 격리를 제공하는 데에 적합한 임의의 재료를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 격리 층(100)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 또는 단층 또는 다층 구조물(예를 들어, SiO2/하이-k/SiO2) 내의 알루미늄계((Al), 하프늄계(Hf), 란타넘계(La) 또는 지르코늄계(Zr) 산화물 또는 산질화물, 또는 실리콘 질화물(SiXNY)과 같은 하이-k 유전체 재료 등과 같이, 실리콘 및 산소를 포함할 수 있다. 추가로, 격리 층(110)은 예를 들어 약 50 내지 약 80Å과 같이, 위에서 논의된 것과 같은 제1 및 제2 플로팅 게이트(104, 106)와 기판(108)의 격리를 제공하는 데에 적합한 임의의 두께를 가질 수 있다.
제1 및 제2 플로팅 게이트(104, 106)는 요구되는 디바이스(예를 들어, 메모리 디바이스)를 형성하는 데에 적합한 임의의 재료, 예를 들어 금속, 도핑되거나 도핑되지 않은 실리콘 또는 폴리실리콘 등과 같은 전도성 재료를 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 플로팅 게이트(104, 106)는 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐(W) 등을 포함할 수 있다.
일부 실시예들에서, IPD 캡(102)은 질소 함유 층과 산소 함유 층이 교대하는 층들(예를 들어, NONON 구조물)을 포함할 수 있다. 그러한 실시예들에서, IPD 캡(102)은 제1 및 제2 플로팅 게이트(104, 106)의 상측 부분(116) 및 측벽들(118)의 상부에 배치된 제1 질소 함유 층(114)을 포함할 수 있다. 본 발명자들은 제1 질소 함유 층(114)을 제1 및 제2 플로팅 게이트(104, 106)의 상측 부분(116) 및 측벽들(118)의 상부에 제공하고 (통상의 IPD 캡들에서 제공되는 것과 같은) 격리 층(110)의 상부 표면(120)의 상부에는 제공하지 않는 것에 의해, 제1 플로팅 게이트(104)와 제2 플로팅 게이트(106)의 전기적 결합이 방지되거나 감소될 수 있으며, 그에 의해 제1 및 제2 플로팅 게이트(104, 106) 사이의 누설을 상당히 감소시키거나 제거하며, 따라서 디바이스 성능을 증가시킨다는 것을 발견하였다.
제1 질소 함유 층(114)은 요구되는 디바이스(100)를 형성하는 데에 적합한 임의의 질소 함유 재료를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 제1 질소 함유 층(114)은 예를 들어 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 등과 같이, 실리콘 및 질소를 포함할 수 있다. 일부 실시예들에서, 제1 질소 함유 층(114)은 약 5 내지 약 20Å의 두께를 가질 수 있다. 일부 실시예들에서, 제1 질소 함유 층(114)은 약 10 내지 약 90 원자 퍼센트(atomic percent)의 질소 함유량을 포함할 수 있다.
일부 실시예들에서, 제1 산소 함유 층(122)은 제1 질소 함유 층(114), 및 격리 층(110)의 상부 표면(120)의 상부에 배치될 수 있다. 일부 실시예들에서, 제1 산소 함유 층(122)은 예를 들어 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 또는 단층 또는 다층 구조물(예를 들어, SiO2/하이-k/SiO2) 내의 알루미늄계((Al), 하프늄계(Hf), 란타넘계(La) 또는 지르코늄계(Zr) 산화물 또는 산질화물, 또는 실리콘 질화물(SiXNY)과 같은 하이-k 유전체 재료 등과 같이, 실리콘 및 산소를 포함할 수 있다. 일부 실시예들에서, 제1 산소 함유 층(122)은 격리 층(100)에 이용되는 재료와 동일한 것을 포함할 수 있고, 또는 일부 실시예들에서는 그와 다른 재료를 포함할 수 있다. 예를 들어, 격리 층(110)이 산소, 예를 들어 실리콘 산화물(SiO2)을 포함하는 실시예들에서, 제1 산소 함유 층(122)은 또한 실리콘 산화물(SiO2)을 포함할 수 있다. 일부 실시예들에서, 제1 산소 함유 층(122)은 약 20 내지 약 40Å의 두께를 가질 수 있다. 일부 실시예들에서, 제1 산소 함유 층(122)은 약 50 내지 약 80 원자 퍼센트의 산소 함유량을 포함할 수 있다.
일부 실시예들에서, 제2 질소 함유 층(124)은 제1 산소 함유 층(122)의 상측 부분(136) 및 측벽들(134)의 상부에 배치될 수 있다. 본 발명자들은 제2 질소 함유 층(124)을 제1 산소 함유 층(122)의 상측 부분(136) 및 측벽들(134)의 상부에 제공하고 (통상의 IPD 캡들에서 제공되는 것과 같은) 제1 산소 함유 층(122)의 바닥 표면(132)의 상부에는 제공하지 않는 것에 의해, 제1 플로팅 게이트(104)와 제2 플로팅 게이트(106)의 전기적 결합이 방지되거나 감소될 수 있으며, 그에 의해 제1 및 제2 플로팅 게이트(104, 106) 사이의 누설을 상당히 감소시키거나 제거하며, 따라서 디바이스 성능을 증가한다는 것을 발견하였다.
제2 질소 함유 층(124)은 예를 들어 제1 질소 함유 층(114)에 관련하여 위에서 논의된 재료와 같이, 요구되는 디바이스(100)를 형성하는 데에 적합한 임의의 질소 함유 재료를 포함할 수 있다. 일부 실시예들에서, 제2 질소 함유 층(124)은 위에서 논의된 제1 질소 함유 층(114)에서 이용되는 재료와 동일한 것을 포함할 수 있고, 또는 일부 실시예들에서는 그와 다른 재료를 포함할 수 있다. 일부 실시예들에서, 제2 질소 함유 층(124)은 약 20 내지 약 40Å의 두께를 가질 수 있다.
일부 실시예들에서, 제2 산소 함유 층(126)은 제2 질소 함유 층(124), 및 제1 산소 함유 층(122)의 바닥 표면(132)의 상부에 배치될 수 있다. 제2 산소 함유 층(126)은 예를 들어 실리콘 산화물(SiO2), 또는 제1 산소 함유 층(122)에 관하여 위에서 논의된 재료들 중 임의의 것과 같이, 실리콘 및 산소를 포함할 수 있다. 일부 실시예들에서, 제2 산소 함유 층(126)은 제1 산소 함유 층(122)에서 이용되는 재료와 동일한 것을 포함할 수 있고, 또는 일부 실시예들에서는 그와 다른 재료를 포함할 수 있다. 일부 실시예들에서, 제2 산소 함유 층(126)은 약 20 내지 약 50Å의 두께를 가질 수 있다. 일부 실시예들에서, 제2 산소 함유 층(126)은 약 40 내지 약 80 원자 퍼센트의 산소 함유량을 포함할 수 있다.
일부 실시예들에서, 선택적인 제3 질소 함유 층(128)은 제2 산소 함유 층(126)의 상부에 배치될 수 있다. 제3 질소 함유 층(128)은 예를 들어 제1 질소 함유 층(114) 및/또는 제2 질소 함유 층(124)에 관련하여 위에서 논의된 재료와 같이, 요구되는 디바이스(100)를 형성하는 데에 적합한 임의의 질소 함유 재료를 포함할 수 있다. 제3 질소 함유 층(128)은 제1 질소 함유 층(114) 및 제2 질소 함유 층(124)에서 이용되는 재료와 동일한 것을 포함할 수 있고, 또는 일부 실시예들에서는 그와 다른 재료를 포함할 수 있다. 일부 실시예들에서, 제3 질소 함유 층(128)은 약 10 내지 약 20Å의 두께를 가질 수 있다. 일부 실시예들에서, 제3 질소 함유 층(128)은 약 10 내지 약 100 원자 퍼센트의 질소 함유량을 포함할 수 있다.
일부 실시예들에서, 제어 게이트 층(130)은 제2 산소 함유 층(126)(또는 존재한다면 선택적인 제3 질소 함유 층(128))의 상부에 배치될 수 있다. 일부 실시예들에서, 제어 게이트 층(130)은 금속, 도핑되거나 도핑되지 않은 실리콘 또는 폴리실리콘 등과 같은 전도성 재료를 포함한다.
도 2는 본 발명의 일부 실시예들에 따라, 예를 들어 위에서 도 1에서 설명된 IPD 캡(102)과 같은 층간 폴리실리콘 유전체(IPD) 캡을 형성하는 방법(200)을 도시한다.
방법은 도 3a에 도시된 바와 같이, 단계(202)에서 제1 플로팅 게이트(306), 제2 플로팅 게이트(308) 및 격리 층(304)을 갖는 기판(302)을 제공하는 것에 의해 시작한다. 일부 실시예들에서, 격리 층(304)은 기판(302)과 제1 플로팅 게이트(306) 및 제2 플로팅 게이트(308) 사이에 배치될 수 있고, 제1 플로팅 게이트(306)와 제2 플로팅 게이트(308) 사이로 연장되어, 제1 및 제2 플로팅 게이트(306, 308)를 서로로부터, 그리고 기판(302)으로부터 격리하는 것을 용이하게 할 수 있다.
기판(302)은 예를 들어 도 1과 관련하여 위에서 논의된 기판들과 같이, 디바이스(300)(예를 들어, NAND 플래시 메모리 디바이스)의 제조에 적합한 임의의 유형의 재료를 포함할 수 있다. 격리 층(304)은 예를 들어 도 1에 도시된 것과 같은 격리 층(110)에 관하여 위에서 설명된 재료들과 같이, 제1 및 제2 플로팅 게이트(306, 308)와 기판(302)의 전술한 격리를 제공하는 데에 적합한 임의의 재료를 포함할 수 있다. 제1 및 제2 플로팅 게이트(306, 308)는 예를 들어 도 1에 도시된 제1 및 제2 플로팅 게이트(104, 106)에 관련하여 위에서 설명된 재료들과 같이, 요구되는 디바이스(예를 들어, 메모리 디바이스)를 형성하는 데에 적합한 임의의 재료를 포함할 수 있다.
다음으로, 단계(204)에서, 제1 질소 함유 층(314)은 도 3b에 도시된 바와 같이, 제1 및 제2 플로팅 게이트(306, 308)의 상측 부분(316, 317) 및 측벽들(310, 312)의 상부에 선택적으로 형성된다. 제1 질소 함유 층(314)은 예를 들어 위에서 도 1에서 설명된 제1 질소 함유 층(114)에 관련하여 위에서 논의된 재료들 중 임의의 것과 같이, 요구되는 디바이스를 형성하는 데에 적합한 임의의 질소 함유 재료를 포함할 수 있다. 일부 실시예들에서, 제1 질소 함유 층(314)은 약 10 내지 약 20Å의 두께로 퇴적될 수 있다.
제1 질소 함유 층(314)은 예를 들어 분리식 플라즈마 소스를 이용하는 플라즈마 질화 프로세스와 같이, 요구되는 디바이스(300)를 위한 제1 질소 함유 층(314)의 특정 재료들을 퇴적하는 데에 적합한 임의의 질화 프로세스를 이용하여 형성될 수 있다. 질소 함유 층(314)을 형성하는 데에 적합한 예시적인 챔버들은 SINGEN®, RADOX™, RADIANCE® 또는 VANTAGE® 프로세스 챔버와 같이, 플라즈마 질화를 위해 구성된 임의의 챔버, 또는 캘리포니아주 산타클라라의 Applied Materials, Inc.로부터 상용화되어 있는 분리식 플라즈마 질화(DPN: decoupled plasma nitridation) 또는 원격 플라즈마 질화(RPN: remote plasma nitridation)가 가능한 임의의 챔버일 수 있다. 질소 함유 층(314)을 행하는 데에 적합한 다른 챔버들도 이용될 수 있다.
예를 들어 제1 질소 함유 층(314)이 플라즈마 질화 프로세스를 통해 형성되는 일부 실시예들에서, 제1 질소 함유 층(314)은 제1 및 제2 플로팅 게이트(306, 308)의 상측 부분들(316, 317) 및 측벽들(310, 312)을 질소 함유 프로세스 가스로 형성된 플라즈마에 노출시킴으로써 형성될 수 있다.
본 발명자들은 (Si-O 결합에 비해) 낮은 Si-Si 결합 에너지로 인한 질소 함유 라디칼과 실리콘의 우선적인 반응 때문에, 질소 라디칼의 이용이 질소 이온들을 이용하는 것과 대조적으로 높은 선택성을 제공할 수 있음을 발견하였다. 따라서, 일부 실시예들에서, 제1 및 제2 플로팅 게이트(306, 308)의 상측 부분(316, 317) 및 측벽들(310, 312)은 플라즈마 내에서 형성된 질소 라디칼에 노출될 수 있다. 그러한 실시예들에서, 주어진 프로세스 이후의 산소 내의 질소의 농도에 대한 실리콘 내의 질소의 농도의 비율은 약 10:1 내지 약 100:1일 수 있고, 또는 일부 실시예들에서는 약 20:1 내지 약 70:1일 수 있고, 또는 일부 실시예들에서는 약 40:1일 수 있다.
일부 실시예들에서는, 인-시튜 플라즈마 생성 프로세스가 이용될 수 있다. 대안적으로, 일부 실시예들에서, 플라즈마는 원격 생성될 수 있다. 그러한 실시예들에서, 원격 플라즈마 생성기, 예를 들어 마이크로웨이브, RF 또는 열 챔버(thermal chamber)는 비교적 긴 경로에 의해 처리 챔버에 접속되어, 이온 종들(ionic species)이 프로세스 챔버에 도달하기 전에 경로를 따라 재결합하여 질소 라디컬을 형성하는 것을 독려할 수 있다. 다음으로, 라디컬들은 일부 실시예들에서는 예를 들어 샤워헤드 또는 라디컬 분배기를 통해, 또는 챔버의 측벽 내의 입구를 통해 프로세스 챔버 내로 유입될 수 있다.
일부 실시예들에서, 질소 함유 가스는 질소(N2), 암모니아(NH3), 히드라진(hydrazine)(N2H4), 하위 치환 히드라진(lower substituted hydrazines)(N2R2, 여기에서 각각의 R은 독립적으로 수소, 메틸, 에틸, 프로필, 비닐 또는 프로페닐 그룹임), 및 하위 아민(lower amines)(NRaHb, 여기에서 a 및 b는 각각 0 내지 3의 정수이고, a+b=3이며, 각각의 R은 독립적으로 수소, 메틸, 에틸, 프로필, 비닐 또는 프로페닐 그룹임), 아미드(amides)(RCONR'R", 여기에서 R, R' 및 R"은 각각 독립적으로 수소, 메틸, 에틸, 프로필, 비닐 또는 프로페닐 그룹임), 이민(imines)(RR'C=NR", 여기에서 R, R' 및 R"은 각각 독립적으로 수소, 메틸, 에틸, 프로필, 비닐 또는 프로페닐 그룹임), 또는 이미드(imides)(RCONR'COR", 여기에서 R, R' 및 R"은 각각 독립적으로 수소, 메틸, 에틸, 프로필, 비닐 또는 프로페닐 그룹임)을 포함할 수 있다.
일부 실시예들에서, 프로세스 가스는 아르곤(Ar), 헬륨(He), 크립톤(Kr), 제논(Xe) 등과 같은 불활성 가스를 더 포함할 수 있다. 그러한 실시예들에서, 프로세스 가스는 약 50 내지 약 95 퍼센트의 질소 함유 가스를 포함할 수 있다. 프로세스 가스는 질화 프로세스를 위한 플라즈마를 형성하기에 충분한 양의 질소 함유 가스를 제공하는 데에 적합한 임의의 총 가스 유동(total gas flow)으로 공급될 수 있다. 예를 들어, 일부 실시예들에서, 프로세스 가스는 약 1000 내지 약 20000 sccm의 총 유량으로 공급될 수 있다.
플라즈마는 예를 들어 유도 결합된 플라즈마 소스(inductively coupled plasma source)를 이용하여 프로세스 가스로부터 형성될 수 있다. 일부 실시예들에서, 플라즈마 소스는 RF 소스 전력(RF source power)일 수 있다. 일부 실시예들에서, 제공되는 RF 소스 전력은 약 2MHz 내지 약 2GHz의 주파수에서 약 .5 내지 약 5kW이다.
그에 더하여, 질화 프로세스를 용이하게 하기 위해 다른 파라미터들이 이용될 수 있다. 예를 들어, 일부 실시예들에서, 질화 프로세스는 기판(302)을 약 300℃ 및 약 1200℃의 온도로, 또는 일부 실시예들에서는 약 800℃ 및 약 1000℃의 온도로 유지하면서 수행된다. 일부 실시예들에서, 프로세스 동안 온도가 점진적으로 증가되어, 표면 퇴적된 질소(surface deposited nitrogen)를 휘발시킬 수 있고, 그에 의해 표면 포화(surface saturation)를 오프셋하고, 따라서 기판 내로의 질소 침투를 증가시킨다.
일부 실시예들에서, 플라즈마 내에서, 높은 라디컬 밀도 대 질소 함유 라디컬(예를 들어, N, NH 또는 NH2)의 이온 밀도(radical density versus ion density of nitrogen containing radicals)를 형성하기 위해, 프로세스 챔버 내에서 약 5 Torr보다 높은 압력이 유지될 수 있다. 본 발명자들은 그러한 압력을 제공하면, 이온을 전자와 신속하게 재결합하도록 독려하여, 중성 라디컬 종(neutral radical species) 및 비활성 종(inactive species)을 남긴다는 것을 발견하였다.
다음으로, 단계(206)에서, 도 3c에 도시된 바와 같이, 격리 층(304)의 상부 표면(320)과 제1 질소 함유 층(314)의 상부에 제1 산소 함유 층(318)이 형성된다. 제1 산소 함유 층(318)은 예를 들어 실리콘 산화물(SiO2) 등과 같이, 실리콘 및 산소를 포함할 수 있다. 일부 실시예들에서, 제1 질소 함유 층(318)은 약 20 내지 약 40Å의 두께로 형성될 수 있다.
일부 실시예들에서, 제1 산소 함유 층(318)은 산화 프로세스, 퇴적 프로세스 또는 그들의 조합에 의해 형성될 수 있다. 예를 들어, 적합한 프로세스들은 열 산화(thermal oxidation), 화학적 기상 증착(CVD: chemical vapor deposition), 저압 화학적 기상 증착(LPCVD: low pressure chemical vapor deposition), 원자 층 퇴적(ALD: atomic layer deposition), 플라즈마 강화 화학적 기상 증착(PECVD: plasma enhanced chemical vapor deposition) 또는 그들의 조합을 포함할 수 있다. 제1 산소 함유 층(318)이 산화 프로세스를 통해 형성되는 실시예들에서, 프로세스는 고온 산화 층(HTO: high temperature oxide layer)을 생성하기 위해 고온(예를 들어, 섭씨 약 800도 내지 약 1200도)에서 수행될 수 있다. 상술한 프로세스들 중 임의의 것을 수행할 수 있는 임의의 유형의 프로세스 챔버가 이용될 수 있다. 예시적인 프로세스 챔버들은 캘리포니아 주 산타클라라의 Applied Materials, Inc.로부터 상용화되어 있는 RADOXTM, RADIANCE®, VANTAGE® 또는 SINGEN® 챔버를 포함한다.
예시적인 퇴적 프로세스, 예를 들어 화학적 기상 증착(CVD)에서, 제1 산소 함유 층(318)은 퇴적 가스 혼합물(deposition gas mixture)을 포함하는 하나 이상의 프리커서 가스의 요구되는 화학 반응에 기인하는 화학 증기로부터 퇴적될 수 있다. 예를 들어, 퇴적 가스 혼합물은 하나 이상의 프리커서 가스를 포함할 수 있고, 선택적으로는 불활성 또는 캐리어 가스를 더 포함할 수 있다.
예를 들어, 제1 산소 함유 층(318)이 실리콘 산화물(SiO2)을 포함하는 실시예들에서, 퇴적 가스 혼합물은 실리콘 함유 가스, 산소 함유 가스 및 캐리어 가스를 포함할 수 있다. 예시적인 실리콘 함유 가스는 실란(silanes), 할로겐화 실란(halogenated silanes) 및 유기 실란(organosilane) 중 하나 이상을 포함할 수 있지만, 그에 한정되지는 않는다. 예시적인 산소 함유 가스는 산소(O2), 오존(O3) 또는 수증기(H2O) 중 하나 이상을 포함할 수 있지만, 그에 한정되지는 않는다. 캐리어 가스는 질소(N2), 수소(H2), 아르곤, 헬륨 및 그들의 조합을 포함할 수 있다. 캐리어 가스는 하나 이상의 프리커서 가스의 아이덴터티(identity) 및/또는 퇴적 프로세스 동안의 프로세스 온도에 기초하여 선택될 수 있다. 퇴적 가스 혼합물 및/또는 프로세스 챔버는 제1 산소 함유 층(318)을 퇴적하는 데에 적합한 처리 온도 및 압력으로 유지될 수 있다.
다음으로, 단계(208)에서, 도 3d에 도시된 바와 같이, 제2 질소 함유 층(321)이 제1 산소 함유 층(318)의 상부에 퇴적되는데, 제2 질소 함유 층(321)은 제1 플로팅 게이트와 제2 플로팅 게이트(306)의 상측 부분(316, 317) 위에 퇴적되는 제1 두께(322), 및 격리 층(304)의 상부 표면(320) 위에 퇴적되는 제2 두께(324)를 갖는다. 제2 질소 함유 층(321)은 예를 들어 도 1에 도시된 제2 질소 층(124)에 관련하여 위에서 설명된 재료와 같이, 요구되는 디바이스를 형성하는 데에 적합한 임의의 질소 함유 재료를 포함할 수 있다.
제2 질소 함유 층(321)은 예를 들어 제1 질소 함유 층(314)의 형성에 관련하여 위에서 설명된 프로세스와 같이, 제2 질소 함유 층(321)을 요구되는 두께로 퇴적할 수 있는 임의의 적합한 프로세스를 통해 퇴적될 수 있다. 상술한 프로세스들 중 임의의 것을 수행할 수 있는 임의의 유형의 프로세스 챔버가 이용될 수 있다. 예시적인 프로세스 챔버는 캘리포니아 주 산타클라라의 Applied Materials, Inc.로부터 상용화되어 있는 SINGEN® 챔버를 포함한다.
제2 질소 함유 층(321)을 논-컨포멀 층으로서 제공하면(즉, 위에서 설명된 바와 같이, 제1 두께(322) 및 제2 두께(324)를 가짐), (이하에 설명되는 것과 같은) 후속 산화 단계에서, 제1 및 제2 플로팅 게이트(306, 308)의 상측 부분(316, 317) 위의 제2 질소 함유 층(321)의 부분이 부분적으로 소비되고, 격리 층(304)의 상측 부분(320) 위에 퇴적된 제2 질소 함유 층(321)의 실질적으로 전부가 실질적으로 전부 소비될 수 있게 된다. 일부 실시예들에서, 제1 두께(322)는 약 30 내지 약 50Å이다. 일부 실시예들에서, 제2 두께(324)는 약 10 내지 약 30Å이다.
다음으로, 단계(210)에서, 도 3e에 도시된 바와 같이, 제2 산소 함유 층(326)은 제1 및 제2 플로팅 게이트(306, 308)의 상측 부분(316, 317) 위에 퇴적된 제2 질소 함유 층(321)의 적어도 일부, 및 격리 층(304)의 상부 표면(320) 위에 퇴적된 제2 질소 함유 층(321)의 실질적으로 전부를 산화함으로써 형성된다. 본 발명자들은 논-컨포멀 제2 산소 함유 층(326)을 형성하고(즉, 전술한 산화 프로세스를 수행하고), 격리 층(304)의 상부 표면(320) 위에 퇴적된 제2 질소 함유 층(321)의 실질적으로 전부를 제거함으로써, 제1 및 제2 플로팅 게이트(306, 308)의 전기 결합이 방지되거나 감소될 수 있어서, 제1 및 제2 플로팅 게이트(306, 308) 사이의 누설을 상당히 감소시키거나 제거하고, 그에 의해 디바이스(300)의 성능을 증가시킨다는 것을 발견하였다.
제2 산소 함유 층(326)은 예를 들어 도 1에 도시된 제2 산소 함유 층(126)에 관련하여 위에서 논의된 재료와 같이, 요구되는 디바이스를 형성하는 데에 적합한 임의의 산소 함유 재료를 포함할 수 있다. 일부 실시예들에서, 제2 산소 함유 층(326)은 약 40 내지 약 80Å 두께일 수 있다.
제2 산소 함유 층(326)을 형성하기 위해, 임의의 적절한 산화 프로세스, 예를 들어 분리식 플라즈마 산화(DPO: decoupled plasma oxidation)와 같은 플라즈마 산화가 이용될 수 있다. 산화 프로세스를 수행하는 데에 적합한 예시적인 프로세스 챔버는 캘리포니아주 산타클라라의 Applied Materials, Inc.로부터 입수할 수 있는 분리식 플라즈마 산화(DPO) 프로세스를 수행하도록 구성된 임의의 프로세스 챔버를 포함할 수 있다. 다른 제조사들로부터 입수할 수 있는 것들을 포함하여, 다른 적절한 프로세스 챔버들도 이용될 수 있다.
예시적인 산화 프로세스에서, 제2 질소 함유 층(321)은 산화 프로세스 가스로부터 형성된 산화 플라즈마에 노출될 수 있다. 일부 실시예들에서, 산화 프로세스 가스는 산소 함유 가스, 예를 들어 산소(O2), 오존(O3), 수증기(H2O) 등을 포함한다. 일부 실시예들에서, 산화 프로세스 가스는 캐리어 가스의 역할을 하고/거나 산화를 더 용이하게 하기 위해, 아르곤(Ar), 헬륨(He), 크립톤(Kr), 제논(Xe) 등과 같은 불활성 가스를 더 포함할 수 있다. 그러한 실시예들에서, 산화 프로세스 가스는 약 10 내지 약 99 퍼센트의 산소 함유 가스를 포함할 수 있다. 산화 프로세스 가스는 산화 프로세스를 위한 플라즈마를 형성하기에 충분한 양의 산소 함유 가스를 제공하는 데에 적합한 임의의 총 가스 유동으로 공급될 수 있다. 예를 들어, 일부 실시예들에서, 산화 프로세스 가스는 약 1000 내지 약 50000 sccm의 총 유량으로 공급될 수 있다.
산화 플라즈마를 형성하기 위해, 플라즈마 전력, 예를 들어 RF 전력이 산화 프로세스 가스에 결합된다. 일부 실시예들에서, 플라즈마를 형성하기 위해, RF 전력은 약 2MHz 내지 약 2GHz의 주파수에서 약 50 내지 약 5000W일 수 있다. 산화 플라즈마를 유지하고/거나 산화를 용이하게 하기 위해 다른 파라미터들이 이용될 수 있다. 예를 들어, 일부 실시예들에서, 프로세스 챔버는 약 1 내지 약 500 Torr의 압력으로 유지될 수 있다. 대안적으로, 또는 그와 결합하여, 일부 실시예들에서, 기판(320)은 섭씨 약 500 내지 약 1000도의 온도로 유지될 수 있다.
산화 플라즈마 내에 포함된 대전된 종들(charged species)은 기판을 향해 그 대전된 종들의 소정의 방향성(directionality)을 제공할 수 있고, 그에 의해 그들이 산화 플라즈마의 존재 하에서의 기판(302)의 자가 바이어스(self bias)로 인해 기판을 향해 가속하게 하며, 따라서 위에서 설명된 바와 같은 제2 질소 함유 층(321)의 부분들의 제거를 용이하게 한다. 추가로, 기판(302)에 바이어스 전력을 제공함으로써, 산화 플라즈마의 플럭스가 제어될 수 있고, 그에 의해 기판(302)에 수직한 방향으로, 대전된 종들의 방향성 및 가속을 증가시켜, 제1 및 제2 플로팅 게이트(306, 308)의 상측 부분(316, 317) 및 격리 층(304)의 상부 표면(320) 위의 제2 질소 함유 층(321)의 제거를 용이하게 한다. 따라서, 일부 실시예들에서, 처리 동안, 약 50 내지 약 1000 Watt의 바이어스 전력이 기판(302)에 제공될 수 있다.
본 발명자들은 단계(210)에서의 제2 산소 함유 층(326)의 형성 동안, 제2 질소 함유 층(321)의 측벽에서 소정의 산화가 발생할 수 있음을 발견하였다(328에서 팬텀으로 도시됨). 그러나, 측벽에서의 제2 질소 함유 층(321)의 이러한 산화는 허용가능한 디바이스(300) 성능에 요구되는 플로팅 게이트들(306, 308)의 용량 결합을 제공하는 데에 충분한 산화물 층의 두께를 제공하지는 못한다. 예를 들어, 일부 실시예들에서, 산화 프로세스 이후의 측벽들에서의 제2 산소 함유 층(326)의 두께는 약 20Å에 이를 수 있다. 따라서, 다음으로 단계(212)에서, 일부 실시예들에서는, 도 3f에 도시된 바와 같이, 제2 산소 함유 층(326)의 두께를 증가시키기 위해, 제2 산소 함유 층(326)의 상부에 제3 산소 함유 층(330)이 선택적으로 퇴적될 수 있다. 일부 실시예들에서, 제3 산소 함유 층(330)을 퇴적함으로써, 제2 산소 함유 층(326)의 두께는 약 30 내지 약 60Å으로 증가될 수 있다.
제3 산소 함유 층(330)은 위에서 설명된 제2 산소 함유 층(326)에서와 동일한 재료를 포함할 수 있다. 제3 산소 함유 층(330)은 예를 들어 위에서 설명된 것과 같은 제1 산소 함유 층(318)의 형성에 관련하여 위에서 논의된 프로세스와 유사한 프로세스와 같이, 제2 산소 함유 층(326)의 두께를 요구되는 두께로 증가시키는 데에 적합한 임의의 방식으로 퇴적될 수 있다.
다음으로, 단계(214)에서, 일부 실시예들에서, 도 3g에 도시된 바와 같이, 제3 질소 함유 층(332)은 선택적으로 제2 산소 함유 층(326)의 상부에 형성될 수 있다. 제3 질소 함유 층(332)은 예를 들어 위에서 설명된 제1 질소 함유 층(314) 및/또는 제2 질소 함유 층(321)에 관련하여 위에서 논의된 재료와 같이, 요구되는 디바이스를 형성하는 데에 적합한 임의의 재료를 포함할 수 있다. 일부 실시예들에서, 제3 질소 함유 층(332)은 제1 질소 함유 층(314) 및 제2 질소 함유 층(321)과 동일한 재료를 포함할 수 있고, 또는 일부 실시예들에서는 그와 다른 재료를 포함할 수 있다.
제3 질소 함유 층(332)은 예를 들어 단계(204)에서 제1 질소 함유 층(314)을 형성하는 데에 이용되는 프로세스들과 유사한 프로세스와 같이, 제3 질소 함유 층(332)을 요구되는 두께로 형성할 수 있는 임의의 적합한 프로세스를 통해 형성될 수 있다. 일부 실시예들에서, 제3 질소 함유 층(332)은 약 10 내지 약 20Å의 두께로 퇴적될 수 있다.
제3 산소 함유 층(330)의 퇴적(또는 존재한다면 제3 질소 함유 층(332)의 형성) 후에, 방법(200)은 일반적으로 종료하고, 디바이스는 추가의 처리를 위해 진행할 수 있다. 예를 들어, 일부 실시예들에서, 제어 게이트 층은 도 3h에 도시된 것과 같은 제3 산소 함유 층(330)(또는 존재한다면 제3 질소 함유 층(332))의 상부에 퇴적될 수 있다. 일부 실시예들에서, 제어 게이트 층(334)은 폴리실리콘, 금속 등과 같은 전도성 재료를 포함할 수 있다.
예를 들어 질화 및 산화 프로세스와 같은 여기에 설명된 방법들은 위에서 논의된 예시적인 챔버들과 같이, 독립형 구성으로, 또는 예를 들어 도 4에 관련하여 아래에 설명되는 통합 툴(400)(즉, 클러스터 툴)과 같은 클러스터 툴(cluster tool)의 일부로서 제공될 수 있는 개별적인 질화 및 산화 챔버들에서 수행될 수 있다. 통합 툴(400)의 예는 CENTURA® 및 ENDURA® 통합 툴, 예를 들어 CENTURA® DPN 게이트 스택을 포함하는데, 이들 모두는 캘리포니아주 산타클라라의 Applied Materials, Inc.로부터 입수할 수 있다. 여기에 설명된 방법들은 적합한 프로세스 챔버들이 연결되어 있는 다른 클러스터 툴들을 이용하여, 또는 다른 적합한 프로세스 챔버들 내에서 실시될 수 있음이 예상된다.
통합 툴(400)은 진공 기밀 처리 플랫폼(vacuum-tight processing platform)(401), 팩토리 인터페이스(factory interface)(404) 및 시스템 제어기(402)를 포함한다. 플랫폼(401)은 진공 기판 이송 챔버(403)에 동작상 연결된 복수의 처리 챔버(예를 들어, 414A, 414B, 414C 및 414D)를 포함한다. 팩토리 인터페이스(404)는 하나 이상의 로드 록 챔버(load lock chamber)(도 4에 도시된 406A 및 406B와 같은 2개의 로드 록 챔버)에 의해 이송 챔버(403)에 동작상 연결된다.
일부 실시예들에서, 팩토리 인터페이스(404)는 적어도 하나의 도킹 스테이션(407), 및 반도체 기판의 이송을 용이하게 하기 위한 적어도 하나의 팩토리 인터페이스 로봇(438)을 포함한다. 도킹 스테이션(407)은 하나 이상의 FOUP(front opening unified pod)를 수용하도록 구성된다. 405A, 405B, 405C 및 405D와 같은 4개의 FOUPS가 도 4의 실시예에 도시된다. 팩토리 인터페이스 로봇(438)은 팩토리 인터페이스(404)로부터의 기판들을 406A 및 406B와 같은 로드록 챔버들을 통해 처리 플랫폼(401)에 이송하도록 구성된다. 로드록 챔버들(406A 및 406B) 각각은 팩토리 인터페이스(404)에 연결된 제1 포트 및 이송 챔버(403)에 연결된 제2 포트를 갖는다. 로드 록 챔버들(406A 및 406B)은 이송 챔버(403)의 진공 환경과 팩토리 인터페이스(404)의 실질적인 주변(예를 들어, 대기) 환경 간에서의 기판들의 전달을 용이하게 하기 위해, 챔버들(406A 및 406B)을 펌프다운하고 배기하는 압력 제어 시스템(도시되지 않음)에 연결된다. 이송 챔버(403) 내에는 진공 로봇(413)이 배치된다. 진공 로봇(413)은 로드록 챔버(406A 및 406B)와 처리 챔버들(414A, 414B, 414C 및 414D) 사이에서 기판들(421)을 이송할 수 있다.
일부 실시예들에서, 처리 챔버들(414A, 414B, 414C 및 414D)은 이송 챔버(403)에 연결된다. 처리 챔버들(414A, 414B, 414C 및 414D)은 산화 챔버, 질화 챔버, 및 선택적으로는 에칭 챔버, 및 터널 산화물 층, 재료 층, IPD 층, 제어 게이트 층 등을 퇴적하기 위한 퇴적 챔버 중 적어도 하나를 포함한다. 산화물 챔버들은 플라즈마 산화, 급속 열 산화 또는 라디컬 산화를 위해 구성된 것들을 포함할 수 있다. 질화 챔버는 분리식 플라즈마 질화(DPN) 등을 위해 구성된 것들을 포함할 수 있다. 에칭 챔버들은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE) 등을 위해 구성된 것들을 포함할 수 있다. 본 발명의 실시예들 중 적어도 일부를 수행하는 데에 적합한 챔버들의 예가 위에서 논의되었다.
일부 실시예들에서, 하나 이상의 선택적인 서비스 챔버(416A 및 416B에 도시됨)가 이송 챔버(403)에 연결될 수 있다. 서비스 챔버들(416A 및 416B)은 가스 제거(degassing), 배향, 기판 계측(substrate metrology), 냉각 등과 같은 다른 기판 프로세스들을 수행하도록 구성될 수 있다.
시스템 제어기(402)는 프로세스 챔버들(414A, 414B, 414C 및 414D)의 직접 제어를 이용하여, 또는 대안적으로는 프로세스 챔버들(414A, 414B, 414C 및 414D) 및 툴(400)에 연관된 컴퓨터들(또는 제어기들)을 제어함으로써 툴(400)의 동작을 제어한다. 동작에서, 시스템 제어기(402)는 툴(400)의 성능을 최적화하기 위해, 각각의 챔버들 및 시스템들로부터의 피드백 및 데이터 수집을 가능하게 한다. 시스템 제어기(402)는 일반적으로 중앙 처리 유닛(CPU)(430), 메모리(434) 및 지원 회로(432)를 포함한다. CPU(430)는 산업용 세팅에서 이용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서 중 하나일 수 있다. 지원 회로(432)는 통상적으로 CPU(430)에 연결되며, 캐시, 클럭 회로, 입력/출력 서브시스템, 전력 공급원 등을 포함할 수 있다. 위에서 설명된 방법과 같은 소프트웨어 루틴은 CPU(430)에 의해 실행될 때, CPU(430)를 특수 목적의 컴퓨터(제어기(402))로 변형한다. 또한, 소프트웨어 루틴들은 툴(400)로부터 원격 배치되어 있는 제2 제어기(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다.
따라서, 층간 폴리실리콘 유전체 캡 및 그것을 제조하는 방법이 여기에 제공된다. 본 발명의 층간 폴리실리콘 유전체(IPD) 캡은 유리하게는 인접 플로팅 게이트들 간의 논-컨포멀 질소 함유 층들을 포함할 수 있으며, 그에 의해 인접 플로팅 게이트들의 전기 결합을 감소시키거나 제거하고, 그에 따라 디바이스의 인접 플로팅 게이트들 간의 누설을 최소화하거나 제거한다. 추가로, 본 발명의 방법은 유리하게는 논-컨포멀 질소 함유 층들의 형성을 용이하게 하기 위해 복수의 논-컨포멀 층 형성 프로세스를 이용한다. 범위에 있어서 한정하는 것은 아니지만, 본 발명은 특히 NAND 플래시 메모리 디바이스(예를 들어 45nm 미만의 디바이스)를 축소하는 것에 관련하여, NAND 플래시 메모리 디바이스와 같은 메모리 디바이스들의 제조에 특별히 유리할 수 있다.
상술한 것은 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 실시예들 및 추가의 실시예들이 그것의 기본 범위로부터 벗어나지 않고서 만들어질 수 있다.
Claims (15)
- 제1 플로팅 게이트, 제2 플로팅 게이트, 및 상기 제1 플로팅 게이트와 상기 제2 플로팅 게이트 사이에 배치된 격리 층(isolation layer)을 갖는 기판의 상부(atop)에 배치된 층간 폴리실리콘 유전체 캡(interlayer polysilicon dielectric cap)으로서,
상기 제1 플로팅 게이트와 상기 제2 플로팅 게이트의 상측 부분 및 측벽들의 상부에 배치된 제1 질소 함유 층;
상기 격리 층의 상부 표면과 상기 제1 질소 함유 층의 상부에 배치된 제1 산소 함유 층;
상기 제1 산소 함유 층의 상측 부분 및 측벽들의 상부에 배치된 제2 질소 함유 층; 및
상기 제1 산소 함유 층의 상부 표면과 상기 제2 질소 함유 층의 상부에 배치된 제2 산소 함유 층
을 포함하는 층간 폴리실리콘 유전체 캡. - 제1항에 있어서, 상기 제2 산소 함유 층의 상부에 배치된 제3 질소 함유 층을 더 포함하는 층간 폴리실리콘 유전체 캡.
- 제2항에 있어서, 상기 제3 질소 함유 층은 약 10 내지 약 20Å 두께인 층간 폴리실리콘 유전체 캡.
- 제2항에 있어서, 상기 제3 질소 함유 층의 상부에 배치된 제어 게이트 층을 더 포함하는 층간 폴리실리콘 유전체 캡.
- 제1항에 있어서,
상기 제1 질소 함유 층이 약 5 내지 약 20Å 두께인 것;
상기 제1 산소 함유 층이 약 20 내지 약 40Å 두께인 것;
상기 제2 질소 함유 층이 약 20 내지 약 40Å 두께인 것; 또는
상기 제2 산소 함유 층이 약 40 내지 약 80Å 두께인 것
중 적어도 하나인 층간 폴리실리콘 유전체 캡. - 제1항에 있어서, 상기 제1 질소 함유 층 및 상기 제2 질소 함유 층은 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 중 적어도 하나를 포함하는 층간 폴리실리콘 유전체 캡.
- 제1항에 있어서, 상기 제1 산소 함유 층 및 상기 제2 산소 함유 층은 각각 실리콘 산화물(SiO2) 또는 하이-k 재료 중 적어도 하나를 포함하는 층간 폴리실리콘 유전체 캡.
- 디바이스로서,
제1 플로팅 게이트, 제2 플로팅 게이트, 및 상기 제1 플로팅 게이트와 상기 제2 플로팅 게이트 사이에 배치된 격리 층을 갖는 기판;
상기 제1 플로팅 게이트와 상기 제2 플로팅 게이트의 상측 부분 및 측벽들의 상부에 배치된 제1 질소 함유 층;
상기 격리 층의 상부 표면과 상기 제1 질소 함유 층의 상부에 배치된 제1 산소 함유 층;
상기 제1 산소 함유 층의 상측 부분 및 측벽들의 상부에 배치된 제2 질소 함유 층; 및
상기 제1 산소 함유 층의 상부 표면과 상기 제2 질소 함유 층의 상부에 배치된 제2 산소 함유 층 - 상기 제1 및 제2 질소 함유 층과 상기 제1 및 제2 산소 함유 층은 층간 폴리실리콘 유전체 캡을 형성함 -
을 포함하는 디바이스. - 제8항에 있어서,
상기 제2 산소 함유 층의 상부에 배치된 제3 질소 함유 층을 더 포함하는 디바이스. - 제9항에 있어서,
상기 제3 질소 함유 층의 상부에 배치된 제어 게이트 층을 더 포함하는 디바이스. - 제1 플로팅 게이트, 제2 플로팅 게이트, 및 상기 제1 플로팅 게이트와 상기 제2 플로팅 게이트 사이에 배치된 격리 층을 갖는 기판의 상부에 층간 폴리실리콘 유전체 캡을 형성하는 방법으로서,
상기 제1 플로팅 게이트와 상기 제2 플로팅 게이트의 상측 부분 및 측벽들의 상부에 제1 질소 함유 층을 선택적으로 형성하는 단계;
상기 격리 층의 상부 표면과 상기 제1 질소 함유 층의 상부에 제1 산소 함유 층을 형성하는 단계;
상기 제1 산소 함유 층의 상부에 제2 질소 함유 층을 퇴적하는 단계 - 상기 제2 질소 함유 층은 상기 제1 플로팅 게이트와 상기 제2 플로팅 게이트의 상기 상측 부분 위에 퇴적되는 제1 두께, 및 상기 격리 층의 상기 상부 표면 위에 퇴적되는 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 작음 - ; 및
상기 제1 플로팅 게이트와 상기 제2 플로팅 게이트의 상기 상측 부분 위에 퇴적된 상기 제2 질소 함유 층의 적어도 일부, 및 상기 격리 층의 상기 상부 표면 위에 퇴적된 상기 제2 질소 함유 층의 실질적으로 전부를 산화함으로써, 제2 산소 함유 층을 형성하는 단계
를 포함하는 방법. - 제11항에 있어서,
상기 제2 산소 함유 층의 상부에 제3 질소 함유 층을 형성하는 단계를 더 포함하는 방법. - 제12항에 있어서,
상기 제3 질소 함유 층의 상부에 제어 게이트 층을 퇴적하는 단계를 더 포함하는 방법. - 제11항에 있어서, 상기 제1 질소 함유 층을 선택적으로 형성하는 단계는, 상기 제1 플로팅 게이트와 상기 제2 플로팅 게이트의 상기 상측 부분 및 측벽들의 적어도 일부를 질화하기 위해 플라즈마 질화 프로세스를 수행하는 단계를 포함하는 방법.
- 제11항에 있어서,
상기 제2 산소 함유 층의 두께를 증가시키기 위해 상기 제2 산소 함유 층의 상부에 제3 산소 함유 층을 퇴적하는 단계를 더 포함하는 방법.
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