TWI594331B - Semiconductor device and method of manufacturing the same - Google Patents

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Tatsunori Murata
Yuki Koide
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Renesas Electronics Corp
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Description

半導體裝置及其製造方法
本發明係有關半導體裝置及其製造方法，尤其有關適用於具有MISFET且使用應力膜之半導體裝置及其製造之有效技術者。
就現今而言，電晶體之微細化，以達該性能之提升者被廣為進行。但是，僅微細化所成電晶體之性能之提升有著在於對性能比之觀點下之成本上升之問題。
因此，不單是僅微細化所成電晶體之性能之提升，出現使用氮化膜為代表之應力膜，提升電晶體之性能之手法。
日本特開2009-147199號公報(專利文獻1)中，記載有關可在於MOS電晶體之通道領域施加扭曲之SiN襯底膜(Liner Film)之技術。國際公開2008-117431號手冊(專利文獻2)中，記載有關拉伸於通道領域，供予疲勞之應力膜之技術。
[先前技術文獻]
[專利文獻]
[專利文獻1]
日本特開2009-147199號公報
[專利文獻2]
國際公開2008-117431號手冊
根據本發明人之檢討，得知以下之情事。
被覆n通道型MISFET，而形成拉伸應力膜時，會增加n通道型MISFET之通道領域之電子移動度等，而可增加n通道型MISFET之通道流動之開啟電流，而可提升具備n通道型MISFET之半導體裝置之性能。做為此拉伸應力膜，氮化矽膜為適切者。
為達拉伸應力所成電子之移動度之增加，使拉伸應力膜之拉伸應力變大為有效的。做為使拉伸應力變大之手法，有以電漿CVD法成膜氮化矽膜之後，對於該氮化矽膜進行紫外線照射處理之方法。經由施以紫外線照射處理，可增大氮化矽膜之拉伸應力。
但是，對於做為拉伸應力膜之氮化矽膜而言，施以紫外線照射時，於氮化矽膜有產生破裂或龜裂之可能性。於做為拉伸應力膜之氮化矽膜產生破裂或龜裂之時，有招致損及做為拉伸應力膜之機能，或半導體裝置之可靠性下降之疑慮。為此，期望能達成拉伸應力膜之拉伸應力之增大下，可防止拉伸應力膜之破裂或龜裂之產生。
本發明之目的係提供可提升半導體裝置之性能之技術者。
又，本發明之其他之目的係提供可提升半導體裝置之可靠性之技術者。
本發明之前述以及其他之目的與新穎之特徵係可從本說明書之記載及所附圖面可明白暸解。
本發明所揭示之發明中，簡單說明代表性之概要之結果，則如下所述。
代表性之實施形態所成半導體裝置係具有半導體基板、和形成於半導體基板之主面上，相互鄰接之第1閘極電極及第2閘極電極、和形成於對向在第1閘極電極之第2閘極電極側之第1側壁上的第1側壁間隔件、和形成於對向在第2閘極電極之第1閘極電極側之第2側壁上的第2側壁間隔件。更且，具有在於半導體基板之主面上被覆第1及第2閘極電極與第1及第2側壁間隔件而形成之第1絕緣膜、和被覆第1及第2閘極電極與第1及第2側壁間隔件，形成於第1絕緣膜上之第2絕緣膜、和被覆第1及第2閘極電極與第1及第2側壁間隔件，形成於第2絕緣膜上之第3絕緣膜。各別之第1絕緣膜及第2絕緣膜係由氮化矽膜所成，且做為拉伸應力膜工作，第3絕緣膜係由氧化矽系之絕緣膜所成。令第1側壁間隔件與第2側壁間隔件間之間隔為L0、第1絕緣膜之膜厚為T1、第1側壁間隔件之側面上之第1絕緣膜與第2側壁間隔件之側面上之第1絕緣膜間之間隔為L1、第2絕緣膜之膜厚為T2之時，成立L0/2>T1且L1/2≦T2。然後，第1絕緣膜之氫含有率(氫含量)係較第2絕緣膜之氫含有率(氫含量)為小。
又，代表性之實施形態所成半導體裝置之製造方法係具有(a)於半導體基板之主面上，形成相互鄰接之第1閘極電極及第2閘極電極之工程、(b)各別形成對向在第1閘極電極之第2閘極電極側之第1側壁上的第1側壁間隔件、對向在第2閘極電極之第1閘極電極側之第2側壁上的第2側壁間隔件之工程。更且，具有(c)在於半導體基板之主面上，被覆第1及第2閘極電極與第1及第2側壁間隔件，形成氮化矽所成，做為拉伸應力膜工作之第1絕緣膜的工程、(d)被覆第1及第2閘極電極與第1及第2側壁間隔件，於第1絕緣膜上，形成第2絕緣膜的工程。更且，具有(e)被覆第1及第2閘極電極與第1及第2側壁間隔件，於第2絕緣膜上，形成第3絕緣膜的工程。各別之第1絕緣膜及第2絕緣膜係由氮化矽膜所成，且做為拉伸應力膜工作，第3絕緣膜係由氧化矽系之絕緣膜所成。令(b)工程所形成之第1側壁間隔件與第2側壁間隔件間之間隔為L0、(c)工程之第1絕緣膜之堆積膜厚為T1、(d)工程中形成第2絕緣膜前之階段之第1側壁間隔件之側面上之第1絕緣膜與第2側壁間隔件之側面上之第1絕緣膜間之間隔為L1、(d)工程之第2絕緣膜之堆積膜厚為T2之時，成立L0/2>T1且L1/2≦T2。然後，對於(c)工程所形成之第1絕緣膜而言，於第1絕緣膜之成膜後，施以增大第1絕緣膜之拉伸應力之處理，對於(d)工程所形成之第2絕緣膜而言，於第2絕緣膜之成膜後，不施以增大第2絕緣膜之拉伸應力之處理。
本發明所揭示之發明中，簡單說明代表性所得之效果時，則如下所述。
根據代表性之實施形態時，可提升半導體裝置之性能。
又，可提升半導體裝置之可靠性。
以下之實施形態中，在方便上有所必要之時，分割成複數之步驟或實施形態做說明，但除了明示等之情形下，此等非相互無關連者，一方係另一方之一部分或全部之變形例、詳細、補充說明之關係。又，以下之實施形態中，言及要素之數等(包含個數、數值、量、範圍等)之時，除了特別明示之時以及限定於原理上明顯特定之數之時等，非限定於該特定之數，可為特定數以上或以下者。更且，以下之實施形態中，該構成要素(包含要素步驟等)係除了特別明示之情形以及原理上明顯必需之情形之時之外，當然並不一定是需要的。同樣，在以下之實施形態中，言及該構成要素等之形狀、位置關係等時，除了特別明示之情形以及原理上明顯為非之情形等之時之外，實質上包含近似或類似於該形狀等。此係對於上述數值及範圍亦相同。
以下，將本發明之實施形態，根據圖面加以詳細說明。然而，在於說明實施形態之全圖中，具有同一機能之構件，附上同一之符號，省略其重覆之說明。又，以下之實施形態中，除了特別之需要，原則上不重覆同一或同樣部分之說明。
又，實施形態所使用之圖面中，即使為剖面圖，為了使圖面易於辨視，亦有省略陰影之情形。又，即使為平面圖，為了使圖面易於辨視，亦有附上陰影之情形。
(實施形態1)<有關半導體裝置之製造工程>將本實施形態之半導體裝置之製造工程，參照圖面加以說明。圖1～圖10係本發明之一實施形態之半導體裝置，在此為具有n通道型之MISFET(Metal Insulator Semiconductor Field Effect Transistor: MIS型場效電晶體)之半導體裝置之製造工程中之主要部剖面圖。
本實施之形態之半導體裝置雖具有形成於半導體基板1之複數之n通道型MISFET，但圖1～圖10中則代表此等，顯示形成2個n通道型MISFET(對應於後述之n通道型MISFETQn1、Qn2)之領域之剖面。
首先，如圖1所示，例如準備具有1～10Ωcm程度之比阻抗之p型之單結晶矽等所成半導體基板(半導體晶圓)1。然後，於半導體基板1之主面，形成元件分離領域。元件分離領域雖未顯示於圖1～圖10，後述之圖32～圖39所示之元件分離領域2則對應於此。元件分離領域係由氧化矽等之絕緣體所成，例如經由STI(Shallow Trench Isolation)法所形成。例如，於半導體基板1，形成元件分離溝(元件分離用之溝)之後，經由於此元件分離溝埋入絕緣膜，可形成埋入元件分離溝之絕緣膜所成元件分離領域。
接著，從半導體基板1之主面渡過特定之深度，形成p型井PW。p型井PW係形成於形成半導體基板1之n通道型MISFET之領域，於半導體基板1中，p型井PW則形成於經由元件分離領域2所規定之活性領域。p型井PW係可於半導體基板1，例如將硼(B)等之p型不純物，經由離子植入等加以形成。又，於p型井PW之形成前或形成後，對於半導體基板1之上層部，之後依需要進行形成之MISFET之臨限值調整用之離子植入(所謂通道摻雜離子植入)。
接著，例如經由使用氟酸(HF)水溶液之濕蝕刻等，清淨化(洗淨)半導體基板1之表面後，於半導體基板1之表面(即p型井PW之表面)上，形成閘極絕緣膜3。閘極絕緣膜3係例如由薄氧化矽膜等所成，例如經由熱氧化法等所形成。
接著，如圖2所示，於閘極絕緣膜3上，形成閘極電極GE。形成閘極電極GE之時，例如於半導體基板1之主面上(即閘極絕緣膜3上)，形成多結晶矽膜(摻雜多晶矽膜)等之導電體膜後，將此導電體膜，使用微縮技術及乾蝕刻技術加以圖案化即可。由此，圖案化之導電體膜所成閘極電極GE，則於p型井PW之表面上，介由閘極絕緣膜3加以形成。圖2中，顯示形成於半導體基板1之主面上之複數之閘極電極GE中，於閘極長方向(閘極電極GE1、GE2之閘極長方向)，相互鄰接之閘極電極GE1、GE2。
接著，如圖3所示，於p型井PW之閘極電極GE之兩側之領域，經由離子植入磷(P)或砷(As)等之n型不純物，形成n-型半導體領域(不純物擴散層)EX1。於此n-型半導體領域EX1形成用之離子植入時，在半導體基板1(p型井PW)，令閘極電極GE做為掩膜，進行離子植入。n-型半導體領域EX1形成用之離子植入中，於p型井PW之閘極電極GE正下方之領域，被閘極電極GE遮蔽之故，不進行離子植入。
接著，如圖4所示，於各閘極電極GE之側壁上，做為側壁絕緣膜(絕緣膜)，例如形成氧化矽或氮化矽或此等絕緣膜之層積膜等所成側壁間隔件(側壁、側壁間隔、側壁絕緣膜)SW。
例如，於半導體基板1上，被覆閘極電極GE地，堆積氧化矽膜或氮化矽膜或此等之層積膜，經由將此氧化矽膜或氮化矽膜或此等之層積膜經由RIE(Reactive Ion Etching)法等向異性蝕刻，形成側壁間隔件SW。此時，側壁間隔件SW係由殘存於閘極電極GE之側壁上之氧化矽膜或氮化矽膜或此等之層積膜所成。
接著，如圖5所示，於p型井PW之閘極電極GE及側壁間隔件SW之兩側之領域，經由離子植入磷(P)或砷(As)等之n型不純物，形成n+型半導體領域(源極、汲極)SD1。於n+型半導體領域SD1形成用之離子植入時，在半導體基板1(p型井PW)，令閘極電極GE及該側壁上之側壁間隔件SW做為掩膜，進行離子植入。為此，n-型半導體領域EX1係整合(自我整合)於閘極電極GE而形成，n+型半導體領域SD1係整合(自我整合)於側壁間隔件SW而形成。n+型半導體領域SD1形成用之離子植入中，於p型井PW之閘極電極GE及側壁間隔件SW正下方之領域，被閘極電極GE及側壁間隔件SW遮蔽之故，不進行離子植入。
離子植入後，進行為導入不純物之活化之退火處理(活化退火、熱處理)。由此，活化導入至n-型半導體領域EX1及n+型半導體領域SD1等之不純物。
如此，可得如圖5所示之構造，於p型井PW，做為場效電晶體，形成n通道型MISFETQn。
n+型半導體領域SD1係較n-型半導體領域EX1之不純物濃度為高，接合深度亦深。由此，做為n通道型MISFETQn之源極或汲極工作之n型之半導體領域(不純物擴散層)則經由n+型半導體領域SD1及較n-型半導體領域EX1加以形成。因此，n通道型MISFETQn之源極、汲極領域係具有LDD(Lightly doped Drain)構造。n+型半導體領域SD1係可視為n通道型MISFETQn之源極或汲極用之半導體領域(源極、汲極領域)。閘極電極GE係做為n通道型MISFETQn之閘極電極工作。
然而，圖5中，雖做為n通道型MISFETQn，顯示有2個n通道型MISFETQn1、Qn2，但n通道型MISFETQn1之閘極電極之閘極電極GE1與n通道型MISFETQn2之閘極電極之閘極電極GE2係在閘極長方向(閘極電極GE1、GE2之閘極長方向)，相互鄰接。又，n通道型MISFETQn1與n通道型MISFETQn2係共有(共用)位於閘極電極GE1與閘極電極GE2間之源極或汲極用之n+型半導體領域SD1。
接著，如圖6所示，經由自我對準金屬矽化製程技術，於n通道型MISFETQn之閘極電極GE及源極、汲極領域(n+型半導體領域SD1)之表面(上層部)，形成低阻抗之金屬矽化層4。
例如，露出閘極電極GE及n+型半導體領域SD1之表面(上面)之後，於包含閘極電極GE及n+型半導體領域SD1上之半導體基板1之主面(整面)上，將鈷(Co)膜或鎳(Ni)膜等之金屬膜，使用濺鍍法等，加以形成(堆積)，經由熱處理將此金屬膜與閘極電極GE及n+型半導體領域SD1(所構成之各矽領域)反應。由此，於閘極電極GE及n+型半導體領域SD1之表面，各別形成金屬矽化層4。前述金屬膜為鈷膜之時，金屬矽化層4係鈷矽化層，前述金屬膜為鎳膜之時，金屬矽化層4係鎳矽化層。於前述金屬膜使用鎳白金合金膜時，金屬矽化層4係鎳白金矽化層。之後，除去未反應之金屬膜。經由形成金屬矽化層4，可低阻抗化閘極電極GE及n+型半導體領域SD1之擴散阻抗或連接阻抗等。然而，於閘極電極GE上，形成金屬矽化層4之時，閘極電極GE上之金屬矽化層4亦可視為閘極電極GE之一部分。
接著，如圖7所示，於半導體基板1之主面整面上，做為拉伸應力用之絕緣膜，形成氮化矽膜5。氮化矽膜5係使被覆閘極電極GE、側壁間隔件SW及n+型半導體領域SD1地，形成於含金屬矽化層4上之半導體基板1之主面上。此氮化矽膜5係拉伸應力膜。
本實施之形態中，氮化矽膜5雖做為複數之氮化矽膜之層積膜而形成，但對於氮化矽膜5之構成及形成法，則於後詳細說明。為了圖面之簡化，圖7～圖10中，將氮化矽膜5顯示成為單層，但實際上，氮化矽膜5係如後述為氮化矽膜5a與氮化矽膜5b與氮化矽膜5c之層積膜。
本實施之形態所形成之氮化矽膜5係拉伸應力膜。又，構成氮化矽膜5之後述各別之氮化矽膜5a、5b、5c亦為拉伸應力膜。然而，本實施形態及以下之實施形態2中，拉伸應力膜係於形成該拉伸應力膜之半導體基板，供予拉伸應力之膜(絕緣膜)，於半導體基板上形成拉伸應力膜之領域中，經由該拉伸應力膜於半導體基板作用(供予，產生)有拉伸應力。於形成n通道型MISFET之半導體基板(之通道領域)，經由拉伸應力膜，作用有拉伸應力時，可使電子之移動度增加等，增加n通道型MISFET之通道流動之開啟電流。又，有將拉伸應力膜稱為拉伸之應力膜之情形。另一方面，壓縮應力膜係於形成該壓縮應力膜之半導體基板，供予壓縮應力之膜(絕緣膜)，於半導體基板上形成壓縮應力膜之領域中，經由該壓縮應力膜於半導體基板作用(供予，產生)有壓縮應力。於形成p通道型MISFET之半導體基板(之通道領域)，經由壓縮應力膜，作用有壓縮應力時，可使電洞之移動度增加等，增加p通道型MISFET之通道流動之開啟電流。又，有將壓縮應力膜稱為壓縮之應力膜之情形。
本實施之形態中，使被覆n通道型MISFETQn(包含n通道型MISFETQn1、Qn2)地，形成拉伸應力膜之氮化矽膜5之故，可使n通道型MISFETQn之通道領域之電子之移動度增加等，增加n通道型MISFETQn之通道流動之開啟電流(驅動電流)。如此，可提升具備n通道型MISFETQn半導體裝置之性能。
又，做為拉伸應力膜，除了氮化矽膜以外，有SiON膜(氧氮化矽膜)或SiCN膜(碳氮化矽膜)，但相較氮化矽膜，SiON膜或SiCN膜難以得高拉伸應力之故，在本實施之形態中，做為拉伸應力膜，則使用氮化矽膜5。本實施之形態中，經由使用氮化矽所成拉伸應力膜(在此為氮化矽膜5)，可提高作用於半導體基板之拉伸應力，而有提高n通道型MISFETQn之開啟電流(驅動電流)之效果。氮化矽膜5之拉伸應力係較佳為1.5GPa以上。
接著，如圖8所示，於半導體基板1之主面整面上，即於氮化矽膜5上，做為氧化矽系之絕緣膜，形成層間絕緣膜6。層間絕緣膜6之膜厚係較氮化矽膜5之膜厚為厚。做為層間絕緣膜6，使用氧化矽系之絕緣膜(即氧化膜系絕緣膜)。在此，氧化矽系之絕緣膜(氧化膜系絕緣膜)雖為氧化矽為主體之絕緣膜，但更含有一種以上之碳(C)、氟(F)、氮(N)、硼(B)及磷(P)者。
層間絕緣膜6之形成後，令層間絕緣層6之表面經由CMP(Chemical Mechanical Polishing：化學機械研磨)法加以研磨等，平坦化層間絕緣膜6之上面。
接著，如圖9所示，將形成於層間絕緣膜6上之光阻圖案(未圖示)，做為蝕刻掩膜使用，將層間絕緣層6及氮化矽膜5經由乾蝕刻，於層間絕緣膜6及氮化矽膜5，形成連接孔(貫通孔、孔)CNT。連接孔CNT係貫通層間絕緣膜6及氮化矽膜5所成層積膜(層積絕緣膜)而形成。
形成連接孔CNT時，首先在較氮化矽膜5易於蝕刻層間絕緣膜6之條件下，進行層間絕緣層6之乾蝕刻，將氮化矽膜5做為蝕刻阻隔膜工作，於層間絕緣膜6，形成連接孔CNT。然後，在較層間絕緣膜6易於蝕刻氮化矽膜5之條件下，乾蝕刻連接孔CNT之底部之氮化矽膜5而除去，形成做為貫通孔之連接孔CNT。形成於n+型半導體領域SD1之上部之連接孔CNT之底部中，露出n+型半導體領域SD1上之金屬矽化層4。
接著，於連接孔CNT內，形成(埋入)鎢(W)等所成導電性之插塞(連接用導體部)PG。形成插塞PG中，例如於包含連接孔CNT之內部(底部及側壁上)之層間絕緣膜6上，形成阻隔導體膜(例如鈦膜、氮化鈦膜或此等之層積膜)。之後，於此阻隔導體膜上，將鎢膜等所成主導體膜埋入連接孔CNT而形成，將層間絕緣膜6上不要之主導體膜及阻隔導體膜，經由CMP法或回蝕法等加以除去，而可形成插塞PG。然而，為了圖面之簡化，圖9中，一體化顯示構成插塞PG之阻隔導體膜及主導體膜(鎢膜)。形成於n+型半導體領域SD1之上部之插塞PG係在底部，與n+型半導體領域SD1之表面上之金屬矽化層4接觸而電性連接。
接著，如圖10所示，於埋入插塞PG之層間絕緣膜6上，形成配線形成用之絕緣膜(層間絕緣膜)7。絕緣膜7係可為單體膜或層積膜。
接著，經由單金屬鑲嵌法，形成第1層之配線。首先，經由將光阻圖案(未圖示)成為掩膜之乾蝕刻，於絕緣膜7之特定領域，形成配線溝8後，於半導體基板1之主面上(即包含配線溝8之底部及側壁上之絕緣膜上)，形成阻隔導體膜(阻障金屬膜)。阻隔導體膜係例如可使用氮化鈦膜、鉭膜或氮化鉭膜等。接著，經由CVD法或濺鍍法等，於阻隔導體膜上，形成銅之種晶層(未圖示)，更且使用電解電鍍法等，於種晶層上，形成鍍銅膜(主導體膜)。經由鍍銅膜，埋入配線溝8之內部。然後，將配線溝8以外之領域之鍍銅膜、種晶層及阻障金屬膜，經由CMP法除去，形成銅為主導電材料之第1層之配線M1。然而，為了圖面之簡化，圖10中，一體化顯示構成配線M1之鍍銅膜、種晶層及阻障金屬膜。配線M1係介著插塞PG，與n通道型MISFETQn之源極或汲極用之n+型半導體領域SD1或閘極電極GE等電性連接。
之後，雖經由雙道金屬鑲嵌法，形成第2層以後之配線，但在此省略圖示及該說明。又，配線M1不限於金屬鑲嵌配線，可將配線用之導電體膜圖案化而形成，例如可成為鎢配線或鋁配線等。
<有關做為拉伸應力膜之氮化矽膜形成工程>接著，對於氮化矽膜5形成工程，更詳細加以說明。圖11係顯示做為拉伸應力膜之氮化矽膜5形成工程之詳細的步驟流程圖。圖12～圖16係顯示本實施形態之半導體裝置之製造工程之主要部剖面圖，顯示與上述圖1～圖10相同之剖面領域。
如上所述，本實施之形態中，氮化矽膜5雖做為複數之氮化矽膜之層積膜而形成，但對於氮化矽膜5之形成工程，具體說明如下。
進行上述圖1～圖6之工程，得相當於上述圖6之圖12之構造。
如圖12所示，閘極電極GE1與閘極電極GE2係鄰接於閘極長(閘極電極GE1、GE2之閘極長)方向，於閘極電極GE1、GE2之側壁上，形成側壁間隔件SW。側壁間隔件SW中，將形成於閘極電極GE1之側壁(對向於閘極電極GE2之側之側壁)11a上之側壁間隔件SW，稱之為側壁間隔件(第1側壁間隔件)SW1，將形成於閘極電極GE2之側壁(對向於閘極電極GE1之側之側壁)11b上之側壁間隔件SW，稱之為側壁間隔件(第2側壁間隔件)SW2。然而，閘極電極GE1之側壁11a係閘極電極GE1之側壁中，對向於閘極電極GE2之側之側壁，閘極電極GE2之側壁11b係閘極電極GE2之側壁中，對向於閘極電極GE1之側之側壁。為此，閘極電極GE1之側壁11a與閘極電極GE2之側壁11b係相互對向(面對面，鄰接)，又，形成於閘極電極GE1之側壁11a上之側壁間隔件SW1，與形成於閘極電極GE2之側壁11b上之側壁間隔件SW2係相互對向(面對面，鄰接)。
得圖12之構造之後，如圖13所示，於半導體基板1之主面整面上，形成氮化矽膜5a(圖11之步驟S1)。氮化矽膜5a係氮化矽所成絕緣膜。氮化矽膜5a係使被覆閘極電極GE(包含閘極電極GE1、GE2)、側壁間隔件SW(包含側壁間隔件SW1、SW2)及n+型半導體領域SD1地，形成於含金屬矽化層4上之半導體基板1之主面上。
氮化矽膜5a係可使用電漿CVD(CVD: Chemical Vapor Deposition)法加以形成。列舉氮化矽膜5a之具體成膜條件例時，例如使用平行平板型電漿CVD裝置，將矽烷(SiH4)氣體、氨(NH3)氣及氮(N2)氣，以氣體流量比成為SiH4：NH3：N2=1：5～10：5～20之程度之比例，導入至成膜用處理室(對應於後述之成膜用處理室23)，施加0.01～1W/cm2程度之RF功率(高頻功率)，於半導體基板1上，成膜氮化矽膜5a。成膜溫度(成膜時之半導體基板1之溫度)係例如可為250～450℃之程度。形成之氮化矽膜5a之厚度(膜厚)係較佳為1～25nm之範圍內。
在此，令側壁間隔件SW1與側壁間隔件SW2之間之間隔(距離)表記為L0。此間隔(距離)L0則示於圖12。間隔(距離)L0係在於平行在閘極電極GE1或閘極電極GE2之閘極長方向的方向中，對應於測定側壁間隔件SW1與側壁間隔件SW2之間之間隔(距離)。又，令氮化矽膜5a之膜厚表記為Ta。氮化矽膜5a之膜厚Ta係示於圖13。氮化矽膜5a之膜厚Ta係步驟S1之氮化矽膜5a之堆積膜厚(堆積厚度、形成膜厚、形成厚度)，對應於閘極電極GE1、GE2上之氮化矽膜5a之厚度。
比較氮化矽膜5a之膜厚Ta與側壁間隔件SW1、SW2間之間隔L0時，氮化矽膜5a之膜厚Ta係較側壁間隔件SW1、SW2間之間隔L0之一半為小。即，成立下式1
L0/2>Ta...(式1)之關係。
步驟S1中，氮化矽膜5a係形成做為拉伸應力膜。拉伸應力膜係以電漿CVD法形成氮化矽膜(在此為氮化矽膜5a)，經由控制此時之成膜條件(成膜溫度、成膜氣體之種類、氣體之壓力、高頻功率等)，而形成者。由此，可將步驟S1所形成之氮化矽膜5a成為拉伸應力膜。
又，氮化矽膜5a、5b、5c係雖各別形成做為拉伸應力膜，在做為高拉伸應力之膜而成膜之觀點下，各別之氮化矽膜5a、5b、5c係經由成膜溫度400℃以上之電漿CVD法加以形成者為佳。
做為更增大做為拉伸應力膜成膜之氮化矽膜之拉伸應力之處理，有紫外線照射處理者。對於使用電漿CVD法做為拉伸應力膜成膜之氮化矽膜，經由施以紫外線照射處理(照射紫外線之處理)，可得較紫外線照射前更大之拉伸應力之氮化矽膜。經由紫外線照射處理增大氮化矽膜之拉伸應力，係經由紫外線照射，使氮化矽膜中之氫脫離，使得氮化矽膜收縮，改變氮化矽膜之Si(矽)與N(氮)之結合角，由此，增大氮化矽膜之拉伸應力。
本實施之形態中，於步驟S1，將氮化矽膜5a，以電漿CVD法成膜後，對於此氮化矽膜5a進行紫外線照射(圖11之步驟S2)。步驟S2之紫外線照射處理係邊加熱半導體基板1進行者佳，該加熱溫度(半導體基板1之溫度)係例如在350～600℃之範圍內。步驟S2之紫外線照射處理係在非活性氣體環境中，例如在氦(He)、氬(Ar)或氮(N2)之環境下進行為佳。令照射紫外線之處理(即紫外線照射處理)，在以下亦稱為UV(UV：ultraviolet)照射處理。步驟S2之UV照射處理係為增大氮化矽膜5a之拉伸應力之作用，可視為氮化矽膜5a之拉伸應力增大之處理。即，步驟S1所形成之氮化矽膜5a雖為拉伸應力膜，經由步驟S2之UV照射處理，可更增大拉伸應力膜之氮化矽膜5a之拉伸應力。
步驟S2之UV照射處理後，如圖14所示，於半導體基板1之主面整面上，即於氮化矽膜5a上，形成氮化矽膜5b(圖11之步驟S3)。
步驟S1中，於半導體基板1之主面上，使被覆閘極電極GE(包含閘極電極GE1、GE2)及側壁間隔件SW(包含側壁間隔件SW1、SW2)地，形成氮化矽膜5a。為此，步驟S3中，氮化矽膜5b係使被覆閘極電極GE(包含閘極電極GE1、GE2)及側壁間隔件SW(包含側壁間隔件SW1、SW2)地，形成於氮化矽膜5a上。
步驟S3之氮化矽膜5b形成工程係可經由與上述步驟S1之氮化矽膜5a形成工程基本上相同之手法進行。即，氮化矽膜5b亦使用電漿CVD法所形成，成膜溫度或使用之氣體等之成膜條件係可與上述步驟S1(氮化矽膜5a成膜工程)相同。步驟S1中，與令氮化矽膜5a形成做為拉伸應力膜者相同，於步驟S3，氮化矽膜5b係形成做為拉伸應力膜者。
在此，令氮化矽膜5b之膜厚表記為Tb。氮化矽膜5b之膜厚Tb係示於圖14。氮化矽膜5b之膜厚Tb係步驟S3之氮化矽膜5b之堆積膜厚(堆積厚度、形成膜厚、形成厚度)，對應於閘極電極GE1、GE2上之氮化矽膜5b之厚度。又，令氮化矽膜5a與氮化矽膜5b之層積膜，附上符號15，表記為氮化矽膜15時，氮化矽膜15之膜厚Tab係可表為Tab=Ta+Tb。氮化矽膜5a、5b係拉伸應力膜之故，氮化矽膜15亦為拉伸應力膜。氮化矽膜15之膜厚Tab係示於圖14，對應於閘極電極GE1、GE2上之氮化矽膜15之厚度。
比較氮化矽膜5a之膜厚Ta與氮化矽膜5b之膜厚Tb與側壁間隔件SW1、SW2間之間隔L0時，氮化矽膜5a之膜厚Ta與氮化矽膜5b之膜厚Tb之合計(即氮化矽膜15之膜厚Tab)係較側壁間隔件SW1、SW2間之間隔L0之一半為小。即，成立下式2L0/2>Ta+Tb(即L0/2>Tab)　...(式2)之關係。
在此，令在步驟S3形成氮化矽膜5b前之階段(即進行步驟S2之UV照射處理後，且進行步驟S3之氮化矽膜5b形成工程前之階段)之側壁間隔件SW1之側面上之氮化矽膜5a與側壁間隔件SW2之側面上之氮化矽膜5a間之間隔(距離)表記為La。此間隔La則示於圖13。間隔(距離)La係在於平行在閘極電極GE1或閘極電極GE2之閘極長方向的方向中，對應於測定側壁間隔件SW1之側面上之氮化矽膜5a與側壁間隔件SW2之側面上之氮化矽膜5a間之間隔(距離)。
此間隔La係從間隔L0減去氮化矽膜5a之膜厚Ta之2倍之值，成立下式3La=L0-2Ta　...(式3)之關係。為此，上述式2係與下式4La/2>Tb　...(式4)等價。即，上述式2成立之時，上述式4亦成立。因此，比較氮化矽膜5b之膜厚Tb、和側壁間隔件SW1之側面上之氮化矽膜5a與側壁間隔件SW2之側面上之氮化矽膜5a間之間隔La時，上述式4之關係則成立。
本實施之形態中，於步驟S3，將氮化矽膜5b，以電漿CVD法成膜後，對於此氮化矽膜5b進行紫外線照射(圖11之步驟S4)。對於步驟S4之氮化矽膜5b之紫外線照射處理(UV照射處理)可經由與對於上述步驟S2之氮化矽膜5a之紫外線照射處理(UV照射處理)基本上相同之手法進行。步驟S4之UV照射處理係為增大氮化矽膜5b之拉伸應力之作用，可視為氮化矽膜5b之拉伸應力增大之處理。即，步驟S3所形成之氮化矽膜5b雖為拉伸應力膜，經由步驟S4之UV照射處理，可更增大拉伸應力膜之氮化矽膜5b之拉伸應力。
步驟S4之UV照射處理後，如圖15所示，於半導體基板1之主面整面上，即於氮化矽膜5b上，形成氮化矽膜5c(圖11之步驟S5)。
步驟S1、S3中，使被覆閘極電極GE(包含閘極電極GE1、GE2)及側壁間隔件SW(包含側壁間隔件SW1、SW2)地，形成氮化矽膜5a、5b。為此，步驟S5中，氮化矽膜5c係使被覆閘極電極GE(包含閘極電極GE1、GE2)及側壁間隔件SW(包含側壁間隔件SW1、SW2)地，形成於氮化矽膜5b上。
步驟S5之氮化矽膜5c形成工程係可經由與上述步驟S1之氮化矽膜5a形成工程或上述步驟S3之氮化矽膜5b形成工程基本上相同之手法進行。即，氮化矽膜5c亦使用電漿CVD法所形成，成膜溫度或使用之氣體等之成膜條件係可與上述步驟S1(氮化矽膜5a成膜工程)或上述步驟S3(氮化矽膜5b成膜工程)相同。步驟S1、S3中，與令氮化矽膜5a、5b形成做為拉伸應力膜者相同，於步驟S5，氮化矽膜5c係形成做為拉伸應力膜者。
在此，令氮化矽膜5c之膜厚表記為Tc。氮化矽膜5c之膜厚Tc係示於圖15。氮化矽膜5c之膜厚Tc係步驟S5之氮化矽膜5c之堆積膜厚(堆積厚度、形成膜厚、形成厚度)，對應於閘極電極GE1、GE2上之氮化矽膜5c之厚度。又，氮化矽膜5a與氮化矽膜5b與氮化矽膜5c之層積膜之氮化矽膜5之膜厚Tabc係可表為Tabc=Ta+Tb+Tc。氮化矽膜5之膜厚Tabc係示於圖15，對應於閘極電極GE1、GE2上之氮化矽膜5之厚度。
比較氮化矽膜5a之膜厚Ta與氮化矽膜5b之膜厚Tb與氮化矽膜5c之膜厚Tc與側壁間隔件SW1、SW2間之間隔L0時，氮化矽膜5a之膜厚Ta與氮化矽膜5b之膜厚Tb與氮化矽膜5c之膜厚Tc之合計(即氮化矽膜5之膜厚Tabc)係較側壁間隔件SW1、SW2間之間隔L0之一半以上。即，成立下式5 L0/2≦Ta+Tb+Tc=Tabc　...(式5)之關係。
在此，令在步驟S5形成氮化矽膜5c前之階段(即進行步驟S4之UV照射處理後，且進行步驟S5之氮化矽膜5c形成工程前之階段)之側壁間隔件SW1之側面上之氮化矽膜5b與側壁間隔件SW2之側面上之氮化矽膜5b間之間隔(距離)表記為Lb。此間隔Lb則示於圖14。間隔(距離)Lb係在於平行在閘極電極GE1或閘極電極GE2之閘極長方向的方向中，對應於測定側壁間隔件SW1之側面上之氮化矽膜5b與側壁間隔件SW2之側面上之氮化矽膜5b間之間隔(距離)。又，間隔Lb係可視為側壁間隔件SW1之側面上之氮化矽膜15與側壁間隔件SW2之側面上之氮化矽膜15間之間隔(距離)。
此間隔Lb係從間隔L0減去氮化矽膜5a之膜厚Ta與氮化矽膜5b之膜厚Tb之合計2倍之值，成立下式6 Lb=L0-2(Ta+Tb)=L0-2Tab　...(式6)之關係。為此，上述式5係與下式7 Lb/2≦Tc　...(式7)等價。即，上述式5成立之時，上述式7亦成立。因此，比較氮化矽膜5c之膜厚Tc、和側壁間隔件SW1之側面上之氮化矽膜5b與側壁間隔件SW2之側面上之氮化矽膜5b間之間隔Lb時，上述式7之關係則成立。
然而，圖12所示上述間隔L0係對應於從側壁間隔件SW1之側面12a(此側面12a係與接觸至閘極電極GE1之側壁11a之側相反側之側面，成為略垂直於半導體基板1之主面之面)，至側壁間隔件SW2之側面12b(此側面12b係與接觸至閘極電極GE2之側壁11b之側相反側之側面，成為略垂直於半導體基板1之主面之面)之間隔(距離)。又，圖13所示上述間隔La係對應於從側壁間隔件SW1之側面上之氮化矽膜5a之表面(側面)13a(此表面13a係成為略垂直於半導體基板1之主面之面)，至側壁間隔件SW2之側面上之氮化矽膜5a之表面(側面)13b(此表面13b係成為略垂直於半導體基板1之主面之面))之間隔(距離)。又。圖14所示上述間隔Lb係對應於從側壁間隔件SW1之側面上之氮化矽膜5b之表面(側面)14a(此表面14a係成為略垂直於半導體基板1之主面之面)，至側壁間隔件SW2之側面上之氮化矽膜5b之表面(側面)14b(此表面14b係成為略垂直於半導體基板1之主面之面))之間隔(距離)。然後，間隔L0，La，Lb係沿閘極電極GE1、GE2之鄰接方向(在此為閘極長方向)之(平行)方向所測定之間隔(距離)。側面12a與側面12b係於閘極長方向(閘極電極GE1、GE2之閘極長方向)，空出上述間隔L0，相互對向，表面13a與表面13b係於閘極長方向(閘極電極GE1、GE2之閘極長方向)，空出上述間隔La，相互對向，表面14a與表面14b係於閘極長方向(閘極電極GE1、GE2之閘極長方向)，空出上述間隔Lb，相互對向。然而，氮化矽膜5b之表面14a、14b係可視為氮化矽膜15之表面14a、14b。
本實施之形態中，於步驟S5，將氮化矽膜5c，以電漿CVD法成膜後，對於此氮化矽膜5c，不進行紫外線照射。即，對於氮化矽膜5a、5b雖於各別成膜之後進行紫外線照射處理(對應於步驟S2、S4)，對於氮化矽膜5c，則不進行成膜後之紫外線照射處理。
UV照射處理係增大拉伸應力之處理之故，施以UV照射處理之氮化矽膜5a、5b所成氮化矽膜15之拉伸應力係較未施以UV照射處理之氮化矽膜5c之拉伸應力為大。氮化矽膜5整體之拉伸應力係1.5GPa以上為更佳。
如此，完成氮化矽膜5a、5b、5c之層積膜所成氮化矽膜5。之後，如圖16所示，於半導體基板1之主面整面上，即於氮化矽膜5上，形成層間絕緣膜6(圖11之步驟S6)。氮化矽膜5a、5b、5c之層積膜所成氮化矽膜5最上層為氮化矽膜5c之故，層間絕緣膜6係形成於氮化矽膜5c上。
步驟S1、S3、S5中，使被覆閘極電極GE(包含閘極電極GE1、GE2)及側壁間隔件SW(包含側壁間隔件SW1、SW2)地，形成氮化矽膜5a、5b、5c。為此，步驟S6中，層間絕緣膜6係使被覆閘極電極GE(包含閘極電極GE1、GE2)及側壁間隔件SW(包含側壁間隔件SW1、SW2)地，形成於氮化矽膜5上(即氮化矽膜5c上)。
<有關做為拉伸應力膜之氮化矽膜形成用之半導體製造裝置>圖17係使用於做為拉伸應力膜之氮化矽膜5之形成之半導體製造裝置21之說明圖。對於使用圖17之半導體製造裝置21，形成氮化矽膜5之手法加以說明。
如圖17所示，半導體製造裝置21係具備輸送室(緩衝用處理室)22，於輸送室22之周圍，配置成膜用處理室23、紫外線照射用處理室24、加載互鎖真空室25，即多處理室型之半導體製造裝置。輸送室22與成膜用處理室23間，和輸送室22與紫外線照射用處理室24間、和輸送室22與加載互鎖真空室25間，則介著開關手段之柵型閥(未圖示)加以連結。成膜用處理室23與紫外線照射用處理室24間，介著輸送室22，可真空輸送半導體晶圓。
首先，將1枚半導體晶圓(對應於半導體基板1)，從晶舟盒26取出，搬入至加載互鎖真空室25。晶舟盒26係半導體晶圓之批次輸送用之密閉收納容器，通常以25枚、12枚、6枚等之批次單位，收納半導體晶圓。晶舟盒26之容器外壁係除了微細之通氣過濾部外，成為氣密構造，可幾近完全排除塵埃。因此，在等級1000之環境下輸送時，內部可保持於等級1之清淨度。
接著，抽真空加載互鎖真空室25內後，經由輸送用機器人(未圖示)等，將半導體晶圓，從加載互鎖真空室25經過輸送室22，真空輸送至成膜用處理室23內。然後，於成膜用處理室23內，進行上述步驟S1之成膜處理(於半導體晶圓之主面上，以電漿CVD法成膜處理上述氮化矽膜5a)。
接著，經由輸送用機器人(未圖示)等，將半導體晶圓，從成膜用處理室23經過輸送室22，真空輸送至紫外線照射用處理室24內。然後，於紫外線照射用處理室24內，進行上述步驟S2之紫外線照射處理(在形成於半導體晶圓之主面之上述氮化矽膜5a，照射紫外線之處理)。
接著，經由輸送用機器人(未圖示)等，將半導體晶圓，從紫外線照射用處理室24經過輸送室22，真空輸送至成膜用處理室23內。然後，於成膜用處理室23內，進行上述步驟S3之成膜處理(於半導體晶圓之主面，以電漿CVD法成膜上述氮化矽膜5b之處理)。
接著，經由輸送用機器人(未圖示)等，將半導體晶圓，從成膜用處理室23經過輸送室22，真空輸送至紫外線照射用處理室24內。然後，於紫外線照射用處理室24內，進行上述步驟S4之紫外線照射處理(在形成於半導體晶圓之主面之上述氮化矽膜5b，照射紫外線之處理)。
接著，經由輸送用機器人(未圖示)等，將半導體晶圓，從紫外線照射用處理室24經過輸送室22，真空輸送至成膜用處理室23內。然後，於成膜用處理室23內，進行上述步驟S5之成膜處理(於半導體晶圓之主面，以電漿CVD法成膜上述氮化矽膜5c之處理)。
如此，從氮化矽膜5形成工程之開始之步驟S1之電漿CVD法所成氮化矽膜5a之成膜開始時點至氮化矽膜5形成工程之終點之步驟S5之電漿CVD法所成氮化矽膜5c之成膜終止時點，半導體晶圓(半導體基板1)係未曝露於大氣。即，以步驟S1成膜氮化矽膜5a之後，不曝露於大氣，於步驟S2，對於氮化矽膜5a進行紫外線照射處理，然後，不曝露於大氣，於步驟S3，成膜氮化矽膜5b，之後不曝露於大氣，於步驟S4，對於氮化矽膜5b進行紫外線照射處理，然後，不曝露於大氣，於步驟S5，成膜氮化矽膜5c。
接著，經由輸送用機器人(未圖示)等，將半導體晶圓，從成膜用處理室23經過輸送室22，真空輸送至加載互鎖真空室25。然後，將半導體晶圓從加載互鎖真空室25送回晶舟盒26。於成膜用處理室23內，進行上述步驟S5之成膜處理(於半導體晶圓之主面上，以電漿CVD法成膜上述氮化矽膜5c之處理)後，不進行對於該半導體晶圓之紫外線照射處理之故，該半導體晶圓不送至紫外線照射用處理室24，回到晶舟盒26。之後，使用上述層間絕緣膜6用之成膜裝置，進行上述步驟S6之成膜處理(於半導體晶圓之主面上，成膜上述層間絕緣膜6之處理)。
本實施之形態中，雖令做為拉伸應力膜之氮化矽膜5以複數之氮化矽膜5a、5b、5c加以形成，分開成施以UV照射處理之氮化矽膜5a、5b和未施以UV照射處理之氮化矽膜5c加以使用。以下，將該理由與效果，參照比較例加以說明。
<有關比較例>本實施之形態中，雖令做為拉伸應力膜之氮化矽膜5以複數之氮化矽膜5a、5b、5c加以形成，但與本實施之形態不同，可將做為拉伸應力膜之氮化矽膜5以單一之氮化矽膜加以形成。將此做為拉伸應力膜之氮化矽膜5經由單一之氮化矽膜形成之情形，稱之為第1之比較例。
第1之比較例之情形下，經由電漿CVD法成膜做為拉伸應力膜之氮化矽膜後，為增大成膜之氮化矽膜之拉伸應力，對於該氮化矽膜進行UV照射處理時，於氮化矽膜易於產生龜裂。此係對於氮化矽膜進行UV照射處理時，氮化矽膜之厚度變得愈厚時，UV照射時之氮化矽膜之收縮量會變大，於氮化矽膜之應力集中處所，易於產生龜裂。於氮化矽膜產生龜裂時，氮化矽膜會變得非連續性，經由氮化矽膜對於半導體基板(尤其n通道型MISFET之通道領域)無法作用拉伸應力，有無法充分得到形成氮化矽膜所成n通道型MISFET之特性提升之效果之疑慮。
在此，可考量將做為拉伸應力膜之氮化矽膜，形成做為複數之氮化矽膜之層積膜。此係將做為拉伸應力膜之氮化矽膜形成做為複數之氮化矽膜之層積膜時，可使各氮化矽膜之膜厚變薄，可抑制第1之比較例成為問題之龜裂之產生。
圖18及圖19係第2之比較例之半導體裝置之製造工程中之主要部剖面圖。圖18係顯示進行上述圖1～圖6之工程，得相當於上述圖6(即上述圖12)之構造之階段。圖19係顯示得圖18之構造之後，代替本實施之形態之氮化矽膜5，形成氮化矽膜105之狀態(階段)。
然而，圖18及圖19中，於(a)與(b)中，側壁間隔件SW1與側壁間隔件SW2之間之間隔(對應於上述間隔L0)為不同。圖18(b)及圖19(b)之側壁間隔件SW1與側壁間隔件SW2之間之間隔L02(對應於上述間隔L0)係較圖18(a)及圖19(a)之側壁間隔件SW1與側壁間隔件SW2之間之間隔L01(對應於上述間隔L0)為小(即L02<L01)。
圖19所示第2之比較例之氮化矽膜105係具有與本實施之形態之氮化矽膜5相同之厚度，經由氮化矽膜105a、105b、105c之層積膜所形成，氮化矽膜105a、105b、105c之各厚度係與本實施之形態之氮化矽膜5a、5b、5c之各厚度相同。
形成第2之比較例之氮化矽膜105時，首先，將氮化矽膜105a以電漿CVD法加以成膜後，為增大氮化矽膜105a之拉伸應力，對於氮化矽膜105a進行UV照射處理。然後，於氮化矽膜105a上，將氮化矽膜105b以電漿CVD法加以成膜後，為增大氮化矽膜105b之拉伸應力，對於氮化矽膜105b進行UV照射處理。之後，於氮化矽膜105b上，將氮化矽膜105c以電漿CVD法加以成膜後，為增大氮化矽膜105c之拉伸應力，對於氮化矽膜105c進行UV照射處理。如此，形成氮化矽膜105a、105b、105c之層積膜所成氮化矽膜105。
圖18及圖19之第2之比較例之情形，較令做為拉伸應力膜之氮化矽膜105經由以複數層(在此為氮化矽膜105a、105b、105c)加以形成，相較於上述第1之比較例之做為拉伸應力膜之氮化矽膜之厚度，可使氮化矽膜105a、105b、105c之各厚度變薄。為此，第2之比較例之情形下，可將對於各氮化矽膜105a、105b、105c之各UV照射時之收縮量，相較於上述第1之比較例於氮化矽膜UV照射之收縮量，變得更少。
但是，伴隨形成於半導體基板1之主面之半導體元件之小型化，鄰接閘極電極GE1、GE2間之間隔亦變小，伴隨於此，側壁間隔件SW1、SW2間之間隔(對應於間隔L0，L01，L02)亦變小。即，於圖18(a)及圖19(a)之時，對於側壁間隔件SW1、SW2間之間隔L01為相對較大，於圖18(b)及圖19(b)之時，伴隨半導體元件之小型化，側壁間隔件SW1、SW2間之間隔L02會變小(即成為L02<L01)。
如圖18(b)及圖19(b)，鄰接閘極電極GE1、GE2之間隔變小時(即側壁間隔件SW1、SW2間之間隔變小)，於構成氮化矽膜105之氮化矽膜105a、105b、105c中之氮化矽膜105c，有產生龜裂19之疑慮。圖20係於第2之比較例中，雖顯示與圖19相同階段之剖面圖，但於圖20(b)，則模式性顯示於氮化矽膜105c產生龜裂(破裂)19之狀態。
第1之比較例產生於氮化矽膜之龜裂係起因於UV照射之氮化矽膜之厚度為厚者，但第2之比較例產生於氮化矽膜105c之龜裂19係即使氮化矽膜105c再薄亦會產生者，其產生原因係如下所述。
即，圖18～圖20之(b)之剖面時，氮化矽膜105c係於該成膜時，從側壁間隔件SW1之側面12a上，朝向方向17a(側面12a及方向17a係示於圖18)成長之部分，與從側壁間隔件SW2之側面12b上，朝向方向17b成長之部分相連接，在此形成界面(對應於後述界面18者)。此界面形成位置係於圖20中，對應於龜裂19產生之位置。於氮化矽膜105c之成膜後，對於氮化矽膜105c進行UV照射處理時，沿此界面會產生龜裂(破裂)19。
於氮化矽膜105c產生龜裂19時，為形成插塞PG之導電性材料亦填充至此龜裂19內，介著填充於龜裂19內之導電性材料，插塞PG彼此則會有電性短路之疑慮。又，於氮化矽膜105c產生龜裂19時，氮化矽膜105c會變得非連續性，會有無法得氮化矽膜105c所成拉伸應力之疑慮。
在此，圖21係顯示閘極電極GE1、GE2之平面佈局之一例的平面圖，於圖21中，亦例示插塞PG之形成位置之一例。上述圖1～圖10、圖12～圖16、圖18～圖20係相當於圖21之A-A線之剖面圖。產生於圖20(b)之龜裂19係產生於圖21之虛線19a之位置者，於此龜裂19內，填充插塞PG形成用之導電性材料時，圖21所示插塞PG1與插塞PG2則會有電性短路之疑慮。
<對於氮化矽膜之UV照射處理之有無之使用分際>對此，於本實施之形態中，氮化矽膜5係以複數層(在此氮化矽膜5a、5b、5c)形成。此觀點下，本實施之形態亦與上述第2之比較例相同。但是，本實施之形態中，並非對於構成氮化矽膜5之複數層(在此為氮化矽膜5a、5b、5c)之所有進行UV照射處理，分開成進行UV照射處理層、和未進行UV照射處理層加以使用。然而，UV照射處理係增大UV照射之氮化矽膜之拉伸應力之處理。
即，本實施之形態中，構成氮化矽膜5之複數之氮化矽膜中，以對於即使進行UV照射，難以產生上述龜裂19之氮化矽膜則進行UV照射增大拉伸應力，對於進行UV照射易於產生上述龜裂19之氮化矽膜則不進行UV照射防止上述龜裂19之產生的觀點，使用分際UV照射處理之有無。具體而言，構成氮化矽膜5之複數之氮化矽膜5a、5b、5c中，氮化矽膜5a、5b係即使進行UV照射，難以產生上述龜裂19之故，對於此等氮化矽膜5a、5b則於成膜後，進行UV照射，增大拉伸應力。另一方面，構成氮化矽膜5之複數之氮化矽膜5a、5b、5c中，氮化矽膜5c係進行UV照射，易於產生上述龜裂19之故，對於此氮化矽膜5c則不進行UV照射，防止上述龜裂19之產生。
氮化矽膜5a、5b、5c中，對於氮化矽膜5c進行UV照射易於產生上述龜裂19之理由，參照圖22～圖25加以說明。圖22～圖25係上述步驟S5之氮化矽膜5c形成工程中之半導體裝置之主要部剖面圖。圖22係與上述圖14為相同階段，對應於上述圖14之部分擴大圖，圖25係與上述圖15為相同階段，對應於上述圖15之部分擴大圖。即，圖22係氮化矽膜5c之成膜開始前之階段，依圖23及圖24之順序，進行氮化矽膜5c之成膜，圖25為氮化矽膜5c之成膜終止之階段。
進行上述步驟S1、S2、S3、S4，得相當於上述圖14之圖22之構造後，雖於上述步驟S5，開始電漿CVD法所成之氮化矽膜5c之成膜，但如圖23所示，從氮化矽膜5b之表面，朝向垂直於該表面之方向，進行氮化矽膜5c之堆積。
圖23之階段中，氮化矽膜5c之從側壁間隔件SW1之側面12a側，朝向方向17a(方向17a係於圖22以箭頭表示)成長之部分，與從側壁間隔件SW2之側面12b側，朝向方向17b(方向17b係於圖22以箭頭表示)成長之部分，則還是分離(未連接)。但是更進行電漿CVD法之氮化矽膜5c之成膜時，如圖24所示，氮化矽膜5c之從側壁間隔件SW1之側面12a側，朝向上述方向17a成長之部分，與從側壁間隔件SW2之側面12b側，朝向上述方向17b成長之部分則剛好連接，於兩者接觸面形成界面18。更進行電漿CVD法之氮化矽膜5c之成膜時，如圖25所示，氮化矽膜5c之從側壁間隔件SW1之側面12a側，朝向上述方向17a成長，與從側壁間隔件SW2之側面12b側，朝向上述方向17b成長雖不會成長，而進行向上方方向17c之成長，但於氮化矽膜5c維持界面18。於圖25中，界面18係以虛線表示。
然而，方向17a與方向17b皆為略平行於半導體基板1之主面之方向，但方向17a係略垂直於閘極電極GE1之側壁11a(或側壁間隔件SW1之側面12a)之方向，且從閘極電極GE1之側壁11a(或側壁間隔件SW1之側面12a)，朝向閘極電極GE2側之方向。另一方面，方向17b係略垂直於閘極電極GE2之側壁11b(或側壁間隔件SW2之側面12b)之方向，且從閘極電極GE2之側壁11b(或側壁間隔件SW2之側面12b)，朝向閘極電極GE1側之方向。閘極電極GE1之側壁11a與閘極電極GE2之側壁11b係略為平行之故(閘極電極GE1之延伸存在方向與閘極電極GE2之延伸存在方向為略平行之故)，方向17a與方向17b係相互為相反側之方向(180度相反之方向)。
得圖25之狀態之後，終止電漿CVD法所成氮化矽膜5c之成膜。形成之氮化矽膜5c係具有上述界面18之故，於氮化矽膜5c之成膜後進行UV照射處理時，沿此界面18會產生上述龜裂19。即，要是在圖23之階段，終止氮化矽膜5c之成膜時，於氮化矽膜5c不形成上述界面18之故，即使於氮化矽膜5c進行UV照射處理，亦難以產生上述龜裂19，但要是在圖24或圖25之階段，終止氮化矽膜5c之成膜時，於氮化矽膜5c形成上述界面18，於氮化矽膜5c進行UV照射處理時，易於產生上述龜裂19，但是，本實施之形態中，於氮化矽膜5c之成膜後，未進行UV照射處理之故，氮化矽膜5c即使有界面18，亦可抑制或防止起因於該界面18之上述龜裂(破裂)19之產生。為此，可防止氮化矽膜5c之龜裂(破裂)之產生。
要是在圖23之階段，終止氮化矽膜5c之成膜時，對於成為L0/2>Tabc(即Lb/2>Tc)而言，圖24之階段下，終止氮化矽膜5c之成膜時，成為L0/2=Tabc(即Lb/2=Tc)，圖25之階段下，終止氮化矽膜5c之成膜時，成為L0/2<Tabc(即Lb/2<Tc)。上述式5或上述式7之所以成立，在到達圖24或圖25之階段，有進行氮化矽膜5c之成膜之情形。
另一方面，氮化矽膜5a、5b係未形成相當於上述界面18者。即，各別之氮化矽膜5a、5b係於該成膜時，從側壁間隔件SW1之側面12a側，朝向方向17a成長之部分，與從側壁間隔件SW2之側面12b側，朝向方向17b成長之部分，在不連接(不接觸)分離之狀態下，終止成膜之故，於氮化矽膜5a、5b未形成相當於上述界面18者。因此，氮化矽膜5a、5b係未形成相當於UV照射時易於產生之上述龜裂19之起點之上述界面18之本身之故，於成膜後即使進行UV照射處理，亦可防止氮化矽膜5a、5b之上述龜裂19之產生。然後，邊防止上述龜裂19之產生，可邊進行UV照射處理所成氮化矽膜5a、5b之拉伸應力之增大。
如此，本實施之形態中，對於未形成上述界面18之故，難以產生龜裂(破裂)之氮化矽膜5a、5b而言，經由進行成膜後之UV照射，增大氮化矽膜5a、5b之拉伸應力，而對於經由形成上述界面18，易於產生龜裂(破裂)之氮化矽膜5c而言，不進行成膜後之UV照射，以防止氮化矽膜5c之龜裂(破裂)。由此，可有效率增大氮化矽膜5整體之拉伸應力的同時，經由防止氮化矽膜5之龜裂(破裂)，經由氮化矽膜5，可確實且有效率地可作用於半導體基板1(尤其是n通道型MISFET之通道領域)之拉伸應力提升。因此，可確實且有效率提升形成做為拉伸應力膜之氮化矽膜5所成n通道型MISFET之特性提升之效果。又，可防止產生於氮化矽膜5之龜裂所起因之不妥，例如可防止在產生於氮化矽膜5之龜裂(破裂)，填充插塞PG用之導電性材料所造成插塞PG間之短路。為此，可提升半導體裝置之可靠性。
<有關變形例>本實施之形態中，雖將於成膜後進行UV照射處理之拉伸應力用之氮化矽膜，成為氮化矽膜5a與氮化矽膜5b之2層，但做為其他之形態，可令於成膜後進行UV照射處理之拉伸應力用之氮化矽膜為1層，或3層以上。首先，對於令於成膜後進行UV照射處理之拉伸應力用之氮化矽膜為1層之情形(將此稱為第1之變形例)加以說明。
圖26及圖27係第1之變形例之半導體裝置之製造工程中之主要部剖面圖。圖26中，顯示對應於上述圖14之工程階段，圖27中，顯示對應於上述圖15之工程階段。
上述圖14之時，令上述氮化矽膜5a與上述氮化矽膜5b之層積膜的氮化矽膜15，在圖26及圖27之第1之變形例之情形下，做為1層之氮化矽層加以形成。此時，代替上述步驟S1、S2、S3、S4，進行將氮化矽膜15(做為拉伸應力膜之氮化矽膜15)，以電漿CVD法形成之工程、和之後，對於氮化矽膜15進行UV照射處理(經由UV照射增大氮化矽膜15之拉伸應力)之工程。此時之氮化矽膜15之成膜工程及UV照射工程除了氮化矽膜之厚度不同之外，上述步驟S1、S2基本上相同之故，在此省略該說明。由此，如圖26所示，形成1層之氮化矽膜所成氮化矽膜15。氮化矽膜15之膜厚為膜厚Tab，上述式2之L0/2>Tab之關係，在第1之變形例之情形下亦成立。之後之工程係與上述圖15及圖16之工程相同，順序進行上述步驟S5(氮化矽膜5c形成工程)與上述步驟S6(層間絕緣膜6形成工程)，對於氮化矽膜5c不進行UV照射處理。然而，圖27中，顯示上述步驟S5下形成氮化矽膜5c之階段(形成層間絕緣膜6前之階段)。形成氮化矽膜5c時，上述式5之L0/2≦Tabc(即L0/2≦Tabc=Tab+Tc之關係)之關係在第1之變形例時亦成立，因此，上述式7之Lb/2≦Tc之關係在第1之變形例時亦成立。惟，上述圖12～圖16之時，間隔Lb係側壁間隔件SW1之側面上之氮化矽膜5b與側壁間隔件SW2之側面上之氮化矽膜5b間之間隔(距離)，但第1之變形例時，間隔Lb係側壁間隔件SW1之側面上之氮化矽膜15與側壁間隔件SW2之側面上之氮化矽膜15間之間隔(距離)。
令進行UV照射處理之拉伸應力用之氮化矽膜15，成為1層之氮化矽膜之時，對於難以產生龜裂(破裂)之氮化矽膜15而言，經由進行成膜後之UV照射，增大氮化矽膜15之拉伸應力，而對於經由形成上述界面18，易於產生龜裂(破裂)之氮化矽膜5c而言，不進行成膜後之UV照射，以防止氮化矽膜5c之龜裂(破裂)。由此，可有效率增大氮化矽膜5整體之拉伸應力的同時，經由防止氮化矽膜5之龜裂(破裂)，經由氮化矽膜5，可確實且有效率地可作用於半導體基板1(尤其是n通道型MISFET之通道領域)之拉伸應力提升。因此，可確實且有效率提升形成做為拉伸應力膜之氮化矽膜5所成n通道型MISFET之特性提升之效果。又，可防止產生於氮化矽膜5之龜裂(破裂)所起因之不妥，例如可防止插塞PG間之短路之故，可提升半導體裝置之可靠性。
惟先，於成膜後進行UV照射處理之拉伸應力用之氮化矽膜15係相較於1層之氮化矽膜者，成為2層以上之氮化矽膜之層積膜者為更佳。此係令於成膜後進行UV照射處理之拉伸應力用之氮化矽膜15成為2層以上之氮化矽膜之層積膜時，可使各氮化矽膜之厚度變薄，對於各氮化矽膜成膜後進行之UV照射處理時之收縮量變小，更可確實防止各氮化矽膜之龜裂之產生。
接著，對於令於成膜後進行UV照射處理之拉伸應力用之氮化矽膜成為3層以上之情形(將此稱為第2之變形例)加以說明。圖28係顯示做為第2之變形例之拉伸應力膜之氮化矽膜5形成工程之詳細的步驟流程圖，對應於上述圖11。
上述圖14之時，令上述氮化矽膜5a與上述氮化矽膜5b之層積膜的氮化矽膜15，在第2之變形例之情形下，做為n層(在此n為3以上之整數)之氮化矽膜加以形成。此時，代替上述步驟S1、S2、S3、S4，如圖28所示，將做為拉伸應力膜之氮化矽膜，以電漿CVD法形成之工程之步驟S1a、和之後，對於該步驟S1a成膜之氮化矽膜，進行UV照射處理(經由UV照射增大氮化矽膜之拉伸應力)之工程之步驟S2a為1周期，重覆此n周期(上述圖11之流程係對應2周期之情形)。此時之步驟S1a之氮化矽膜之成膜工程及步驟S2a之UV照射工程(即上述1周期)係與上述步驟S1、S2基本上相同之故，在此省略該說明。由此，形成n層之氮化矽膜之層積膜所成上述氮化矽膜15。第2之變形例之時，氮化矽膜15之膜厚為上述膜厚Tab，上述式2之L0/2>Tab之關係，在第2之變形例之情形下亦成立。之後之工程係與上述圖15及圖16之工程相同，順序進行上述步驟S5(於氮化矽膜15上形成氮化矽膜5c之工程)與上述步驟S6(於氮化矽膜5上形成層間絕緣膜6之工程)，對於氮化矽膜5c不進行UV照射處理。
於步驟S5形成氮化矽膜5c時，上述式5之L0/2≦Tabc(即L0/2≦Tabc=Tab+Tc之關係)之關係在第2之變形例時亦成立，因此，上述式7之Lb/2≦Tc之關係在第2之變形例時亦成立。惟，上述圖12～圖16之時，間隔Lb係側壁間隔件SW1之側面上之氮化矽膜5b與側壁間隔件SW2之側面上之氮化矽膜5b間之間隔(距離)，但第2之變形例時，間隔Lb係側壁間隔件SW1之側面上之氮化矽膜15與側壁間隔件SW2之側面上之氮化矽膜15間之間隔(距離)。
圖29及圖30係第3之變形例之半導體裝置之製造工程中之主要部剖面圖。
在上述步驟S5形成氮化矽膜5c，得上述圖15之構造後，第3之變形例中，如圖29所示，於氮化矽膜5c上更形成氮化矽膜5d，之後，如圖30所示，在上述步驟S6於氮化矽層5d上形成層間絕緣膜6。
第3之變形例時，形成於氮化矽膜5c上之氮化矽膜5d，係可與氮化矽膜5c同樣地形成，可與氮化矽膜5c同樣地，做為拉伸應力膜工作。第3之變形例中，雖令做為拉伸應力膜之氮化矽膜5以氮化矽膜5a、5b、5c、5d之層積膜加以形成，但對於氮化矽膜5a與氮化矽膜5b係於成膜後進行UV照射處理而言，對於氮化矽膜5c與氮化矽膜5d則不進行UV照射處理。即，與氮化矽膜5c同樣地，對於氮化矽膜5d不進行UV照射處理，氮化矽膜5d之成膜後，不進行UV照射處理，形成層間絕緣膜6。令氮化矽膜5d為複數之氮化矽膜之時，對於構成氮化矽膜5d之任一之氮化矽膜，皆不進行UV照射處理。
惟，第3之變形例時，雖於氮化矽膜5c上形成氮化矽膜5d，但氮化矽膜5c之成膜後及氮化矽膜5d之成膜後之任一者，皆不進行UV照射處理，移至層間絕緣膜6之形成工程。為此，如第3之變形例，相較於在形成氮化矽膜5c之後，於氮化矽膜5c上更形成氮化矽膜5d，在使氮化矽膜5c本身之厚度(與圖29之氮化矽膜5c與氮化矽膜5d之合計之厚度相同之程度)變厚，如上述圖16，於氮化矽膜5c上不形成其他氮化矽膜，形成層間絕緣膜6者，在於工程數之減低或製造時間之縮短之觀點下為有利的。
又，本實施之形態中，雖對於氮化矽膜5c不進行UV照射處理，就其他之形態而言，亦可在步驟S5形成氮化矽膜5c之後，對於氮化矽膜5c進行UV照射處理(此稱之為第4之變形例)。圖31係顯示做為第4之變形例之拉伸應力膜之氮化矽膜5形成工程之詳細的步驟流程圖，對應於上述圖11。
此第4之變形例之情形下，於步驟S5，將氮化矽膜5c，以電漿CVD法形成後，對於此氮化矽膜5c進行紫外線照射(圖31之步驟S5a)。之後，在步驟S6於氮化矽膜5c上形成層間絕緣膜6。圖31之第4之變形例之製程流程係除了追加步驟S5a以外，與上述圖11之製程流程相同。在步驟S5a對於氮化矽膜5c進行UV照射處理之紫外線之照度(照射於氮化矽膜5c之紫外線之照度)係較步驟S2、S4之UV照射處理之紫外線之照度(於步驟S2照射於氮化矽膜5a之紫外線之照度及於步驟S4照射於氮化矽膜5b之紫外線之照度)為小(低)。
第4之變形例中，經由相較於步驟S2、S4低照度之UV照射處理在步驟5a對於氮化矽膜5c加以進行，可抑制起因於上述界面18之上述龜裂19之產生下，可增大氮化矽膜5c之拉伸應力。又，第4之變形例中，經由將相較於步驟S5a之UV照射處理高照度之UV照射處理在步驟S2、S4對於氮化矽膜5a、5b加以進行，可確實且有效率地增大氮化矽膜5a、5b之拉伸應力。為此，從僅可能增大氮化矽膜5整體之拉伸應力之觀點視之，如第4之變形例在步驟S5形成氮化矽膜5c之後，對於氮化矽膜5c進行較步驟S2、S4低照度之UV照射處理者為有利者。另一方面，從僅可能抑制或防止上述龜裂19之產生之觀點視之，如上述實施形態，對於氮化矽膜5c不進行UV照射處理者為有利的。
在此，UV照射處理係增大對象之氮化矽膜(步驟S2中為對應於氮化矽膜5a、步驟S4中為對應於氮化矽膜5b)之拉伸應力之處理。為此，將第4之變形例從別的觀點視之，增大步驟S2、S4之氮化矽膜(步驟S2中為對應於氮化矽膜5a、步驟S4中為對應於氮化矽膜5b)之拉伸應力之處理之條件、和增大步驟S5a之氮化矽膜5c之拉伸應力之處理之條件可視為不同。更特定而言，相較於增大步驟S2、S4之氮化矽膜(步驟S2中為對應於氮化矽膜5a、步驟S4中為對應於氮化矽膜5b)之拉伸應力之處理，增大步驟S5a之氮化矽膜5c之拉伸應力之處理者，拉伸應力之增大作用為小。即，相較於步驟S2、S4中，增大對象之氮化矽膜(步驟S2中為對應於氮化矽膜5a、步驟S4中為對應於氮化矽膜5b)之拉伸應力之量，於步驟S5a增大對象之氮化矽膜5c之拉伸應力之量者為小。
又，可組合各變形例1～4。
<UV照射處理之置換>上述步驟S2、S4、S2a、S5a下雖進行UV照射處理，但此UV照射處理係增大紫外線照射之對象之氮化矽膜(步驟S2中為對應於氮化矽膜5a、步驟S4中為對應於氮化矽膜5b)之拉伸應力之處理。做為增大拉伸應力之處理，最佳雖為UV照射處理，但其他有電子束照射處理、微波照射處理或熱處理。為此，做為其他之形態(變形例)，做為增大拉伸應力之處理，代替UV照射處理(步驟S2、S4、S2a、S5a之UV照射處理)，進行電子束照射處理、微波照射處理或熱處理，由此，增大對象之氮化矽膜(步驟S2中為對應於氮化矽膜5a、步驟S4中為對應於氮化矽膜5b)之拉伸應力。
電子束照射處理係對於對象之氮化矽膜(步驟S2中為對應於氮化矽膜5a、步驟S4中為對應於氮化矽膜5b，步驟S5a中為對應於氮化矽膜5c)，照射電子束之處理。微波照射處理係對於對象之氮化矽膜(步驟S2中為對應於氮化矽膜5a、步驟S4中為對應於氮化矽膜5b，步驟S5a中為對應於氮化矽膜5c)，照射微波之處理。熱處理係加熱對象之氮化矽膜(步驟S2中為對應於氮化矽膜5a、步驟S4中為對應於氮化矽膜5b，步驟S5a中為對應於氮化矽膜5c)之處理(實際上對每一半導體基板1加熱)。
做為增大拉伸應力之處理而進行之UV照射處理、電子束照射處理、微波照射處理或熱處理係以較該處理之前增大處理後之對象之氮化矽膜(步驟S2中為對應於氮化矽膜5a、步驟S4中為對應於氮化矽膜5b)之拉伸應力之處理條件進行。
又，UV照射處理、電子束照射處理、微波照射處理或熱處理中，拉伸應力增大效果最大的是UV照射處理。為此，從拉伸應力之增大效果或製造工程之簡化等之觀點視之，做為增大拉伸應力之處理(於步驟S2、S4進行之增大拉伸應力之處理)，最佳為UV照射處理。
另一方面，對於未施以UV照射處理之上述氮化矽膜5c係於該成膜後，不進行增大拉伸應力之處理(經由UV照射處理、電子束照射處理、微波照射處理或熱處理增大氮化矽膜5c之拉伸應力之處理)(惟上述第4之變形例之時則進行)。
又，於上述圖31之第4之變形例下，於步驟S2、S4、S5a，代替UV照射處理，進行電子束照射處理時，相較於步驟S2、S4進行之電子束照射處理之照度(電子束照度)，使在步驟S5a進行之電子束照射處理之照度(電子束照度)變小(低)。又，於上述圖31之第4之變形例下，於步驟S2、S4、S5a，代替UV照射處理，進行微波照射處理時，相較於步驟S2、S4進行之微波照射處理之功率(微波功率)，使在步驟S5a進行之微波照射處理之功率(微波功率)變小(低)。又，於上述圖31之第4之變形例下，於步驟S2、S4、S5a，代替UV照射處理，進行熱處理時，相較於步驟S2、S4進行之熱處理之溫度(熱處理溫度)，使在步驟S5a進行之熱處理之溫度(熱處理溫度)變低。
<對於製造後之半導體裝置>本實施之形態中，做為更增大做為拉伸應力膜成膜之氮化矽膜之拉伸應力之處理，進行UV照射處理。經由UV照射處理增大氮化矽膜之拉伸應力，係經由UV線照射，使氮化矽膜中之氫脫離，使得氮化矽膜收縮，改變氮化矽膜之Si(矽)與N(氮)之結合角，由此，增大氮化矽膜之拉伸應力。為此，對於做為拉伸應力膜以電漿CVD法成膜之氮化矽膜，於成膜後對於該氮化矽膜進行UV照射處理之時係相較於未進行UV照射處理之時，氮化矽膜中之氫含有率(Si-H結合密度)為小。比較UV照射前與UV照射後時，UV照射後之氮化矽膜中之氫含有率(氫含量)係大概成為UV照射前之氮化矽膜中之氫含有率(氫含量)之1/3以下。例如，UV照射前之氫含量為13×1021atoms/cm3程度者，在UV照射後之氫含量為3×1021atoms/cm3程度(此時UV照射後之氫含量為UV照射前之氫含量之3/13)。
即，以電漿CVD法將氮化矽膜做為拉伸應力膜成膜，將此氮化矽膜中之氫，經由UV照射處理，從膜中脫離，經由下降氮化矽膜中之氫含有率(氫含量)，而增大此氮化矽膜之拉伸應力。為此，製造之半導體裝置中，雖具有做為拉伸應力之氮化矽膜5，但構成此氮化矽膜5之複數之氮化矽膜5a、5b、5c中，進行UV照射處理之氮化矽膜5a、5b之氫含有率(氫含量)，較未進行UV照射處理之氮化矽膜5c之氫含有率(氫含量)為小。即，具有將上述式1～式7之關係之氮化矽膜5a、5b、5c之層積膜所形成之氮化矽膜5做為拉伸應力膜之半導體裝置中，各別之氮化矽膜5a、5b之氫含有率(氫含量)，較氮化矽膜5c之氫含有率(氫含量)為小。由此，氮化矽膜5c係氫含有率(氫含量)為多，該壓縮量為小之故，可防止上述龜裂19產生於氮化矽膜5c，氮化矽膜5a、5b係氫含有率(氫含量)為少，該壓縮量為大之故，可有效提升氮化矽膜5之拉伸應力。如此，可提升具備n通道型MISFET半導體裝置之性能。
如上所述，比較UV照射前與UV照射後時，UV照射後之氮化矽膜中之氫含有率(氫含量)係大概成為UV照射前之氮化矽膜中之氫含有率(氫含量)之1/3以下之故，製造之半導體裝置中，氮化矽膜5a、5b各別之氫含有率(氫含量)係大概成為氮化矽膜5c之氫含有率(氫含量)之1/3以下。
然而，上述第1之變形例之時，於製造之半導體裝置中，氮化矽膜15之氫含有率(氫含量)係較氮化矽膜5c之氫含有率(氫含量)為少(更特定而言，概略為1/3以下)。又，上述第2之變形例之時，於製造之半導體裝置中，構成氮化矽膜15之n層之氮化矽膜之各別氫含有率(氫含量)係較氮化矽膜5c之氫含有率(氫含量)為少(更特定而言，概略為1/3以下)。又，上述第3之變形例之時，於製造之半導體裝置中，構成氮化矽膜15之各氮化矽膜5a、5b之氫含有率(氫含量)係較氮化矽膜5c、5d之各別氫含有率(氫含量)為少(更特定而言，概略為1/3以下)。
又，施以增大拉伸應力之處理之UV照射處理之氮化矽膜15之拉伸應力係較未施以UV照射處理之氮化矽膜5c之拉伸應力為大，此係在於製造之半導體裝置中亦被維持。
又，如上述圖26及圖27，將氮化矽膜15經由單層之氮化矽膜加以形成之時，於製造之半導體裝置中，氮化矽膜15之氫含有率(氫含量)，係較氮化矽膜5c之氫含有率(氫含量)為小。又，如上述圖12～圖16，將氮化矽膜15經由複數之氮化矽膜(在此為氮化矽膜5a、5b)加以形成之時，於製造之半導體裝置中，構成氮化矽膜15之各氮化矽膜(在此係各別之氮化矽膜5a、5b)之氫含有率(氫含量)，係較氮化矽膜5c之氫含有率(氫含量)為小。
(實施形態2)本實施之形態中，對於將上述實施形態1之技術適用於CMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)之情形之一例加以說明。
圖32～圖39係顯示本實施形態2之半導體裝置，在此之係具有CMISFET之半導體裝置之製造工程中之主要部剖面圖。
如圖32所示，本實施之形態之半導體裝置所形成之半導體基板1係具有形成n通道型之MISFET之領域之nMIS形成領域1A、和形成p通道型之MISFET之領域之pMIS形成領域1B。為此，圖32之nMIS形成領域1A與pMIS形成領域1B係同一之半導體基板1之不同平面領域。於nMIS形成領域1A中，進行與上述圖1～圖6相同之工程，形成得相當於上述圖6之構造。n通道型MISFETQn形成工程係基本上與已於上述實施形態1所述之者相同。另一方面，於pMIS形成領域1B中，進行類似上述圖1～圖6之工程(令離子植入不純物之導電型為相反之工程)，形成p通道型MISFETQp。
簡單的說明，邊於半導體基板1形成元件分離領域2，邊於nMIS形成領域1A離子植入p型不純物形成p型井PW，於pMIS形成領域1B離子植入n型不純物形成n型井NW。然後，閘極絕緣膜3及閘極電極GE則形成於nMIS形成領域1A與pMIS形成領域1B之兩者。然後，於nMIS形成領域1A，於p型井PW之閘極電極GE之兩側之領域，離子植入n型不純物，而形成n-型半導體領域(追加領域)EX1，於pMIS形成領域1B，於n型井NW之閘極電極GE之兩側之領域，離子植入p型不純物，而形成p-型半導體領域(追加領域)EX2。然後，將側壁間隔件SW，形成於nMIS形成領域1A之閘極電極GE之側壁上與pMIS形成領域1B之閘極電極GE之側壁上。然後，於nMIS形成領域1A之p型井PW之閘極電極GE及側壁間隔件SW之兩側之領域，經由離子植入n型不純物，形成n+型半導體領域SD1(源極、汲極)，於pMIS形成領域1B之n型井NW之閘極電極GE及側壁間隔件SW之兩側之領域，經由離子植入p型不純物，形成p+型半導體領域SD2(源極、汲極)。之後，經由自我對準金屬矽化製程技術，於nMIS形成領域1A之n通道型MISFETQn之閘極電極GE及源極、汲極領域(n+型半導體領域SD1)之表面(上層部)，與於pMIS形成領域1B之p通道型MISFETQp之閘極電極GE及源極、汲極領域(p+型半導體領域SD2)之表面(上層部)，形成金屬矽化層4。
接著，如圖33所示，進行上述實施形態1之步驟S1、S2、S3、S4、S5，形成氮化矽膜5a、5b、5c之層積膜所成氮化矽膜5。對於步驟S1、S2、S3、S4、S5已於上述之故，在此省略該說明。本實施形態中，經由上述實施形態1之步驟S1、S2、S3、S4、S5，形成氮化矽膜5a、5b、5c之層積膜所成氮化矽膜5，可得上述實施形態1所說明之效果。
氮化矽膜5係形成於半導體基板1之主面整面上。為此，本實施之形態中，氮化矽膜5係形成於nMIS形成領域1A與pMIS形成領域1B之兩者，被覆nMIS形成領域1A之閘極電極GE及側壁間隔件SW與pMIS形成領域1B之閘極電極GE及側壁間隔件SW地加以形成。如上述實施形態1所說明，氮化矽膜5係拉伸應力膜。
接著，如圖34所示，經由進行上述實施形態1之步驟S6，形成層間絕緣膜6。層間絕緣膜6係形成於半導體基板1之主面整面上之故，形成於nMIS形成領域1A與pMIS形成領域1B之兩者，形成於nMIS形成領域1A之氮化矽膜5上及pMIS形成領域1B之氮化矽膜5上。
接著，如圖35所示，除去pMIS形成領域1B之層間絕緣膜6及氮化矽膜5。此時，nMIS形成領域1A之層間絕緣膜6及氮化矽膜5則不除去而殘留。此係例如使用光微影法，於nMIS形成領域1A之層間絕緣膜6上，形成光阻圖案(未圖示)，將此光阻圖案做為蝕刻掩膜使用，經由乾蝕刻pMIS形成領域1B之層間絕緣膜6及氮化矽膜5加以進行。
接著，如圖36所示，於半導體基板1之主面整面上，做為壓縮應力用之絕緣膜，形成絕緣膜41(尤其特定為氮化矽膜41)。於pMIS形成領域1B中，絕緣膜41係被覆閘極電極GE、側壁間隔件SW及p+型半導體領域SD2地，形成於含金屬矽化層4上之半導體基板1之主面上。另一方面，於nMIS形成領域1A，絕緣膜41則形成於層間絕緣膜6上。絕緣膜41係壓縮應力膜，較佳為氮化矽所成。
絕緣膜41係可以電漿CVD法形成，經由控制此形成時之成膜條件(成膜溫度、成膜氣體之種類、氣體之壓力、高頻功率等)，而可成為壓縮應力膜。
接著，如圖37所示，於半導體基板1之主面整面上，即於絕緣膜41上，形成層間絕緣膜42。於nMIS形成領域1A及pMIS形成領域1B，層間絕緣膜42則形成於絕緣膜41上。層間絕緣膜42係與層間絕緣膜6相同，使用氧化矽系之絕緣膜(即氧化膜系絕緣膜)為佳。
接著，如圖38所示，除去nMIS形成領域1A之層間絕緣膜42。此時，pMIS形成領域1B之層間絕緣膜42及絕緣膜41則不除去而殘留。此係例如使用光微影法，於pMIS形成領域1B之層間絕緣膜42上，形成光阻圖案(未圖示)，將此光阻圖案做為蝕刻掩膜使用，經由乾蝕刻nMIS形成領域1A之層間絕緣膜42加以進行。
接著，如圖39所示，除去nMIS形成領域1A之絕緣膜41。此時，pMIS形成領域1B之層間絕緣膜42及絕緣膜41則不除去而殘留。此係例如將pMIS形成領域1B之層間絕緣膜42上之光阻圖案(未圖示)，做為蝕刻掩膜使用，經由乾蝕刻nMIS形成領域1A之絕緣膜41加以進行。
由此，如圖39所示，可得於nMIS形成領域1A，於半導體基板1上被覆閘極電極GE及側壁間隔件SW地，形成氮化矽膜5與其上之層間絕緣膜6之層積膜，於pMIS形成領域1B，於半導體基板1上被覆閘極電極GE及側壁間隔件SW地，形成絕緣膜41與其上之層間絕緣膜42之層積膜的構造。之後，施以為使nMIS形成領域1A之層間絕緣膜6之上面之高度與pMIS形成領域1B之層間絕緣膜42之上面之高度一致之CMP處理。
之後，雖省略圖示，如上述圖9及圖10所說明，形成上述連接孔CNT之後，於連接孔CNT內形成上述插塞PG，更形成上述絕緣膜7及配線M1。然而，於nMIS形成領域1A，上述連接孔CNT係貫通層間絕緣膜6及氮化矽膜5所成層積膜(層積絕緣膜)而形成，於pMIS形成領域1B，上述連接孔CNT係貫通層間絕緣膜42及絕緣膜41所成層積膜(層積絕緣膜)而形成。
本實施之形態中，於nMIS形成領域1A，使被覆n通道型MISFETQn地，形成拉伸應力膜之氮化矽膜5之故，可使n通道型MISFETQn之通道領域之電子之移動度增加等，增加n通道型MISFETQn之通道流動之開啟電流。又，於pMIS形成領域1B，使被覆p通道型MISFETQp地，形成壓縮應力膜之絕緣膜41之故，可使p通道型MISFETQp之通道領域之電洞(正孔)之移動度增加等，增加p通道型MISFETQp之通道流動之開啟電流。為此，可提升具備CMISFET之半導體裝置之性能。
又，可將上述實施形態1直接適用於具有CMISFET之半導體裝置。此時，得上述圖34之構造後，不進行上述圖35～圖39之工程，形成上述連接孔CNT及上述插塞PG，之後，於埋入插塞PG之層間絕緣膜6上，形成上述絕緣膜7及配線M1。於nMIS形成領域1A與pMIS形成領域1B，在形成氮化矽膜5及層間絕緣膜6之狀態下，形成上述連接孔CNT及插塞PG之故，於圖34之nMIS形成領域1A與pMIS形成領域1B之兩者，如上述圖9，貫通氮化矽膜5及層間絕緣膜6之層積膜地，形成上述連接孔CNT，於此埋入插塞PG。此時，nMIS形成領域1A中，使被覆n通道型MISFETQn地，形成拉伸應力膜之氮化矽膜5之故，可使n通道型MISFETQn之通道領域之電子之移動度增加等，增加n通道型MISFETQn之通道流動之開啟電流。但是，pMIS形成領域1B中，未形成壓縮應力膜之故，對於pMIS形成領域1B之p通道型MISFETQp，無法增加通道領域之電洞(正孔)之移動度。為此，適用優先提升n通道型MISFET之通道領域之載子(在此為電子)之移動度之具有CMISFET之半導體裝置時，為較佳者。又，此時，可抑制(減低)製造工程數之故，在低成本化時亦為有利。
另一方面，上述實施形態2係在nMIS形成領域1A中為拉伸應力膜(在此為氮化矽膜5)，在pMIS形成領域1B中為壓縮應力膜(在此為絕緣膜41)之故，於nMIS形成領域1A之n通道型MISFETQn之通道領域與pMIS形成領域1B之p通道型MISFETQp之通道領域之兩者，可提升載子之移動度。為此，適用在n通道型MISFET與p通道型MISFET之兩者提升通道領域之載子之移動度之具有CMISFET之半導體裝置時，效果為大。
以上，雖對於本發明人所成發明根據該實施形態做了具體說明，但本發明非限定於上述實施形態，在不超脫該要點之範圍內，當然可進行種種之變更。
[產業上之可利用性]
本發明係適用於半導體裝置及其製造技術，為有效者。
1．．．半導體基板
1A．．．nMIS形成領域
1B．．．pMIS形成領域
2．．．元件分離領域
3．．．閘極絕緣膜
4．．．金屬矽化層
5、5a、5b、5c．．．氮化矽膜
6．．．層間絕緣膜
7．．．絕緣膜
8．．．配線溝
11a、11b．．．側壁
12a、12b．．．側面
13a、13b．．．表面(側面)
14a、14b．．．表面(側面)
15．．．氮化矽膜
17a、17b、17c．．．方向
18．．．界面
19．．．龜裂
19a．．．虛線
21．．．半導體製造裝置
22．．．輸送室
23．．．成膜用處理室
24．．．紫外線照射用處理室
25．．．加載互鎖真空室
26．．．晶舟盒
105、105a、105b、105c．．．氮化矽膜
CNT．．．連接孔
EX1．．．n-型半導體領域
EX2．．．p-型半導體領域
GE、GE1、GE2．．．閘極電極
L0，L01，L02，La，Lb．．．間隔
M1．．．配線
NW．．．n型井
PG、PG1、PG2．．．插塞
PW．．．p型井
Qn、Qn1、Qn2．．．n通道型MISFET
Qp．．．p通道型MISFET
SD1．．．n+型半導體領域
SD2．．．p+型半導體領域
SW、SW1、SW2．．．側壁間隔件
Ta，Tb，Tc，Tab，Tabc．．．膜厚
[圖1]
本發明之一實施形態之半導體裝置之製造工程中之主要部剖面圖。
[圖2]
接續圖1之半導體裝置之製造工程中之主要部剖面圖。
[圖3]
接續圖2之半導體裝置之製造工程中之主要部剖面圖。
[圖4]
接續圖3之半導體裝置之製造工程中之主要部剖面圖。
[圖5]
接續圖4之半導體裝置之製造工程中之主要部剖面圖。
[圖6]
接續圖5之半導體裝置之製造工程中之主要部剖面圖。
[圖7]
接續圖6之半導體裝置之製造工程中之主要部剖面圖。
[圖8]
接續圖7之半導體裝置之製造工程中之主要部剖面圖。
[圖9]
接續圖8之半導體裝置之製造工程中之主要部剖面圖。
[圖10]
接續圖9之半導體裝置之製造工程中之主要部剖面圖。
[圖11]
顯示做為拉伸應力膜之氮化矽膜形成工程之詳細的步驟流程圖。
[圖12]
本發明之一實施形態之半導體裝置之製造工程中之主要部剖面圖。
[圖13]
接續圖12之半導體裝置之製造工程中之主要部剖面圖。
[圖14]
接續圖13之半導體裝置之製造工程中之主要部剖面圖。
[圖15]
接續圖14之半導體裝置之製造工程中之主要部剖面圖。
[圖16]
接續圖15之半導體裝置之製造工程中之主要部剖面圖。
[圖17]
使用於做為拉伸應力膜之氮化矽膜之形成之半導體製造裝置之說明圖。
[圖18]
比較例(第2之比較例)之半導體裝置之製造工程中之主要部剖面圖。
[圖19]
比較例(第2之比較例)之半導體裝置之製造工程中之主要部剖面圖。
[圖20]
比較例(第2之比較例)之半導體裝置之製造工程中之主要部剖面圖。
[圖21]
顯示閘極電極之平面佈局之一例的平面圖。
[圖22]
步驟S5之氮化矽膜形成工程中之半導體裝置之主要部剖面圖。
[圖23]
接續圖22之步驟S5之氮化矽膜形成工程中之半導體裝置之主要部剖面圖。
[圖24]
接續圖23之步驟S5之氮化矽膜形成工程中之半導體裝置之主要部剖面圖。
[圖25]
接續圖24之步驟S5之氮化矽膜形成工程中之半導體裝置之主要部剖面圖。
[圖26]
第1之變形例之半導體裝置之製造工程中之主要部剖面圖。
[圖27]
接續圖26之第1之變形例之半導體裝置之製造工程中之主要部剖面圖。
[圖28]
顯示做為第2之變形例之拉伸應力膜之氮化矽膜形成工程之詳細的步驟流程圖。
[圖29]
第3之變形例之半導體裝置之製造工程中之主要部剖面圖。
[圖30]
接續圖29之第3之變形例之半導體裝置之製造工程中之主要部剖面圖。
[圖31]
顯示做為第4之變形例之拉伸應力膜之氮化矽膜形成工程之詳細的步驟流程圖。
[圖32]
本發明之其他實施形態之半導體裝置之製造工程中之主要部剖面圖。
[圖33]
接續圖32之半導體裝置之製造工程中之主要部剖面圖。
[圖34]
接續圖33之半導體裝置之製造工程中之主要部剖面圖。
[圖35]
接續圖34之半導體裝置之製造工程中之主要部剖面圖。
[圖36]
接續圖35之半導體裝置之製造工程中之主要部剖面圖。
[圖37]
接續圖36之半導體裝置之製造工程中之主要部剖面圖。
[圖38]
接續圖37之半導體裝置之製造工程中之主要部剖面圖。
[圖39]
接續圖38之半導體裝置之製造工程中之主要部剖面圖。
1．．．半導體基板
3．．．閘極絕緣膜
4．．．金屬矽化層
5、5a、5b、5c．．．氮化矽膜
EX1．．．n-型半導體領域
GE1、GE2．．．閘極電極
Qn1、Qn2．．．n通道型MISFET
SD1．．．n+型半導體領域
SW、SW1、SW2．．．側壁間隔件
Tc，Tabc．．．膜厚
PW．．．p型井

Claims (16)

  1. 一種半導體裝置，具有：半導體基板、和形成於前述半導體基板之主面上，相互鄰接之第1閘極電極及第2閘極電極、和形成於前述第1閘極電極之對向於前述第2閘極電極側之第1側壁上的第1側壁間隔件、和形成於前述第2閘極電極之對向於前述第1閘極電極側之第2側壁上的第2側壁間隔件、和於前述半導體基板之主面上，被覆前述第1及第2閘極電極與前述第1及第2側壁間隔件而形成的第1絕緣膜、和被覆前述第1及第2閘極電極與前述第1及第2側壁間隔件地，形成於前述第1絕緣膜上的第2絕緣膜、和被覆前述第1及第2閘極電極與前述第1及第2側壁間隔件地，形成於前述第2絕緣膜上的第3絕緣膜；其特徵係：前述第1絕緣膜由複數之氮化矽膜之層積膜所成，且做為拉伸應力膜工作，前述第2絕緣膜由單層之氮化矽膜所成，且做為拉伸應力膜工作，前述第3絕緣膜係由氧化矽系之絕緣膜所成，令前述第1側壁間隔件與前述第2側壁間隔件之間之間隔為L0，令前述第1絕緣膜之膜厚為T1，令前述第1側壁間隔件之側面上之前述第1絕緣膜與 前述第2側壁間隔件之側面上之前述第1絕緣膜間之間隔為L1，令前述第2絕緣膜之膜厚為T2之時，L0/2>T1且L1/2≦T2為成立，構成前述第1絕緣膜之各別之前述複數之氮化矽膜之氫含有率係較前述第2絕緣膜之氫含有率為小。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述第1絕緣膜之氫含有率係前述第2絕緣膜之氫含有率之1/3以下者。
  3. 如申請專利範圍第2項之半導體裝置，其中，前述第1絕緣膜之拉伸應力係較前述第2絕緣膜之拉伸應力為大。
  4. 如申請專利範圍第3項之半導體裝置，其中，前述第1閘極電極及前述第2閘極電極係各別為n通道型MISFET之閘極電極。
  5. 如申請專利範圍第4項之半導體裝置，其中，更具有形成於前述第3、第2及第1絕緣膜之連接孔、和形成於前述連接孔內之導電性之插塞。
  6. 一種半導體裝置之製造方法，具有：(a)於半導體基板之主面上，形成相互鄰接之第1閘極電極及第2閘極電極的工程、(b)各別於前述第1閘極電極之對向於前述第2閘極電極側之第1側壁上，形成第1側壁間隔件，於前述第2閘極電極之對向於前述第1閘極電極側之第2側壁上，形成 第2側壁間隔件的工程、(c)於前述半導體基板之主面上，被覆前述第1及第2閘極電極與前述第1及第2側壁間隔件地，形成氮化矽膜所成，且做為拉伸應力膜工作之第1絕緣膜的工程、(d)被覆前述第1及第2閘極電極與前述第1及第2側壁間隔件地，於前述第1絕緣膜上，形成第2絕緣膜的工程、(e)被覆前述第1及第2閘極電極與前述第1及第2側壁間隔件地，於前述第2絕緣膜上，形成第3絕緣膜的工程；其特徵係：前述第1絕緣膜由複數之氮化矽膜之層積膜所成，且做為拉伸應力膜工作，前述第2絕緣膜由單層之氮化矽膜所成，且做為拉伸應力膜工作，前述第3絕緣膜係由氧化矽系之絕緣膜所成，令前述(b)工程所形成之前述第1側壁間隔件與前述第2側壁間隔件之間之間隔為L0，令前述(c)工程之前述第1絕緣膜之堆積膜厚為T1，令前述(d)工程中形成前述第2絕緣膜前之階段之前述第1側壁間隔件之側面上之前述第1絕緣膜與前述第2側壁間隔件之側面上之前述第1絕緣膜間之間隔為L1，令前述(d)工程之前述第2絕緣膜之堆積膜厚為T2之時，L0/2>T1且L1/2≦T2為成立，前述(c)工程中，經由複數重覆 (c1)形成氮化矽膜之工程、和(c2)前述(c1)工程後，對於前述(c1)工程所形成之前述氮化矽膜增大拉伸應力之處理的工程；形成由複數之前述氮化矽膜之層積膜所成之前述第1絕緣膜，對於前述(d)工程所形成之前述第2絕緣膜而言，於前述第2絕緣膜之成膜後，不施以增大前述第2絕緣膜之拉伸應力之處理者。
  7. 如申請專利範圍第6項之半導體裝置之製造方法，其中，增大前述拉伸應力之處理係紫外線照射處理、電子束照射處理、微波照射處理或熱處理。
  8. 如申請專利範圍第7項之半導體裝置之製造方法，其中，增大前述拉伸應力之處理係紫外線照射處理，前述(c2)工程中，於前述(c1)工程所形成之前述氮化矽膜進行紫外線照射處理，對於前述(d)工程所形成之前述第2絕緣膜而言，不進行紫外線照射處理。
  9. 如申請專利範圍第8項之半導體裝置之製造方法，其中，前述第1閘極電極及前述第2閘極電極係各別為n通道型MISFET之閘極電極。
  10. 如申請專利範圍第9項之半導體裝置之製造方法，其中，前述(c)工程所形成之前述第1絕緣膜之拉伸應力係較前述(d)工程所形成之前述第2絕緣膜之拉伸應力為大。
  11. 如申請專利範圍第10項之半導體裝置之製造方法 ，其中，前述(c)工程中，在不曝露於大氣下複數重覆前述(c1)工程及(c2)工程，形成前述第1絕緣膜，之後，在不曝露於大氣下，於前述(d)工程，經由電漿CVD法，成膜前述第2絕緣膜，於前述(c1)工程中，經由電漿CVD法形成前述氮化矽膜。
  12. 如申請專利範圍第6項之半導體裝置之製造方法，其中，前述(c)工程中，前述第1絕緣膜係以電漿CVD法所形成，前述(d)工程中，前述第2絕緣膜係以電漿CVD法所形成。
  13. 如申請專利範圍第12項之半導體裝置之製造方法，其中，前述(c)工程中，電漿CVD法所成前述第1絕緣膜之成膜溫度係400℃以上，前述(d)工程中，電漿CVD法所成前述第2絕緣膜之成膜溫度係400℃以上。
  14. 如申請專利範圍第6項之半導體裝置之製造方法，其中，更具有：(f)前述(e)工程後，於前述第3、第2及第1絕緣膜，形成連接孔之工程，(g)於前述連接孔內，形成導電性之插塞的工程。
  15. 一種半導體裝置之製造方法，具有：(a)於半導體 基板之主面上，形成相互鄰接之第1閘極電極及第2閘極電極的工程、(b)各別於前述第1閘極電極之對向於前述第2閘極電極側之第1側壁上，形成第1側壁間隔件，於前述第2閘極電極之對向於前述第1閘極電極側之第2側壁上，形成第2側壁間隔件的工程、(c)於前述半導體基板之主面上，被覆前述第1及第2閘極電極與前述第1及第2側壁間隔件地，形成氮化矽膜所成，且做為拉伸應力膜工作之第1絕緣膜的工程、(d)被覆前述第1及第2閘極電極與前述第1及第2側壁間隔件地，於前述第1絕緣膜上，形成第2絕緣膜的工程、(e)被覆前述第1及第2閘極電極與前述第1及第2側壁間隔件地，於前述第2絕緣膜上，形成第3絕緣膜的工程；其特徵係：前述第1絕緣膜由複數之氮化矽膜之層積膜所成，且做為拉伸應力膜工作，前述第2絕緣膜由單層之氮化矽膜所成，且做為拉伸應力膜工作，前述第3絕緣膜係由氧化矽系之絕緣膜所成，令前述(b)工程所形成之前述第1側壁間隔件與前述第2側壁間隔件之間之間隔為L0，令前述(c)工程之前述第1絕緣膜之堆積膜厚為T1，令前述(d)工程中形成前述第2絕緣膜前之階段之前述第1側壁間隔件之側面上之前述第1絕緣膜與前述第2側 壁間隔件之側面上之前述第1絕緣膜間之間隔為L1，令前述(d)工程之前述第2絕緣膜之堆積膜厚為T2之時，L0/2>T1且L1/2≦T2為成立，前述(c)工程中，經由複數重覆(c1)形成氮化矽膜之工程、和(c2)前述(c1)工程後，對於前述(c1)工程所形成之前述氮化矽膜增大拉伸應力之第1處理的工程；形成由複數之前述氮化矽膜之層積膜所成之前述第1絕緣膜，對於前述(d)工程所形成之前述第2絕緣膜而言，於前述第2絕緣膜之成膜後，施以增大前述第2絕緣膜之拉伸應力之第2處理，相較於前述第1處理，前述第2處理中，拉伸應力之增大作用為小者。
  16. 如申請專利範圍第15項之半導體裝置之製造方法，其中，前述第1處理及前述第2處理係紫外線照射處理，前述第2處理之紫外線之照度係較前述第1處理之紫外線之照度為小。
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