CN102637739B - 具有张应力增加的绝缘膜的半导体器件及其制造方法 - Google Patents

具有张应力增加的绝缘膜的半导体器件及其制造方法 Download PDF

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Abstract

本发明的实施方式涉及一种具有张应力增加的绝缘膜的半导体器件及其制造方法。在半导体衬底之上形成氮化硅膜以便覆盖n沟道MISFET。氮化硅膜是可以由第一、第二和第三氮化硅膜制成的层叠膜。第一和第二氮化硅膜的总膜厚度小于在第一侧壁间隔体与第二侧壁间隔体之间的间距的一半。在沉积之后，第一和第二氮化硅膜受到处理以具有增加的张应力。第一、第二和第三氮化硅膜的总膜厚度不少于在第一与第二侧壁间隔体之间的间距的一半。第三氮化硅膜未受到增加张应力的处理或者可以受到更少数量的这样的处理。

Description

具有张应力增加的绝缘膜的半导体器件及其制造方法
相关申请的交叉引用
于2011年2月8日提交的第2011-24941号日本专利申请的公开内容(包括说明书、附图和说明书摘要)通过引用其全部内容结合于此。
技术领域
本发明涉及一种半导体器件及其制造方法，并且具体地涉及一种在应用于一种具有MISFET并且使用应力膜的半导体器件及其制造方法时有效的技术。
背景技术
目前广泛施行使晶体管小型化并且实现其性能提高。然而仅通过使晶体管小型化来提高其性能的方式具有比如在成本/性能比方面增加成本之类的问题。
鉴于这样的问题，已经显现一种不仅通过使晶体管小型化来提高其性能而且使用由氮化硅膜代表的应力膜来提高晶体管性能的方法。
在公开号为2009-147199的日本未审专利(专利文献1)中，描述一种涉及SiN衬垫膜的技术，其允许向MOS晶体管的沟道区域施加应变。在国际公开号为WO 2008/117431的手册(专利文献2)中，描述一种涉及应力膜的技术，其向沟道区域给予张应力。
发明内容
作为进行研究的结果，本发明人已经获得以下研究结果。
当形成张应力膜以便覆盖n沟道MISFET时，出现n沟道MISFET的沟道区域中的电子迁移率等增加以允许n沟道MISFET的沟道中流动的接通电流增加并且提高包括n沟道MISFET的半导体器件的性能。对于张应力膜而言，氮化硅膜是适合的。
为了使用张应力来增加电子迁移率，增加张应力膜的张应力是有效的。作为一种用于增加张应力的方法，有一种通过等离子体CVD方法来沉积氮化硅膜、然后执行用于用紫外线光照射氮化硅膜的处理的方法。通过执行紫外线照射处理，可以增加氮化硅膜的张应力。
然而当作为张应力膜的氮化硅膜受到紫外线照射时，可能在氮化硅膜中产生裂缝或者裂口。当裂缝或者裂口已经产生于作为张应力膜的氮化硅膜中时，可能损害张应力膜的功能或者可以降低半导体器件的可靠性。因此，希望防止裂缝或者裂口产生于张应力膜中同时实现张应力膜的张应力增加。
下文简要描述本申请中公开的本发明的有代表性的方面的概况。
根据一个有代表性的实施方式的半导体器件包括：半导体衬底；第一栅极电极和第二栅极电极，各自形成于半导体衬底的主表面之上并且彼此相邻；第一侧壁间隔体，形成于第一栅极电极的与第二栅极电极相对的第一侧壁之上；以及第二侧壁间隔体，形成于第二栅极电极的与第一栅极电极相对的第二侧壁之上。半导体器件还包括：第一绝缘膜，形成于半导体衬底的主表面之上以便覆盖第一和第二栅极电极以及第一和第二侧壁间隔体；第二绝缘膜，形成于第一绝缘膜之上以便覆盖第一和第二栅极电极以及第一和第二侧壁间隔体；以及第三绝缘膜，形成于第二绝缘膜之上以便覆盖第一和第二栅极电极以及第一和第二侧壁间隔体。第一绝缘膜和第二绝缘膜中的每个绝缘膜由氮化硅形成并且作为张应力膜来工作。第三绝缘膜由基于氧化硅的绝缘膜形成。当在第一侧壁间隔体与第二侧壁间隔体之间的间距为L0、第一绝缘膜的膜厚度为T1、在第一侧壁间隔体的侧表面之上的第一绝缘膜与第二侧壁间隔体的侧表面之上的第一绝缘膜之间的间距为L1而第二绝缘膜的膜厚度为T2时，满足L0/2＞T1并且L1/2≤T2，第一绝缘膜的氢含量比(氢含量)低于第二绝缘膜的氢含量比(氢含量)。
一种制造根据该有代表性的实施方式的半导体器件的方法包括以下步骤：(a)在半导体衬底的主表面之上形成彼此相邻的第一栅极电极和第二栅极电极；以及(b)在第一栅极电极的与第二栅极电极相对的第一侧壁之上形成第一侧壁间隔体而在第二栅极电极的与第一栅极电极相对的第二侧壁之上形成第二侧壁间隔体。该方法还包括以下步骤：(c)在半导体衬底的主表面之上形成由氮化硅形成并且作为张应力膜来工作的第一绝缘膜以便覆盖第一和第二栅极电极以及第一和第二侧壁间隔体；以及(d)在第一绝缘膜之上形成第二绝缘膜以便覆盖第一和第二栅极电极以及第一和第二侧壁间隔体。该方法还包括以下步骤：(e)在第二绝缘膜之上形成第三绝缘膜以便覆盖第一和第二栅极电极以及第一和第二侧壁间隔体。第一绝缘膜和第二绝缘膜中的每个绝缘膜都由氮化硅形成并且作为张应力膜来工作，而第三绝缘膜由基于氧化硅的绝缘膜形成。当在各自在步骤(b)中形成的第一侧壁间隔体与第二侧壁间隔体之间的间距为L0、步骤(c)中的第一绝缘膜的沉积膜厚度为T1、在步骤(d)中形成第二绝缘膜之前的阶段在第一侧壁间隔体的侧表面之上的第一绝缘膜与第二侧壁间隔体的侧表面之上的第一绝缘膜之间的间距为L1并且步骤(d)中的第二绝缘膜的沉积膜厚度为T2时，满足L0/2＞T1并且L1/2≤T2。在步骤(c)中形成的第一绝缘膜受到用于增加起张应力的处理。然而在步骤(d)中形成的第二绝缘膜在沉积第二绝缘膜之后未受到用于增加第二绝缘膜的张应力的处理。
下文简要描述本申请中公开的本发明的有代表性的方面可实现的效果。
根据一个有代表性的实施方式，可以提高半导体器件的性能。
此外还可以提高半导体器件的可靠性。
附图说明
图1是作为本发明一个实施方式的半导体器件在其制造步骤中的主要部分横截面图；
图2是半导体器件在其继图1之后的制造步骤中的主要部分横截面图；
图3是半导体器件在其继图2之后的制造步骤中的主要部分横截面图；
图4是半导体器件在其继图3之后的制造步骤中的主要部分横截面图；
图5是半导体器件在其继图4之后的制造步骤中的主要部分横截面图；
图6是半导体器件在其继图5之后的制造步骤中的主要部分横截面图；
图7是半导体器件在其继图6之后的制造步骤中的主要部分横截面图；
图8是半导体器件在其继图7之后的制造步骤中的主要部分横截面图；
图9是半导体器件在其继图8之后的制造步骤中的主要部分横截面图；
图10是半导体器件在其继图9之后的制造步骤中的主要部分横截面图；
图11是示出了形成氮化硅膜作为张应力膜的步骤的细节的工艺流程图；
图12是作为本发明一个实施方式的半导体器件在其制造步骤中的主要部分横截面图；
图13是半导体器件在其继图12之后的制造步骤中的主要部分横截面图；
图14是半导体器件在其继图13之后的制造步骤中的主要部分横截面图；
图15是半导体器件在其继图14之后的制造步骤中的主要部分横截面图；
图16是半导体器件在其继图15之后的制造步骤中的主要部分横截面图；
图17是用来形成作为张应力膜的氮化硅膜的半导体制造装置的示例图；
图18(a)和图18(b)是比较示例(第二比较示例)的半导体器件在其制造步骤中的主要部分横截面图；
图19(a)和图19(b)是比较示例(第二比较示例)的半导体器件在其制造步骤中的主要部分横截面图；
图20(a)和图20(b)是比较示例(第二比较示例)的半导体器件在其制造步骤中的主要部分横截面图；
图21是示出了栅极电极的平面布局的示例的平面图；
图22是半导体器件在步骤S5的氮化硅膜形成步骤中的主要部分横截面图；
图23是半导体器件在步骤S5的、继图22之后的氮化硅膜形成步骤中的主要部分横截面图；
图24是半导体器件在步骤S5的、继图23之后的氮化硅膜形成步骤中的主要部分横截面图；
图25是半导体器件在步骤S5的、继图24之后的氮化硅膜形成步骤中的主要部分横截面图；
图26是第一变化的半导体器件在其制造步骤中的主要部分横截面图；
图27是第一变化的半导体器件在其继图26之后的制造步骤中的主要部分横截面图；
图28是示出了在第二变化中的、形成作为张应力膜的氮化硅膜的步骤细节的工艺流程图；
图29是第三变化的半导体器件在其制造步骤中的主要部分横截面图；
图30是第三变化的半导体器件在其继图29之后的制造步骤中的主要部分横截面图；
图31是在第四变化中的、形成作为张应力膜的氮化硅膜的步骤细节的工艺流程图；
图32是作为本发明另一实施方式的半导体器件在其制造步骤中的主要部分横截面图；
图33是半导体器件在其继图32之后的制造步骤中的主要部分横截面图；
图34是半导体器件在其继图33之后的制造步骤中的主要部分横截面图；
图35是半导体器件在其继图34之后的制造步骤中的主要部分横截面图；
图36是半导体器件在其继图35之后的制造步骤中的主要部分横截面图；
图37是半导体器件在其继图36之后的制造步骤中的主要部分横截面图；
图38是半导体器件在其继图37之后的制造步骤中的主要部分横截面图；以及
图39是半导体器件在其继图38之后的制造步骤中的主要部分横截面图。
具体实施方式
在以下实施方式中的每一个中，将通过划分成多个章节或者实施方式来描述实施方式。然而，除非另有具体明确描述，则它们并非互不相关，并且章节或者实施方式之一是部分或者所有其它章节或者实施方式的变化、细节、补充说明等。当在以下实施方式中提到要素的数字等(包括数目、数值、数量、范围等)时，除非另有具体明确描述或者除非它们在原则上明显限于具体数字，则它们并不限于具体数字。将理解，在以下实施方式中，除非另有具体明确描述或者除非认为其组成(包括要素、步骤等)在原则上明显不可或缺，则实施方式的组成未必不可或缺。类似地，如果在以下实施方式中引用组成等的形状、位置关系等，除非另有具体明确描述或者除非可以认为形状等在原则上明显未包括与之基本上近似或者相似的形状等，假设形状等包括这些近似或者相似形状等。同样应当适用于前述数值和范围。
下文将参照附图描述本发明实施方式。注意在用于图示本发明的所有附图中，具有相同功能的构件由相同标号标示并且省略其重复描述。在以下实施方式中，除非具体需要，否则在原则上将不重复对相同或者相近部分的描述。
在实施方式中使用的附图中，为了清楚图示，即使在横截面图中仍然可以省略影线，而为了清楚图示，即使平面图也可以加影线。
第一实施方式
半导体器件制造工艺
将参照附图描述本实施方式的半导体器件的制造工艺。图1至图10示出了作为本发明一个实施方式的半导体器件在其制造步骤中的主要部分横截面图，这里的半导体器件是具有n沟道MISFET(金属绝缘体半导体场效应晶体管)的半导体器件。
本实施方式的半导体器件具有半导体衬底1中形成的多个n沟道MISFET。图1至图10示出了形成有作为其代表的两个n沟道MISFET(对应于后文描述的n沟道MISFET Qn1和Qn2)的区域的横截面图。
首先如图1中所示，制备由电阻率例如约为1Ωcm至10Ωcm等的p型单晶硅制成的半导体衬底(半导体晶片)1。然后在半导体衬底1的主表面中形成隔离区域。在图1至图10中未示出隔离区域，但是后文将描述的图32至图39中所示的隔离区域2与之对应。隔离区域由绝缘体(诸如氧化硅)制成并且例如通过STI(浅沟槽隔离)方法来形成。例如隔离沟槽(用于隔离的沟槽)形成于半导体衬底1中，然后绝缘膜掩埋于每个隔离沟槽中以由此允许形成如下隔离区域：每个隔离区域由在每个隔离沟槽中掩埋的绝缘膜形成。
接着，形成从半导体衬底1的主表面起达预定深度的p型阱PW。p型阱PW形成于半导体衬底1的、将形成n沟道MISFET的区域中。在半导体衬底1中，p型阱PW形成于隔离区域2限定的有源区域中。可以通过离子注入p型杂质(如例如硼(B))来形成p型阱PW。在形成p型阱PW之前或者之后，也可以根据需要向半导体衬底1的上层部分执行如下的离子注入(所谓的沟道掺杂离子注入)，该离子注入用于调节之后形成的MISFET的阈值。
接着，通过例如使用水成氢氟酸(HF)溶液等的湿法蚀刻，净化(清洁)半导体衬底1的表面，然后栅极绝缘膜3形成于半导体衬底1的表面(即p型阱PW的表面)上。栅极绝缘膜3例如由薄的氧化硅膜等形成并且可以例如通过热氧化方法来形成。
接着，如图2中所示，栅极电极GE形成于栅极绝缘膜3之上。为了形成栅极电极GE，例如在半导体衬底1的主表面之上(即在栅极绝缘膜3之上)形成导电膜(比如多晶硅膜(掺杂多晶硅膜))、然后使用光刻技术和干法蚀刻技术来图案化导电膜可以是适宜的。因而，均由图案化的导电膜形成的栅极电极GE经由栅极绝缘膜3形成于p型阱PW的表面之上。在图2中，在半导体衬底的主表面之上形成的多个栅极电极GE之中，示出了在栅极长度方向(栅极电极GE1和GE2中的每一个的栅极长度方向)上彼此相邻的栅极电极GE1和GE2。
接着，如图3中所示，向p型阱PW的、位于栅极电极GE的两侧的区域中离子注入n型杂质(比如磷(P)或者砷(As))，以由此形成n-型半导体区域(杂质扩散层)EX1。在用于形成n-型半导体区域EX1的离子注入期间，使用栅极电极GE作为掩模向半导体衬底1(p型阱PW)执行离子注入。在用于形成n-型半导体区域EX1的离子注入中，p型阱PW的位于栅极电极GE正下方的区域由栅极电极GE遮蔽，因此未受到离子注入。
接着，如图4中所示，在每个栅极电极GE的侧壁之上，形成均例如由氧化硅、氮化硅、其绝缘膜的层叠膜等制成的侧壁间隔体(侧壁、侧壁间隔体或者侧壁绝缘膜)SW作为侧壁绝缘膜(绝缘膜)。
例如在半导体衬底1之上沉积氧化硅膜、氮化硅膜、或其层叠膜等以便覆盖栅极电极GE。通过用RIE(反应离子蚀刻)方法等来各向异性蚀刻氧化硅膜、氮化硅膜或者其层叠膜，可以形成侧壁间隔体SW。在这一情况下，每个侧壁间隔体SW由保留在栅极电极GE的每个侧壁之上的氧化硅膜、氮化硅膜或者其层叠膜形成。
接着，如图5中所示，向p型阱PW的、位于栅极电极GE和侧壁间隔体SW两侧的区域中离子注入n型杂质(比如磷(P)或者砷(As))，以由此形成n+型半导体区域SD1(源极/漏极区域)。在用于形成n+型半导体区域SD1的离子注入期间，使用栅极电极GE及其侧壁之上的侧壁间隔体SW作为掩模向半导体衬底1(p型阱PW)执行离子注入。因而，n-型半导体区域EX1与栅极电极GE对准(自对准)形成，而n+型半导体区域SD1与侧壁间隔体SW对准(自对准)形成。在用于形成n+型半导体区域SD1的离子注入中，p型阱PW的、位于栅极电极GE和侧壁间隔体SW正下方的区域由栅极电极GE和侧壁间隔体SW遮蔽，因此未受到离子注入。
在离子注入之后，执行用于活化引入的杂质的退火处理(活化退火或者热处理)。这允许使向n-型半导体区域EX1和n+型半导体区域SD1中引入的杂质活化。
以此方式，获得如图5中所示的结构，并且在p型阱PW中形成作为场效应晶体管的n沟道MISFET Qn。
n+型半导体区域SD1具有比n-型半导体区域EX的杂质浓度更高的杂质浓度和比其结深度更深的结深度。因而，作为n沟道MISFET Qn的源极或者漏极来工作的n型半导体区域(杂质扩散层)由n-型半导体区域EX1和n+型半导体区域SD1形成。因此，n沟道MISFET Qn的源极/漏极区域具有LDD(轻度掺杂漏极)结构。n+型半导体区域SD1可以视为用于n沟道MISFETQn的源极或者漏极的半导体区域(源极/漏极区域)。栅极电极GE作为n沟道MISFETQn的栅极电极来工作。
注意在图5中，示出了两个n沟道MISFET Qn1和Qn2作为n沟道MISFET Qn，但是栅极电极GE1(作为n沟道MISFET Qn1的栅极电极)以及栅极电极GE2(作为n沟道MISFET Qn2的栅极电极)在栅极长度方向(栅极电极GE1和GE2中每一个的栅极长度方向)上彼此相邻。此外，n沟道MISFET Qn1和n沟道MISFET Qn2共享位于栅极电极GE1与栅极电极GE2之间的用于源极或者漏极的n+型半导体区域SD1。
接着，如图6中所示，使用硅化物技术，低电阻金属硅化物层4形成于n沟道MISFETQn的栅极电极GE和源极/漏极区域(n+型半导体区域SD1)的相应表面中(上层部分中)。
例如，在暴露栅极电极GE和n+型半导体区域SD1的表面(上表面)之后，在半导体衬底1的主表面(整个表面)(包括栅极电极GE和n+型半导体区域SD1的相应上表面)之上使用溅射方法等来形成(沉积)金属膜(比如钴(Co)膜或者镍(Ni)膜)，并且通过热处理使金属膜与栅极电极GE和n+型半导体区域SD1(形成栅极电极GE和n+型半导体区域SD1的个别硅区域)反应。以此方式，金属硅化物层4形成于栅极电极GE和n+型半导体区域SD1的相应表面上。当金属膜为钴膜时，金属硅化物层4为硅化钴层，而当金属膜为镍膜时，金属硅化物层4为硅化镍层。如果镍-铂合金膜用作金属膜，则金属硅化物层4为镍-铂硅化物层。随后去除未反应的金属膜。通过形成金属硅化物层4，可以减少比如栅极电极GE和n+型半导体区域SD1的扩散电阻和接触电阻之类的电阻。注意当金属硅化物层4形成于栅极电极GE之上时，栅极电极GE之上的金属硅化物层4也可以视为栅极电极GE的部分。
接着，如图7中所示，在半导体衬底1的整个主表面之上，形成作为用于张应力的绝缘膜的氮化硅膜5。氮化硅膜5形成于半导体衬底1的主表面(包括金属氮化物层4的上表面)以便覆盖栅极电极GE、侧壁间隔体SW和n+型半导体区域SD1。氮化硅膜5为张应力膜。
在本实施方式中，形成氮化硅膜5为多个氮化硅膜的层叠膜。后文将更具体描述氮化硅膜5的结构和形成方法。为了清楚图示，在图7至图10中，氮化硅膜5被示出为单层，但是如后文将描述的那样，氮化硅膜5实际上为例如氮化硅膜5a、氮化硅膜5b和氮化硅膜5c的层叠膜。
在本实施方式中形成的氮化硅膜5为张应力膜。此外，形成氮化硅膜5的氮化硅膜5a、5b、5c中每一个都为张应力膜。注意在本实施方式和以下第二实施方式中，张应力膜是向形成有该张应力膜的半导体衬底给予张应力的膜(绝缘膜)。在其中在半导体衬底之上形成张应力膜的区域中，张应力膜向半导体衬底施加(向半导体衬底给予或者在半导体衬底中形成)张应力。如果由在形成有n沟道MISFET的半导体衬底(其沟道区域)之上的张应力膜施加张应力，则通过增加电子的迁移率等可以增加n沟道MISFET的沟道中流动的接通电流。张应力膜也可以称为张应力膜。另一方面，压缩应力膜是向形成有该压缩应力膜的半导体衬底给予压缩应力的膜(绝缘膜)。在其中在半导体衬底之上形成压缩应力膜的区域中，压缩应力膜向半导体衬底施加(向半导体衬底给予或者在半导体衬底中产生)压缩应力。如果由在形成有p沟道MISFET的半导体衬底(其沟道区域)之上的压缩应力膜施加压缩应力，则通过增加空穴迁移率等可以增加p沟道MISFET的沟道中流动的接通电流。压缩应力膜也可以称为压缩性应力膜。
在本实施方式中，形成作为张应力膜的氮化硅膜5以便覆盖n沟道MISFET Qn(包括n沟道MISFET Qn1和Qn2)。因此通过增加每个n沟道MISFET Qn的沟道区域中的电子迁移率，可以增加n沟道MISFET Qn的沟道中流动的接通电流(驱动电流)。这允许提高包括n沟道MISFET Qn的半导体器件的性能。
张应力膜的示例不仅包括氮化硅膜而且包括包含硅和氮的其它膜(比如SiON膜(氮氧化硅膜)以及SiCN膜(氮碳化硅膜))。然而从SiON膜或者SiCN膜获得高张应力比从氮化硅膜获得高张应力更难，从而本实施方式优选地使用氮化硅膜5作为张应力膜。在本实施方式中，通过使用由氮化硅形成的张应力膜(这里为氮化硅膜5)，有可能增加向半导体衬底施加的张应力并且增强提高每个n沟道MISFET Qn中的接通电流(驱动电流)的效果。优选地设置氮化硅膜5的张应力不少于1.5GPa。
接着如图8中所示，在半导体衬底1的整个主表面之上(即，在氮化硅膜5之上)，形成层间绝缘膜6作为基于氧化硅的绝缘膜。层间绝缘膜6的膜厚度大于氮化硅膜5的膜厚度。使用基于氧化硅的绝缘膜(即，氧化物膜型绝缘膜)作为层间绝缘膜6。这里，基于氧化硅的绝缘膜(氧化物膜型绝缘膜)为包含氧化硅作为主要成分的绝缘膜。然而基于氧化硅的绝缘膜也可以包含碳(C)、氟(F)、氮(N)、硼(B)以及磷(P)中的一种或者多种元素。
在形成层间绝缘膜6之后，通过CMP(化学机械抛光)方法等来抛光层间绝缘膜6的上表面以平坦化。
接着，如图9中所示，使用层间绝缘膜6之上形成的光致抗蚀剂图案(未示出)作为蚀刻掩模来干法蚀刻层间绝缘膜6和氮化硅膜5以在层间绝缘膜6和氮化硅膜5中形成接触孔(通孔或者洞)CNT。形成接触孔CNT以便延伸穿过包括层间绝缘膜6和氮化硅膜5的层叠膜(层叠绝缘膜)。
为了形成接触孔CNT，首先在相比氮化硅膜5而言更为可能蚀刻层间绝缘膜6的条件之下执行层间绝缘膜6的干法蚀刻，以使氮化硅膜5作为蚀刻停止膜来工作。以此方式，接触孔CNT形成于层间绝缘膜6中。然后通过在相比层间绝缘膜6而言更为可能蚀刻氮化硅膜5的条件之下通过干法蚀刻来去除在每个接触孔CNT的底部部分的氮化硅膜5以形成接触孔CNT作为通孔。在接触孔CNT的形成于n+型半导体区域SD1之上的底部部分处，暴露n+型半导体区域SD1之上的金属硅化物层4。
接着，在接触孔CNT中形成(掩埋)由钨(W)等形成的导电插塞(耦合导体部分)PG。为了形成插塞PG，例如阻挡导体膜(例如钛膜、氮化钛膜或者其层叠膜)形成于包括接触孔CNT的内部(底部部分和侧壁)的层间绝缘膜6之上。然后，在阻挡导体膜之上形成由钨膜等形成的主导体膜以便填充接触孔CNT，并且通过用CMP方法、回蚀方法等来去除层间绝缘膜6之上的非所需的主导体膜和阻挡导体膜，可以形成插塞PG。注意，为了清楚图示，在图9中一体地示出了均形成插塞PG的阻挡导体膜和主导体膜(钨膜)。在n+型半导体区域SD1之上形成的插塞PG的底部部分与n+型半导体区域SD1的表面之上的金属硅化物层4接触并且与其电耦合。
接着，如图10中所示，在插塞PG掩埋于其中的层间绝缘膜6之上形成用于形成布线线路的另一绝缘膜(第二层间绝缘膜)7。绝缘膜7可以形成为单层膜或者层叠膜。
接着，通过单大马士革方法来形成第一层布线线路。首先通过使用抗蚀剂图案(未示出)作为掩模的干法蚀刻，在绝缘膜7的预定区域中形成布线沟槽8，然后在半导体衬底1的主表面之上(包括布线沟槽8的底部部分和侧壁的绝缘膜之上)形成阻挡导体膜(阻挡金属膜)。可以使用的阻挡导体膜的示例包括氮化钛膜、钽膜或者氮化钽膜。随后通过CVD方法、溅射方法等，在阻挡导体膜之上形成铜籽晶层(未示出)，并且使用电解电镀方法等，在籽晶层之上进一步形成铜镀层膜(主导体膜)。布线沟槽8的内部由铜镀层膜填充。然后通过CMP方法来去除区域中除布线沟槽8之外的铜镀层膜、籽晶层和阻挡金属膜以形成由作为主导电材料的铜形成的第一层布线线路M1。注意，为了清楚图示，在图10中一体地示出了均形成布线线路M1的铜镀层膜、籽晶层和阻挡金属膜。布线线路M1经由插塞PG电耦合到用于n沟道MISFET Qn的源极或者漏极的n+型半导体区域SD1、栅极电极GE等。
随后，通过双大马士革方法来形成第二层和后续层的布线线路，但是这里省略其描绘和描述。布线线路M1并不限于大马士革布线线路，而是也可以通过图案化用于布线线路的导电膜来形成。例如，布线线路1也可以形成为钨布线线路、铝布线线路等。
形成氮化硅膜作为张应力膜
接着，将对形成氮化硅膜5的步骤给出更具体描述。图11是示出了形成作为张应力膜的氮化硅膜5的步骤的细节的工艺流程图。图12至图16是本实施方式的半导体器件在其制造步骤中的主要部分横截面图，这些横截面图示了与上文描述的图1至图10中相同的横截面区域。
如上所述，在本实施方式中，形成氮化硅膜5为多个氮化硅膜的层叠膜，并且下文将具体描述形成氮化硅膜5的步骤。
通过执行上文描述的图1至图6的步骤来获得图12的、与上文描述的图6对应的结构。
如图12中所示，栅极电极GE1和栅极电极GE2在栅极长度(栅极电极GE1和GE2中每一个的栅极长度)的方向上彼此相邻，并且侧壁间隔体SW形成于栅极电极GE1和GE2的侧壁之上。假设在侧壁间隔体SW之中，栅极电极GE1的侧壁11a(与栅极电极GE2相对的侧壁)之上形成的侧壁间隔体SW称为侧壁间隔体(第一侧壁间隔体)SW1，而栅极电极GE2的侧壁(与栅极电极GE1相对的侧壁)11b之上形成的侧壁间隔体SW称为侧壁间隔体(第二侧壁间隔体)SW2。注意，栅极电极GE1的侧壁11a是栅极电极GE1的侧壁之中的与栅极电极GE2相对的侧壁，而栅极电极GE2的侧壁11b是栅极电极GE2的侧壁中的与栅极电极GE1相对的侧壁。因而，栅极电极GE1的侧壁11a和栅极电极GE2的侧壁11b彼此相对(彼此相向或者相接)，而栅极电极GE1的侧壁11a之上形成的侧壁间隔体SW1和栅极电极GE2的侧壁11b之上形成的侧壁间隔体SW2彼此相对(彼此相向或者相接)。
如图13中所示，在获得图12的结构之后，氮化硅膜5a形成于半导体衬底1的整个主表面之上(图11的步骤S1)。氮化硅膜5a是由氮化硅形成的绝缘膜。氮化硅膜5a形成于半导体衬底1的主表面(包括金属硅化物层4的上表面)之上以便覆盖栅极电极GE(包括栅极电极GE1和GE2)、侧壁间隔体SW(包括侧壁间隔体SW1和SW2)以及n+型半导体区域SD1。
可以使用等离子体CVD(化学气相沉积)方法来形成氮化硅膜5a。下文是用于氮化硅膜5a的膜沉积条件的具体示例。例如使用平行板等离子体CVD装置，硅烷(SiH4)气体、氨气(NH3)和氮气(N2)以实现约为1∶5-10∶5-20的SiH4∶NH3∶N2气体流速比这样的比例向膜沉积室(对应于后文描述的膜沉积室23)中引入，并且向其施加约为0.01W/cm2至1W/cm2的RF功率(射频功率)以允许氮化硅膜5a沉积于半导体衬底1之上。膜沉积温度(半导体衬底1在膜沉积期间的温度)可以例如设置成约250℃至450℃。所形成的氮化硅膜5a的厚度(膜厚度)优选地设置在1nm至25nm的范围内。
这里假设在侧壁间隔体SW1与侧壁间隔体SW2之间的间距(距离)由L0表示。在图12中示出了间距(距离)L0。间距(距离)L0对应于已经在与栅极电极GE1或者栅极电极GE2的栅极长度方向平行的方向上测量的、在侧壁间隔体SW1与侧壁间隔体SW2之间的间距(距离)。还假设氮化硅膜5a的膜厚度由Ta表示。在图13中示出了氮化硅膜5a的膜厚度Ta。氮化硅膜5a的膜厚度由Ta是步骤S1中的氮化硅膜5a的沉积膜厚度(沉积厚度、形成的膜厚度或者形成厚度)并且对应于栅极电极GE1和GE2中的每一个之上的氮化硅膜5a的厚度。
如果在氮化硅膜5a的膜厚度Ta与在侧壁间隔体SW1与SW2之间的间距L0进行比较，则氮化硅膜5a的膜厚度Ta小于在侧壁间隔体SW1与SW2之间的间距L0的一半。也就是说，建立以下表达式(1)给定的关系：
L0/2＞Ta ...(1)。
在步骤S1中，形成氮化硅膜5a作为张应力膜。可以通过用等离子体CVD方法和控制这时用于膜沉积的条件(比如膜沉积温度、膜沉积气体的类型、气体的压强和RF功率)形成氮化硅膜(这里为氮化硅膜5a)来形成张应力膜。这允许在步骤S1中形成的氮化硅膜5a用作张应力膜。
形成氮化硅膜5a、5b和5c中的每一个作为张应力膜，但是在沉积作为高张应力的膜方面，优选通过其中将膜沉积温度设置为不低于400℃的等离子体CVD方法来形成氮化硅膜5a、5b和5c中的每一个。
作为用于进一步增加作为张应力膜而沉积的氮化硅膜的张应力的处理，可以应用比如紫外线照射处理之类的处理。通过使用等离子体CVD方法来使作为张应力膜而沉积的氮化硅膜受到紫外线照射处理(用于使用照射光照射氮化硅膜的处理)，氮化硅膜可以具有比在受到紫外线照射之前的张应力更大的张应力。氮化硅膜的张应力因紫外线照射处理而增加的可能原因可以是氮化硅膜中的氢在紫外线照射下解吸附以收缩氮化硅膜并且改变在氮化硅膜中的Si(硅)与N(氮)之间的键角，由此增加氮化硅膜的张应力。
在本实施方式中，在步骤S1中通过等离子体CVD方法来沉积氮化硅膜5a之后，使用紫外线光照射氮化硅膜5a(图11的步骤S2)。优选在加热半导体衬底1时执行步骤S2的紫外线照射处理，并且可以将加热温度(半导体衬底1的温度)设置在例如350℃至600℃的范围内。优选在惰性气体氛围(例如氦(He)、氩(Ar)或者氮(N2)氛围)中执行步骤S2的紫外线照射处理。用于使用紫外线光照射的处理(即紫外线照射处理)在下文也成为UV(紫外线)照射处理。由于步骤S2的UV照射处理起增加氮化硅膜5a的张应力的作用，所以它可以视为用于增加氮化硅膜5的张应力的处理。也就是说，在步骤S1中形成的氮化硅膜5a为张应力膜，并且通过步骤S2的UV照射处理可以进一步增加作为张应力膜的氮化硅膜5a的张应力。
如图14中所示，在步骤S2的UV照射处理之后，氮化硅膜5b形成于半导体衬底1的整个主表面之上(即氮化硅5a之上)(图11的步骤S3)。
在步骤S1中，在半导体衬底1的主表面之上形成氮化硅膜5a以便覆盖栅极电极GE(包括栅极电极GE1和GE2)以及侧壁间隔体SW(包括侧壁间隔体SW1和SW2)。因而，在步骤S3中，氮化硅膜5b形成于氮化硅膜5a之上以便覆盖栅极电极GE(包括栅极电极GE1和GE2)以及侧壁间隔体SW(包括侧壁间隔体SW1和SW2)。
可以通过与在上文描述的步骤1的形成氮化硅膜5a的步骤中基本上相同的方法来执行步骤S3的形成氮化硅膜5b的步骤。也就是说，也使用等离子体CVD方法和用于膜沉积的条件(比如膜沉积温度)来形成氮化硅膜5b，并且可以设置待使用的气体与在上文描述的步骤S1(沉积氮化硅膜5a的步骤)中相同。以与在步骤S1中形成作为张应力膜的氮化硅膜5a相同的方式，在步骤S3中形成作为张应力膜的氮化硅膜5b。
这里，氮化硅膜5b的膜厚度由Tb表示。在图14中示出了氮化硅膜5b的膜厚度Tb。氮化硅膜5b的膜厚度Tb是步骤S3中的氮化硅膜5b的沉积膜厚度(沉积厚度、形成的膜厚度或者形成厚度)，并且对应于栅极电极GE1和GE2中的每一个之上的氮化硅膜5b的厚度。如果氮化硅膜5a和氮化硅膜5b的层叠膜具有标号15并且表示为氮化硅膜15，则氮化硅膜15的膜厚度Tab可以由Tab＝Ta+Tb给出。由于氮化硅膜5a和5b为张应力膜，所以氮化硅膜15也为张应力膜。在图14中示出了氮化硅膜15的膜厚度Tab，并且该膜厚度对应于栅极电极GE1和GE2中每一个之上的氮化硅膜15的厚度。
当将氮化硅膜5a的膜厚度Ta和氮化硅膜5b的膜厚度Tb与在侧壁间隔体SW1与SW2之间的间距L0进行比较时，氮化硅膜5a的膜厚度Ta与氮化硅膜5b的膜厚度Tb之和(即氮化硅膜15的膜厚度Tab)小于在侧壁间隔体SW1与SW2之间的间距L0的一半。也就是说，建立以下表达式(2)给定的关系：
L0/2＞Ta+Tb(即L0/2＞Tab) ...(2)。
这里，在步骤S3中在形成氮化硅膜5b之前的阶段(即在已经执行步骤S2的UV照射处理之后而在执行步骤S3的形成氮化硅膜5b的步骤之前的阶段)在侧壁间隔体SW1的侧表面之上的氮化硅膜5a与侧壁间隔体SW2的侧表面之上的氮化硅膜5a之间的间距(距离)由La表示。在图13中示出了间距La。间距(距离)La对应于已经在与栅极电极GE1或者栅极电极GE2的栅极长度方向平行的方向上测量的、在侧壁间隔体SW1的侧表面之上的氮化硅膜5a与侧壁间隔体SW2的侧表面之上的氮化硅膜5a之间的间距(距离)。
间距La具有通过从间距L0减去氮化硅膜5a的膜厚度Ta的两倍而获得的值，从而建立以下表达式(3)给定的关系：
La＝L0-2Ta ...(3)。
因此前述表达式(2)等效于以下表达式(4)：
La/2＞Tb (4)。
也就是说，如果满足前述表达式(2)，则得出也满足前述表达式(4)。因此，当将氮化硅膜5b的膜厚度Tb与在侧壁间隔体SW1的侧表面之上的氮化硅膜5a与侧壁间隔体SW2的侧表面之上的氮化硅膜5a之间的间距La进行比较时，建立前述表达式(4)给定的关系。
在本实施方式中，在步骤S3中通过等离子体CVD方法来沉积氮化硅膜5b之后，使用紫外线光照射氮化硅膜5b(图11的步骤S4)。可以通过与在上文描述的步骤S2中用于氮化硅膜5a的紫外线照射处理(UV照射处理)中基本上相同的方法来执行步骤S4中用于氮化硅膜5b的紫外线照射处理(UV照射处理)。由于步骤S4的UV照射处理起增加氮化硅膜5b的张应力的作用，所以它可以视为用于增加氮化硅膜5b的张应力的处理。也就是说，在步骤S3中形成的氮化硅膜5b为张应力膜，并且通过步骤S4的UV照射处理可以进一步增加作为张应力膜的氮化硅膜5b的张应力。
如图15中所示，在步骤S4的UV照射处理之后，氮化硅膜5c形成于半导体衬底1的整个主表面之上(即，氮化硅膜5b之上)(图11的步骤S5)
在步骤S1和S3中，形成氮化硅膜5a和5b以便覆盖栅极电极GE(包括栅极电极GE1和GE2)以及侧壁间隔体SW(包括侧壁间隔体SW1和SW2)。相应地，在步骤S5中，氮化硅膜5c形成于氮化硅膜5b之上以便覆盖覆盖栅极电极(包括栅极电极GE1和GE2)以及侧壁间隔体(包括侧壁间隔体SW1和SW2)。
可以通过与在上文描述的步骤S1的形成氮化硅膜5a的步骤和上文描述的步骤S3的形成氮化硅膜5b的步骤中的每个步骤基本上相同的方法来执行步骤S5的形成氮化硅膜5c的步骤。也就是说，也使用等离子体CVD方法和用于膜沉积的条件(比如膜沉积温度)来形成氮化硅膜5c，并且可以设置待使用的气体与在上文描述的步骤S1(沉积氮化硅膜5a的步骤)和步骤S3(沉积氮化硅膜5b的步骤)中的每个步骤中相同。以与在步骤S1和S3中形成作为张应力膜的氮化硅膜5a和5b相同的方式，在步骤S5中形成作为张应力膜的氮化硅膜5c。
这里，氮化硅膜5c的膜厚度由Tc表示。在图15中示出了氮化硅膜5c的膜厚度Tc。氮化硅膜5c的膜厚度Tc是步骤S5中的氮化硅膜5c的沉积膜厚度(沉积厚度、形成的膜厚度或者形成厚度)并且对应于栅极电极GE1和GE2中的每一个之上的氮化硅膜5c的厚度。氮化硅膜5(氮化硅膜5a、氮化硅膜5b和氮化硅膜5c的层叠膜)的膜厚度Tabc可以由Tabc＝Ta+Tb+Tc给定。在图15中示出了氮化硅膜5的膜厚度Tabc，并且该膜厚度对应于栅极电极GE1和GE2中的每一个之上的氮化硅膜5的厚度。
当将氮化硅膜5a的膜厚度Ta、氮化硅膜5b的膜厚度Tb和氮化硅膜5c的膜厚度Tc与在侧壁间隔体SW1与SW2之间的间距L0进行比较时，氮化硅膜5a的膜厚度Ta、氮化硅膜5b的膜厚度Tb与氮化硅膜5c的膜厚度Tc之和(即氮化硅膜5的厚度Tabc)不少于在侧壁间隔体SW1与SW2之间的间距L0的一半。也就是说，建立以下表达式(5)给定的关系：
L0/2≤Ta+Tb+Tc＝Tabc ...(5)。
这里，在步骤S5中形成氮化硅膜5c之前的阶段(即，在已经执行步骤S4的UV照射处理之后并且在执行步骤S5的形成氮化硅膜5c的步骤之前)在侧壁间隔体SW1的侧表面之上的氮化硅膜5b与侧壁间隔体SW2的侧表面之上的氮化硅膜5b之间的间距(距离)由Lb表示。在图14中示出了间距Lb。间距(距离)Lb对应于已经在与栅极电极GE1或者栅极电极GE2的栅极长度方向平行的方向上测量的、在侧壁间隔体SW1的侧表面之上的氮化硅膜5b与侧壁间隔体SW2的侧表面之上的氮化硅膜5b之间的间距(距离)。间距Lb也可以视为在侧壁间隔体SW1的侧表面之上的氮化硅膜15与侧壁间隔体SW2的侧表面之上的氮化硅膜15之间的间距(距离)。
间距Lb具有通过从间距L0减去氮化硅膜5a的膜厚度Ta与氮化硅膜5b之和的两倍而获得的值，从而建立以下表达式(6)给定的关系：
Lb＝L0-2(Ta+Tb)＝L0-2Tab ...(6)。
因此，前述表达式(5)等效于以下表达式(7)：
Lb/2≤Tc (7)。
相应地，如果满足前述表达式(5)，则得出也满足前述表达式(7)。因此，当将氮化硅膜5c的膜厚度Tc与在侧壁间隔体SW1的侧表面之上的氮化硅膜5b与侧壁间隔体SW2的侧表面之上的氮化硅膜5b之间的间距Lb进行比较时，建立前述表达式(7)给定的关系。
注意，图12中所示前述间距L0对应于从侧壁间隔体SW1的侧表面12a(侧表面12a是与栅极电极GE1的侧壁11a接触的侧表面相对的侧表面，并且用作与半导体衬底1的主表面大体上垂直的表面)到侧壁间隔体SW2的侧表面12b(侧表面12b是与栅极电极GE2的侧表面11b接触的侧表面相对的侧表面，并且用作与半导体衬底1的主表面大体上垂直的表面)的间距(距离)。
此外，图13中所示前述间距La对应于从侧壁间隔体SW1的氮化硅膜5a的侧表面之上的表面(侧表面)13a(其用作与半导体衬底1的主表面大体上垂直的表面)到侧壁间隔体SW2的侧表面之上的氮化硅膜5a的表面(侧表面)13b(其用作与半导体衬底1的主表面大体上垂直的表面)的间距(距离)。此外，图14中所示前述间距Lb对应于从侧壁间隔体SW1的侧表面之上的氮化硅膜5b的表面(侧表面)14a(其用作与半导体衬底1的主表面大体上垂直的表面)到侧壁间隔体SW2的侧表面之上的氮化硅膜5b的表面(侧表面)14b(其用作与半导体衬底1的主表面大体上垂直的表面)的间距(距离)。
间距L0、La和Lb是在沿着电极GE1和GE2彼此相接方向(这里为栅极长度方向)的方向(与相接方向平行的方向)测量的间距(距离)。侧表面12a和12b彼此相对，而在栅极长度方向(每个栅极电极GE1和GE2的栅极长度方向)上在它们之间提供前述间距L0。表面13a和13b彼此相对而在栅极长度方向(每个栅极电极GE1和GE2的栅极长度方向)上在它们之间提供前述间距La。表面14a和14b彼此相对而在栅极长度方向(每个栅极电极GE1和GE2的栅极长度方向)上在它们之间提供前述间距Lb。注意氮化硅膜5b的表面14a和14b也可以视为氮化硅膜15的表面14a和14b。
在本实施方式中，在步骤S5中通过等离子体CVD方法来沉积氮化硅膜5c之后，未用紫外线光照射氮化硅膜5c。也就是说，氮化硅膜5a和5b在沉积之后受到紫外线照射处理(对应于S2和S4)，但是氮化硅膜5c在沉积之后未受到紫外线照射处理。因此，在本实施方式中，受到紫外线照射处理的氮化硅膜5a和5b可以一起视为第一绝缘膜，而未受到紫外线照射处理的氮化硅膜5c可以视为第二绝缘层。
由于UV照射处理是用于增加张应力的处理，所以包括已经受到UV照射处理的氮化硅膜5a和5b的氮化硅膜15的张应力大于未受到UV照射处理的氮化硅膜5c的张应力。整个氮化硅膜5的张应力优选不少于1.5GPa。
以此方式，完成由氮化硅膜5a、5b和5c的层叠膜形成的氮化硅膜5。然后，如图16中所示，在半导体衬底1的整个主表面之上(即在氮化硅膜5之上)形成层间绝缘膜6(图11的步骤S6)。由于由氮化硅膜5a、5b和5c的层叠膜形成的氮化硅膜5在其最上层中具有氮化硅膜5c，所以得出层间绝缘膜6形成于氮化硅膜5c之上。另外，尽管氮化硅膜5a、5b受到用于增加张应力的处理，但是氮化硅膜5c未受到用于增加张应力的处理。因此，层间绝缘膜6(“第三绝缘膜”)形成于氮化硅膜5c(“第二绝缘膜”)之上而未首先使氮化硅膜5c受到用于增加张应力的处理(例如UV照射处理)。
在步骤S1、S3和S5中，形成氮化硅膜5a、5b和5c以便覆盖栅极电极GE(包括栅极电极GE1和GE2)以及侧壁间隔体SW(包括侧壁间隔体SW1和SW2)。因此，在步骤S6中，层间绝缘膜6形成于氮化硅膜之上(即氮化硅膜5c之上)以便覆盖栅极电极GE(包括栅极电极GE1和GE2)以及侧壁间隔体SW(包括侧壁间隔体SW1和SW2)。
用于形成作为张应力膜的氮化硅膜的半导体制造装置
图17是用来作为张应力膜的形成氮化硅膜5的半导体制造装置21的示例图。将对用于使用图17的半导体制造装置21来形成氮化硅膜5的方法给出描述。
如图17中所示，半导体制造装置21是所谓的多室型半导体制造装置，其包括传送室(缓冲室)22、布置于传送室22周围的膜沉积室23、紫外线照射室24和加载锁定室25。传送室22与膜沉积室23、紫外线照射室24和加载锁定室25中的每个室经由作为开启/闭合装置等的门阀(未示出)彼此连接。在膜沉积室23与紫外线照射室24之间可以经由传送室22在真空中传送半导体晶片。
首先从环形容器(hoop)26取出并且向加载锁定室25中传送单个半导体晶片(对应于半导体衬底1)。环形容器26是用于成批传送半导体晶片的气密容器或者器皿，并且通常以25个晶片、12个晶片、6个晶片等为批单位容纳半导体晶片。环形容器26的器皿外壁具有除了微小气流过滤部分之外的气密结构，并且基本上完全抑制污垢和灰尘进入该结构。因而即使当在1000级氛围中执行传送时，仍然可以在其内部维持1级清洁度。
随后，在清空加载锁定室25之后，借助传送机器人(未示出)等从加载锁定室25经过传送室22向膜沉积室23中在真空中传送半导体晶片。然后，在膜沉积室23中执行上文描述的步骤S1的膜沉积处理(用于通过等离子体CVD方法在半导体晶片的主表面之上沉积前述氮化硅膜5a的处理)。
接着，借助传送机器人(未示出)等从膜沉积室23经过传送室22向紫外线照射室24中在真空中传送半导体晶片。然后，在紫外线照射室24中执行上文描述的步骤S2的紫外线照射处理(用于使用紫外线光照射半导体晶片的主表面之上形成的前述氮化硅膜5a的处理)。
接着，借助传送机器人(未示出)等从紫外线照射室24经过传送室22向膜沉积室23中在真空中传送回半导体晶片。然后在膜沉积室23中执行上文描述的步骤S3的膜沉积处理(用于通过等离子体CVD方法在半导体晶片的主表面之上沉积前述氮化硅膜5b的处理)。
接着，借助传送机器人(未示出)等从膜沉积室23经过传送室22向紫外线照射室24中再次在真空中传送半导体晶片。然后在紫外线照射室24中执行上文描述的步骤S4的紫外线照射处理(用于使用紫外线光照射半导体晶片的主表面之上形成的前述氮化硅膜5b的处理)。
接着，借助传送机器人(未示出)等从紫外线照射室24经过传送室22向膜沉积室23中再次在真空中传送半导体晶片。然后在膜沉积室23中执行上文描述的步骤S5的膜沉积处理(用于通过等离子体CVD方法在半导体晶片的主表面之上沉积前述氮化硅膜5c的处理)。
因此，从作为形成氮化硅膜5的步骤开始的步骤S1中通过等离子体CVD方法来沉积氮化硅膜5a的开始时间到作为形成氮化硅膜5的步骤结束的步骤S5中通过等离子体CVD方法来沉积氮化硅膜5c的结束时间保持半导体晶片(半导体衬底1)避免暴露于大气气体。也就是说，氮化硅膜5a在步骤S1中沉积、然后在步骤S2中受到紫外线照射处理而未暴露于大气气体，氮化硅膜5b在步骤S3中沉积而未暴露于大气气体，然后在步骤S4中受到紫外线照射处理而未暴露于大气气体，然后氮化硅膜5c在步骤S5中沉积而未暴露于大气气体。
接着，借助传送机器人(未示出)等从膜沉积室23经由传送室22向加载锁定室25在真空中传送半导体晶片。然后，从加载锁定室25向环形容器26中返回半导体晶片。在膜沉积室23中执行上文描述的步骤S5的膜沉积处理(用于通过等离子体CVD方法在半导体晶片的主表面之上沉积前述氮化硅膜5c的处理)之后，半导体晶片不再受到紫外线照射处理，从而未向紫外线照射室24中发送而是向环形容器26中返回半导体晶片。随后，将膜沉积装置用于前述层间绝缘膜6来执行上文描述的步骤S6的膜沉积处理(用于在半导体晶片的主表面之上沉积前述层间绝缘膜6的处理)。
在本实施方式中，作为张应力膜的氮化硅膜5由多个氮化硅膜5a、5b和5c形成，并且选择性地使用已经受到UV照射处理的氮化硅膜5a和5b以及未受到UV照射处理的氮化硅膜5c。下文参照比较示例描述这样做的原因和由此实现的效果。
比较示例
第一比较示例-在单个厚膜中的裂缝形成。在本实施方式中，作为张应力膜的氮化硅膜5由多个(多层)氮化硅膜5a、5b和5c形成。然而与在本实施方式中不同，可以考虑作为张应力膜的氮化硅膜5仅由单个厚氮化硅膜形成的情况。单个厚氮化硅膜可以如本实施方式的多个氮化硅膜5a、5b和5c的组合厚度那样厚。作为张应力膜的氮化硅膜5仅由单个厚氮化硅膜形成的这样的情况将称为第一比较示例。
在第一比较示例的情况下，在通过等离子体CVD方法来沉积作为张应力膜的氮化硅膜之后，如果沉积的氮化硅膜受到UV照射处理以具有增加的张应力，则可能在氮化硅膜中形成裂缝。这是因为当氮化硅膜受到UV照射处理时，随着氮化硅膜的厚度增加，氮化硅膜在UV照射期间的收缩量增加，由此增加在氮化硅膜的应力集中部分中产生裂缝的可能性。当裂缝已经在氮化硅膜中产生时，氮化硅膜变得不连续并且不再能够向半导体衬底(具体在n沟道MISFET的沟道区域中)施加张应力。因而，可以没有可能充分获得由于形成氮化硅膜而改进n沟道MISFET的特性的效果。
有鉴于此，形成作为张应力膜的氮化硅膜为多个氮化硅膜的层叠膜可以视为最佳。这是因为如果作为张应力膜的氮化硅膜形成为多个氮化硅膜的层叠膜，则可以减少每个氮化硅膜的膜厚度，并且因此可以抑制在第一比较示例中形成带来问题的裂缝的产生。
第二比较示例-当栅极彼此接近时在照射的第三膜中的裂缝形成。图18(a)、图18(b)、图19(a)和图19(b)是第二比较示例的半导体器件在其制造步骤中的主要部分横截面图。图18(a)和图18(b)示出了通过执行上文描述的图1至图6的步骤来获得与上文描述的图6(即，上文描述的图12)对应的结构这样的阶段。图19(a)和图19(b)示出了在获得图18(a)和图18(b)的结构之后形成氮化硅膜105而不是本实施方式的氮化硅膜5这样的阶段。
注意，在图18(a)、图18(b)、图19(a)和图19(b)中，在侧壁间隔体SW1与侧壁间隔体SW2之间的间距L01(对应于前述间距L0)在图18(a)和图18(b)中以及在图18(b)和图19(b)中不同。在图18(b)和图19(b)中的在侧壁间隔体SW1与侧壁间隔体SW2之间的间距L02(对应于前述间距L0)小于在图18(a)和图19(a)中的在侧壁间隔体SW1与侧壁间隔体SW2之间的间距L01(对应于前述间距L0)(即，满足L02＜L01)。实质上，栅极GE1、GE2在图18(a)和图18(b)中比在图19(a)和图19(b)中彼此更接近。
图19(a)和图19(b)中所示第二比较示例的氮化硅膜105具有与本实施方式的氮化硅膜5的厚度相同的厚度，并且由氮化硅膜105a、105b和105c的层叠膜形成。设置氮化硅膜105a、105b和105c的相应厚度与本实施方式的氮化硅膜5a、5b和5c的相应厚度相同。
为了形成第二比较示例中的氮化硅膜105，氮化硅膜105a首先通过等离子体CVD方法来沉积，然后受到用于增加氮化硅膜105a的张应力的UV照射处理。然后，通过等离子体CVD方法在氮化硅膜105a之上沉积氮化硅膜105b，随后氮化硅膜105b受到用于增加其张应力的UV照射处理。随后，通过等离子体CVD方法在氮化硅膜105b之上沉积氮化硅膜105c，然后氮化硅膜105c受到用于增加其张应力的UV照射处理。以次方式，可以形成由氮化硅膜105a、105b和105c的层叠膜形成的氮化硅膜105。
在图18(a)、图18(b)、图19(a)和图19(b)的第二比较示例的情况下，作为张应力膜的氮化硅膜105由多层(这里为氮化硅膜105a、105b和105c)形成。这允许氮化硅膜105a、105b和105c中的每一个具有比上文描述的第一比较示例中作为张应力膜的单个厚氮化硅膜的厚度更小的厚度。因此，在第二比较示例的情况下，每个氮化硅膜105a、105b和105c中的每一个在UV照射期间的收缩量可以减少成小于当单个厚氮化硅膜在上文描述的第一比较示例中受到UV照射时的收缩量。
然而，由于半导体衬底1的主表面中形成的半导体元件按比例减小，所以在相邻栅极电极GE1与GE2之间的间距已经减少，因而在侧壁间隔体SW1与SW2之间的间距(对应于间距L0、L01或者L02)也已经减少。也就是说，在图18(a)和19(a)的情况下，在侧壁间隔体SW1与SW2之间的间距L01相对大，而在图18(b)和19(b)的情况下，在侧壁间隔体SW1与SW2之间的间距L02由于半导体元件按比例减小而相对小(即，满足L02＜L01)。
如图18(b)和图19(b)中所示，由于在相邻的栅极电极GE1与GE2之间的间距已经减少(即，在侧壁间隔体SW1与SW2之间的间距已经减少)，可能在形成氮化硅膜105的氮化硅膜105a、105b和105c中的氮化硅膜105c中产生裂缝19。图20(a)和图20(b)示出了第二比较示例中的与图19(a)和图19(b)的阶段相同的阶段的横截面图，其中图20(b)示意地示出了已经在氮化硅膜105c中产生裂缝(裂口)19的状态。
在第一比较示例中在氮化硅膜中产生的裂缝归因于受到UV照射的氮化硅膜的大的厚度。然而，在第二比较示例中在氮化硅膜105c中产生的裂缝19即使在氮化硅膜105c为薄时仍然可能产生，并且其形成原因如下。
也就是说，在图18(b)、图19(b)和图20(b)的横截面的情况下，在沉积氮化硅膜105c期间，已经在方向17a上在侧壁间隔体SW1的侧表面12a之上生长的部分(在图18(b)中示出了侧表面12a和方向17a)和已经在方向17b上在侧壁间隔体SW2的侧表面12b之上生长的部分彼此附着，从而界面(对应于后文描述的界面18)形成于其间。界面的形成位置对应于裂缝19在图20(b)中产生的位置。如果沉积的氮化硅膜105c受到UV照射处理，则裂缝(裂口)19沿着界面产生。
当已经在氮化硅膜105c中产生裂缝19时，裂缝19的内部由用于形成插塞PG的导电材料填充，并且插塞PG可以与填充裂缝19的导电材料短路。此外，当在氮化硅膜105c中产生裂缝19时，氮化硅膜105c变得不连续，并且可能不能获得由于氮化硅膜105c所致的张应力。
这里，图21是示出了栅极电极GE1和GE2的平面布局示例的平面图。图21也示出了插塞PG的形成位置的示例。上文描述的图1至图10、图12至图16和图18至图20中的每一个对应于沿着图21的线A-A的横截面图。图20(b)中所示裂缝19可以在图21的虚线19a所示位置处产生。如果裂缝19的内部由用于形成插塞PG的导电材料填充，则图21中所示插塞PG1和PG2可以电短路。
对氮化硅膜选择性地执行/未执行UV照射处理
另一方面，在本实施方式中，氮化硅膜5由多层(这里为氮化硅膜5a、5b和5c)形成。从这一观点来看，本实施方式与上文描述的第二比较示例相同。然而，在本实施方式中，并非形成氮化硅膜5的所有多层(这里为氮化硅膜5a、5b和5c)都受到UV照射处理；多层中的一些层选择性地受到UV照射处理而其它层未受到UV照射处理。注意，UV照射处理是用于增加受到UV照射的氮化硅膜的张应力的处理。
也就是说，在本实施方式中，通过使形成氮化硅膜5的多个氮化硅膜中的、即使在UV照射之下仍然较少可能产生前述裂缝19的氮化硅膜受到UV照射以增加其张应力而使形成氮化硅膜5的多个氮化硅膜中的、在UV照射之前更为可能产生前述裂缝19的氮化硅膜不受到UV照射以防止在其中产生前述裂缝19，来选择性地执行或者不执行UV照射处理。具体而言，在形成氮化硅膜5的多个氮化硅膜5a、5b和5c之中，氮化硅膜5a和5b即使在受到UV照射时仍然较少可能产生前述裂缝19。因此，氮化硅膜5a和5b在沉积之后受到UV照射以具有增加的张应力。另一方面，在形成氮化硅膜5的多个氮化硅膜5a、5b和5c之中，氮化硅膜5c更为可能产生前述裂缝19。因此氮化硅膜5c不受到UV照射，从而防止在其中产生前述裂缝19。
将参照图22至图25描述氮化硅膜5a、5b和5c中的氮化硅膜5c在受到UV照射时更为可能产生前述裂缝19的原因。图22至图25是半导体器件在上文描述的步骤S5的形成氮化硅膜5c的步骤中的主要部分横截面图。图22示出了与上文描述的图14中所示阶段相同的阶段并且对应于上文描述的图14的部分放大图。图25示出了与上文描述的图15中所示阶段相同的阶段并且对应于上文描述的图15的部分放大图。也就是说，图22示出了紧接在氮化硅膜5c的沉积开始之前的阶段，氮化硅膜5c的沉积按照图23和图24中所示顺序进行，而图25示出了在氮化硅膜5c的沉积结束时的阶段。
在执行上文描述的步骤S1、S2、S3和S4以获得与上文描述的图14对应的图22的结构之后，在上文描述的步骤S5中开始通过等离子体CVD方法来沉积氮化硅膜5c。如图23中所示，氮化硅膜5c的沉积在与氮化硅膜5b的表面垂直的方向上从该表面进行。
在图23的阶段，氮化硅膜5c的已经从侧壁间隔体SW1的侧表面12a之上沿方向17a(方向17a由图22中的箭头表明)生长的部分和氮化硅膜5c的已经从侧壁间隔体SW2的侧表面12b之上沿方向17b(方向17b由图22中的箭头表明)生长的部分仍然彼此分离(未彼此附着)。然而，如图24中所示，随着通过等离子体CVD方法来沉积氮化硅膜5c进一步进行，氮化硅膜5c的已经从侧壁间隔体SW1的侧表面12a之上沿前述方向17a生长的部分和氮化硅膜5c的已经从侧壁间隔体SW2的侧表面12b之上沿前述方向17b生长的部分恰好彼此附着(接触)，从而界面18形成于其间的接触界面中。如图25中所示，随着通过等离子体CVD方法来沉积氮化硅膜5c进一步进行，不再执行氮化硅膜5c的从侧壁间隔体SW1的侧表面12a之上沿前述方向17a的生长和氮化硅膜5c的从侧壁间隔体SW2的侧表面12b之上沿前述方向17b的生长，并且氮化硅膜5c在方向17c上的向上生长进行，但是界面18维持于氮化硅膜5c中。在图25中，界面18由虚线示出。
注意，方向17a和17b中的每一个都是与半导体衬底1的主表面大体上平行的方向，但是方向17a是与栅极电极GE1的侧壁11a(或者侧壁间隔体SW1的侧表面12a)大体上垂直并且从栅极电极GE1的侧壁11a(或者侧壁间隔体SW1的侧表面12a)朝着栅极电极GE2延伸的方向。另一方面，方向17b是与栅极电极GE2的侧壁11b(或者侧壁间隔体SW2的侧表面12b)垂直并且从栅极电极GE2的侧壁11b(或者侧壁间隔体SW2的侧表面12b)朝着栅极电极GE1延伸的方向。栅极电极GE1的侧壁11a和栅极电极GE2的侧壁11b彼此大体上平行(栅极电极GE1的延伸方向和栅极电极GE2的延伸方向彼此大体上平行)，从而方向17a和17b是彼此相反的方向(180°相反方向)。
在获得图25的状态之后，结束通过等离子体CVD方法来沉积氮化硅膜5c。由于形成的氮化硅膜5c具有前述界面18，所以如果沉积的氮化硅膜5c受到UV照射处理，则前述裂缝19可能沿着界面18产生。也就是说，如果在图23的阶段结束氮化硅膜5c的沉积，则前述界面18未形成于氮化硅膜5c中，从而即使当氮化硅膜5c受到UV照射处理时，前述裂缝19仍然较少可能产生。代之以如果在图24或者图25的阶段结束氮化硅膜5c的沉积，则前述界面18形成于氮化硅膜5c中，从而当氮化硅膜5c受到UV照射处理时，前述裂缝19更为可能产生。然而，在本实施方式中，氮化硅膜5c在沉积之后未受到任何UV照射处理。因此，即使当氮化硅膜5c具有界面18时，仍然有可能抑制或者防止由于界面18而产生前述裂缝(裂口)19。这允许防止裂缝(裂口)形成于氮化硅膜5c中。
当在图23的阶段结束氮化硅膜5c的沉积时，满足L0/2＞Tabc(相应地，满足Lb/2＞Tc)。对照而言，当在图24的阶段结束氮化硅膜5c的沉积时，满足L0/2＝Tabc(相应地，满足Lb/2＝Tc)，而当在图25的阶段结束氮化硅膜5c的沉积时满足L0/2＜Tabc(相应地，满足Lb/2＜Tc)。当氮化硅膜5c的沉积已经进行到图24或者图25的阶段时，满足前述表达式(5)和(7)。
另一方面，在氮化硅膜5a和5b中，未形成前述界面18的等同物。也就是说，在沉积氮化硅膜5a和5b中的每一个期间，它的从侧壁间隔体SW1的侧表面12a之上沿方向17a生长的部分和它的从侧壁间隔体SW2的侧表面12b之上沿方向17b生长的部分未彼此附着(未彼此接触)，而是在其沉积结束时处于分离状态。因此，在氮化硅膜5a和5b中，未形成前述界面18的等同物。因此，在氮化硅膜5a和5b中，未形成与如下前述界面18的等同物，该前述界面18用作可能在UV照射期间产生的前述裂缝19的起点。因此，即使当在沉积氮化硅膜5a和5b之后执行UV照射处理时，仍然有可能防止前述裂缝19产生于氮化硅膜5a和5b中的每一个中。此外，有可能通过UV照射处理来增加氮化硅膜5a和5b的张应力而又防止产生前述裂缝19。
因此，在本实施方式中，氮化硅膜5a和5b(在每个氮化硅膜中未形成前述界面18，因此较少可能产生裂缝(裂口))受到沉积后UV照射以具有增加的张应力。另一方面，氮化硅膜5c(在该氮化硅膜中形成前述界面18，因此更为可能产生裂缝(裂口))未受到沉积后UV照射，从而防止其中的裂缝(裂口)。这可以允许整个氮化硅膜5的张应力高效增加并且防止氮化硅膜5中的裂缝(裂口)。因而，可以恰当和高效提高可以由氮化硅膜5向半导体衬底1(具体为MISFET的沟道区域)施加的张应力。因此，有可能恰当和高效提高通过形成氮化硅膜5作为张应力膜来实现的提高n沟道MISFET的特性这样的效果。此外，还可以防止由于在氮化硅膜5中产生的裂缝(裂口)所导致的问题并且可以防止例如由于向形成于氮化硅膜5中的裂缝(裂口)填充用于插塞PG的导电材料所致的在插塞PG之间的短路。因而，有可能提高半导体器件的可靠性。
变化
第一变化。在本实施方式中，在沉积之后受到UV照射处理的用于张应力的氮化硅膜形成于氮化硅膜5a和氮化硅膜5b这两层中。然而，在另一形式中，在沉积之后受到UV照射处理的用于张应力的氮化硅膜也可以形成于其它数目的层(比如一层或者三层或者更多层)中。首先将对在沉积之后受到UV照射处理的用于张应力的氮化硅膜形成于一层中的情况(将称为第一变化)给出描述。
图26和图27是第一变化的半导体器件在其制造步骤中的主要部分横截面图。图26示出了与上文描述的图14对应的工艺阶段。图27示出了与上文描述的图15对应的工艺阶段。在图26和图27中，沉积单个氮化硅膜(第一膜)，然后对其进行照射，并且此后沉积另一氮化硅膜(第二膜)。另一绝缘膜(第三膜)沉积于第二膜上面而未首先照射第二膜。
在图26和图27的第一变化的情况下形成氮化硅膜15(在上文描述的图14的情况下为前述氮化硅膜5a和前述氮化硅膜5b的层叠膜)为一层氮化硅膜。在这一情况下，执行通过等离子体CVD方法来形成氮化硅膜15(作为张应力膜的氮化硅膜15)的工艺以及随后使氮化硅膜15受到UV照射处理(通过UV照射来增加氮化硅膜15的张应力)的步骤而不是步骤S1、S2、S3和S4。在这一情况下执行的沉积氮化硅膜15的步骤和UV照射步骤与上文描述的步骤S1和S2基本上相同，而不同之处在于氮化硅膜的厚度不同，因而这里省略其描述。因此，如图26中所示，形成由一层氮化硅膜形成的氮化硅膜15。
氮化硅膜15的膜厚度为Tab，并且在第一变化的情况下也建立了由前述表达式(2)L0/2＞Tab给定的关系。后续步骤与上文描述的图15和图16的步骤相同，并且相继执行上文描述的步骤S5(形成氮化硅膜5c的步骤)和上文描述的步骤S6(形成层间绝缘膜6的步骤)，而氮化硅膜5c未受到UV照射处理。注意，在图27中示出了在上文描述的步骤S5中形成氮化硅膜5c的阶段(在形成层间绝缘膜6之前的阶段)。当形成氮化硅膜5c时，在第一变化的情况下也建立了由前述表达式(5)L0/2≤Tabc(即，由L0/2≤Tabc＝Tab+Tc给定的关系)给定的关系，因此在第一变化的情况下也建立了由前述表达式(7)Lb/2≤Tc给定的关系。然而，在上文描述的图12至图16的情况下，间距Lb是在侧壁间隔体SW1的侧表面之上的氮化硅膜5b与侧壁间隔体SW2的侧表面之上的氮化硅膜5b之间的间距(距离)。对照而言，在第一变化的情况下，间距Lb是在侧壁间隔体SW1的侧表面之上的氮化硅膜15与侧壁间隔体SW2的侧表面之上的氮化硅膜15之间的间距(距离)。
即使当形成受到UV照射处理的用于张应力的氮化硅膜15为一层氮化硅膜时，较少可能在其中产生裂缝(裂口)的氮化硅膜15受到沉积后UV照射以具有增加的张应力，而氮化硅膜5c(在该氮化硅膜中形成前述界面18，因此裂缝(裂口)更为可能形成)未受到沉积后UV照射，从而防止氮化硅膜5c中的裂缝(裂口)。这可以允许整个氮化硅膜5的张应力高效增加并且防止氮化硅膜5中的裂缝(裂口)。因而，可以恰当和高效提高氮化硅膜5向半导体衬底1(具体为n沟道MISFET的沟道区域)施加的张应力。因此，有可能恰当和高效提高通过形成氮化硅膜5作为张应力膜来实现的提高n沟道MISFET的特性这样的效果。此外，还可以防止由于裂缝(裂口)形成于氮化硅膜5中所致的问题并且可以例如防止在插塞PG之间的短路。因而，有可能提高半导体器件的可靠性。
然而，更优选将在沉积之后受到UV照射处理的用于张应力的氮化硅膜15形成为两层或者更多层中的氮化硅膜的层叠膜而不是一层氮化硅膜。这是因为如果形成在沉积之后受到UV照射处理的用于张应力的氮化硅膜15为两层或者更多层中的氮化硅膜的层叠膜，则可以减少每个氮化硅膜的厚度，并且因此可以减少在每个氮化硅膜受到在其沉积之后执行的UV照射处理时的收缩量，从而允许更可靠防止在每个氮化硅膜中产生裂缝。
第二变化。接着，将对在沉积之后受到UV照射处理的用于张应力的氮化硅膜形成于三层或者更多层中的情况(将称为第二变化)给出描述。图28是示出了与上文描述的图11对应的在第二变化中形成氮化硅膜5作为张应力膜的步骤的细节的过程流程图。
在第二变化的情况下将氮化硅膜15(在上文描述的图14的情况下为前述氮化硅5a和前述氮化硅膜5b的层叠膜)形成为n层(其中n为3或者更多的整数)氮化硅膜。在这一情况下，如图28中所示，在一个循环中执行步骤S1a(通过等离子体CVD方法来形成氮化硅膜作为张应力膜的步骤)和步骤S2a(使步骤S1a中沉积的氮化硅膜受到UV照射处理(通过UV照射来增加氮化硅膜的张应力)的步骤)，而不是上文描述的步骤S1、S2、S3和S4，并且反复执行共计n个循环(上文描述的图11的流程对应于反复执行两个循环的情况)。在这一情况下执行的步骤S1a的沉积氮化硅膜的步骤和步骤S2a的UV照射步骤(即前述一个循环)与上文描述的步骤S1和S2基本上相同，从而省略其描述。因此，形成由n层的氮化硅膜的层叠膜形成的前述氮化硅膜15。在第二变化的情况下，氮化硅膜15的膜厚度也为前述膜厚度Tab，并且在第二变化的情况下也建立了由前述表达式(2)L0/2＞Tab给定的关系。后续步骤与上文描述的图15和图16的步骤相同，并且相继执行上文描述的步骤S5(在氮化硅膜15之上形成氮化硅膜5c的步骤)和上文描述的步骤S6(在氮化硅膜5之上形成层间绝缘膜6的步骤))而氮化硅膜5c未受到任何UV照射处理。。
当在步骤S5中形成氮化硅膜5c时，在第二变化的情况下也建立了由前述表达式(5)L0/2≤Tabc给定的关系(即，由L0/2≤Tabc＝Tab+Tc给定的关系)，因此在第二变化的情况下也建立前述表达式(7)Lb/2≤Tc给定的关系。然而在上文描述的图12至图16中，间距Lb是在侧壁间隔体SW1的侧表面之上的氮化硅膜5b与侧壁间隔体SW2的侧表面之上的氮化硅膜5b之间的间距(距离)。对照而言，在第二变化的情况下，间距Lb是在侧壁间隔体SW1的侧表面之上的氮化硅膜15与侧壁间隔体SW2的侧表面之上的氮化硅膜15之间的间距(距离)。
第三变化。图29和图30是第三变化的半导体器件在其制造步骤中的主要部分横截面图。
在上文描述的步骤S5中形成氮化硅膜5c以获得上文描述的图15的结构之后，在第三实施方式中，如图29中所示，附加氮化硅膜5d进一步形成于氮化硅膜5c之上。然后如图30中所示，在上文描述的步骤S6中，层间绝缘膜6形成于附加氮化硅膜5d之上。
在第三变化的情况下，氮化硅膜5c之上形成的附加氮化硅膜5d可以用与氮化硅膜5c相同的方式形成并且可以与氮化硅膜5c相似地作为张应力膜来工作。在第三变化中，将作为张应力膜的氮化硅膜5形成为氮化硅膜5a、5b、5c和5d的层叠膜，但是尽管氮化硅膜5a和5b在沉积之后受到UV照射处理，但是氮化硅膜5c和5d未受到UV照射处理。也就是说，以与氮化硅膜5c相同的方式，也保持附加氮化硅膜5d未受到UV照射处理，并且在沉积附加氮化硅膜5d之后形成层间绝缘膜6而未执行任何UV照射处理。当附加氮化硅膜5d由多个氮化硅膜形成时，形成氮化硅膜5d的氮化硅膜未受到UV照射处理。因此，由膜5a、5b形成的第一绝缘膜的氢含量将低于附加绝缘膜5d的氢含量，而由膜5a、5b形成的第一绝缘膜的张应力将大于附加绝缘膜5d的张应力。
注意，在第三变化的情况下，氮化硅膜5d形成于氮化硅膜5c之上。然而，制造工艺在沉积氮化硅膜5c之后或者在沉积氮化硅膜5d之后未执行UV照射处理，而是转向形成层间绝缘膜6的步骤。因此，在减少步骤数目和制造时间方面更有利的是相应增加氮化硅膜5c的厚度(增加至与图29的氮化硅膜5c和5d的总厚度的水平相同的水平)并且如上文描述的图16中那样形成层间绝缘膜6而未在氮化硅膜5c之上形成另一氮化硅膜，而不是如在第三变化中那样形成氮化硅膜5c、然后在氮化硅膜5c之上进一步形成氮化硅膜5d。
第四变化。在本实施方式中，氮化硅膜5c未受到任何UV照射处理。然而，在另一形式中，在步骤S5中形成的氮化硅膜5c也可以受到UV照射处理(将称为第四变化)。图31是示出了与上文描述的图11对应的在第四变化中形成氮化硅膜5作为张应力膜的步骤的细节的工艺流程图。
在第四变化的情况下，氮化硅膜5c在步骤S5中通过等离子体CVD方法来形成，然后受到紫外线照射(图31的步骤S5a)。随后在步骤S6中，层间绝缘膜6形成于氮化硅膜5c之上。第四变化中的图31的工艺流程除了已经添加的步骤S5a之外与上文描述的图11的工艺流程相同。设置步骤S5a中在氮化硅膜5c上执行的UV照射处理中的紫外线光照度(用来照射氮化硅膜5c的紫外线光的照度)少于(低于)步骤S2和S4中的每一个中的UV照射处理中的紫外线光照度(在步骤S2中用来照射氮化硅膜5a的紫外线光的照度以及在步骤S4中用来照射氮化硅膜5b的紫外线光的照度)。
在第四变化中，在步骤S5a中在氮化硅膜5c上执行照度比在步骤S2和S4中的每一个中更低的UV照射处理以允许氮化硅膜5c的张应力增加，同时抑制由于前述界面18而产生的前述裂缝19。此外，在第四变化中，在步骤S2和S4中的每一个中在氮化硅膜5a和5b中的每一个上执行照度比在步骤S5a的UV照射处理中更高的UV照射处理，从而允许恰当和高效增加氮化硅膜5a和5b的张应力。因此，如在第四变化中那样，在步骤S5中形成氮化硅膜5c，然后使氮化硅膜5c受到照度比在步骤S2和S4中的每一个中更低的UV照射处理在最大化整个氮化硅膜5的张应力方面相当有利。另一方面，如在前述实施方式中那样，不在氮化硅膜5c上执行UV照射处理在最大程度地抑制或者防止产生前述裂缝19方面相当有利。
这里，UV照射处理是用于增加目标氮化硅膜(对应于步骤S2中的氮化硅膜5a和步骤S4中的氮化硅膜5b)的张应力的处理。因此，如果从另一观点来看第四变化，则可以认为在步骤S2和S4中的每一个中用于增加氮化硅膜(对应于步骤S2中的氮化硅膜5a和步骤S4中的氮化硅膜5b)的张应力的处理的条件不同于在步骤S5a中用于增加氮化硅膜5c的张应力的处理的条件。更具体而言，可以认为在步骤S5a中用于增加氮化硅膜5c的张应力的处理具有比在步骤S2和S4中的每一个中的用于增加氮化硅膜(对应于步骤S2中的氮化硅膜5a和步骤S4中的氮化硅膜5b)的张应力的处理的张应力增加作用更小的张应力增加作用。也就是说，在步骤S5a中的目标氮化物膜5c的张应力增加量小于在步骤S2和S4中的每一个中的目标氮化物膜(对应于步骤S2中的氮化硅膜5a和步骤S4中的氮化硅膜5b)的张应力增加量。
也有可能组合单独的第一至第四变化。
UV照射处理的替代
在步骤S2、S4、S2a和S5a的每一个中，已经执行UV照射处理，并且UV照射处理是用于增加待受到紫外线照射的目标氮化硅膜(对应于步骤S2中的氮化硅膜5a和步骤S4中的氮化硅膜5b)的张应力的处理。作为用于增加张应力的处理，最优选UV照射处理，但是除此之外也可以执行电子束照射处理、微波照射处理或者热处理。因此，在另一形式(变化)中，也可以执行电子束照射处理、微波照射处理或者热处理而不是UV照射处理(在步骤S2、S4、S2a和S5a中的每一个中的UV照射处理)以由此允许目标氮化硅膜(对应于步骤S2中的氮化硅膜5a和步骤S4中的氮化硅膜5b)的张应力增加。
电子束照射处理是用电子束照射目标氮化硅膜(对应于步骤S2中的氮化硅膜5a、步骤S4中的氮化硅膜5b和步骤S5a中的氮化硅膜5c)的处理。微波照射处理是用微波照射目标氮化硅膜(对应于步骤S2中的氮化硅膜5a、步骤S4中的氮化硅膜5b和步骤S5a中的氮化硅膜5c)的处理。热处理是是加热目标氮化硅膜(对应于步骤S2中的氮化硅膜5a、步骤S4中的氮化硅膜5b和步骤S5a中的氮化硅膜5c)(实际上与半导体衬底1一起加热)的处理。
在使得目标氮化硅膜(对应于步骤S2中的氮化硅膜5a和步骤S4中的氮化硅膜5b)的张应力在处理之后比在处理之前更大的处理条件之下执行作为用于增加张应力的处理而执行的UV照射处理、电子束照射处理、微波照射处理或者加热处理。
在UV照射处理、电子束照射处理、微波照射处理或者加热处理之中，UV照射处理具有最大张应力增加效果。因此，在张应力增加效果、简化制造工艺等方面，最优选UV照射处理作为用于增加张应力的处理(在步骤S2和S4中的每一个中执行的用于增加张应力的处理)。
另一方面，未受到任何UV照射处理的前述氮化硅膜5c在沉积之后未受到用于增加张应力的处理(用于通过UV照射处理、电子束照射处理、微波照射处理或者加热处理来增加氮化硅膜5c的张应力的处理)(尽管在前述第四变化的情况下执行用于增加张应力的处理)。
在上文描述的图31的第四变化中，当在步骤S2、S4和S5a中的每一个中执行电子束照射处理而不是UV照射处理时，设置步骤S5a中执行的电子束照射处理中的照度(电子束照度)少于(或者低于)步骤S2和S4中的每一个中执行的电子束照射处理中的照度(电子束照度)。此外，在上文描述的图31的第四变化中，当在步骤S2、S4和S5a中的每一个中执行微波照射处理而不是UV照射处理时，设置步骤S5a中执行的微波照射处理中的功率(微波功率)少于(或者低于)步骤S2和S4中的每一个中执行的微波照射处理中的功率(微波功率)。此外，在上文描述的图31的第四实施方式中，当在步骤S2、S4和S5a中的每一个中执行加热处理而不是UV照射处理时，设置步骤S5a中执行的加热处理中的温度(热处理温度)低于步骤S2和S4中的每一个中执行的加热处理中的温度(热处理温度)。
制造的半导体器件
在本实施方式中，执行UV照射处理作为用于进一步增加作为张应力膜而沉积的氮化硅膜的张应力的处理。氮化硅膜的张应力由于UV照射处理而增加的可能原因可以是氮化硅膜中的氢在UV照射之下解吸附以收缩氮化硅膜并且改变在氮化硅膜中的Si(硅)与N(氮)之间的键角，由此增加氮化硅膜的张应力。因此，可以认为在通过等离子体CVD方法沉积作为张应力膜的氮化硅膜中的氢含量比(Si-H键密度)在沉积的氮化硅膜受到UV照射处理时比在沉积的氮化硅膜未受到UV照射处理时更低。当在UV照射之前与之后的氢含量比之间进行比较时，在UV照射之后的氮化硅膜中的氢含量比(氢含量)是在UV照射之前的氮化硅膜中的氢含量比(氢含量)的近似1/3或者更少。例如，在UV照射之前约为13×1021个原子/立方厘米的氢含量在UV照射之后变成3×1021个原子/立方厘米(在这一情况下，在UV照射之后的氢含量是在UV照射之前的氢含量的3/13)。
也就是说，通过使用等离子体CVD方法来沉积作为张应力膜的氮化硅膜，并且通过UV照射处理从氮化硅膜解吸附其中的氢以减少氮化硅膜中的氢含量比(氢含量)，可以增加氮化硅膜的张应力。因而，制造的半导体器件具有作为张应力膜的氮化硅膜5，但是在形成氮化硅膜5的多个氮化硅膜5a、5b和5c之中，已经受到UV照射处理的氮化硅膜5a和5b中的每一个的氢含量比(氢含量)低于未受到UV照射处理的氮化硅膜5c的氢含量比(氢含量)。也就是说，在具有由满足由前述表达式(1)至(7)给定的关系的氮化硅膜5a、5b和5c的层叠膜形成的氮化硅膜5的半导体器件中，氮化硅膜5a和5b中的每一个的氢含量比(氢含量)低于氮化硅膜5c的氢含量比(氢含量)。因而，氢含量比(氢含量)高的氮化硅膜5c的压缩量小，从而可以防止前述裂缝19形成于氮化硅膜5c中。另一方面，氢含量比(氢含量)低的氮化硅膜5a和5b中的每一个压缩量大，从而可以高效增加氮化硅膜5的张应力。因此，有可能提高具有n沟道MISFET的半导体器件的性能。
如上所述，当在UV照射之前与之后的氢含量比之间进行比较时，在UV照射之后的氮化硅膜中的氢含量比(氢含量)是在UV照射之前的氮化硅膜中的氢含量比的近似1/3或者更少。因而，在制造的半导体器件中，氮化硅膜5a和5b中的每一个的氢含量比(氢含量)是氮化硅膜5c的氢含量比(氢含量)的近似1/3或者更少。
注意，在前述第一变化中，在制造的半导体器件中，氮化硅膜15(具有层15a和15b)中的氢含量比(氢含量)低于氮化硅膜5c的氢含量比(氢含量)(更具体为后者的近似1/3或者更少)。在前述第二变化的情况下，在制造的半导体器件中，形成氮化硅膜15的n层氮化硅膜中的每个氮化硅膜中的氢含量比(氢含量)低于氮化硅膜5c的氢含量比(氢含量)(更具体为后者的近似1/3或者更少)。在前述第三变化的情况下，在制造的半导体器件中，形成氮化硅膜15的氮化硅膜5a和5b中的氢含量比(氢含量)低于氮化硅膜5c和氮化硅膜5d中的每一个的氢含量比(氢含量)(更具体为后者的近似1/3或者更少)。
受到作为用于增加张应力的处理的UV照射处理的氮化硅膜15的张应力大于未受到UV照射处理的氮化硅膜5c的张应力，并且其间的量级关系在制造的半导体器件中也得以维持。
在氮化硅膜15如上文描述的图26和图27中所示由单层氮化硅膜形成的情况下，在制造的半导体器件中，氮化硅膜15的氢含量比(氢含量)低于氮化硅膜5c的氢含量比(氢含量)。此外，在氮化硅膜15如上文描述的图12至图16中所示由多个氮化硅膜(这里为氮化硅膜5a和5b)形成的情况下，在制造的半导体器件中，形成氮化硅膜15的每个氮化硅膜(这里为氮化硅膜5a和5b)的氢含量比(氢含量)低于氮化硅膜5c的氢含量比(氢含量)。
第二实施方式
在第二实施方式中，将对上文描述的技术应用于CMISFET(互补型金属绝缘体半导体场效应晶体管)的情况给出描述。
图32至图39是第二实施方式的半导体器件(这里为具有CMISFET的半导体器件)在其制造步骤中的主要部分横截面图。
如图32中所示，本实施方式的其中形成有半导体器件的半导体衬底1具有nMIS形成区域1A(形成n沟道MISFET的区域)和pMIS形成区域1B(形成p沟道MISFET的区域)。因此，图32中的nMIS形成区域1A和pMIS形成区域1B是同一半导体衬底1的不同平面区域。在nMIS形成区域1A中，通过执行与上文描述的图1至图6中相同的步骤来形成与上文描述的图6对应的结构。形成n沟道MISFET Qn的步骤与上文在第一实施方式中已经描述的步骤基本上相同。另一方面，在pMIS形成区域1B中，通过执行与上文描述的图1至图6的步骤相似的步骤(其中离子注入的杂质的导电类型相反的步骤)形成p沟道MISFET Qp。
下文是对制造步骤的简要描述。在隔离区域2形成于半导体衬底1中之后，向nMIS形成区域1A中离子注入p型杂质以形成p型阱PW，而向pMIS形成区域1B中离子注入n型杂质以形成n型阱NW。然后，栅极绝缘膜4和栅极电极GE形成于nMIS形成区域1A和pMIS形成区域1B中的每一个中。然后，向p型阱PW的位于栅极电极GE的两侧的每个区域中离子注入n型杂质以在nMIS形成区域1A中形成n-型半导体区域(扩展区域)EX1，而向n型阱NW的位于栅极电极GE的两侧上的每个区域中离子注入p型杂质以在pMIS形成区域1B中形成p-型半导体区域(扩展区域)EX2。然后，侧壁间隔体SW形成于nMIS形成区域1A的栅极电极GE的侧壁之上和pMIS形成区域1B的栅极电极GE的侧壁之上。然后，向p型阱PW的位于栅极电极GE和侧壁SW的两侧的每个区域中离子注入n型杂质以在nMIS形成区域1A中形成n+型半导体区域SD1(源极/漏极区域)，而向n型阱NW的位于n型阱NW的栅极电极GE和侧壁间隔体SW的两侧的区域中离子注入p型杂质以在pMIS形成区域1B中形成p+型半导体区域SD2(源极/漏极区域)。随后，使用硅化物技术，金属硅化物层4形成于nMIS形成区域1A中的n沟道MISFET Qn的栅极电极GE和源极/漏极区域(n+型半导体区域SD1)之上(GE和SD1的上层部分中)以及pMIS形成区域1B中的p沟道MISFET Qp的栅极电极GE和源极/漏极区域(p+型半导体区域SD2)之上(GE和SD2的上层部分中)。
接着，如图33中所示，执行前述第一实施方式的步骤S1、S2、S3、S4和S5以形成由氮化硅膜5a、5b和5c的层叠膜形成的氮化硅膜5。由于上文已经描述步骤S1、S2、S3、S4和S5，所以这里省略其描述。在本实施方式中，也通过用前述第一实施方式的步骤S1、S2、S3、S4和S5形成由氮化硅膜5a、5b和5c的层叠膜形成的氮化硅膜5，可以获得如在前述第一实施方式中描述的效果。
氮化硅膜5形成于半导体衬底1的整个主表面之上。因此，在本实施方式中，氮化硅膜5形成于nMIS形成区域1A和pMIS形成区域1B中的每一个中以便覆盖nMIS形成区域1A中的栅极电极GE和侧壁间隔体SW以及pMIS形成区域1B中的栅极电极GE和侧壁间隔体SW。如在前述第一实施方式中描述的那样，氮化硅膜5为张应力膜。
接着，如图34中所示，执行前述第一实施方式的步骤S6以形成层间绝缘膜6。形成于半导体衬底1的整个主表面之上的层间绝缘膜6形成于nMIS形成区域1A和pMIS形成区域1B中的每一个中。层间绝缘膜6形成于nMIS形成区域1A中的氮化硅膜5之上和pMIS形成区域1B中的氮化硅膜5之上。
接着，如图35中所示，去除pMIS形成区域1B中的层间绝缘膜6和氮化硅膜5。这时，留下nMIS形成区域1A中的层间绝缘膜6和氮化硅膜5而未去除。这可以例如通过使用光刻方法在nMIS形成区域1A中的层间绝缘膜6之上形成光致抗蚀剂图案(未示出)并且使用光致抗蚀剂图案作为蚀刻掩模干法蚀刻pMIS形成区域1B中的层间绝缘膜6和氮化硅膜5来实现。
接着，如图36中所示，在半导体衬底1的整个主表面之上，形成绝缘膜41(更具体为氮化硅膜41)作为用于压缩应力的绝缘膜。在pMIS形成区域1B中，绝缘膜41形成于半导体衬底1的主表面(包括金属硅化物层4的上表面)之上以便覆盖栅极电极GE、侧壁间隔体SW和p+型半导体区域SD2。另一方面，在nMIS形成区域1A中，绝缘膜41形成于层间绝缘膜6之上。绝缘膜41为压缩应力膜并且优选由氮化硅形成。
可以通过等离子体CVD方法来形成绝缘膜41以允许通过控制在其形成期间用于膜沉积的条件(比如膜沉积温度、膜沉积气体的类型、气体的压强和RF功率)来充当压缩应力膜。
接着，如图37中所示，在半导体衬底1的整个主表面之上(即在绝缘膜41之上)，形成层间绝缘膜42。在nMIS形成区域1A和pMIS形成区域1B中的每一个中，层间绝缘膜42形成于绝缘膜41之上。对于层间绝缘膜42而言，优选以与用于层间绝缘膜6相同的方式使用氧化硅型绝缘膜(即氧化物型绝缘膜)。
接着，如图38中所示，去除nMIS形成区域1A中的层间绝缘膜42。这时，留下pMIS形成区域1B中的层间绝缘膜42和绝缘膜41而未去除。这可以例如通过使用光刻方法在pMIS形成区域1B中的层间绝缘膜42之上形成光致抗蚀剂图案(未示出)并且使用光致抗蚀剂图案作为蚀刻掩模干法蚀刻nMIS形成区域1A中的层间绝缘膜42来实现。
接着，如图39中所示，去除nMIS形成区域1A中的绝缘膜41。这时，留下pMIS形成区域1B中的层间绝缘膜42和绝缘膜41而未去除。这可以例如通过使用pMIS形成区域1B中的层间绝缘膜42之上的光致抗蚀剂图案(未示出)作为蚀刻掩模干法蚀刻nMIS形成区域1A中的绝缘膜41来实现。
因而，如图39中所示，获得如下结构，在该结构中，在nMIS形成区域1A中，氮化硅膜5(包括第一绝缘膜(包括5a和5b)以及第二绝缘膜5c)及其之上的层间绝缘膜6(第三绝缘膜)的层叠膜形成于半导体衬底1之上以便覆盖栅极电极GE和侧壁间隔体SW，而在pMIS形成区域1B中，绝缘膜41(第四绝缘膜)及其之上的层间绝缘膜42(第五绝缘膜)的层叠膜形成于半导体衬底1之上以便覆盖栅极电极GE和侧壁间隔体SW。随后，也可以执行CMP处理用于使nMIS形成区域1A中的层间绝缘膜6的上表面的高度与pMIS形成区域1B中的层间绝缘膜42的上表面的高度相等。
随后，如上文使用图9和图10描述的那样，形成前述接触孔CNT，前述插塞PG形成于接触孔CNT中，并且进一步形成前述绝缘膜7和布线线路M1，但是省略其描述。注意，在nMIS形成区域1A中，形成前述接触孔CNT以便延伸穿过包括层间绝缘膜6和氮化硅膜5的层叠膜(层叠绝缘膜)，而在pMIS形成区域1B中形成前述接触孔CNT以便延伸穿过包括层间绝缘膜42和绝缘膜41的层叠膜(层叠绝缘膜)。
在本实施方式中，在nMIS形成区域1A中，形成作为张应力膜的氮化硅膜5以便覆盖n沟道MISFET Qn。因而，出现增加每个n沟道MISFET Qn的沟道区域中的电子迁移率等以允许n沟道MISFET Qn的沟道中流动的接通电流增加。另一方面，在pMIS形成区域1B中，形成作为压缩应力膜的绝缘膜41以便覆盖p沟道MISFET Qp。因而，出现增加每个p沟道MISFET Qp的沟道区域中的空穴迁移率等以允许p沟道MISFET Qp的沟道中流动的接通电流增加。因此，有可能提高包括CMISFET的半导体器件的性能。
也有可能将前述第一实施方式应用于具有CMISFET的半导体器件而无需修改。在这一情况下，在获得上文描述的图34的结构之后，形成前述接触孔CNT和前述插塞PG而未执行上文描述的图35至图39的步骤。然后，在有插塞PG掩埋于其中的层间绝缘膜6之上形成前述绝缘膜7和布线线路M1。由于在氮化硅膜5和层间绝缘膜6形成于nMIS形成区域1A和pMIS形成区域1B中的每一个中的状态下形成前述接触孔CNT和插塞PG，所以在图34的nMIS形成区域1A和pMIS形成区域1B中的每一个中，如上文描述的图9中所示形成前述接触孔CNT以便延伸穿过包括氮化硅膜5和层间绝缘膜6的多层膜并且插塞PG掩埋于其中。在这一情况下，在nMIS形成区域1A中，形成作为张应力膜的氮化硅膜5以便覆盖n沟道MISFET Qn。因而，出现增加每个n沟道MISFET Qn的沟道区域中的电子迁移率等以允许n沟道MISFET Qn的沟道中流动的接通电流增加。然而，在pMIS形成区域1B中，未形成压缩应力膜，从而没有可能增加pMIS形成区域1B中的每个p沟道MISFT Qp的沟道区域中的空穴迁移率。因此，优选将前述第一实施方式应用于具有如下CMISFET的半导体器件，在该CMISFET中希望优先提高每个n沟道MISFET的沟道区域中的载流子(这里为电子)迁移率。另外，在这一情况下，可以抑制(减少)制造步骤数目，这在减少成本方面也有利。
此外，在前述第二实施方式中，nMIS形成区域1A具有张应力膜(这里为氮化硅膜5)而pMIS形成区域1B具有压缩应力膜(这里为绝缘膜41)。这允许提高nMIS形成区域1A的n沟道MISFETQn和pMIS形成区域1B的p沟道MISFET Qp中的每个MISFET的沟道区域中的载流子迁移率。因此，通过将前述第一实施方式应用于具有这样的CMISFET的半导体器件来实现大量效果，在这样的CMISFET中希望提高n沟道MISFET和p沟道MISFET中的每个MISFET的沟道区域中的空穴迁移率。
虽然本发明人所实现的本发明在之前已基于其实施方式详细描述，但是本发明并不限于前述的各个实施方式。将理解可以在未脱离本发明主旨的范围内在本发明中进行各种改变和修改。
本发明在应用于半导体器件及其制造技术时有用。

Claims (26)

1.一种半导体器件，包括：
半导体衬底；
第一栅极电极和第二栅极电极，各自形成于所述半导体衬底的主表面之上并且彼此相邻；
第一侧壁间隔体，形成于所述第一栅极电极的与所述第二栅极电极相对的第一侧壁之上；
第二侧壁间隔体，形成于所述第二栅极电极的与所述第一栅极电极相对的第二侧壁之上；
包括硅和氮的第一绝缘膜，形成于所述半导体衬底的所述主表面之上以便覆盖所述第一栅极电极和所述第二栅极电极以及所述第一侧壁间隔体和所述第二侧壁间隔体；
包括硅和氮的第二绝缘膜，形成于所述第一绝缘膜之上以便覆盖所述第一栅极电极和所述第二栅极电极以及所述第一侧壁间隔体和所述第二侧壁间隔体；以及
基于氧化硅的第三绝缘膜，形成于所述第二绝缘膜之上以便覆盖所述第一栅极电极和所述第二栅极电极以及所述第一侧壁间隔体和所述第二侧壁间隔体，
其中，当在所述第一侧壁间隔体与所述第二侧壁间隔体之间的间距为L0、所述第一绝缘膜的膜厚度为T1、在所述第一侧壁间隔体的侧表面之上的所述第一绝缘膜与所述第二侧壁间隔体的侧表面之上的所述第一绝缘膜之间的间距为L1并且所述第二绝缘膜的膜厚度为T2时，满足L0/2>T1并且L1/2≤T2，以及
其中所述第一绝缘膜的氢含量低于所述第二绝缘膜的氢含量。
2.根据权利要求1所述的半导体器件，
其中所述第一绝缘膜的氢含量不多于所述第二绝缘膜的氢含量的1/3。
3.根据权利要求2所述的半导体器件，
其中所述第一绝缘膜的张应力大于所述第二绝缘膜的张应力。
4.根据权利要求3所述的半导体器件，
其中所述第一绝缘膜由多个氮化硅膜的层叠膜形成，以及
其中形成所述第一绝缘膜的每个所述氮化硅膜的氢含量低于所述第二绝缘膜的氢含量。
5.根据权利要求4所述的半导体器件，
其中所述第一栅极电极和所述第二栅极电极中的每个栅极电极为n沟道MISFET的栅极电极。
6.根据权利要求5所述的半导体器件，还包括：
接触孔，形成于所述第三绝缘膜、所述第二绝缘膜和所述第一绝缘膜中；以及
导电插塞，形成于所述接触孔中。
7.根据权利要求3所述的半导体器件，
其中所述第一绝缘膜包括一层氮化硅膜。
8.根据权利要求3所述的半导体器件，还包括：
附加绝缘膜，在所述第二绝缘膜与所述第三绝缘膜之间，其中：
所述第一绝缘膜的氢含量低于所述附加绝缘膜的氢含量；以及
所述第一绝缘膜的张应力大于所述附加绝缘膜的张应力。
9.一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的主表面之上形成彼此相邻的第一栅极电极和第二栅极电极；
(b)在所述第一栅极电极的与所述第二栅极电极相对的第一侧壁之上形成第一侧壁间隔体而在所述第二栅极电极的与所述第一栅极电极相对的第二侧壁之上形成第二侧壁间隔体；
(c)在所述半导体衬底的所述主表面之上形成包括硅和氮的第一绝缘膜以便覆盖所述第一栅极电极和所述第二栅极电极以及所述第一侧壁间隔体和所述第二侧壁间隔体；
(d)在所述第一绝缘膜之上形成包括硅和氮的第二绝缘膜以便覆盖所述第一栅极电极和所述第二栅极电极以及所述第一侧壁间隔体和所述第二侧壁间隔体；以及
(e)在所述第二绝缘膜之上形成基于氧化硅的第三绝缘膜以便覆盖所述第一栅极电极和所述第二栅极电极以及所述第一侧壁间隔体和所述第二侧壁间隔体，
其中，当在各自在所述步骤(b)中形成的所述第一侧壁间隔体与所述第二侧壁间隔体之间的间距为L0、所述步骤(c)中的所述第一绝缘膜的沉积膜厚度为T1、在所述步骤(d)中形成所述第二绝缘膜之前的阶段在所述第一侧壁间隔体的侧表面之上的所述第一绝缘膜与所述第二侧壁间隔体的侧表面之上的所述第一绝缘膜之间的间距为L1并且所述步骤(d)中的所述第二绝缘膜的沉积膜厚度为T2时，满足L0/2>T1并且L1/2≤T2，
其中在所述步骤(c)中形成的所述第一绝缘膜在所述步骤(d)中形成所述第二绝缘膜之前受到用于增加所述第一绝缘膜的张应力的处理，以及
其中在所述步骤(d)中形成的所述第二绝缘膜在所述步骤(e)中形成所述第三绝缘膜之前未受到用于增加所述第二绝缘膜的张应力的处理。
10.根据权利要求9所述的制造半导体器件的方法，
其中所述用于增加所述第一绝缘膜的张应力的处理为来自下列分组中的一个，所述分组包括：紫外线照射处理、电子束照射处理、微波照射处理和热处理。
11.根据权利要求10所述的制造半导体器件的方法，
其中所述用于增加所述张应力的处理为所述紫外线照射处理，以及
其中，在所述步骤(c)中形成所述第一绝缘膜之后而在所述步骤(d)中形成所述第二绝缘膜之前，所述第一绝缘膜受到所述紫外线照射处理；以及
其中，在所述步骤(d)中形成所述第二绝缘膜之后而在所述步骤(e)中形成所述第三绝缘膜之后，所述第二绝缘膜未受到所述紫外线照射处理。
12.根据权利要求11所述的制造半导体器件的方法，
其中所述第一栅极电极和所述第二栅极电极中的每个栅极电极为n沟道MISFET的栅极电极。
13.根据权利要求12所述的制造半导体器件的方法，
其中，在所述紫外线照射处理之后，在所述步骤(c)中形成的所述第一绝缘膜的张应力大于在所述步骤(d)中形成的所述第二绝缘膜的张应力。
14.根据权利要求13所述的制造半导体器件的方法，
其中，在所述步骤(c)中，在通过等离子体CVD方法来沉积所述第一绝缘膜之后，所述第一绝缘膜受到所述紫外线照射处理而未暴露于大气气体，以及
其中，在所述步骤(d)中，在所述第一绝缘膜的所述紫外线照射处理之后，通过等离子体CVD方法来沉积所述第二绝缘膜而未暴露于所述大气气体。
15.根据权利要求9所述的制造半导体器件的方法，在所述步骤(c)中包括通过以下步骤来形成所述第一绝缘膜：
(c1)形成氮化硅膜；
(c2)使所述氮化硅膜受到用于增加所述氮化硅膜的张应力的处理；以及
(c3)重复步骤(c1)和(c2)多次以由此形成所述第一绝缘膜为包括多个氮化硅膜的层叠膜，每个氮化硅膜受到用于增加其张应力的处理。
16.根据权利要求9所述的制造半导体器件的方法，
其中在所述步骤(c)中，通过等离子体CVD方法来形成所述第一绝缘膜，以及
其中在所述步骤(d)中，通过等离子体CVD方法来形成所述第二绝缘膜。
17.根据权利要求16所述的制造半导体器件的方法，
其中在所述步骤(c)中，通过所述等离子体CVD方法来形成所述第一绝缘膜的温度不少于400℃，以及
其中在所述步骤(d)中，通过所述等离子体CVD方法来形成所述第二绝缘膜的温度不少于400℃。
18.根据权利要求9所述的制造半导体器件的方法，还包括以下步骤：
(f)在所述步骤(e)之后，在所述第三绝缘膜、所述第二绝缘膜和所述第一绝缘膜中形成接触孔；以及
(g)在所述接触孔中形成导电插塞。
19.根据权利要求9所述的制造半导体器件的方法，其中
形成所述第一绝缘膜为一层氮化硅膜，
所述第一绝缘膜的氢含量低于所述第二绝缘膜的氢含量，以及
所述第一绝缘膜的张应力大于所述第二绝缘膜的张应力。
20.根据权利要求9所述的制造半导体器件的方法，还包括以下步骤：
在形成所述第三绝缘膜之前，在所述第二绝缘膜之上形成附加绝缘膜，从而：
所述第一绝缘膜的氢含量低于所述附加绝缘膜的氢含量；以及
所述第一绝缘膜的张应力大于所述附加绝缘膜的张应力。
21.一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的主表面之上形成彼此相邻的第一栅极电极和第二栅极电极；
(b)在所述第一栅极电极的与所述第二栅极电极相对的第一侧壁之上形成第一侧壁间隔体而在所述第二栅极电极的与所述第一栅极电极相对的第二侧壁之上形成第二侧壁间隔体；
(c)在所述半导体衬底的所述主表面之上形成包括硅和氮的第一绝缘膜以便覆盖所述第一栅极电极和所述第二栅极电极以及所述第一侧壁间隔体和所述第二侧壁间隔体；
(d)在所述第一绝缘膜之上形成包括硅和氮的第二绝缘膜以便覆盖所述第一栅极电极和所述第二栅极电极以及所述第一侧壁间隔体和所述第二侧壁间隔体；以及
(e)在所述第二绝缘膜之上形成基于氧化硅的第三绝缘膜以便覆盖所述第一栅极电极和所述第二栅极电极以及所述第一侧壁间隔体和所述第二侧壁间隔体，
其中，当在各自在所述步骤(b)中形成的所述第一侧壁间隔体与所述第二侧壁间隔体之间的间距为L0、所述步骤(c)中的所述第一绝缘膜的沉积膜厚度为T1、在所述步骤(d)中形成所述第二绝缘膜之前的阶段在所述第一侧壁间隔体的侧表面之上的所述第一绝缘膜与所述第二侧壁间隔体的侧表面之上的所述第一绝缘膜之间的间距为L1并且所述步骤(d)中的所述第二绝缘膜的沉积膜厚度为T2时，满足L0/2>T1并且L1/2≤T2，
其中在所述步骤(c)中形成的所述第一绝缘膜在沉积所述第一绝缘膜之后受到用于增加所述第一绝缘膜的张应力的第一处理，
其中在所述步骤(d)中形成的所述第二绝缘膜在沉积所述第二绝缘膜之后受到用于增加所述第二绝缘膜的张应力的第二处理，以及
其中用于所述第一处理的条件和用于所述第二处理的条件互不相同。
22.根据权利要求21所述的制造半导体器件的方法，
其中所述第一处理增加所述第一绝缘膜的张应力比所述第二处理增加所述第二绝缘膜的张应力更多。
23.根据权利要求22所述的制造半导体器件的方法，
其中所述第一处理和所述第二处理中的每个处理为紫外线照射处理，以及
其中所述第二处理中的紫外线照度低于所述第一处理中的紫外线照度。
24.根据权利要求21所述的制造半导体器件的方法，在所述步骤(c)中包括通过以下步骤来形成所述第一绝缘膜：
(c1)形成氮化硅膜；
(c2)使所述氮化硅膜受到用于增加所述氮化硅膜的张应力的处理；以及
(c3)重复步骤(c1)和(c2)多次以由此形成所述第一绝缘膜为包括多个氮化硅膜的层叠膜，每个氮化硅膜受到用于增加其张应力的处理，并且每个氮化硅膜具有比所述第二绝缘膜的张应力更大的张应力。
25.一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的主表面之上形成彼此相邻的第一栅极电极和第二栅极电极；
(b)在所述第一栅极电极的与所述第二栅极电极相对的第一侧壁之上形成第一侧壁间隔体而在所述第二栅极电极的与所述第一栅极电极的第二侧壁之上形成第二侧壁间隔体；
(c)在所述半导体衬底的所述主表面之上形成包括硅和氮的第一绝缘膜以便覆盖所述第一栅极电极和所述第二栅极电极以及所述第一侧壁间隔体和所述第二侧壁间隔体，然后使所述第一绝缘膜受到用于增加其张应力的处理；
(d)在所述第一绝缘膜之上形成包括硅和氮的第二绝缘膜以便覆盖所述第一栅极电极和所述第二栅极电极以及所述第一侧壁间隔体和所述第二侧壁间隔体；以及
(e)在所述第二绝缘膜之上形成基于氧化硅的第三绝缘膜以便覆盖所述第一栅极电极和所述第二栅极电极以及所述第一侧壁间隔体和所述第二侧壁间隔体而未首先使所述第二绝缘膜受到用于增加所述第二绝缘膜的张应力的处理，其中：
所述第一绝缘膜的氢含量低于所述第二绝缘膜的氢含量；以及
所述第一绝缘膜的张应力大于所述第二绝缘膜的张应力；
其中，当在所述第一侧壁间隔体与所述第二侧壁间隔体之间的间距为L0、所述第一绝缘膜的膜厚度为T1、在所述第一侧壁间隔体的侧表面之上的所述第一绝缘膜与所述第二侧壁间隔体的侧表面之上的所述第一绝缘膜之间的间距为L1并且所述第二绝缘膜的膜厚度为T2时，满足L0/2>T1并且L1/2≤T2。
26.一种互补型金属绝缘体半导体场效应晶体管(CMISFET)，包括：
n沟道MISFET，包括：
第一栅极电极和第二栅极电极，彼此相邻形成；
第一侧壁间隔体，形成于所述第一栅极电极的与所述第二栅极电极相对的第一侧壁之上；
第二侧壁间隔体，形成于所述第二栅极电极的与所述第一栅极电极相对的第二侧壁之上；
包括硅和氮的第一绝缘膜，形成于半导体衬底的主表面之上以便覆盖所述第一栅极电极和所述第二栅极电极以及所述第一侧壁间隔体和所述第二侧壁间隔体；
包括硅和氮的第二绝缘膜，形成于所述第一绝缘膜之上以便覆盖所述第一栅极电极和所述第二栅极电极以及所述第一侧壁间隔体和所述第二侧壁间隔体；以及
基于氧化硅的第三绝缘膜，形成于所述第二绝缘膜之上以便覆盖所述第一栅极电极和所述第二栅极电极以及所述第一侧壁间隔体和所述第二侧壁间隔体，
其中所述第一绝缘膜的氢含量低于所述第二绝缘膜的氢含量；以及
所述第一绝缘膜的张应力大于所述第二绝缘膜的张应力；
其中，当在所述第一侧壁间隔体与所述第二侧壁间隔体之间的间距为L0、所述第一绝缘膜的膜厚度为T1、在所述第一侧壁间隔体的侧表面之上的所述第一绝缘膜与所述第二侧壁间隔体的侧表面之上的所述第一绝缘膜之间的间距为L1并且所述第二绝缘膜的膜厚度为T2时，满足L0/2>T1并且L1/2≤T2；以及
p沟道MISFET，包括：
第三栅极电极和第四栅极电极，彼此相邻形成；
第三侧壁间隔体，形成于所述第三栅极电极的与所述第四栅极电极相对的第一侧壁之上；
第四侧壁间隔体，形成于所述第四栅极电极的与所述第三栅极电极相对的第二侧壁之上；
包括硅和氮的第四绝缘膜，形成于所述半导体衬底的所述主表面之上以便覆盖所述第三栅极电极和所述第四栅极电极以及所述第三侧壁间隔体和所述第四侧壁间隔体；以及
基于氧化硅的第五绝缘膜，形成于所述第四绝缘膜之上以便覆盖所述第三栅极电极和所述第四栅极电极以及所述第三侧壁间隔体和所述第四侧壁间隔体；
其中：
形成所述第四绝缘膜以便提供压缩应力。
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