TW202013602A - 積體電路結構的製作方法 - Google Patents

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莫如娜 阿比里杰斯 柯德博
峰地輝
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台灣積體電路製造股份有限公司
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Abstract

本發明提供積體電路結構的製作方法。方法包括圖案化半導體基板上的介電層，以形成溝槽並露出溝槽中的導電結構；進行離子佈植製程，將摻雜物種導入溝槽中的介電層的側壁，以形成阻障層於介電層的側壁上，阻障層具有緻密化的結構以有效避免互相擴散，並具有改質表面特性以促進由下至上的沉積；以及進行由下至上的沉積，將金屬材料填入溝槽，以形成金屬插塞著陸在導電結構上。

Description

積體電路結構的製作方法
本發明實施例關於半導體裝置的形成方法，更特別關於金屬插塞的形成方法。
半導體產業已進展至奈米技術製程節點，以求更高裝置密度、更高效能、與更低成本。隨著上述進展，來自製作與設計的挑戰造成三維設計的發展，比如鰭狀場效電晶體裝置。一般的鰭狀場效電晶體裝置的製作方法，係自基板延伸薄的鰭狀物或鰭狀結構。鰭狀物通常包含矽並形成電晶體裝置的主體。電晶體的通道形成於此垂直鰭狀物中。閘極位於鰭狀物上(比如包覆鰭狀物)。此種型態的閘極對通道的控制性較大。鰭狀場效電晶體裝置的其他優點包含減少短通道效應與提高電流。
然而習知的鰭狀場效電晶體裝置結構仍具有一些缺點。舉例來說，鰭狀場效電晶體裝置的接點具有較小尺寸，造成高接點電阻。鰭狀場效電晶體裝置的習知接點亦包含阻障層，此亦減少接點孔的尺寸。此外，填充金屬至接點孔為另一挑戰或考量，其可能產生空洞或其他缺陷。
因此現有鰭狀場效電晶體裝置通常適用於其發展目的，但無法完全符合所有方面的需求。
本發明一實施例關於積體電路結構的製作方法。方法包括圖案化半導體基板上的介電層，以形成溝槽並露出溝槽中的導電結構；進行離子佈植製程，將摻雜物種導入溝槽中的介電層的側壁，以形成阻障層於介電層的側壁上，阻障層具有緻密化的結構以有效避免互相擴散，並具有改質表面特性以促進由下至上的沉積；以及進行由下至上的沉積，將金屬材料填入溝槽，以形成金屬插塞著陸在導電結構上。
本發明另一實施例關於積體電路結構的製作方法。方法包括形成溝槽於基板上的介電層中，以露出溝槽中的導電結構；進行離子佈植製程，將摻雜物種導入溝槽中介電層的側壁以形成阻障層，阻障層的厚度大於2nm且摻雜濃度大於10原子%，以有效避免互相擴散；以及進行由下至上的沉積，將金屬材料填入溝槽，其中阻障層具有改質表面特性，以促進由下至上的沉積。
本發明又一實施例關於積體電路結構，其包括半導體基板；介電層，位於半導體基板上，介電層包括溝槽，溝槽具有介電層的改質側壁表面，其佈植有摻雜物種，而改質側壁表面的厚度大於2nm且摻雜濃度大於10原子%；以及金屬插塞在溝槽中，且金屬插塞接觸改質側壁表面並著陸在導電結構上。
下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接或物理接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本揭露之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
此外，當數值或數值範圍的描述有「約」、「近似」、或類似用語時，除非特別說明，否則其包含所述數值的+/-10%，如本技術領域中具有通常知識者所理解。舉例來說，用語「約5nm」包含的尺寸範圍介於4.5nm至5.5nm之間。
本發明實施例關於但不限於形成金屬插塞的方法，比如採用材料改質形成的接點或通孔。本發明實施例之一種半導體裝置，其製程可實施鰭狀場效電晶體裝置。在此考量下，鰭狀場效電晶體裝置在半導體產業中日益普及。鰭狀場效電晶體裝置可為互補式金氧半裝置，其包含p型金氧半鰭狀場效電晶體裝置與n型金氧半鰭狀場效電晶體裝置。下述內容可採用一或多個鰭狀場效電晶體的例子，以說明本發明的多種實施例。但應理解本發明實施例並不侷限於鰭狀場效電晶體裝置，除非以申請專利範圍特別限定。
圖1係一例中，鰭狀場效電晶體裝置結構100的透視圖，鰭狀場效電晶體裝置結構100包含半導體基板102。半導體基板102的組成可為矽或其他半導體材料。在其他或額外實施例中，半導體基板102可包含其他半導體元素材料如鍺。在一些實施例中，半導體基板102的組成為半導體化合物如碳化矽、砷化鎵、砷化銦、或磷化銦。在一些實施例中，半導體基板102的組成為半導體合金如矽鍺、碳化矽鍺、磷砷化鎵、或磷化鎵銦。在一些實施例中，半導體基板102包括磊晶層。舉例來說，半導體基板102可包含磊晶層於基體半導體上。鰭狀場效電晶體裝置結構100包括n型鰭狀場效電晶體裝置結構104與p型鰭狀場效電晶體裝置結構106。
鰭狀場效電晶體裝置結構100亦可包含一或多個鰭狀結構108 (比如矽的鰭狀物)，其自半導體基板102延伸(在Z方向中)，並被鰭狀物間隔物110圍繞(在Y方向中)。鰭狀結構108可在X方向中延伸，並可視情況包含鍺。鰭狀結構108的形成方法可採用合適製程，比如光微影與蝕刻製程。在一些實施例中，採用乾蝕刻或電漿製程，自半導體基板102蝕刻出鰭狀結構108。在一些其他實施例中，鰭狀結構108的形成方法可為雙重圖案化製程、多重圖案化製程、或間隔物圖案化製程。舉例來說，雙重圖案化製程將圖案分成兩個交錯的圖案，以建立圖案於基板上。雙重圖案化製程可增加結構(如鰭狀物)的密度。鰭狀結構108亦包含磊晶成長的材料，其沿著鰭狀結構108的部份可作為鰭狀場效電晶體裝置結構100的源極/汲極結構112。在一些實施例中，n型鰭狀場效電晶體104所用的源極/汲極結構112包括摻雜n型摻質的半導體材料，比如磷化矽、碳磷化矽、或III-V族半導體材料(如磷化銦、砷化鎵、砷化鋁、砷化銦、砷化鋁銦、或砷化鎵銦)。p型鰭狀場效電晶體106所用的源極/汲極結構112包括摻雜p型摻質的半導體材料，比如硼化矽、硼化矽鍺、硼化鍺、或III-V族半導體材料(如矽、矽鍺、硼化矽鍺、鍺、銻化銦、銻化鎵、或銻化鎵銦)。
形成隔離結構114 (如淺溝槽隔離結構)以圍繞鰭狀結構108。在一些實施例中，隔離結構114圍繞鰭狀結構108的下側部份，而鰭狀結構108的上側部份自隔離結構114凸起，如圖1所示。換言之，鰭狀結構108的一部份埋置於隔離結構114中。隔離結構114避免電性干擾或串音。
鰭狀場效電晶體裝置結構100亦包含閘極堆疊結構116，其包括閘極介電層116A、閘極介電層116A上的閘極116B、與閘極116B之側壁上的閘極間隔物116C。閘極介電層116A可包含介電材料，比如氧化矽、氮化矽、氮氧化矽、具有高介電常數的介電材料、或上述之組合。高介電常數介電材料的例子包含氧化鉿、氧化鋯、氧化鋁、氧化鉿-氧化鋁合金、鉿矽化物、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、類似物、或上述之組合。
閘極116B可包含多晶矽或金屬。金屬包含氮化鉭、鎳矽化物、鈷矽化物、鉬、銅、鎢、鋁、鈷、鋯、鉑、或其他可行材料。閘極116B可由閘極後製製程(或閘極置換製程)形成。
閘極間隔物116C可包含任何合適的介電材料，比如半導體氧化物、半導體氮化物、半導體碳化物、半導體氮氧化物、其他合適的介電材料、及/或上述之組合。閘極間隔物116C可具有多個膜，比如兩個膜(氧化矽膜與氮化矽膜)或三個膜(氧化矽膜、氮化矽膜、與氧化矽膜)。閘極間隔物116C與鰭狀物間隔物110可由相同程序形成，其包含沉積與非等向蝕刻。
在一些實施例中，閘極堆疊結構116包括額外的層狀物，比如界面層、蓋層、擴散及/或阻障層、或其他可行的層狀物。在一些實施例中，閘極堆疊結構116形成於鰭狀結構108的中心部份上。在一些其他實施例中，多個閘極堆疊結構116形成於鰭狀結構108上。在一些其他實施例中，閘極堆疊結構116包括虛置閘極堆疊，其於進行高熱預算製程之後，將置換成金屬閘極。
閘極堆疊結構116的形成方法為沉積製程、光微影製程、與蝕刻製程。沉積製程包括化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、電鍍、其他合適方法、及/或上述之組合。光微影製程包括塗佈光阻(如旋轉塗佈)、軟烘烤、對準光罩、曝光、曝光後烘烤、顯影光阻、沖洗、與乾燥(如硬烘烤)。蝕刻製程包含乾蝕刻製程或濕蝕刻製程。在其他實施例中，實施光微影製程或改用其他合適方法如無光罩光微影、電子束寫入、或離子束寫入。
一或多個接點118形成於源極/汲極結構112上，亦可耦接至內連線結構。接點118包含金屬並著陸於源極/汲極結構112上。鰭狀場效電晶體裝置結構100亦可包含層間介電層120形成於半導體基板102上，以提供多種導電結構(如閘極116B與源極/汲極結構112)所需的隔離功能。層間介電層120包含一或多種介電材料，且其形成方法可為沉積與化學機械研磨。圖1中的層間介電層120以虛線繪示如透明結構，以顯示多種構件如閘極堆疊結構116、源極/汲極結構112、與接點118。
鰭狀場效電晶體裝置比習知場效電晶體裝置(又稱作平面場效電晶體裝置)具有多種優點。這些優點可包含較佳的晶片面積效率、改善載子遷移率、以及製程可與平面裝置的製程相容。因此亟需設計採用鰭狀場效電晶體裝置的積體電路晶片，以用於部份或全部的積體電路晶片。
然而習知的鰭狀場效電晶體製程仍具有缺點。舉例來說，由於關鍵尺寸縮小、電路圖案密度、與鰭狀結構108的三維輪廓，鰭狀場效電晶體的閘極堆疊與源極/汲極所用的接點具有不同考量。金屬插塞電阻需低到能降低寄生電容與內連線電容，以達進階電晶體中的高驅動電流。由於關鍵尺寸大幅縮小，若採用現有阻障層，則更難以控制進階節點中的金屬插塞之電阻效能與填隙能力。阻障層一般由原子層沉積所沉積，其順應性地沉積於接點孔中並減少接點孔尺寸。接著進行化學氣相沉積，以填充金屬於縮小的接點孔中。因此金屬插塞具有高電阻且製作成本高等不良問題。
為克服上述問題，本發明實施例採用新穎的製作流程以提供材料改質，特別是對接點孔側壁進行離子佈植製程以形成阻障層，其可提供強化結構的改質側壁表面以避免互相擴散，並改變表面特性以促進金屬填充所用的由下至上的沉積。本發明實施例的製程有利於降低金屬插塞的電阻，並增進金屬填充能力。
本發明多種實施例將搭配圖2、2A、3A、3B、4、5A至5D、6A至6C、與7進一步詳述於下。在此考量下，圖2、2A、3A、3B、4、與5A至5D係積體電路結構200於製作的多種階段的部份剖視圖，圖6A至6C顯示改質側壁表面的化學結構之示意圖，而圖7係本發明實施例中，製作積體電路結構的方法700之流程圖。
圖2顯示積體電路結構200的剖視圖。圖2的剖視圖可沿著圖1的Y方向(水平方向)與Z方向(垂直方向)所定義的平面。因此剖視圖亦可稱作Y切面的視圖。舉例來說，剖視圖可沿著Y方向中的一鰭狀結構108。
積體電路結構200包含基板202。可由搭配圖1說明如上的半導體基板102的一實施例，實施基板202。在一些實施例中，基板202可包含圖1的隔離結構114與鰭狀結構108的一部份，如圖2A所示。
積體電路結構200包括導電結構210形成於基板202上。在此實施例中，導電結構210為磊晶成長於鰭狀結構108上的源極/汲極結構，且可部份埋置於鰭狀結構108中。
介電層212形成於基板202上。在此實施例中，介電層212為層間介電層。介電層212可包含一或多種介電材料，比如氧化矽、低介電常數的介電材料、或沉積與化學機械研磨所形成的其他合適介電材料。在多種實施例中，介電層212的沉積方法為化學氣相沉積、高密度電漿化學氣相沉積、次壓化學氣相沉積、高深寬比製程、可流動的化學氣相沉積、及/或旋轉塗佈製程。在一些實施例中，沉積不同組成(如氮化矽)的蝕刻停止層於層間介電層與基板202之間，以達蝕刻選擇性。
進行圖案化製程以圖案化介電層212，可形成介電層212的開口214 (或溝槽)，以露出開口214中的導電結構210。圖案化製程包括微影製程與蝕刻。微影製程形成的圖案化光阻可定義開口214的區域。採用圖案化光阻層作為蝕刻遮罩，並對介電層212進行蝕刻製程。蝕刻製程可包含濕蝕刻、乾蝕刻、其他合適的蝕刻、或上述之組合。
微影製程可包含塗佈光阻、軟烘烤、對準光罩、曝光、曝光後烘烤、顯影光阻、與硬烘烤。光阻層包含光敏材料，其照射光如紫外光、深紫外光、或極紫外光後可產生性質改變。性質改變可用於選擇性移除光阻層的曝光或未曝光部份，其取決於顯影製程為何。微影製程亦可由其他製程方法實施或取代，比如無光罩光微影、電子束寫入、離子束寫入、與分子壓印。
在一些實施例中，亦可採用硬遮罩作為蝕刻遮罩。在此程序中，沉積硬遮罩；以微影製程形成光阻層；對硬遮罩進行蝕刻製程，以將開口自光阻層轉移至硬遮罩；可由濕式剝除或電漿灰化移除光阻層；以及接著採用硬遮罩作為蝕刻遮罩，對介電層212進行另一蝕刻製程。
如圖3A與3B所示，進行離子佈植製程216以佈植一或多種摻雜物種至開口214中的介電層212之側壁中，進而形成具有強化結構的阻障層218以避免互相擴散，且其改質表面特性可促進由下至上的沉積。然而阻障層218不同於現有阻障層的組成與形成方法。阻障層218的形成方法為離子佈植而非沉積，其形成於開口214的側壁上而不形成於開口214的下表面上，且開口214的下表面即導電結構210的上表面。此外，阻障層218與介電層212類似但組成不同。介電層212包括介電材料如氧化矽，且阻障層218包括摻雜一或多種摻雜物種的介電材料。阻障層218設計為其厚度T與摻雜濃度C可有效避免互相擴散並促進由下至上的沉積。這將進一步詳述於下。
離子佈植製程將摻雜物種導入介電層212的側壁表面，佈植的摻雜物種具有深度(如阻障層218的厚度T)與摻雜濃度C。摻雜濃度C大到足以形成阻障層218以有效避免互相擴散並促進由下至上的沉積，並小到不會影響相鄰的裝置結構。在一些實施例中，依據實驗與分析結果，阻障層218的厚度T大於2nm，而摻雜濃度C大於10原子%。在一些實施例中，依據實驗與分析結果，阻障層218的厚度T介於2nm至10nm之間，而摻雜濃度C介於10原子%至50原子%之間。在一些實施例中，阻障層218的厚度T介於5nm至8nm之間，而摻雜濃度C介於20原子%至40原子%之間。藉由離子佈植製程的電漿能量、偏功率、斜角、及/或其他參數，可控制阻障層218的厚度T。
離子佈植製程為具有斜角θ的斜向離子佈植製程，以將摻雜物種導入開口214的側壁而不導入開口214的下表面(即導電結構210的上表面)。設計斜角θ，以佈植開口214的整個側壁表面(即低到與導電結構210的上表面齊平)，或者只佈植開口214的側壁之上側部份，如圖3A與3B所示。經由多種實驗與分析可知，阻障層218的長度L相對於高度H的比例(L/H)範圍在大於或等於約0.7並小於0.9時，有利於由下至上的沉積。換言之，阻障層218的長度L介於0.7倍的高度H至0.9倍的高度H之間。換言之，長度與高度的比例介於0.7至0.9之間。斜角θ取決於阻障層218的目標長度(比如介於0.7倍的高度H至0.9倍的高度H之間)與開口214的深寬比。綜上所述，一些例子中的斜角θ設計為介於30度至60度之間，或介於40度至50度之間。在離子佈植製程時，沿著Z方向中的軸旋轉積體電路結構，使開口214的多種側壁一致地接收摻雜物種。在離子佈植製程時旋轉積體電路結構200，可佈植開口214的左側壁如圖3A所示，亦可佈植開口214的右側壁如圖3B所示。亦可形成阻障層218於介電層212的上表面上，此將保留於最終結構中(或被移除)。
摻雜物種可包括矽、碳、或矽與碳，可產生疏水表面以促進由下至上的沉積。在一些實施例中，介電層212包括氧化矽，而阻障層218包括摻雜矽的氧化矽，以產生富矽的氧化矽層。在一些實施例中，介電層212包括氧化矽，而阻障層218包括摻雜碳的氧化矽，以產生碳氧化矽層。在一些實施例中，介電層212包括氧化矽，而阻障層218包括摻雜矽與碳的氧化矽，以產生富矽的碳氧化矽層。舉例來說，圖6A顯示的介電層212包括氧化矽，而離子佈植使矽-氧鍵結610斷裂，並產生鍵結於矽及摻雜物種之間。當矽佈植至氧化矽中，可產生矽-矽鍵結620、懸吊矽630、或上述兩者，如圖6B所示的個別化學結構。當碳額外佈植至氧化矽中，可產生矽-碳鍵結640、矽-矽鍵結650、矽-碳鍵結660、或上述的所有鍵結，如圖6C所示的個別化學結構。此阻障層218不只避免互相擴散，還可改變表面特性(比如由親水性改為疏水性)以促進由下至上的沉積。舉例來說，已發現沉積釕於富矽表面上，可因疏水表面增加沉積選擇性。
在摻雜物種為矽與碳的多種實施例中，離子佈植製程佈植矽至介電層212的佈植能量介於1keV至3keV之間，且摻雜劑量介於0.5E16/cm2 至1.5E16/cm2 之間；而另外或額外佈植矽至介電層212的佈植能量介於0.5keV至2keV之間，且摻雜劑量介於0.5E16/cm2 至1.5E16/cm2 之間。
在一些實施例中，離子佈植製程包括導入矽的第一佈植與導入碳的第二佈植。在這些實施例中，之後進行退火製程以增進矽與碳鍵結至介電層212。在多種實施例中，退火製程的溫度介於200℃至600℃之間。
亦可採用其他物種如鍺與硼以分別取代矽與碳，以達類似效果(比如緻密化的結構與改質的表面特性)。在多種實施例中，離子佈植製程包括一對元素，比如鍺與碳、矽與硼、或鍺與硼，以達與矽與碳相同的效果。在其他實施例中，摻雜物種可包含氮、B18 Hx 、B22 Hx 、C7 Hx 、C16 Hx 、COx 、或上述之組合。在上述化學式中，下標x指的是整數，比如1、2、3、4、或類似整數。
如圖4所示，進行由下至上的沉積以將金屬材料(如金屬或金屬合金)填入開口214，以形成金屬插塞220於開口214中。在由下至上的沉積中，由於改質側壁表面的特性，金屬可選擇性地沉積於導電結構210上。特別的是，阻障層218可抑制金屬材料沉積於改質側壁(比如介電層212的側壁與上表面)上。在此實施例中，由於離子佈植製程形成的阻障層218可避免互相擴散，因此不需額外阻障層。額外阻障層會進一步減少開口214的寬度，使金屬填充的挑戰性更大。此外，改質側壁表面特性可選擇性地沉積金屬以達由下至上的沉積，其有利於填隙。
金屬插塞220包括釕、鈷、鎳、鎢、鉬、銥、鋨、鉑、或上述之組合。在一些實施例中，金屬插塞220可包含銅或鋁，端視金屬插塞220的尺寸與位置(比如接點、通孔至閘極或通孔至接點)而定。由下至上的沉積可包含化學氣相沉積、原子層沉積、物理氣相沉積、電化學鍍、或無電沉積。在多種實施例中，由下至上的沉積可包含反應物氣體，比如含金屬前驅物(如金屬有機化學物質或金屬無機化學物質)、氫氣、氧氣、氨、與上述之組合，其壓力介於0.0001Torr至10Torr之間。載氣包含氬氣或氮氣，其流速介於10每分鐘標準立方公分(sccm)至500sccm之間。由下至上的沉積的沉積溫度介於50℃至500℃之間。
如圖5A所示，控制由下至上的沉積時間，使金屬插塞220高達介電層212的上表面，並具有與介電層212的上表面實質上共平面的上表面。在此狀況中，可省略化學機械研磨製程以達製作效率。另一方面，控制由下至上的製程時間，使金屬插塞220的上表面高於介電層212的上表面。之後進行化學機械研磨製程以平坦化上表面。在一些實施例中，在由下至上的沉積之前進行預清潔製程，以移除金屬氧化物。預清潔製程可採用合適的化學劑，比如鹽酸-過氧化氫-水的混合物，或硫酸與過氧化氫的混合物。
在一些實施例中，可額外進行化學機械研磨製程，以移除介電層212之上表面上的阻障層218，如圖5B所示。在一些其他實施例中，離子佈植設計為具有斜角，使阻障層218達到導電結構210的上表面，如圖5C與5D所示。
在一些實施例中，自對準的介電結構222形成於金屬插塞220的頂部上以蓋住金屬插塞220，如圖5E所示。在此實施例中，控制由下至上的沉積時間，使金屬插塞220的上表面低於介電層212的上表面，即金屬插塞220上具有凹陷。接著可沉積介電材料(比如與介電層212不同的金屬氧化物或其他合適介電材料)於金屬插塞220上的凹陷中，再進行化學機械研磨製程以移除多餘的介電材料並平坦化上表面。在其他實施例中，採用阻障層218的改質表面特性，可選擇性地沉積介電材料於金屬插塞220上以填充凹陷，進而形成自對準的介電結構222。由於蝕刻選擇性，自對準的介電結構222可用於形成自對準金屬插塞220的上方導電結構。類似地，自對準的介電結構222可形成於金屬插塞220上，而阻障層218可具有不同方案如圖5B、5C、或5D所示。
如圖7所示，方法700包括下述步驟：步驟710形成介電層212於基板202上；步驟720圖案化介電層212以形成開口214，使開口214中的導電結構210露出；以及步驟730對開口214中的介電層212之側壁表面進行離子佈植製程，以形成阻障層218於開口214中。在一些實施例中，步驟730更包含下述步驟：第一步驟732進行第一佈植以將第一摻雜物種(如矽)導入介電層212的側壁表面；第二步驟734進行第二佈植以將第二摻雜物種(如碳)導入介電層212的側壁表面以形成阻障層218；第三步驟736對阻障層218進行退火製程以增進摻雜物種至介電層212的鍵結。方法700進一步進行步驟740，可進行由下至上的沉積以填充金屬至開口214，進而形成金屬插塞220。步驟740可更包含預清潔製程，以移除金屬氧化物或其他不良的殘留物。方法700亦可包含步驟750，其進行化學機械研磨製程以移除多餘金屬並平坦化上表面。若改為控制由下至上的沉積，使填充的金屬高達開口214的表面，則可跳過化學機械研磨製程。
在一些實施例中，方法700包括步驟760以形成自對準的介電結構222蓋住金屬插塞220。特別的是，步驟740中控制由下至上的沉積時間，使金屬插塞220的上表面低於介電層212的上表面，即金屬插塞220上具有凹陷。接著可沉積介電材料(比如與介電層212不同的金屬氧化物或其他合適介電材料)於金屬插塞220上的凹陷中，再進行化學機械研磨製程以移除多餘的介電材料並平坦化上表面。在其他實施例中，採用阻障層218的改質表面特性，可選擇性地沉積介電材料於金屬插塞220上以填充凹陷，進而形成自對準的介電結構222。步驟750結合步驟740的優點之一，為控制沉積時間即可形成金屬插塞220上的凹陷，而不需採用額外的蝕刻製程使金屬插塞220凹陷，可減少製作成本。
在多種例子中，導電結構210為摻雜的半導體結構，比如源極/汲極結構、通道、閘極、或接點，而金屬插塞220分別為著陸在源極/汲極結構上的接點、著陸在通道上的金屬閘極、著陸在閘極上的通孔、或著陸在接點上的通孔。在一些實施例中，方法700可用於形成接點與通孔。方法700在上述步驟之前、之中、或之後亦可包含其他步驟。舉例來說，方法700可包含形成導電阻障層於阻障層218上的步驟，以進一步增進阻障功能，可避免互相擴散。導電阻障層可包含鈦、氮化鈦、鉭、氮化鉭、鎢、鉬、銥、鋨、鉑、或具有金屬阻障特性的其他金屬。然而考量阻障層218的整體效應，習知阻障層可更薄以達相同或更高的效率。在一些實施例中，介電層212包括蝕刻停止層(如氮化矽)，與蝕刻停止層上的層間介電層(如氧化矽)。
在一些實施例中，方法700用於形成著陸在源極/汲極結構上的接點、著陸在閘極上的通孔、與著陸在接點上的通孔。本發明多種實施例將搭配圖8、9、10、11、12、與13進一步詳述於下。在此考量下，圖8-12係積體電路結構800於製作的多種階段的部份剖視圖，而圖13係本發明實施例中，製作積體電路結構的方法1300之流程圖。
圖8顯示積體電路結構800的剖視圖。圖8的剖視圖可沿著圖1的X方向(水平方向)與Z方向(垂直方向)所定義的平面。因此剖視圖亦可稱作X切面的視圖。舉例來說，剖視圖可沿著X方向中的一鰭狀結構108。
積體電路結構800包括閘極堆疊結構802形成於半導體基板102上，特別是至少部份地形成於鰭狀結構108上。閘極堆疊結構802亦包含閘極804、夾設於閘極804與半導體基板102之間的閘極介電層806、以及位於閘極804之側壁上的閘極間隔物808。在一些實施例中，閘極堆疊結構802的沉積與圖案化可為閘極置換製程。在此狀況下，閘極介電層806為U型並圍繞閘極804。
積體電路結構800包括源極/汲極結構810形成於鰭狀結構108上，且源極/汲極結構位於閘極堆疊結構802的兩側上。源極/汲極結構810的形成製程，可包括蝕刻源極/汲極區中的鰭狀結構以使其凹陷，並磊晶成長一或多種半導體材料如矽、鍺、矽鍺、或摻雜n型摻質如磷或p型摻質如硼的碳化矽。
第一介電層812形成於半導體基板102上，其形成方法可為沉積，且之後可進行化學機械研磨以平坦化上表面。在一些實施例中，第一介電層812包括層間介電層，且可更包含蝕刻停止層於層間介電層下。在一些實施例中，層間介電層為氧化矽、碳氧化矽、低介電常數的介電材料、極低介電常數的介電材料、氧化鉿、氧化鋯、其他合適的介電材料、或上述之組合。蝕刻停止層包括氮化矽、碳氮化矽、碳氧化矽、氮氧化矽、碳氮氧化矽、或上述之組合。
如圖9所示，對第一介電層812進行圖案化製程，以形成一或多個接點孔814，露出接點孔814中的對應源極/汲極結構810。圖案化製程包括微影製程與蝕刻，且可進一步採用硬遮罩。可由合適程序形成矽化物層於源極/汲極結構810上以降低接點電阻，比如沉積金屬如鎳或鈷、退火使金屬與矽反應、以及蝕刻移除未反應的金屬。在其他實施例中，矽化物的形成方法可為直接沉積矽化物材料於源極/汲極結構810上。
如圖10所示，對接點孔814的側壁進行離子佈植製程，以形成阻障層816。在多種實施例中，離子佈植製程為具有斜角的斜向離子佈植，以佈植上側部份或者由上往下佈植側壁至源極/汲極結構810。在一些實施例中，亦形成第二阻障層於阻障層816上。第二阻障層可包含鈦、氮化鈦、鉭、氮化鉭、鎢、鉬、銥、鉑、鋨、或上述之組合。第二阻障層可具有縮減的厚度，其介於0.5nm至5nm之間。
如圖11所示，進行由下至上的沉積以將一或多種金屬填入接點孔814，可形成接點818於接點孔814中。在多種實施例中，接點818包括釕、銥、鎳、鋨、銠、鋁、鉬、鎢、鈷、或上述之組合。可控制由下至上的沉積，使填充的金屬高達第一介電層812的上表面，因此不需採用化學機械研磨。在其他實施例中，可控制由下至上的沉積，使填入的金屬高於第一介電層812的上表面，並進行化學機械研磨製程以移除多餘的金屬並平坦化上表面。在多種實施例中，可由蝕刻或化學機械研磨移除第一介電層812之上表面上的阻障層816的部份，或者改為保留上述阻障層816的部份。
如圖12所示，另一介電層形成於積體電路結構800上。在此實施例中，介電層包括沉積與化學機械研磨所形成的第二介電層820，並可額外包括沉積所形成的蝕刻停止層822。可對第二介電層820重複進行類似的循環程序(包括步驟720至740，或額外包括步驟750)，以形成金屬插塞824至接點818、形成金屬插塞826至閘極804、並形成阻障層828。可一起或分開形成金屬插塞824與826。舉例來說，金屬插塞824、金屬插塞826、與阻障層828可由含有步驟720至740 (或額外包含步驟750)的循環程序形成。在另一例中，金屬插塞824的形成方法為包括步驟720至740的循環程序，之後形成的金屬插塞826的形成方法為相同的循環程序，反之亦然。
在多種實施例中，金屬插塞824與826及接點818可具有不同金屬與不同方案。舉例來說，接點818包含釕、銥、鎳、鋨、銠、鋁、鉬、鎢、或鈷，而不具有習知的阻障層。通孔的金屬插塞824與826包含鈷、銅、釕、鎳、鋁、鉑、鉬、鎢、銥、或鋨，且具有習知阻障層(如氮化鈦或類似物)。在一些實施例中，阻障層816與828具有不同的摻雜物種、不同的阻障高度、或上述之組合，比如圖14至20所示的部份剖視圖。
在圖14中，可保留積體電路結構1400中的阻障層816與828的頂部。具體而言，一些實施例中著陸在閘極堆疊結構802上的金屬插塞1410，與著陸在源極/汲極結構810上的接點818可由第一循環程序(包括步驟710至740的程序)同時形成。著陸在接點818與金屬插塞1410上的金屬插塞1420，其功能類似於對接接點。在此實施例中，著陸在接點818上的金屬插塞824與著陸在金屬插塞1410上的金屬插塞1420，係由第二循環程序(如包含步驟710至740的程序)同時形成。對著陸在閘極堆疊結構802上的金屬插塞826而言，第一介電層812中的金屬插塞826之下側部份的形成方法為第一循環程序，而第二介電層820的上側部份的形成方法為第二循環程序。
在圖15中，移除積體電路結構1500的阻障層816與828的頂部，且移除方法可為化學機械研磨。形成積體電路結構1500的方法與形成積體電路結構1400的方法類似，差別在以化學機械研磨移除阻障層816與828的頂部。舉例來說，一些實施例中著陸在閘極堆疊結構802上的金屬插塞1410與著陸在源極/汲極結構810上的接點818，可由包含步驟710至750的循環程序同時形成。在一些實施例中，著陸在接點818上的金屬插塞824與著陸在金屬插塞1410上的金屬插塞1420，可由包含步驟710至750的第二循環程序同時形成。
圖16係積體電路結構1600的部份剖視圖，其與積體電路結構1400類似，但阻障層816與828的高度不同。在圖16中，阻障層816垂直越過對應接點818的完整高度，而阻障層828垂直越過第二介電層820的完整高度。
圖17係積體電路結構1700的部份剖視圖，其與積體電路結構1500類似，但阻障層816與828的高度不同。特別是左側部份與右側部份中的阻障層816具有不同高度且可分開形成，比如由分開的循環程序形成。類似地，左側部份與右側部份中的阻障層828具有不同高度且可分開形成。
圖18係積體電路結構1800的部份剖視圖，其與積體電路結構1600類似，但阻障層816與828的組成不同。舉例來說，阻障層816包括摻雜鍺與碳的氧化矽，而阻障層828包括摻雜矽與硼的氧化矽。
圖19係積體電路結構1900的部份剖視圖，其與積體電路結構1700類似，但阻障層816與828的組成不同。舉例來說，阻障層816包括摻雜矽與硼的氧化矽，而阻障層828包括摻雜鍺與碳的氧化矽。
圖20係積體電路結構2000的部份剖視圖，其與積電路結構1800類似，但依據不同層間介電層中的寄生電容、電阻、與尺寸，進一步採用不同金屬形成多種金屬插塞，使裝置效能最大化。舉例來說，接點818與金屬插塞1410可包含釕，而金屬插塞824、826、與1420可包含鎢。在一些實施例中，進一步以導電的阻障層圍繞金屬插塞824、826、與1420，而接點818與金屬插塞1410直接接觸阻障層816。
圖21係積體電路結構2100的部份剖視圖，其與積電路結構1900類似，但進一步採用不同金屬形成多種金屬插塞，使裝置效能最大化。舉例來說，接點818與金屬插塞1410可包含釕，而金屬插塞824、826、與1420可包含鈷。
圖13係一些實施例中，形成接點818與通孔的金屬插塞824及/或826的方法1300的流程圖。方法1300包含循環程序，其包括步驟710至740 (或步驟710至750)以形成接點818，且在步驟1310中重複循環程序以形成金屬插塞824與826。在其他實施例中，方法1300進行循環程序如步驟710至740 (或步驟710至750)以形成接點818；在步驟1310中重複步驟710至740以形成金屬插塞824或826；且在步驟1320中重複步驟720至740以形成金屬插塞826 (或824)。可以理解的是，一些實施例可跳過步驟750。在一些實施例中，循環程序用於形成接點、閘極、通孔插塞、金屬線路、或上述之組合。在一些實施例中，方法1300採用包含步驟710至740與760 (或步驟710至740、760、與750)的循環程序，以形成蓋有自對準的介電結構的多種金屬插塞。舉例來說，循環程序包括步驟710至740、760、與750，其用於形成蓋有自對準的介電結構的閘極。由於蝕刻製程的蝕刻選擇性，蝕刻製程可選擇性蝕刻自對準結構而不蝕刻圍繞金屬插塞的介電層，因此所述方法形成的金屬插塞著陸在閘極上時將自對準閘極。
可以理解的是，在方法1300的步驟710至750、1310、與1320之前、之中、或之後可進行額外製程。舉例來說，一些實施例的方法1300可包含形成多層內連線結構的步驟。多層內連線結構包括多種金屬層中的金屬線路，以及相鄰金屬層之間的通孔插塞。在多種實施例中，多層內連線結構的導電結構(如金屬線路與通孔插塞)包括鋁、銅、鋁/矽/銅合金、鈦、氮化鈦、鎢、多晶矽、金屬矽化物、或上述之組合。多層內連線結構可採用沉積與蝕刻所形成的鋁內連線，或者鑲嵌製程所形成的銅內連線。在鋁內連線中，導電結構包括鋁，比如鋁/矽/銅合金。形成鋁導電結構的方法可包括沉積鋁層，與圖案化沉積的鋁層。在銅內連線中，導電結構包括銅，亦可包括阻障層。銅內連線結構的形成方法為鑲嵌製程。鑲嵌製程包含沉積層間介電層、圖案化層間介電層以形成溝槽、沉積多種導電材料(如阻障層與銅)、以及進行化學機械研磨製程。鑲嵌製程可為單鑲嵌製程或雙鑲嵌製程。沉積銅的方法，可包含以物理氣相沉積形成晶種層，並電鍍形成基體銅於銅晶種層上。為簡化說明，此處不詳述其他額外步驟。
總之，本發明實施例進行離子佈植製程以形成阻障層於介電層的開口中，並進行由下至上的沉積以填滿開口。上述步驟可形成金屬插塞如接點、通孔插塞、閘極、或金屬線路。阻障層的形成方法為離子佈植，其具有強化結構以避免互相擴散，並具有改質表面特性以促進由下至上的沉積。然而阻障層與現有的阻障層之組成與形成方法不同。阻障層的形成方法為離子佈植而非沉積，其形成於開口側壁上而不形成於開口下表面上。此外，阻障層與介電層類似但組成不同。介電層包含介電材料如氧化矽，而阻障層包含摻雜一或多種摻雜物種的介電材料。
依據上述內容，本發明實施例可比習知金屬插塞提供更多優點。然而應理解的是，其他實施例可提供額外優點，此處不必揭露所有優點，且所有實施例不需具有特定優點。以離子佈植形成阻障層的優點之一為不減少金屬插塞的尺寸，可降低接點電阻。此亦省略沉積與蝕刻，以降低製作成本。離子佈植製程亦改質側壁表面特性，以促進由下至上的沉積，此具有較佳填隙效果，並可進一步省略化學機械研磨製程以形成金屬插塞。應理解的是，本發明實施例並不限於鰭狀場效電晶體裝置，且亦可用於平面裝置。由於金屬材料與矽或鍺之間的鍵結，改質側壁表面亦可改善金屬插塞與離子佈植所產生的阻障層之間的黏著性。對側壁表面進行部份改質(比如對介電層的側壁表面之上側部份進行改質)，亦可減少損傷或影響裝置，並改善裝置效能。
本發明一實施例關於積體電路結構的製作方法。方法包括圖案化半導體基板上的介電層，以形成溝槽並露出溝槽中的導電結構；進行離子佈植製程，將摻雜物種導入溝槽中的介電層的側壁，以形成阻障層於介電層的側壁上，阻障層具有緻密化的結構以有效避免互相擴散，並具有改質表面特性以促進由下至上的沉積；以及進行由下至上的沉積，將金屬材料填入溝槽，以形成金屬插塞著陸在導電結構上。
在一些實施例中，進行離子佈植製程的步驟包括進行離子佈植製程以形成阻障層，阻障層的厚度介於2nm至10nm之間，且阻障層的摻雜濃度介於10原子%至50原子%之間。
在一些實施例中，進行離子佈植製程步驟所佈植的摻雜物種具有矽與碳中至少一者。
在一些實施例中，進行離子佈植製程的步驟包括進行第一離子佈植以將矽導入介電層的側壁，以及進行第二離子佈植以將碳導入介電層的側壁。
在一些實施例中，方法更包括對介電層側壁進行退火製程，以增進矽與碳至介電層的鍵結。
在一些實施例中，摻雜物種包括一對元素，且一對元素為鍺與碳、矽與硼、或鍺與硼。
在一些實施例中，進行由下至上的沉積步驟包括控制沉積時間，使金屬材料填入溝槽並與介電層的上表面齊平。
在一些實施例中，進行由下至上的沉積步驟包括沉積金屬材料至溝槽中，使金屬材料高於介電層的上表面，且方法更包括進行化學機械研磨製程，以移除高於介電層的上表面的金屬材料之多餘部份。
在一些實施例中，離子佈植製程為具有斜角的斜向離子佈植製程，以將摻雜物種導入溝槽中介電層側壁的上側部份，而不導入溝槽中介電層側壁的下側部份。
在一些實施例中，控制離子佈植製程的斜角，以將摻雜物種導入介電層側壁的上側部份，使介電層側壁的上側部份的長度與溝槽高度的比例介於0.7至0.9之間。
在一些實施例中，導電結構係源極/汲極結構與閘極之一；金屬插塞包括釕、鈷、鎳、鎢、鉬、銥、鋨、與銠之一；以及金屬插塞直接接觸阻障層。
本發明另一實施例關於積體電路結構的製作方法。方法包括形成溝槽於基板上的介電層中，以露出溝槽中的導電結構；進行離子佈植製程，將摻雜物種導入溝槽中介電層的側壁以形成阻障層，阻障層的厚度大於2nm且摻雜濃度大於10原子%，以有效避免互相擴散；以及進行由下至上的沉積，將金屬材料填入溝槽，其中阻障層具有改質表面特性，以促進由下至上的沉積。
在一些實施例中，進行離子佈植製程的步驟包括進行具有斜角的斜向離子佈植製程，以將摻雜物種導入側壁而不導入導電結構。
在一些實施例中，摻雜物種包括矽與碳，且介電層包括氧化矽。
在一些實施例中，摻雜物種包括一對元素，且一對元素為鍺與碳、矽與硼、或鍺與硼。
在一些實施例中，進行由下至上的沉積步驟包括控制沉積時間，使填入溝槽的金屬材料與介電層的上表面齊平。
本發明又一實施例關於積體電路結構，其包括半導體基板；介電層，位於半導體基板上，介電層包括溝槽，溝槽具有介電層的改質側壁表面，其佈植有摻雜物種，而改質側壁表面的厚度大於2nm且摻雜濃度大於10原子%；以及金屬插塞在溝槽中，且金屬插塞接觸改質側壁表面並著陸在導電結構上。
在一些實施例中，介電層包括氧化矽；以及改質側壁表面包括摻雜一對元素的氧化矽，且一對元素包括矽與碳、鍺與碳、矽與硼、或鍺與硼。
在一些實施例中，改質側壁表面的厚度介於5nm至8nm之間，且摻雜濃度介於20原子%至40原子%之間，以有效避免互相擴散。
在一些實施例中，介電層更包括改質上表面，其組成與改質側壁表面的組成相同。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
θ:斜角 H:高度 L:長度 T:厚度 100:鰭狀場效電晶體裝置結構 102:半導體基板 104:n型鰭狀場效電晶體 106:p型鰭狀場效電晶體 108:鰭狀結構 110:鰭狀物間隔物 112、810:源極/汲極結構 114:隔離結構 116、802:閘極堆疊結構 116A、806:閘極介電層 116B、804:閘極 116C、808:閘極間隔物 118、818:接點 120:層間介電層 200、800、1400、1500、1600、1700、1800、1900、2000、2100:積體電路結構 202:基板 210:導電結構 212:介電層 214:開口 216:離子佈植製程 218、816、828:阻障層 220、824、826、1410、1420:金屬插塞 222:自對準的介電結構 610:矽-氧鍵結 620、650:矽-矽鍵結 630:懸吊矽 640:矽-碳鍵結 660:矽-碳鍵結 700、1300:方法 710、720、730、740、750、760、1310、1320:步驟 732:第一步驟 734:第二步驟 736:第三步驟 812:第一介電層 814:接點孔 820:第二介電層 822:蝕刻停止層
圖1係本發明實施例中，積體電路結構的剖視圖。 圖2、2A、3A、3B、4、5A、5B、5C、5D、與5E係本發明不同實施例中，積體電路結構於製作的多種階段之部份剖視圖。 圖6A、6B、與6C係本發明不同實施例中，改質側壁表面之化學結構的示意圖。 圖7係本發明實施例中，製作積體電路結構的方法之流程圖。 圖8、9、10、11、與12係本發明實施例中，積體電路結構於製作的多種階段之部份剖視圖。 圖13係本發明實施例中，製作積體電路結構的方法之流程圖。 圖14、15、16、17、18、19、20、與21係本發明實施例中，積體電路結構之部份剖視圖。
200:積體電路結構
202:基板
210:導電結構
212:介電層
218:阻障層
220:金屬插塞
222:自對準的介電結構

Claims (1)

  1. 一種積體電路結構的製作方法，包括： 圖案化一半導體基板上的一介電層，以形成一溝槽並露出該溝槽中的一導電結構； 進行一離子佈植製程，將一摻雜物種導入該溝槽中的該介電層的側壁，以形成一阻障層於該介電層的側壁上，該阻障層具有緻密化的結構以有效避免互相擴散，並具有改質表面特性以促進一由下至上的沉積；以及 進行該由下至上的沉積，將一金屬材料填入該溝槽，以形成一金屬插塞著陸在該導電結構上。
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