TW202105613A - 積體電路裝置及其製造方法 - Google Patents

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陳怡利
陳品彣
徐元貞
林威戎
張志維
蔡明興
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Abstract

一種積體電路裝置之製造方法，包括形成第一金屬特徵；在第一金屬特徵上形成一介電層；蝕刻上述介電層以形成一開口，其中第一金屬特徵之頂部表面經由上述開口而被曝露；以及在第一金屬特徵之頂部表面上執行第一處理。第一處理是經由上述開口執行，且第一處理是使用第一製程氣體來執行。在第一處理後，經由上述開口執行第二處理，且第二處理是使用不同於第一製程氣體的第二製程氣體來執行。在上述開口中沉積第二金屬特徵。

Description

積體電路裝置及其製造方法
本揭露係有關於一種積體電路製造方法，特別係有關於使用氧化處理及還原處理的一種積體電路製造方法。
半導體積體電路(integrated circuit, IC)工業已經歷了指數性的成長。IC的材料及設計在技術上的進步已經產生了好幾世代的IC，其中每一代比起前一代，都具有更小、更複雜的電路。在IC發展的過程中，功能密度(functional density, 例如：每單位晶片面積之互連裝置的數量)通常會增加，而幾何尺寸(例如：使用製造製程所能產生的最小組件(或線路))則會縮小。這種微縮的過程通常會藉由提高生產效率及降低相關成本來提供益處。
隨著裝置的微縮，製造商正在使用新的及不同的材料及/或材料的組合來促進裝置的微縮。使用新的及不同的材料的一者或其組合的微縮，也導致了前幾世代在較大幾何尺寸上可能沒有遇到的挑戰。
本揭露實施例提供一種積體電路裝置之製造方法。上述方法包括形成一第一金屬特徵；在第一金屬特徵上形成一介電層；蝕刻上述介電層以形成一開口，其中第一金屬特徵之頂部表面經由上述開口而被曝露；在第一金屬特徵之頂部表面上執行第一處理，其中第一處理是經由上述開口執行，且第一處理是使用第一製程氣體來執行；在第一處理後，執行第二處理，其中第二處理是經由上述開口執行，且第二處理是使用不同於第一製程氣體的第二製程氣體來執行；以及在上述開口中沉積第二金屬特徵。
本揭露實施例提供一種積體電路裝置之製造方法。上述方法包括形成第一金屬特徵，其中第一金屬特徵包括電晶體的閘極電極或源極/汲極接點插塞；在第一金屬特徵上形成蝕刻停止層；在蝕刻停止層上形成介電層；蝕刻介電層及蝕刻停止層以形成一開口，其中第一金屬特徵曝露於上述開口；氧化第一金屬特徵的表面層，以在第一金屬特徵的表面上形成金屬氧化層；執行還原反應，以將金屬氧化層還原為元素金屬；以及執行自下而上沉積製程，以在上述開口中沉積鎢插塞。
本揭露實施例提供一種積體電路裝置。上述積體電路裝置包括第一金屬特徵，第一金屬特徵包括第一部分以及第一部份上的第二部分，其中第二部分包括一元素，上述元素選自基本上由矽、硼、磷、砷、或其組合所組成的群組，且第一部分不包括上述元素；第一金屬特徵上的介電層；以及第一金屬特徵上的第二金屬特徵，且第二金屬特徵有一部分在介電層中，其中第二金屬特中包括第三部分以及第三部分上的第四部分，第三部分在第二部分上並接觸第二部分，以在第二部分與第三部分之間形成一界面，且其中第三部分包括上述元素，而第四部分不包括上述元素。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。
進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。
根據各種實施例，提供電晶體及接點插塞(contact plug)以及對應之形成製程。根據一些實施例，顯示形成電晶體及接點插塞的中間階段。討論了一些實施例的一些變化。縱觀各種圖式及說明性實施例，相似的參考編號被用於指示相似的元件。根據一些實施例，鰭式場效電晶體(FinFET)的形成被作為範例，以解釋本揭露的概念。其他類型之電晶體，例如平面電晶體(planar transistor)及閘極全環(Gate-All-Around, GAA)電晶體以及對應之接點插塞，亦可採用本揭露的概念。
此外，每當形成上部金屬特徵以接觸諸如金屬線路、通孔(via)、接點插塞等之下部金屬特徵時，本揭露的概念可應用於其他連接的形成。根據本揭露一些實施例，下部金屬特徵的表面被以某些元素(例如：氧、矽、硼、磷、砷等)處理(treat)或佈植(implant)，因此，可在隨後形成之上部金屬特徵中引起更均勻的相形成(phase formation)，且因此，遍佈各個晶圓或晶粒的上部金屬特徵的電阻率更加均勻。
第1圖至第16圖根據本揭露一些實施例，顯示了形成鰭式場效電晶體(FinFET)及接點插塞之中間階段的透視圖及截面圖。這些圖式中所顯示的製程亦示意性地反映在如第23圖所示的製程流程200中。
在第1圖中，基板20被提供。基板20可為半導體基板，例如體(bulk)半導體基板、絕緣層上半導體(Semiconductor-On-Insulator, SOI)基板等，基板20可被摻雜(例如：以p型或n型摻雜物)、或可未被摻雜。半導體的基板20可為晶圓10(例如：矽晶圓)的一部分。一般而言，SOI基板是形成於絕緣層上的半導體材料層。舉例來說，絕緣體層可為埋入式氧化物(Buried Oxide, BOX)層、氧化矽層等。絕緣層被設置在通常為矽基板或玻璃基板的基板上。亦可使用其他基板，例如多層或梯度(gradient)基板。在一些實施例中，半導體的基板20的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或其組合。
再度參照第1圖，井區22(well region 22)被形成於基板20中。在第23圖所示的製程流程200中，對應之製程被顯示為製程202。根據本揭露一些實施例，井區22是經由將n型雜質(可為磷、砷、銻等)佈植到基板20中所形成的n型井區。根據本揭露其他實施例，井區22是經由將p型雜質(可為硼、銦等)佈植到基板20中所形成的p型井區。所得的井區22可以延伸到基板20的頂部表面。n型或p型雜質的濃度可等於或小於1018 cm-3 ，例如在約1017 cm-3 與約1018 cm-3 之間的範圍內。
參照第2圖，隔離區域24被形成，自基板20之頂部表面延伸到基板20中。在後文中，隔離區域24可替代性地被稱為淺溝槽隔離(Shallow Trench Isolation, STI)區域，意即隔離區域24可被稱為STI區域24。在第23圖所示的製程流程200中，對應之製程被顯示為製程204。基板20在相鄰之STI區域24之間的部分被稱為半導體帶(strip)26。為了形成STI區域24，襯墊氧化層28及硬遮罩層30被形成在半導體的基板20上，並接著被圖案化。襯墊氧化層28可為氧化矽所形成的薄膜。根據本揭露一些實施例，襯墊氧化層28在熱氧化製程中形成，其中半導體的基板20的頂部表面被氧化。襯墊氧化層28作為半導體的基板20與硬遮罩層30之間的黏著層(adhesion)。襯墊氧化層28亦可作為用於蝕刻硬遮罩層30的蝕刻停止層。根據本揭露一些實施例，硬遮罩層30由氮化矽所形成，舉例來說，使用低壓化學氣相沉積(Low-Pressure Chemical Vapor Deposition, LPCVD)來形成。根據本揭露其他實施例，硬遮罩層30是藉由矽的熱氮化或電漿增強型化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition, PECVD)來形成。光阻層(未顯示)被形成在硬遮罩層30上，並接著被圖案化。然後使用圖案化之光阻層作為蝕刻遮罩來圖案化硬遮罩層30，以形成第2圖所示之硬遮罩層30。
接下來，將圖案化之硬遮罩層30用作蝕刻遮罩，以蝕刻襯墊氧化層28及基板20，並隨後用介電材料填充在基板20中所獲得的溝槽(trench)。諸如化學機械研磨(Chemical Mechanical Polish, CMP)製程或機械研磨製程之類的平坦化製程被執行，以移除介電材料的多餘部分，且介電材料的剩餘部分即為STI區域24。STI區域24可包括襯墊介電質(未顯示)，襯墊介電質可為經由對基板20之表面層進行熱氧化而形成的熱氧化物。襯墊介電質亦可為沉積的氧化矽層、氮化矽層等，舉例來說，使用原子層沉積(Atomic Layer Deposition, ALD)、高密度電漿化學氣相沉積(High-Density Plasma CVD, HDPCVD)、或化學氣相沉積(CVD)來形成。STI區域24亦可包括襯墊氧化物上的介電材料，其中介電材料可使用流動式化學氣相沉積(Flowable CVD, FCVD)、自旋塗佈(spin-on coating)等來形成。根據一些實施例，襯墊介電質上的介電材料可包括氧化矽。
硬遮罩層30之頂表面與STI區域24之頂部表面彼此間可基本上呈水平(齊平)。半導體帶26在相鄰之STI區域24之間。根據本揭露一些實施例，半導體帶26是原始基板20的一部分，因此半導體帶26的材料與基板20的材料相同。根據本揭露替代性實施例，半導體帶26為替代帶，是藉由蝕刻基板20在STI區域24之間的部分以形成凹槽(recess)，並執行磊晶(epitaxy)以在凹槽中重新生長其他半導體材料來形成。因此，半導體帶26是由與基板20不同的半導體材料形成。根據一些實施例，半導體帶26是由矽鍺、矽碳(silicon carbon)、或III-V族化合物半導體材料所形成。
參照第3圖，STI區域24被掘入(recess)，使得半導體帶26之頂部突出且高於STI區域24之剩餘部分的頂部表面24A，以形成突出的鰭片36。在第23圖所示的製程流程200中，對應之製程被顯示為製程206。可使用乾式蝕刻製程來執行蝕刻，舉例來說，其中HF3 及NH3 被用作蝕刻氣體。在蝕刻製程中，可能會產生電漿。亦可包括氬氣。根據本揭露替代性實施例，STI區域24的掘入是以濕式蝕刻執行。舉例來說，蝕刻化學品可包括HF。
在上述實施例中，可藉由任何合適之方法來圖案化鰭片。舉例來說，可使用一或多個微影(photolithography)製程來圖案化鰭片，例如雙重圖案化(double-patterning)製程或多重圖案化(multi-patterning)製程。一般而言，雙重圖案化製程或多重圖案化製程會結合微影與自我對準(self-aligned)製程，並允許創建具有小間距的圖案，舉例來說，間距小於使用其他單一、直接之微影製程所能得到的間距。舉例來說，在一個實施例中，在基板上形成犧牲層並使用微影製程將其圖案化。使用自我對準製程在圖案化之犧牲層旁邊形成間隔物。然後移除犧牲層，接著便可使用剩餘之間隔物或心軸(mandrel)來圖案化鰭片。
參照第4圖，虛擬閘極堆疊38被形成，在(突出的)鰭片36之頂部表面及側壁上延伸。在第23圖所示的製程流程200中，對應之製程被顯示為製程208。虛擬閘極堆疊38可包括虛擬閘極介電質40，以及在虛擬閘極介電質40上的虛擬閘極電極42。每個虛擬閘極堆疊38亦可包括在虛擬閘極電極42上的一個(或多個)硬遮罩層44。硬遮罩層44可由氮化矽、氧化矽、碳氮化矽、或其多層所形成。虛擬閘極堆疊38可橫跨單一或多個突出之鰭片36及/或STI區域24。虛擬閘極堆疊38亦具有與突出之鰭片36的縱向方向垂直的縱向方向。
接下來，閘極間隔物46被形成在虛擬閘極堆疊38的側壁上。在第23圖所示的製程流程200中，對應之製程被顯示為製程208。根據本揭露一些實施例，閘極間隔物46由諸如氮化矽、碳氮化矽等的介電材料所形成，且可具有單層結構或包括多個介電層的多層結構。
接著，執行蝕刻製程以蝕刻突出之鰭片36未被虛擬閘極堆疊38及閘極間隔物46覆蓋的部分，結果便是得到第5圖所示的結構。在第23圖所示的製程流程200中，對應之製程被顯示為製程210。掘入可以是非等向性的(anisotropic)，且因此鰭片36在虛擬閘極堆疊38及閘極間隔物46正下方的部分受到保護，且未被蝕刻。根據一些實施例，被掘入的半導體帶26之頂部表面可低於STI區域24之頂部表面24A。突出之鰭片36被蝕刻後所留下來的空間被稱為凹槽50。凹槽50包括位於相鄰之虛擬閘極堆疊38之間的部分。凹槽50一些較低的部分位於相鄰之STI區域24之間。
接著，藉由在凹槽50中選擇性地生長(藉由磊晶)半導體材料來形成磊晶區域(源極/汲極區域)54，結果便是得到第6圖所示的結構。在第23圖所示的製程流程200中，對應之製程被顯示為製程212。取決於所獲得之FinFET為p型FinFET或是n型FinFET，隨著磊晶的進行，可以原位(in-situ)摻雜p型或n型雜質。舉例來說，當所獲得之FinFET為p型FinFET時，可生長矽鍺硼(SiGeB)、矽硼(SiB)等。相反地，當所獲得之FinFET為n型FinFET時，可生長矽磷(SiP)、矽碳磷(SiCP)等。根據本揭露替代性實施例，磊晶區域54包括III-V族化合物半導體，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其組合、或其多層。在於凹槽50中填充磊晶區域54之後，磊晶區域54進一步的磊晶生長使得磊晶區域54水平擴張，並可形成端面(facet)。磊晶區域54進一步的生長還可以使得相鄰之磊晶區域54彼此融合。可能會有孔洞(void)(空氣間隙)56的產生。
在磊晶操作之後，可進一步向磊晶區域54佈植p型或n型雜質，以形成源極與汲極區域，亦使用參考符號54表示源極與汲極區域。根據本揭露替代性實施例，當在磊晶期間以p型或n型雜質原位摻雜磊晶區域54時，會跳過佈植製程。
第7圖顯示形成接觸蝕刻停止層(CESL)58及層間介電質(Inter-Layer Dielectric, ILD)60之後的結構的透視圖。在第23圖所示的製程流程200中，對應之製程被顯示為製程214。接觸蝕刻停止層58可由氧化矽、氮化矽、碳氮化矽等形成，且可使用CVD、ALD等形成。層間介電質60可包括介電材料，舉例來說，由FCVD、自旋塗佈、CVD、或其他沉積方法所形成的介電材料。層間介電質60可由介電材料所形成，介電材料可包括氧化矽、磷矽酸鹽玻璃(Phospho-Silicate Glass , PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass, BSG)、硼摻雜之磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass,  BPSG)等。可執行諸如CMP製程或機械研磨製程之類的平坦化製程，以使層間介電質60、虛擬閘極堆疊38、以及閘極間隔物46的頂部表面彼此呈水平。
在形成第7圖所示之結構後，虛擬閘極堆疊38被替換閘極堆疊取代，如第8A圖、第8B圖及第9圖中的製程所示。在第8B圖中，顯示了STI區域24之頂部表面24A，且半導體的鰭片36突出並高於頂部表面24A。
為了形成替換閘極，如第7圖所示之硬遮罩層44、虛擬閘極電極42、以及虛擬閘極介電質40被移除，進而形成如第8A圖所示的開口62。在第23圖所示的製程流程200中，對應之製程被顯示為製程216。突出之鰭片36的頂部表面及側壁分別曝露於開口62。
第8B圖顯示如第8A圖所示的參考截面8B-8B。接著，如第9圖所示，替換之閘極堆疊64被形成。在第23圖所示的製程流程200中，對應之製程被顯示為製程218。閘極堆疊64包括閘極介電質70及閘極電極72。閘極介電質70可包括界面層(Interfacial Layer, IL)66及高k值介電層68。界面層66被形成於突出之鰭片36曝露的表面上，且可包括諸如氧化矽層的氧化層，氧化矽層是藉由突出之鰭片36的熱氧化、化學氧化製程、或沉積製程所形成的。高k值介電層68包括高k值介電材料，例如氧化鉿(hafnium oxide)、氧化鑭(lanthanum oxide)、氧化鋁、氧化鋯(zirconium oxide)等。高k值介電材料的介電常數(k值)高於3.9，且可能高於約7.0。根據本揭露一些實施例，高k值電介質層68是由ALD或CVD所形成的。
再度參照第9圖，閘極電極72被形成在閘極介電質70上。閘極電極72可包括擴散阻障層(覆蓋層)74，以及在擴散阻障層74上的一或多個功函數(work function)層76。擴散阻障層74可由氮化鈦形成，其中氮化鈦可被以矽摻雜(或可不被矽摻雜)。當氮化鈦摻雜有矽時，有時也被稱為氮化矽鈦(Ti-Si-N或TSN)。功函數層76決定閘極電極的功函數，且包括至少一層或由不同材料所形成的多層。可根據對應之FinFET是n型FinFET還是p型FinFET來選擇功函數層的特定材料。舉例來說，當FinFET是n型FinFET時，功函數層76可以包括TaN層，以及在TaN層上的鈦鋁(TiAl)層。而當FinFET是p型FinFET時，功函數層76可以包括TaN層、在TaN層之上的TiN層、以及在TiN層之上的TiAl層。在沉積覆蓋層74及功函數層76後，形成阻擋(blocking)層78(可為另一層TiN層)。可使用CVD以形成阻擋層78。
接著，沉積金屬填充區域80，沉積金屬填充區域80的底部表面與阻擋層的頂部表面物理性地接觸。金屬填充區域80的形成可藉由CVD、ALD、物理氣相沉積(Physical Vapor Deposition, PVD)等來達成，且金屬填充區域80可由下列材料形成或包括下列材料：鈷、鎢、其合金、或其他金屬、或金屬合金。
接下來，執行諸如化學機械研磨(CMP)製程或機械研磨製程的平坦化製程，以使閘極堆疊64之頂部表面與層間介電質60的頂部表面共面。在隨後的製程中，回蝕刻(etch back)閘極堆疊64，進而在相對之閘極間隔物46之間形成凹槽。接下來，如第10圖所示，在替換之閘極堆疊64上形成硬遮罩82。根據本揭露一些實施例，硬遮罩82的形成包括執行沉積製程以形成覆蓋的介電材料，以及執行平坦化製程以移除閘極間隔物46及層間介電質60上方的過量介電材料。舉例來說，硬遮罩82可由氮化矽或其他類似的介電材料所形成。
第11A圖及第11B圖顯示下部的源極/汲極接點插塞84及矽化區域86的形成。在第23圖所示的製程流程200中，對應之製程被顯示為製程220。根據本揭露一些實施例，形成製程包括蝕刻層間介電質60及接觸蝕刻停止層58以形成接點開口、沉積延伸到接點開口中的金屬層(例如：鈦層或鉭層)、沉積阻擋層88(例如：氮化鈦層)、以及執行退火製程，如此使得金屬層的底部部分與源極/汲極區域54反應形成矽化區域86。金屬層的剩餘側壁部分可被移除，或是不被移除而留下。接著形成源極/汲極接點插塞84。源極/汲極接點插塞84可由下列材料組成或包括下列材料：鈷、鎢、其他適用之金屬、或其合金。執行諸如CMP製程或機械研磨製程的平坦化製程，以使源極/汲極接點插塞84的頂表面與層間界電質60的頂部表面呈水平。
第12圖顯示蝕刻停止層90以及蝕刻停止層90上之介電層92(亦可稱為ILD)的形成。在第23圖所示的製程流程200中，對應之製程被顯示為製程222。蝕刻停止層90可由下列材料形成或包含下列材料：氮化矽、碳氮化矽、碳氧化矽、氮化碳等或其組合。介電層92可包括或可為下列材料：二氧化矽、低k值介電材料、氮氧化矽、PSG、BSG、BPSG、USG、FSG、OSG、SiOC、旋塗玻璃、旋塗聚合物等。蝕刻停止層90及介電層92的沉積可使用自旋塗佈、CVD、ALD、LPCVD、電漿增強型化學氣相沉積(PECVD)等。
第13圖顯示經由蝕刻以分別露出接點插塞84(亦稱為源極/汲極接點插塞84)及閘極電極72的開口94及開口96的形成。在第23圖所示的製程流程200中，對應之製程被顯示為製程224。介電層92及蝕刻停止層90可被蝕刻，舉例來說，藉由微影及一或多個蝕刻製程進行蝕刻。蝕刻製程可包括乾式蝕刻，使用反應式離子蝕刻(Reactive Ion Etch, RIE)、中子束蝕刻(Neutral Beam Etch, NBE)、電感耦合式電漿(Inductively Coupled Plasma, ICP)蝕刻、電容耦合式電漿(Capacitively Coupled Plasma, ICP)蝕刻、離子束蝕刻(Ion Beam Etch, IBE)等、或其組合。蝕刻製程可為非等向性的。在一些範例中，蝕刻製程包括使用第一氣體的電漿，第一氣體包括一或多種碳氟化物，例如CF4 、CHF3 、CH2 F2 、CH3 F等、或其組合。亦可添加其他氣體，例如N2 、H2 、氬氣等。各個蝕刻腔體中的壓力可處在介於約0.1毫托(mTorr)與約100mTorr之間的範圍內。用於蝕刻之電漿產生器的功率可處在介於約30瓦(Watt)與約5000瓦之間的範圍內。蝕刻的基板偏壓(bias voltage)可處在介於約10kV與約100kV之間的範圍內，且工作週期(duty cycle)處在介於約5％與約95％之間的範圍內。
根據一些實施例，如第13圖所示，蝕刻製程包括主蝕刻製程，以蝕刻穿過介電層92及蝕刻停止層90，如此使得接點插塞84及閘極電極72被曝露出來。根據一些實施例，執行過蝕刻(over-etch)製程，其中過蝕刻製程具有比主蝕刻製程更高的等向性效應(isotropic effect)(例如：藉由施加比主蝕刻還小的偏壓)。開口94及開口96分別在接點插塞84及閘極電極72中的部分的寬度W2，會大於開口94及開口96在介電層92及蝕刻停止層90中之對應的下方部分的寬度W1。舉例來說，比例W2/W1可大於約1.2，或者可處於約1.2與約2.0之間的範圍內。根據替代性實施例，當蝕刻穿過蝕刻停止層90時，停止開口94及96的形成，且不執行過蝕刻。因此，各個開口94及96的底部表面以虛線94A及96A表示。根據過蝕刻製程的製程條件以及過蝕刻製程持續了多長的時間，開口96可以擴張到閘極電極72中的區域80、78、76、以及74(即沉積金屬填充區域80、阻擋層78、功函數層76、以及擴散阻障層74)中的任一者，並停在其中。
參照第14圖，執行第一處理(treatment)98。在第23圖所示的製程流程200中，對應之製程被顯示為製程226。可添加諸如氬氣的載體氣體。根據一些實施例，第一處理98是使用氧(O2 )執行的電漿處理。氧氣的流量率(flow rate)可處於介於約1000 sccm (單位時間標準毫升數)至約9000 sccm之間的範圍內。晶圓10的溫度可處於約室溫(例如：約攝氏21度)與約攝氏200度之間的範圍內。電漿處理的持續時間可處於約10秒至約300秒之間的範圍內。用於產生電漿的功率可處於約1000瓦至約4000瓦之間的範圍內，且可使用ICP(inductively coupled plasma, 感應耦合電漿)或CCP(capacitively coupled plasma, 電容耦合電漿)來產生。各個腔體中的壓力可處於約20mTorr與約1000mTorr之間的範圍內。
根據替代性實施例，第一處理98是使用氧(O2 )執行的熱處理，其中電漿被關閉，且晶圓10的溫度被升高。氧的流量率可處於約1SLM(單位時間標準公升數)與約20SLM之間的範圍內。晶圓10的溫度可處於約攝氏100度與約400度之間的範圍內。熱處理的持續時間可處於約10秒至約300秒之間的範圍內。各個腔體中的壓力可處於約10托與約100托之間的範圍內。
在第一處理期間，每個曝露之接點插塞84及閘極電極72的表面層被氧化，因而形成金屬氧化層102(由氧化鎢、氧化鈷等形成，或是包括氧化鎢、氧化鈷等)。根據開口96的尺寸，開口96中的金屬氧化層102可包括沉積金屬填充區域80、阻擋層78、功函數層76、以及擴散阻障層74等的氧化物。在用於形成開口94及開口96的蝕刻製程(第13圖)期間，可能會引入一些不希望出現的元素，且這些元素會附著在接點插塞84及閘極電極72之曝露的表面上。這些不希望出現的元素可能是經由蝕刻氣體所引入的，且可能包括碳、氟、氮等、或其組合。這些元素導致接點插塞84及閘極電極72之曝露的表面變得不均勻。第一處理可破壞這些元素與下方之接點插塞84及閘極電極72的鍵結(bond)，如此能使這些不希望出現的元素在後續製程中被移除。
此外，在蝕刻製程中(第13圖)，介電層92的表面層可能會失去氧原子。舉例來說，當介電層92由氧化矽所形成或包括氧化矽時，在蝕刻製程之前，介電層92可具有接近於約1：2的矽：氧比。蝕刻製程，可能使矽：氧比縮小，舉例來說，縮小到約1：1.5(或更高或更低)，其中矽：氧比是原子比。第一處理可使得介電層92及蝕刻停止層90的表面層104(第14圖)中的矽：氧比增加。在整個說明書中，表面層104被稱為介電層92及蝕刻停止層90的鈍化層(passivated layer)104。舉例來說，矽：氧比可增加到約1：2.0。應理解的是，介電層92之接近(並接觸)鈍化層104的內部部分所具有的Si：O比高於鈍化層104中的Si：O比。舉例來說，介電層92之內部部分中的Si：O比可處於約1：1.4至約1：1.8之間的範圍內。
參照第15圖，執行第二處理106。第二處理106可包括在金屬氧化層102上執行的還原反應(reduction reaction)。在第23圖所示的製程流程200中，對應之製程被顯示為製程228。根據一些實施例，第二處理106包括在電漿被打開的情況下使用氫(H2 )執行的電漿處理。可以添加諸如氬氣的載體氣體。根據一些實施例，氫的流量率處於約1000sccm至約6000sccm之間的範圍內。晶圓10的溫度可處在攝氏100度與約400度之間的範圍內。第二處理的持續時間可處於約10秒至約360秒之間的範圍內。用於產生電漿的功率可處在約1000瓦至約4000瓦之間的範圍內，且舉例來說，可使用CCP來產生。各個腔體中的壓力可處於約3托與約45托之間的範圍內。
第二處理使得金屬氧化層102失去氧氣，且因此藉由還原反應產生元素金屬(例如：鎢或鈷)。此外，還移除了經由蝕刻製程所引入之不希望出現的元素，例如碳、氟、以及氮。如此一來，藉著第一處理及第二處理，接點插塞84及閘極電極72的表面條件更加均勻。
第16圖顯示自下而上(bottom-up)沉積製程，用於形成(上部)源極/汲極接點插塞108及閘極接點插塞110。在第23圖所示的製程流程200中，對應之製程被顯示為製程230。根據一些實施例，使用熱CVD製程執行自下而上沉積製程。咸信熱CVD製程可提供熱能以協助形成成核點(nucleation site)，以形成源極/汲極接點插塞108及閘極接點插塞110。根據一些實施例，不會在自下而上沉積製程中產生電漿。可使用WF6 及H2 作為製程氣體(當生長鎢時)執行自下而上沉積製程。根據一些實施例，在氫的流量率處在約1000sccm至約7000sccm的範圍內，且WF6 的流量率處在約50sccm至約450sccm之範圍內的情況下，執行自下而上沉積製程。晶圓10的溫度可處在攝氏200度至約400度之間的範圍內。各個腔體中的壓力可處在約10托與約300托之間的範圍內。
由熱CVD製程所提供的熱能可在相對較長的時間段內促進成核點的培養。由於將沉積速率控制在相對較低的沉積速率(例如：小於每秒15Å(angstrom, 或稱埃))下，因此緩慢的生長過程允許成核點緩慢生長。可藉由供應在氫稀釋氣體混合物中具有相對較低之金屬前驅物比例的沉積氣體混合物來控制低沉積速率，這將在下文詳細描述。成核點易於在基板之具有與成核點相似的材料特性的某些位置處形成。舉例來說，當成核點包括金屬材料時，則成核點易於在接點插塞84及閘極電極72上黏著並成核。一旦在選定位置形成成核點，元素/原子就可以繼續黏著且錨定(anchor)在成核點上，並在選定位置堆積元素/原子，如此可達成選擇性沉積製程以及自下而上沉積製程。將成核位點選擇性地在接點插塞84及閘極電極72之曝露表面上培養，以便使源極/汲極接點插塞108及閘極接點插塞110可自底部垂直向上生長以填充開口94及開口96。虛線111示意性地顯示當自下而上沉積製程進行時，源極/汲極接點插塞108(亦稱為接點插塞108)及閘極接點插塞110(亦稱為接點插塞110)的頂部表面。
沉積的材料可包括鎢或鎢合金。替代地，能夠形成選定相(selected phase)的其他金屬亦可用於形成源極/汲極接點插塞108及閘極接點插塞110(在後續段落中討論)。
如第16圖所示，源極/汲極接點插塞108及閘極接點插塞110的底部可具有基本為圓頭狀(rounded)及/或凸狀(convex)的凸狀結構108A及凸狀結構110A，分別填充接點插塞84及閘極電極72中的凹陷空間。凸狀結構108A及凸狀結構110A在蝕刻停止層90的下方及層間介電質60的頂部(例如：水平的)表面的下方橫向且向外地延伸。凸狀結構108A及凸狀結構110A可具有大於15Å的深度D1，例如處於介於約20Å至約100Å的範圍內，更具體地，例如處在介於約30Å至約50Å的範圍內，儘管亦可達到其他深度。凸狀結構108A包括位於介電層92正下方的頂端部分(tip portion)108A1及108A2。頂端部分108A1及頂端部分108A2與蝕刻停止層90的底部表面直接接觸，且可具有處在約1nm與約5nm之間的範圍內的寬度W3。凸狀結構會使得接點插塞108及接點插塞110與各別對應之下方的接點插塞84及閘極電極72之間的界面增加，因此接觸電阻得以減少。此外，由凸狀結構及頂端部分所提供之更好的界面管理，亦可防止接點插塞108及接點插塞110在隨後的CMP製程中，遭遇不被期望的後拉(pull back)。
經由自下而上沉積製程，所沉積之金屬材料生長到高於介電層92之頂部表面的水平(level)。可在諸如CMP製程或機械研磨製程的平坦化製程中移除多餘的材料。如此一來，接點插塞108及接點插塞110的頂部表面與介電層92的頂部表面共面。鈍化層104之頂部水平部分可藉由平坦化製程移除，或者，頂部水平部分亦可不移除。
接點插塞108及接點插塞110不具有阻擋層(由氮化鈦、氮化鉭等所形成)。取而代之的，整個接點插塞108及整個接點插塞110可由均質材料(homogeneous)形成，接點插塞108及接點插塞110的不同部分具有相同的元素與相同的原子百分比。傳統的阻擋層會導致接點插塞的電阻顯著地增加。此外，隨著要形成的接點插塞越來越窄，接點插塞的電阻呈指數增加。因此，藉由不形成阻擋層，可以顯著地降低接點插塞的電阻。
第17圖顯示了根據替代性實施例形成的結構。用於形成此結構的形成製程與用於形成第16圖所示之結構的製程基本相同，不同之處在於開口94及開口96在第13圖中被標記為94A及94B的部分，這是因為沒有過蝕刻的緣故。其餘製程與前面所述之實施例基本相同。在所獲得的結構中，如第17圖所示，接點插塞108及接點插塞110的底部部分並未橫向延伸而位於蝕刻停止層90的正下方。
鎢接點插塞可具有兩個相，阿伐(alpha)相與貝他(beta)相。對應的鎢分別被稱為阿伐相鎢(α-W)及貝他相鎢(β-W)。β-W的電阻率比α-W的電阻率高上許多(有時高達六倍)。若並未執行第一處理及第二處理，則所形成的鎢接點插塞的相是隨機的，且不能被控制。這導致所得之鎢接點插塞的電阻在接點插塞之間有著明顯的變化，且導致所獲得的裝置及電路的性能無法被控制。根據本揭露一些實施例，藉由在沉積接點插塞之前進行處理，形成富含矽的鈍化層104。這使得所形成的接點插塞108及接點插塞110更有可能是α-W。此外，經由處理來移除不希望出現的元素(例如：F、C、以及N)，使得整個晶圓10中鎢的生長環境更加均勻，也因此所形成的接點插塞大部分(例如：超過99％)包括α-W。因此，如第22圖所示，經由晶圓10及其中之晶粒的裝置性能更加均勻，這將在隨後的段落中進行討論。並且，由於形成了α-W，所以接點插塞的電阻值為低。
第22圖顯示實驗結果，其中接觸電阻值的累積(cumulative)百分比顯示為歸一化(normalized)接觸電阻值的函數。實心圓是根據本揭露之實施例的樣品的結果。十字是鎢插塞(不具阻擋層)樣品的結果，不同之處在於在鎢沉積之前不進行任何處理。第22圖指出，與不進行處理的情況相比，在進行了處理的情況下，整個晶圓上的多個接點插塞的接觸電阻值更加均勻。
第18圖至第20圖根據本揭露替代性實施例，顯示製造FinFET及接點插塞之中間階段的截面圖。除非另有說明，否則這些實施例中之組件的材料及形成製程與相同組件基本相同，在第1-7圖、第8A圖、第8B圖、第9圖、第10圖、第11A圖、第11B圖、以及第12圖至第16圖所示的前述實施例中，這些組件由相同的參考編號表示。因此，可在前述實施例中所示之實施例的討論中，找到關於第18圖至第20圖所示之組件的形成製程及材料的細節。
這些實施例的初始操作基本上與第1-7圖、第8A圖、第8B圖、第9圖、第10圖、第11A圖、第11B圖、以及第12圖至第13圖所示的實施例相同。接下來，如第18圖所示，執行第一處理128以在開口94與開口96中以及在接點插塞84與閘極電極72上，選擇性地沉積含摻雜元素層(doping-element-containing)130。可在開啟電漿的情況下在CVD腔體中進行沉積，且對應之前驅物包括摻雜元素，摻雜元素可包括矽、硼、磷、或其組合。舉例來說，當矽要被沉積以用於處理時，可以引入SiH4 、Si2 H6 等。當要沉積硼時，可以使用BH3 、B2 H6 等。當要沉積磷時，可以使用PH3 等。根據一些實施例，可在下列條件下進行沉積：前述前驅物的流量率處在介於約10sccm至約500sccm之間的範圍內、晶片溫度處在介於約100度至約400度之間的範圍內、以及腔體壓力處在介於約100mTorr至約3Torr之間的範圍內。所獲得之含摻雜元素層130可具有介於約3埃至約30埃之間的範圍內的厚度。含摻雜元素層130可被形成在介電層92及蝕刻停止層90的表面上，或是可不被形成在介電層92及蝕刻停止層90的表面上。
第19圖顯示了第二處理106。該製程的細節可在如第15圖所示之第二處理106的討論中找到，因此在此不再贅述。作為第二處理106的結果，可以移除由蝕刻製程(第13圖)所引入之不希望出現的元素。已沉積之含摻雜元素層130被轉換為薄層134，薄層134與含摻雜元素層130相似，但包括較純的矽、硼、或磷。根據一些實施例，薄層134中的矽、硼或磷的原子百分比可以高於約2％，並且可處在約2％至約20％之間的範圍內。
根據替代性實施例，代替沉積的含摻雜元素層130，可執行佈植製程，以矽、硼、磷、砷、或其組合進行佈植。因此，第18圖中的含摻雜元素層130表示接點插塞84及閘極電極72之被佈植的表面層，以及介電層92及蝕刻停止層90之被佈植的表面層。使用低能量(例如：低於約10keV)進行佈植，如此每個接點插塞84及閘極電極72的淺表面層被佈植。舉例來說，佈植的物質可分佈在接點插塞84及閘極電極72的表面層內(具有小於約50埃的厚度)。佈植亦可包括垂直佈植及傾斜(tilt)佈植，如此一來，可在介電層92及蝕刻停止層90的側壁上形成含摻雜元素層130。可在旋轉晶圓10的情況下執行傾斜佈植，且舉例來說，傾角(tile angle)可處在約10度與約20度之​​間。應能理解的是，由於介電層92的遮蔽，因此所佈植的物質會更集中在與各別開口94及開口96垂直對準的區域。在佈植(第一處理)之後，可執行如第19圖所示的第二處理106。第二處理106可基本上與第15圖相同，在此不再贅述。
第20圖根據一些實施例，顯示選擇性的自下而上沉積製程，以形成接點插塞108以及接點插塞110。沉積製程可基本上與參考第16圖所討論的製程相同，因此此處不再重複細節。當含摻雜元素層130為被沉積層時，由於沉積含摻雜元素層130很薄，因此鎢可能會自含摻雜元素層130之材料的分子/原子之間的間隙中生長出來。在含摻雜元素層130(沉積或佈植)中元素的效應，使得所形成的接點插塞108及接點插塞110更可能是β-W。此外，介電層92及蝕刻停止層90的表面上或內部的元素，也使得所形成的接點插塞108及接點插塞110更可能是β-W。實驗結果指出，在這些實施例中，大多數(例如：超過99％)的接點插塞是由β-W形成的。因此，經由晶圓10及其中之晶粒的裝置性能更加均勻。儘管β-W的電阻率高於α-W，但晶圓內均勻性得到了改善，這大幅抵消了由於電阻率更高而導致的劣化。
由於諸如接點插塞108及接點插塞110之沉積以及隨後之熱製程的熱製程，因此在最終結構中，含摻雜元素層130的原子可能擴散到上方之接點插塞108及接點插塞110中，以及下方之接點插塞84及閘極電極72中，導致富含摻雜元素區域136的產生。另一方面，大體上純淨的含摻雜元素層130可能不復存在。富含摻雜元素區域136包括接點插塞108及接點插塞110的底部部分，以及接點插塞84及閘極電極72的頂部部分。在富含摻雜元素區域136中的摻雜元素(例如：矽、硼、磷、及/或砷)的濃度，亦高於接點插塞108及接點插塞110的上方部分，以及接點插塞84及閘極電極72的下方部分中的濃度，接點插塞108及接點插塞110的上方部分以及接點插塞84及閘極電極72的下方部分可具有摻雜元素，或是可不具有摻雜元素。根據一些實施例，富含摻雜元素區域136的厚度T1可處在介於約3埃至約50埃之間的範圍內。此外，富含摻雜元素區域136的形狀，可以遵循接點插塞108及接點插塞110與下方之接點插塞84及閘極電極72之間的界面的形狀。
而且，在最終結構中，因為摻雜元素擴散到接點插塞108及接點插塞110以及介電層92及蝕刻停止層90的表面層中，因此可能形成富含摻雜元素區域138。富含摻雜元素區域138包括介電層92中被摻雜元素擴散進入的一些部分，因此這些部分具有比介電層92的內部更高濃度的摻雜元素。此外，摻雜元素可能稍微擴散到接點插塞108及接點插塞110的側壁部分中，這是可以區分的。因此，接點插塞108及接點插塞110的這些部分，具有比接點插塞108及接點插塞110的內部更高的摻雜元素濃度，其中接點插塞108及接點插塞110的內部可以不含摻雜元素。根據一些實施例，富含摻雜元素區域138的厚度T2，可處在介於約3埃與約50埃之間的範圍內。
第21圖顯示根據替代性實施例形成的結構，形成此結構的形成製程與形成第20圖所示之結構的形成製程基本上相同，不同之處在於，當形成開口時(第13圖)，開口94及開口96的底部基本上與蝕刻停止層90的底部表面呈水平。其餘製程與先前實施例基本相同。在所得結構中，如第21圖所示，接點插塞108及接點插塞110的底部部分並未橫向延伸到直接位於蝕刻停止層90及介電層的正下方。此外，可能會形成富含摻雜元素區域136及富含摻雜元素區域138。
本揭露實施例具有一些有利特徵。藉由在於下方金屬特徵上形成上方金屬特徵前，在下方金屬特徵之頂部表面上執行處理，上方金屬特徵可具有較為均勻的相形成，其中大部分的上方金屬特徵具有相同相，並因此具有相似的電阻率。因此，包括上方金屬特徵的裝置，其裝置性能的晶圓內均勻性更加均勻。
根據本揭露一些實施例，提供一種積體電路裝置之製造方法。上述方法包括形成一第一金屬特徵；在第一金屬特徵上形成一介電層；蝕刻上述介電層以形成一開口，其中第一金屬特徵之頂部表面經由上述開口而被曝露；在第一金屬特徵之頂部表面上執行第一處理，其中第一處理是經由上述開口執行，且第一處理是使用第一製程氣體來執行；在第一處理後，執行第二處理，其中第二處理是經由上述開口執行，且第二處理是使用不同於第一製程氣體的第二製程氣體來執行；以及在上述開口中沉積第二金屬特徵。在一個實施例中，第一處理是使用包括氧(O2 )的第一製程氣體來執行，而第二處理則是使用包括氫(H2 )的第二製程氣體來執行。在一個實施例中，第一處理包括電漿處理。在一個實施例中，第一處理包括熱處理。在一個實施例中，第二金屬特徵的沉積包括鎢的自下而上沉積。在一個實施例中，第一處理之執行所使用的第一製程氣體包括含矽製程氣體、含硼製程氣體、含磷製程氣體、或其組合。在一個實施例中，第一處理使得含矽、硼、磷、或其組合的一薄層被沉積。在一個實施例中，第一金屬特徵包括源極/汲極接點插塞。在一個實施例中，第一金屬特徵包括閘極電極，而第二金屬特徵包括接點插塞。
根據本揭露一些實施例，提供一種積體電路裝置之製造方法。上述方法包括形成第一金屬特徵，其中第一金屬特徵包括電晶體的閘極電極或源極/汲極接點插塞；在第一金屬特徵上形成蝕刻停止層；在蝕刻停止層上形成介電層；蝕刻介電層及蝕刻停止層以形成一開口，其中第一金屬特徵曝露於上述開口；氧化第一金屬特徵的表面層，以在第一金屬特徵的表面上形成金屬氧化層；執行還原反應，以將金屬氧化層還原為元素金屬；以及執行自下而上沉積製程，以在上述開口中沉積鎢插塞。在一個實施例中，第一金屬特徵之表面層的氧化的執行，是使用氧(O2 )作為製程氣體。在一個實施例中，還原反應的執行是使用氫(H2 )作為製程氣體。在一個實施例中，表面層的氧化是經由電漿氧化來執行。在一個實施例中，表面層的氧化是經由熱氧化來執行。在一個實施例中，鎢插塞具有阿伐相。
根據本揭露一些實施例，提供一種積體電路裝置。上述積體電路裝置包括第一金屬特徵，第一金屬特徵包括第一部分以及第一部份上的第二部分，其中第二部分包括一元素，上述元素選自基本上由矽、硼、磷、砷、或其組合所組成的群組，且第一部分不包括上述元素；第一金屬特徵上的介電層；以及第一金屬特徵上的第二金屬特徵，且第二金屬特徵有一部分在介電層中，其中第二金屬特中包括第三部分以及第三部分上的第四部分，第三部分在第二部分上並接觸第二部分，以在第二部分與第三部分之間形成一界面，且其中第三部分包括上述元素，而第四部分不包括上述元素。在一個實施例中，上述積體電路裝置更包括一富含元素區域，上述富含元素區域相鄰於第二金屬特徵之側壁與介電層之側壁之間的側壁界面，其中上述富含元素區域包括上述元素，且上述富含元素區域包括第二金屬特徵之側壁表面部分以及介電層之側壁表面部分。在一個實施例中，上述元素包括矽。在一個實施例中，第一金屬特徵包括電晶體的下部源極/汲極接點插塞或閘極電極，而第二金屬特徵則包括電晶體的上部源極/汲極接點插塞或閘極接點插塞。在一個實施例中，第二金屬特徵包括鎢。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
10:晶圓 20:基板 22:井區 24:STI區域 26:半導體帶 28:襯墊氧化層 30:硬遮罩層 24A:頂部表面 36:鰭片 38:虛擬閘極堆疊 40:虛擬閘極介電質 42:虛擬閘極電極 44:硬遮罩層 46:閘極間隔物 50:凹槽 54:磊晶區域 56:孔洞 58:接觸蝕刻停止層 60:層間介電質 62:開口 8B-8B:參考截面 64:閘極堆疊 66:界面層 68:高k值介電層 70:閘極介電質 72:閘極電極 74:擴散阻障層 76:功函數層 78:阻擋層 80:金屬填充區域 82:硬遮罩 84:源極/汲極接點插塞 86:矽化區域 88:阻擋層 90:蝕刻停止層 92:介電層 94:開口 94A:虛線 96:開口 96A:虛線 W1:寬度 W2:寬度 98:第一處理 102:金屬氧化層 104:表面層 106:第二處理 108:源極/汲極接點插塞 108A:凸狀結構 108A1:頂端部分 108A2:頂端部分 110:閘極接點插塞 110A:凸狀結構 D1:深度 W3:寬度 128:第一處理 130:含摻雜元素層 134:薄層 136:富含摻雜元素區域 138:富含摻雜元素區域 T1:厚度 200:製程流程 202-230:製程
本揭露之態樣從後續實施方式及附圖可更佳理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製。事實上，各種特徵之尺寸可能任意增加或減少以清楚論述。 第1圖至第7圖、第8A圖、第8B圖、第9圖、第10圖、第11A圖、第11B圖、第12圖至第16圖根據一些實施例，顯示了製造鰭式場效電晶體(FinFET)及接點插塞之中間階段的透視圖及截面圖。 第17圖根據一些實施例，顯示了FinFET及接點插塞的截面圖。 第18圖根據一些實施例，顯示了製造FinFET及接點插塞之中間階段的透視圖及截面圖。 第19圖根據一些實施例，顯示了製造FinFET及接點插塞之中間階段的透視圖及截面圖。 第20圖根據一些實施例，顯示了製造FinFET及接點插塞之中間階段的透視圖及截面圖。 第21圖根據一些實施例，顯示了FinFET及接點插塞的截面圖。 第22圖根據一些實施例，顯示了接觸電阻值的累積百分比作為歸一化接觸電阻值的函數的結果。 第23圖根據一些實施例，顯示了形成FinFET及接點插塞的製程流程。
200:製程流程
202-230:製程

Claims (20)

  1. 一種積體電路裝置之製造方法，包括： 形成一第一金屬特徵； 在上述第一金屬特徵上形成一介電層； 蝕刻上述介電層以形成一開口，其中上述第一金屬特徵之一頂部表面經由上述開口而被曝露； 在上述第一金屬特徵之上述頂部表面上執行一第一處理，其中上述第一處理是經由上述開口執行，且上述第一處理是使用一第一製程氣體來執行； 在上述第一處理後，執行一第二處理，其中上述第二處理是經由上述開口執行，且上述第二處理是使用不同於上述第一製程氣體的一第二製程氣體來執行；以及 在上述開口中沉積一第二金屬特徵。
  2. 如請求項1之積體電路裝置之製造方法，其中上述第一處理是使用包括氧(O2 )的上述第一製程氣體來執行，而上述第二處理則是使用包括氫(H2 )的上述第二製程氣體來執行。
  3. 如請求項2之積體電路裝置之製造方法，其中上述第一處理包括一電漿處理。
  4. 如請求項2之積體電路裝置製造方法，其中上述第一處理包括一熱處理。
  5. 如請求項1之積體電路裝置之製造方法，其中上述第二金屬特徵的沉積包括鎢的一自下而上沉積。
  6. 如請求項1之積體電路裝置之製造方法，其中上述第一處理之執行所使用的上述第一製程氣體包括一含矽製程氣體、一含硼製程氣體、一含磷製程氣體、或其組合。
  7. 如請求項6之積體電路裝置製造方法，其中上述第一處理使得含矽、硼、磷、或其組合的一薄層被沉積。
  8. 如請求項1之積體電路裝置之製造方法，其中上述第一金屬特徵包括一源極/汲極接點插塞。
  9. 如請求項1之積體電路裝置製造方法，其中上述第一金屬特徵包括一閘極電極，而上述第二金屬特徵包括一接點插塞。
  10. 一種積體電路裝置之製造方法，包括： 形成一第一金屬特徵，其中上述第一金屬特徵包括一電晶體的一閘極電極或一源極/汲極接點插塞； 在上述第一金屬特徵上形成一蝕刻停止層； 在上述蝕刻停止層上形成一介電層； 蝕刻上述介電層及上述蝕刻停止層以形成一開口，其中上述第一金屬特徵曝露於上述開口； 氧化上述第一金屬特徵的一表面層，以在上述第一金屬特徵的一表面上形成一金屬氧化層； 執行一還原反應，以將上述金屬氧化層還原為元素金屬；以及 執行一自下而上沉積製程，以在上述開口中沉積一鎢插塞。
  11. 如請求項10之積體電路裝置之製造方法，其中上述第一金屬特徵之表面層的氧化的執行，是使用氧(O2 )作為製程氣體。
  12. 如請求項10之積體電路裝置製造方法，其中上述還原反應的執行是使用氫(H2 )作為製程氣體。
  13. 如請求項10之積體電路裝置製造方法，其中上述表面層的氧化是經由電漿氧化來執行。
  14. 如請求項10之積體電路裝置製造方法，其中上述表面層的氧化是經由熱氧化來執行。
  15. 如請求項10之積體電路裝置之製造方法，其中上述鎢插塞具有一阿伐相。
  16. 一種積體電路裝置，包括： 一第一金屬特徵，包括一第一部分以及上述第一部份上的一第二部分，其中上述第二部分包括一元素，上述元素選自基本上由矽、硼、磷、砷、或其組合所組成的群組，且上述第一部分不包括上述元素； 一介電層，位於上述第一金屬特徵上；以及 一第二金屬特徵，位於上述第一金屬特徵上，且上述第二金屬特徵有一部分在上述介電層中，其中上述第二金屬特徵包括一第三部分以及位於上述第三部分上的一第四部分，上述第三部分在上述第二部分上並接觸上述第二部分，以在上述第二部分與上述第三部分之間形成一界面，且其中上述第三部分包括上述元素，而上述第四部分不包括上述元素。
  17. 如請求項16之積體電路裝置，更包括一富含元素區域，上述富含元素區域相鄰於上述第二金屬特徵之側壁與上述介電層之側壁之間的一側壁界面，其中上述富含元素區域包括上述元素，且上述富含元素區域包括上述第二金屬特徵之側壁表面部分以及上述介電層之側壁表面部分。
  18. 如請求項16之積體電路裝置，其中上述元素包括矽。
  19. 如請求項16之積體電路裝置，其中上述第一金屬特徵包括一電晶體的一下部源極/汲極接點插塞或一閘極電極，而上述第二金屬特徵則包括上述電晶體的一上部源極/汲極接點插塞或一閘極接點插塞。
  20. 如請求項16之積體電路裝置，其中上述第二金屬特徵包括鎢。
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