TWI724508B - 半導體結構及其製造方法 - Google Patents

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TWI724508B
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fin
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陳世強
林泓緯
毛隆凱
李俊鴻
陳嘉仁
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台灣積體電路製造股份有限公司
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Abstract

普遍而言，本發明實施例提供有關於調整介電材料之蝕刻速率的例子。在一實施例中，介電材料順應性地沉積於基板中之第一與第二溝槽中。第一溝槽中之第一介電材料之合併的橫向成長端部於第一溝槽中形成接縫。處理介電材料。上述處理造成一物種位於第一與第二溝槽中的介電材料各自的第一與第二上表面上、位於接縫中、以及擴散至第一與第二溝槽中各自的介電材料中。在上述處理後，蝕刻各介電材料。在蝕刻時，經由介電材料中之物種之存在，第二溝槽中之介電材料的蝕刻速率與第一溝槽中之介電材料的蝕刻速率的比值被改變。

Description

半導體結構及其製造方法
本發明實施例關於一種半導體結構之製造方法，且特別關於一種改變介電材料蝕刻速率之方法以及使用此方法所形成之半導體結構。
半導體積體電路(IC)工業經歷了快速的成長。積體電路之材料與設計上的技術進展已產生了多個積體電路世代，其中每一世代相較於前一世代具有更小且更複雜的電路。在積體電路發展的過程中，功能密度(functional density(亦即，單位晶片面積之互連裝置的數量))普遍地增加而幾何尺寸(geometry size(亦即，使用一製程可以產生之最小組件(或線)))則下降。這一縮小化的過程經由提高生產效率以及降低相關成本而普遍地帶來一些好處。
隨著裝置尺寸的縮小，製造者開始使用新的和不同的材料及/或材料組合來促進裝置之尺寸縮小。單獨之尺寸縮小以及與新的和不同的材料搭配之尺寸縮小亦帶來許多挑戰，此些挑戰可能未出現於先前之較大幾何結構的世代中。
本發明實施例包括一種半導體結構之製造方法。上述方法包括順應性地沉積第一介電材料於基板中之第一溝槽以及上述基板中之第二溝槽中。上述第一溝槽中之上述第一介電材料之合併的橫向成長端部於上述第一溝槽中形成接縫。上述方法亦包括處理上述第一溝槽中之上述第一介電材料以及上述第二溝槽中之上述第一介電材料。上述第一溝槽中之上述第一介電材料具有第一上表面，上述第二溝槽中之上述第一介電材料具有第二上表面，上述處理造成一物種在上述第一上表面與上述第二上表面之上、在上述接縫中、以及擴散至上述第一溝槽中之上述第一介電材料以及上述第二溝槽中之上述第一介電材料中。上述方法亦包括在上述處理之後，蝕刻上述第一溝槽中之上述第一介電材料以及上述第二溝槽中之上述第一介電材料。在該上述蝕刻時，於上述第一介電材料中之上述物種之存在改變了上述第二溝槽中之上述第一介電材料的第一蝕刻速率與上述第一溝槽中之上述第一介電材料的第二蝕刻速率的比值。
本發明實施例亦包括一種半導體結構。上述半導體結構包括基板。上述基板具有第一裝置鰭片、第二裝置鰭片以及第三裝置鰭片。上述第一裝置鰭片的第一側壁面向上述第二裝置鰭片的側壁，上述第一裝置鰭片的第二側壁面向上述第三裝置鰭片的側壁，從上述第一裝置鰭片的上述第一側壁到上述第二裝置鰭片的上述側壁的第一寬度小於從上述第一裝置鰭片的上述第二側壁到上述第三裝置鰭片的上述側壁的第二寬度。上述半導體結構亦包括第一隔離結構。上述第一隔離結構設置於上述第一裝置鰭片的上述第一側壁與上述第二裝置鰭片的上述側壁之間。第一尺寸係從上述第一隔離結構的上表面到上述第一裝置鰭片的上表面。上述半導體結構亦包括第二隔離結構。上述第二隔離結構設置於上述第一裝置鰭片的上述第二側壁與上述第三裝置鰭片的上述側壁之間。第二尺寸係從上述第二隔離結構的上表面到上述第一裝置鰭片的上述上表面。上述第二尺寸與上述第一尺寸的比值為0.93至1。上述半導體結構亦包括虛設鰭片。上述虛設鰭片位於上述第二隔離結構上且位於上述第一裝置鰭片的上述第二側壁與上述第三裝置鰭片的上述側壁之間。上述虛設鰭片的側壁面向上述第一裝置鰭片的上述第二側壁。第三寬度係從上述第一裝置鰭片的上述第二側壁到上述虛設鰭片的上述側壁，上述第三寬度小於上述第一寬度。
本發明實施例亦包括一種半導體結構。上述半導體結構包括基板。上述基板具有第一裝置鰭片、第二裝置鰭片以及第三裝置鰭片。上述第一裝置鰭片的第一側壁面向上述第二裝置鰭片的側壁，上述第一裝置鰭片的第二側壁面向上述第三裝置鰭片的側壁，從上述第一裝置鰭片的上述第一側壁到上述第二裝置鰭片的上述側壁的第一寬度小於從上述第一裝置鰭片的上述第二側壁到上述第三裝置鰭片的上述側壁的第二寬度。上述半導體結構亦包括第一隔離結構。上述第一隔離結構設置於上述第一裝置鰭片的上述第一側壁與上述第二裝置鰭片的上述側壁之間。第一尺寸係從上述第一隔離結構的上表面到上述第一裝置鰭片的上表面。上述半導體結構亦包括第二隔離結構。上述第二隔離結構設置於上述第一裝置鰭片的上述第二側壁與上述第三裝置鰭片的上述側壁之間。第二尺寸係從上述第二隔離結構的上表面到上述第一裝置鰭片的上述上表面。上述第二尺寸與上述第一尺寸的比值為0至0.25。上述半導體結構亦包括虛設鰭片。上述虛設鰭片位於上述第二隔離結構上且位於上述第一裝置鰭片的上述第二側壁與上述第三裝置鰭片的上述側壁之間。上述虛設鰭片的側壁面向上述第一裝置鰭片的上述第二側壁。第三寬度係從上述第一裝置鰭片的上述第二側壁到上述虛設鰭片的上述側壁，上述第三寬度小於上述第一寬度。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。此外，本發明實施例在各例子中可能重複標號及/或字母。此重複是為了達到簡明之目的，而並非用來指出所述之各實施例及/或配置之間的關係。
此外，其中可能用到與空間相對用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
普遍而言，本發明實施例提供例示性之實施例，上述實施例係關於調整介電材料之蝕刻速率，舉例而言，上述介電材料可為位於淺溝槽隔離(Shallow Trench Isolations (STIs))中之介電材料以及虛設鰭片之介電材料。具體而言，於此所述之例示性之實施例有關於處理介電材料之各表面以控制蝕刻速率，上述蝕刻速率可能起因於負載效應(loading effect)及/或源自於介電材料中之接縫(seams)之存在的效應。一些處理可降低負載效應及/或源自於接縫之存在的效應而使得蝕刻速率之差異可減少，或者增加負載效應及/或源自於接縫之存在的效應而使得蝕刻速率之差異可增加。以這樣的方式調整蝕刻速率可達到有利於裝置操作的鰭片高度。亦可達到其他好處。
於此所述之例示性的實施例係於在前端製程(Front End Of the Line (FEOL))中在裝置鰭片之間形成隔離結構(例如:STIs)以及形成虛設鰭片的脈絡下進行說明。裝置鰭片可被用來形成鰭式場效電晶體。可在其他脈絡下實施其他實施例。例示性的實施例在不同的結構及/或材料之間可具有廣泛的適用性來控制蝕刻速率。將說明一些例示性方法及結構之變異。所屬領域具有通常知識者將能輕易地理解，其他可能之修飾亦已在其他實施例的範圍中被考慮到。雖然方法實施例可能以特定的順序進行說明，可以任何合乎邏輯的順序進行各種其他方法實施例，且相較於在此所述的實施例，各種其他方法實施例可包括較少或較多的步驟。在一些圖示中，所示之一些組件或特徵部件之標號可被省略，以避免遮蔽到其他組件或特徵部件，這是為了便於描述圖示。
根據一些實施例，第1A-1B圖、2至5圖以及6A-6B圖繪示出在用於形成鰭式場效電晶體之隔離結構與虛設鰭片的例示性製程中之各階段的中間結構的圖示。第7圖係為根據一些實施例之形成隔離結構與虛設鰭片之例示性製程100的流程圖。
第1A圖繪示出在例示性方法之一階段之中間結構的剖面圖，第1B圖係為中間結構的立體圖。中間結構包括形成於半導體基板20之上的裝置鰭片22。半導體基板20可為或包括塊狀半導體基板、絕緣層上半導體(semiconductor-on-insulator (SOI))基板或類似之基板，其可被摻雜(例如:以p型或n型摻雜劑摻雜)或未被摻雜。在一些實施例中，半導體基板20之半導體材料可包括元素半導體(例如:矽(Si)或鍺(Ge))、化合物半導體、合金半導體、或上述之組合。
於半導體基板20上形成裝置鰭片22，舉例而言，經由在半導體基板20中蝕刻出溝槽以形成裝置鰭片22(其包括半導體基板20之半導體材料)。可經由任何適當之方法於半導體基板20中圖案化出裝置鰭片22。舉例而言，可使用一或多個微影製程圖案化出裝置鰭片22，微影製程包括雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。普遍而言，雙重圖案化或多重圖案化製程係結合微影及自對準製程，舉例而言，其可使所形成之圖案之節距小於其他使用單一、直接微影製程所形成之圖案之節距。舉例而言，在一些實施例中，於基板之上形成犧牲層並且使用微影製程圖案化上述犧牲層。使用自對準製程沿著經圖案化之犧牲層形成間隔物。接著，移除犧牲層，然後被留下來的間隔物可被用來圖案化出裝置鰭片22。
第1A圖繪示出用以形成裝置鰭片22而蝕刻至半導體基板20中的溝槽的例示性第一寬度W1以及例示性第二寬度W2。第一寬度W1可為小尺寸，例如:小於或等於約20nm(例如:為約10nm至約20nm)。具有第一寬度W1的一或多個溝槽可具有高深寬比(例如:溝槽深度與第一寬度W1的比值)，例如:等於或大於7.5。第二寬度W2大於第一寬度W1。 在一些例子中，第二寬度W2等於或大於約40nm(例如:為約40nm至約200nm)，其係取決於結構之設計。在各種例子中，溝槽於相鄰裝置鰭片22之間可具有各種寬度，其可為任何配置或圖案之寬度。圖示中所繪示的內容僅是例子。
第1B圖更繪示出參考剖面X-X，參考剖面X-X對應一些圖示之剖面圖。剖面X-X位於橫跨半導體基板20上之裝置鰭片22且與半導體基板20上之裝置鰭片22相交的一平面中。第1A圖、 2至5圖以及第6A圖相應於參考剖面X-X繪示出製程之各種例子的剖面圖。
第2圖繪示出於製程100之操作步驟102中於裝置鰭片22之上以及溝槽中形成第一順應的介電材料24，並繪示出於製程100之操作步驟104中於第一順應的介電材料24之上以及寬溝槽中形成第二順應的介電材料26。後文將更明確敘述，第二順應的介電材料26係被用以形成虛設鰭片，而第一順應的介電材料24係被用以形成隔離結構。
在一些例子中，第一順應的介電材料24係為含氧化物介電材料，例如:矽氧碳氮化物(silicon oxycarbon nitride (SiOx Cy Nz ))、氧化矽(SiOx )、氮氧化矽(silicon oxynitride (SiOx Ny ))、類似之材料、或上述之組合。使用順應的沉積製程沉積第一順應的介電材料24，例如:原子層沉積(ALD)、電漿輔助化學氣相沉積(PECVD)、或類似之製程。在一些例子中，第一順應的介電材料24係為以原子層沉積製程沉積之矽氧碳氮化物(SiOx Cy Nz )。
用於沉積第一順應的介電材料24的原子層沉積製程包括進行一或多個循環，任一循環包括依序以脈衝(pulsing)的方式使一前驅物於一腔體中，排淨(purging)上述腔體、以脈衝的方式使一反應氣體於上述腔體中、以及排淨上述腔體。舉例而言，前驅物氣體及/或反應氣體包括氫氯乙矽烷(hydrochlorodisalane)、三乙胺(triethylamine (N(CH2 CH3 )3 ))、丙烯(propene (C3 H6 ))、氧氣(O2 )、類似之氣體或上述之組合。於原子層沉積製程之各脈衝時，前驅物氣體及/或反應氣體可更進一步與載送氣體(例如:Ar、He或類似之氣體)混合。可使用為約400°C至約800°C的製程溫度實施原子層沉積製程。於原子層沉積製程之循環之脈衝操作步驟時的壓力可為約1 Torr至約25 Torr。
所沉積之第一順應的介電材料24的厚度至少為第一寬度W1的一半。因此，由於順應的沉積以及從裝置鰭片22兩相對側壁的橫向成長端部(lateral growth fronts)的合併，當厚度達到約第一寬度W1的一半時，第一順應的介電材料24填充了定義於相鄰裝置鰭片22之間的窄溝槽。第一順應的介電材料24的厚度不足以填充寬溝槽，於寬溝槽(例如:具有第二寬度W2的溝槽)中將形成虛設鰭片。在一些例子中，於窄溝槽中從裝置鰭片22之相對兩側壁的橫向成長端部造成位於窄溝槽中之第一順應的介電材料24中的接縫28(其亦可包括大的空孔(voids))。橫向成長端部之合併可能先發生於裝置鰭片22之頂部。經由在裝置鰭片22之頂部先合併，於各窄溝槽之深處於接縫28可能產生大空孔，這是因為在裝置鰭片22頂部之合併妨礙了在此些深度之進一步沉積。
在一些例子中，第二順應的介電材料26係為含碳介電材料，例如:矽氧碳氮化物(SiOx Cy Nz )、碳化矽(SiCx )、碳氮化矽(SiCx Ny )、類似之材料、或上述之組合。使用順應的沉積製程沉積第二順應的介電材料26，例如:原子層沉積、電漿輔助化學氣相沉積、或類似之製程。在一些例子中， 第二順應的介電材料26係為經由原子層沉積製程沉積的矽氧碳氮化物(SiOx Cy Nz )且相較於第一順應的介電材料24具有較高的碳或氮濃度。
用於沉積第二順應的介電材料26的原子層沉積製程包括進行一或多個循環，任一循環包括依序以脈衝的方式使一前驅物氣體於一腔體中，排淨上述腔體、以脈衝的使一反應氣體於上述腔體中、以及排淨上述腔體。舉例而言，前驅物氣體及/或反應氣體包括氫氯乙矽烷、三乙胺(N(CH2 CH3 )3 )、丙烯(C3 H6 )、氧氣(O2 )、氨(ammonia (NH3 ))、類似之氣體、或上述之組合。於原子層沉積製程之各脈衝時，前驅物氣體及/或反應氣體可進一步與載送氣體(Ar、He或類似之氣體)混合。可使用為約400°C至約800°C的製程溫度實施原子層沉積製程。於原子層沉積製程之循環之脈衝操作步驟時的壓力可為約1 Torr至約50 Torr。
所沉積之第二順應的介電材料26的厚度至少為殘留的第二寬度W2的一半，殘留的第二寬度W2係未被第一順應的介電材料24之沉積所填充。因此，由於順應的沉積以及從寬溝槽中之第一順應的介電材料兩相對側壁的橫向成長端部的合併，當厚度達到於寬溝槽中未被填充之殘留的第二寬度W2的約一半時，第二順應的介電材料26填充了寬溝槽的殘留部分。在一些例子中，類似於前文針對第一順應的介電材料24所述之內容，寬溝槽中之第二順應的介電材料26之橫向成長端部之合併造成位於寬溝槽中之第二順應的介電材料26中之接縫30，接縫30亦可包括大空孔。
第3圖繪示出於製程100之操作步驟106中將第二順應的介電材料26以及第一順應的介電材料24與裝置鰭片22之頂表面平坦化。將第二順應的介電材料26以及第一順應的介電材料24平坦化至裝置鰭片22之頂表面，例如:經由化學機械平坦化(chemical mechanical planarization (CMP))。第一順應的介電材料24之部分於窄溝槽中形成第一隔離結構24a以及於寬溝槽中形成第二隔離結構24b，於寬溝槽中形成有虛設鰭片。第二順應的介電材料26於寬溝槽中形成虛設鰭片。虛設鰭片埋置(embedded) 於第二隔離結構24b中。第3圖更繪示出第一隔離結構24a之第一寬度W1(其對應於第1A圖中之窄溝槽之第一寬度W1)，且繪示出第二隔離結構24b之第三寬度W3。第三寬度W3對應於第一順應的介電材料24之厚度。在一些例子中， 第三寬度W3等於或大於第一寬度W1之一半但小於第一寬度W1，更進一步而言，在一些例子中，第三寬度W3等於或大於第一寬度W1之一半但小於第一寬度W1的四分之三。在其他例子中，第三寬度W3可等於或大於第一寬度W1。
第4與第5圖繪示出循環的部分蝕刻(partial etch)以及處理製程。於第4圖中之製程100之操作步驟108中，進行部分蝕刻製程以凹蝕第一隔離結構24a以及第二隔離結構24b。部分蝕刻製程亦可凹蝕第二順應的介電材料26。如第4圖所示，以不同的蝕刻速率蝕刻不同的結構，這造成了蝕刻製程蝕刻至不同的深度。如所繪示，第二順應的介電材料26從裝置鰭片22的頂表面被蝕刻至第一深度D1，第二隔離結構24b從裝置鰭片22的頂表面被蝕刻至第二深度D2，且第一隔離結構24a從裝置鰭片22的頂表面被蝕刻至第三深度D3。第三深度D3大於第二深度D2，第二深度D2大於第一深度D1。各種因素導致了不同的蝕刻速率。第二順應的介電材料26以及第一順應的介電材料24之材料不同(例如:不同的碳或氮濃度)可導致不同的蝕刻速率，上述不同的蝕刻速率係存在於(i)第二順應的介電材料26以及(ii)第一隔離結構24a與第二隔離結構24b之間。另一個因素是負載效應。於第一隔離結構24a與第二隔離結構24b之間做比較，舉例而言，在第一隔離結構24a之上表面上經由蝕刻製程蝕刻出的連續(contiguous)上方區域較大(例如:由第一寬度W1造成之區域大於由第三寬度W3造成之區域)。因此，負載效應指出第一隔離結構24a被蝕刻之速率大於第二隔離結構24b被蝕刻之速率。另一因素可為接縫28以及接縫30之存在。蝕刻劑可能穿過接縫28與接縫30，這可導致較大的表面被蝕刻劑蝕刻。
在一些例子中，部分蝕刻製程使用等向性蝕刻製程，但在其他例子中，部分蝕刻製程使用非等向性蝕刻製程。在一些例子中，等向性蝕刻製程是乾式製程或濕式製程。在一些例子中，乾式等向性蝕刻製程被用於部分蝕刻製程。此外，在一些特定的例子中，乾式等向性蝕刻製程包括使用氫氟酸(hydrofluoric (HF))氣體及/或氨(NH3 )氣，其可在小於約1 Torr (例如:為約100mTorr至約1 Torr)之壓力以及小於約130℃(例如:為約5℃至約130℃，例如:為約室溫(例如:約23℃))之溫度下被使用於腔體中。
於第5圖中之製程100之操作步驟110中，進行處理製程以處理第一隔離結構24a、第二隔離結構24b以及第二順應的介電材料26之露出之表面36。在一些例子中，處理製程降低了在後續的蝕刻製程中的負載效應及/或接縫28以及30存在之效應。在一些例子中，處理製程包括電漿製程。在一些例子中，電漿製程包括具有電容耦合式電漿源(capacitively coupled plasma (CCP) source)之遠距電漿(remote plasma)。舉例而言，用於實施電漿製程之氣體包括一氧化碳(carbon monoxide (CO))、甲烷(methane (CH4 ))、氨(NH3 )、類似之氣體、或上述之組合，其可更包括載送氣體(例如:Ar、H2 、或類似之氣體)。電漿製程之壓力可為約1 Torr至約5 Torr，且電漿製程之溫度可為約20℃至約75℃(例如:為約室溫(例如:23℃))。電容耦合式電漿源的功率於適當之頻率(例如:13.56 MHz)下可為約100W至約400W。可將電漿製程之參數調整至上述數值範圍之中或之外，以得到不同的結果，例如:一物種(species)擴散至一材料中的深度，這對後續之蝕刻製程可具有效應。
電漿製程使得物種位於第一隔離結構24a、第二隔離結構24b以及第二順應的介電材料26之露出之表面36上並且從露出之表面36擴散至各結構的一深度中。於露出之表面36上以及從露出之表面36至一些深度之物種之存在降低了於後續的蝕刻製程中之負載效應及/或接縫28與30存在之效應。相較於來自於上述處理之物種不存在的情況，物種之存在降低了於後續之部分蝕刻製程中第一隔離結構24a、第二隔離結構24b以及第二順應的介電材料26之蝕刻速率。然而，由於第一隔離結構24a與第二隔離結構24b之表面區域之不同尺寸，於後續之部分蝕刻製程中因物種之存在使第二隔離結構24b之蝕刻速率與第一隔離結構24a之蝕刻速率之比值變大。此外，物種之存在還可增加蝕刻製程對於(i)第二順應的介電材料26與(ii)第一隔離結構24a以及第二隔離結構24b之間的選擇性。在一些例子中，物種是碳(C)、氮(N)、氫(H)、氟(F)、或其他物種。
在降低負載效應及/或接縫28與30之效應之操作步驟110中的處理之後，於操作步驟112中進行前文以操作步驟108所說明之部分蝕刻製程。可重複進行(例如:循環)操作步驟110與操作步驟112中之循環的部分蝕刻與處理製程直到得到蝕刻與處理製程之目標深度。可於分離、相應之儀器及/或腔體中進行操作步驟108、110以及112中的部分蝕刻製程與處理製程，或者於儀器之相同腔體中原位地(in situ)進行操作步驟108、110以及112中的部分蝕刻製程與處理製程。
第6A與6B圖繪示出在循環的部分蝕刻與處理製程之後之第一隔離結構24a、第二隔離結構24b以及第二順應的介電材料26(其成為虛設鰭片且於後文稱為虛設鰭片26a)。在循環的部分蝕刻與處理製程之後，類似於裝置鰭片22，第二順應的介電材料26從半導體基板20突起，因此被當作是虛設鰭片26a。第6A圖繪示出中間結構之剖面圖，第6B圖為中間結構之立體圖。第6B圖中之剖面X-X係位於與第1B圖中相同的位置且繪示於第6A圖中。為了簡明起見，於第6B圖中未繪示出接縫28與30。
循環的部分蝕刻與處理製程從裝置鰭片22之頂表面蝕刻虛設鰭片26a至第四深度D4、從裝置鰭片22之頂表面蝕刻第二隔離結構24b至第五深度D5、以及蝕刻第一隔離結構24a至第六深度D6。在一些例子中，第五深度D5與第六深度D6之比值為約0.93至約1。隨著第五深度D5與第六深度D6的比值靠近1，負載效應係降低。第四深度D4表示虛設鰭片26a之損失。第五深度D5與第四深度D4的比值可大於約14(例如:為約14至約56)，且第六深度D6與第四深度D4的比值可大於約15(例如:為約15至約60)。此些比值之增加可表示較少之虛設鰭片26a之損失。
如所繪示，根據一些實施例，負載效應及/或接縫28與30之效應可被降低。關於接縫之效應，理論上，來自處理製程之物種可減少蝕刻劑穿入接縫中的情形而減少從接縫蝕刻的情形。關於負載效應，理論上，處理製程具有類似的負載效應，因此相較於較小之區域(例如:由第三寬度W3造成之第二隔離結構24b之上表面)，來自處理製程之物種於較大的連續區域(例如:由第一寬度W1造成之第一隔離結構24a之上表面)以較大的速率擴散進入至材料中。擴散進入至此些材料中之來自於處理製程之物種可改變此些材料之化學組成，藉此降低材料的蝕刻速率。在一些例子中，由於來自處理製程之物種擴散進入至第一隔離結構24a中的速率大於來自處理製程之物種擴散進入至第二隔離結構24b中的速率，第一隔離結構24a之蝕刻速率之降低係大於第二隔離結構24b之蝕刻速率之降低。這可抵消由負載效應所引起之第一隔離結構24a之大蝕刻速率。
在一些例子中，在循環的部分蝕刻與處理製程之後，物種可殘留於接縫28與30中。在其他例子中，循環的部分蝕刻與處理製程之最後的蝕刻製程可移除任何具有殘留物種之材料，因此，物種可被完全移除。當物種殘留，物種之峰值濃度在相應之接縫28或30。舉例而言，物種之濃度於橫向方向上可朝向相應之接縫28或30而增加，且可於橫向方向上隨著遠離相應之接縫28或30而連續地降低。
進行試驗以說明於此所述的一實施例。進行兩製程—一者具有處理製程，另一者不具有處理製程。為了方便表示，不具有處理製程之製程於此稱為參考點(point-of-reference (POR))。兩製程皆實施兩個部分蝕刻製程。具有處理製程之製程包括次序上在兩個部分蝕刻製程之間的處理製程。處理製程包括實施遠距電漿，上述遠距電漿具有功率為400 W且頻率為13.56 MHz的電容耦合式電漿源。電漿製程使用一氧化碳(CO)與氫氣(H2 )，一氧化碳流量為100 sccm，氫氣的流量為300 sccm，或者兩者的比例為1:3。電漿製程的壓力為0.2 Torr，且電漿製程係於40°C之溫度下進行。
實施處理製程之製程之虛設鰭片之損失(例如:第四深度D4)係降低。上述損失之減少是0.4Å，這表示相較於參考點製程約6.35%之減少。實施處理製程之製程之隔離結構之平均蝕刻深度(例如:第五深度D5與第六深度D6之平均)係降低。平均蝕刻深度之降低是7.9Å，這表示相較於參考點製程約7.41%之減少。相較於參考點，實施處理製程之製程之蝕刻速率/數量均勻度的三個標準差值(three-sigma value)為7Å且範圍為9Å。經由表面處理之蝕刻速率之降低說明了負載效應及/或接縫之效應之減少。
第8A、8B以及8C圖繪示出使用第6A與6B圖之中間結構形成之一或多個鰭式場效電晶體之各剖面圖。第8A與8B圖之剖面圖平行於先前圖示中的剖面X-X。第8A圖之剖面圖係橫跨裝置鰭片22中的通道區域且沿著一或多個鰭式場效電晶體的閘極結構。第8B圖之剖面圖係橫跨一或多個鰭式場效電晶體之裝置鰭片22中的源極/汲極區域。第8C圖之剖面圖垂直於先前圖示中的剖面X-X且沿著裝置鰭片22並橫跨一或多個鰭式場效電晶體的閘極結構。提供用以形成第8A、8B以及8C圖之結構的閘極替換製程的簡潔說明，以描繪各實施例可能之實施方式。所屬領域具有通常知識者應能輕易地理解這樣的製程之額外的細節與修飾。
形成虛設閘極堆疊(或者更普遍而言為閘極結構)(未繪示於圖中)橫跨第6A與第6B圖之結構之裝置鰭片22、第一隔離結構24a、第二隔離結構24b以及虛設鰭片26a。虛設閘極堆疊係形成於第8A圖與8C圖所繪示之閘極結構之形成位置，於後文將更清楚說明之。虛設閘極堆疊縱向地延伸垂直於相應之裝置鰭片22之縱向。任一虛設閘極堆疊可包括沿著裝置鰭片22以及裝置鰭片22上之界面介電質、界面介電質之上的虛設閘極、以及虛設閘極之上的罩幕。
界面介電質可包括或為氧化矽、氮化矽、類似之材料、或上述之複層。虛設閘極可包括或為矽(例如:多晶矽)或其他材料。罩幕可包括或為氮化矽、氮氧化矽、碳氮化矽、類似之材料、或上述之組合。可依序沉積或形成用於虛設閘極堆疊之界面介電質、虛設閘極以及罩幕之膜層(例如:以任何適當之沉積技術)，然後將之圖案化成虛設閘極堆疊(舉例而言，使用微影製程及一或多個蝕刻製程)。
沿著虛設閘極堆疊之側壁以及裝置鰭片22之上形成閘極間隔物50。經由順應性地沉積一或多個用於閘極間隔物50之膜層以及非等向性蝕刻(舉例而言，經由適當之製程)上述一或多個膜層以形成閘極間隔物50。用於閘極間隔物50之一或多的膜層可包括或為氮化矽、氮氧化矽、碳氮化矽、類似之材料、上述之複層、或上述之組合。
接著，於虛設閘極堆疊兩相對側之裝置鰭片22中形成凹口。凹口之形成可經由蝕刻製程。蝕刻製程可為等向性或非等向性，或者更進一步，可為相對於半導體基板20之一或多個結晶面具有選擇性。因此，根據所實施之蝕刻製程，凹口可具有各種剖面輪廓。
於凹口中形成磊晶源極/汲極區域52。磊晶源極/汲極區域52可包括或為矽鍺(silicon germanium)、鍺、碳化矽(silicon carbide)、磷化矽(silicon phosphorus)、碳磷化矽(silicon carbon phosphorus)、III-V族化合物半導體、II-VI化合物半導體、或類似之材料。可經由使用適當沉積製程之磊晶成長於凹口中形成磊晶源極/汲極區域52。在一些例子中，如第8B圖所示，所形成之磊晶源極/汲極區域52可具有晶面(facets，上述晶面可對應於半導體基板20之結晶面)，且所形成之磊晶源極/汲極區域52相較於相應之裝置鰭片22具有升高的高度(如第8C圖所示)。在一些例子中，一些裝置鰭片22中的磊晶源極/汲極區域52可磊晶成長以合併在一起，舉例而言，這可以是因為相鄰之裝置鰭片22之相互靠近。第8B圖繪示出一例子，其中一些磊晶源極/汲極區域52合併以形成合併的磊晶源極/汲極區域52。其他例子可包括任何未合併與合併之磊晶源極/汲極區域52之組合。
在一些例子中，磊晶源極/汲極區域52亦可被摻雜，例如:經由在磊晶成長時進行原位摻雜及/或經由在磊晶成長之後佈植摻雜劑至磊晶源極/汲極區域52中。因此，可經由摻雜(例如:經由在磊晶成長時進行原位摻雜)及/或經由磊晶成長來劃定源極/汲極區域，磊晶成長可更進一步劃定主動區域，源極/汲極區域可劃定於主動區域中。
於磊晶源極/汲極區域52的表面、閘極間隔物50的側壁與頂表面、罩幕的頂表面、第二隔離結構24b(以及第一隔離結構24a(若有露出))的頂表面、以及虛設鰭片26a的側壁與頂表面上順應地沉積接觸蝕刻停止層(CESL)54。普遍而言，蝕刻停止層可經由與相鄰膜層或組件不同的蝕刻選擇比而提供一機制以在形成如接觸或導孔時停止蝕刻製程。接觸蝕刻停止層54可包括或為氮化矽、碳氮化矽、氮化碳、類似之材料、或上述之組合，且可經由任何適當的順應沉積製程沉積之。
於接觸蝕刻停止層54之上形成第一層間介電質(ILD)56。第一層間介電質56可包括或為二氧化矽、低介電常數介電材料(例如:介電常數低於二氧化矽的介電常數的材料)、氮氧化矽、磷矽玻璃(phosphosilicate glass (PSG))、硼矽玻璃(borosilicate glass (BSG))、硼磷矽玻璃(borophosphosilicate glass (BPSG))、未摻雜矽玻璃(undoped silicate glass (USG))、氟矽玻璃(fluorinated silicate glass (FSG))、有機矽玻璃(organosilicate glasses (OSG))、SiOx Cy 、旋塗玻璃(Spin-On-Glass)、旋塗高分子(Spin-On-Polymers)、矽碳材料(silicon carbon material)、上述之化合物、上述之複合物、類似之材料、或上述之組合。可經由任何適當之沉積製程沉積第一層間介電質56。
所形成之第一層間介電質56以及接觸蝕刻停止層54的頂表面與虛設閘極的頂表面共平面，例如:經由平坦化製程(例如: 化學機械平坦化製程)。化學機械平坦化製程亦可移除虛設閘極上的罩幕(且在一些例子中，亦可移除閘極間隔物50的上部)。因此，虛設閘極的頂表面係經由第一層間介電質56與接觸蝕刻停止層54露出。在虛設閘極經由第一層間介電質56與接觸蝕刻停止層54露出的情況下，移除虛設閘極，例如:經由一或多個適當之蝕刻製程。於閘極間隔物50之間形成凹口，凹口是虛設閘極堆疊被移除之處，且裝置鰭片22的通道區域係經由凹口露出。
第8A以及8C圖所繪示之替換閘極結構係形成於凹口中，上述凹口是虛設閘極堆疊被移除之處。如所繪示，任一替換閘極結構包括界面介電質60、閘極介電層62、一或多個視情況形成的順應層64、以及閘極導電填充材料66。可經由任何適當的沉積技術沉積界面介電質60、閘極介電層62、一或多個視情況形成的順應層64以及閘極導電填充材料66。界面介電質60係形成於裝置鰭片22的側壁與頂表面之上且沿著通道區域。舉例而言，界面介電質60可為虛設閘極堆疊之界面介電質(若未被移除)、氧化物(例如:氧化矽)、氮化物(例如: 氮化矽)、及/或其他介電層。界面介電質60或者後續沉積之介電層係沿著裝置鰭片22與虛設鰭片26a的側壁與頂表面，以及在第一隔離結構24a與第二隔離結構24b的頂表面之上。
可於移除虛設閘極堆疊而形成之凹口中(例如:於裝置鰭片22與虛設鰭片26a的頂表面與側壁上、以及於第一隔離結構24a與第二隔離結構24b的頂表面上)以及第一層間介電質56、接觸蝕刻停止層54與閘極間隔物50的頂表面之上順應性地沉積閘極介電層62。閘極介電層62可為或包或氧化矽、氮化矽、高介電常數介電材料、上述之複層、或類似之介電材料。高介電常數介電材料可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、或上述之組合的金屬氧化物或者Hf、Al、Zr、La、Mg、Ba、Ti、Pb、或上述之組合的金屬矽酸鹽。
接著，可於閘極介電層62上順應性地沉積一或多個視情況形成的順應層64(若多於一層則依序沉積)。一或多個視情況形成的順應層64可包括一或多個阻障層及/或蓋層以及一或多個功函數調整層。一或多個阻障層及/或蓋層可包括鉭及/或鈦之氮化物、氮化矽、氮化碳及/或氮化鋁、鎢的氮化物、氮化碳及/或碳化物、類似之材料、或上述之組合。一或多種功函數調整層可包括或為鈦及/或鉭的氮化物、氮化矽、氮化碳、氮化鋁、氧化鋁及/或碳化鋁、鎢的氮化物、氮化碳及/或碳化物、鈷、鉑、類似之材料、或上述之組合。
閘極導電填充材料66係形成於一或多個視情況形成的順應層64(若有實施)及/或閘極介電層62之上。閘極導電填充材料66可填充移除虛設閘極堆疊而形成之凹口的殘留部分。閘極導電填充材料66可為或包括含金屬的材料，例如:鎢、鈷、鋁、釕、銅、上述之複層、上述之組合或類似之材料。平坦化製程(例如:化學機械平坦化製程)可移除多餘的閘極導電填充材料66、多餘的一或多個視情況形成的順應層64、以及多餘的閘極介電層62。因此，如第8A與8C圖所示，可形成替換閘極結構，替換閘極結構包括閘極導電填充材料66、一或多個視情況形成的順應層64、閘極介電層62以及界面介電質60。
於第一層間介電質56、接觸蝕刻停止層54、閘極間隔物50以及替換閘極結構之上形成第二層間介電質70。第二層間介電質70可包括或為二氧化矽、低介電常數介電材料、氮氧化矽、PSG、BSG、BPSG、USG、FSG、OSG、SiOx Cy 、旋塗玻璃、旋塗高分子、矽碳材料、上述之化合物、上述之複合物、類似之材料、或上述之組合。可經由任何適當的沉積製程沉積第二層間介電質70。
形成相應之開口以穿過第二層間介電質70、第一層間介電質56以及接觸蝕刻停止層54，以露出相應之磊晶源極/汲極區域52的至少一部分。可使用開口將第二層間介電質70、第一層間介電質56以及接觸蝕刻停止層54圖案化(舉例而言，使用微影及一或多個蝕刻製程)。
在形成源極/汲極接觸開口之後，於開口中形成導電特徵部件80至磊晶源極/汲極區域52。導電特徵部件80可包括形成於磊晶源極/汲極區域52上的矽化物區域、黏著層及/或阻障層、以及黏著層及/或阻障層上的導電填充材料。可經由熱反應磊晶源極/汲極區域52的上部與一金屬層(未繪示於圖中)以形成矽化物區域，上述金屬層(例如:鈦、鉭或類似之金屬)可形成於磊晶源極/汲極區域52上。黏著層及/或阻障層係順應性地沉積於開口中。黏著層及/或阻障層可為或包括氮化鈦、氧化鈦、氮化鉭、氧化鉭、任何適當之過渡金屬之氮化物或氧化物、類似之材料、或任何上述之組合，且可經由任何適當之沉積技術沉積之。導電填充材料可為或包括鈷、鎢、銅、釕、鋁、金、銀、上述之合金、類似之材料、或上述之組合，且可經由任何適當之沉積技術沉積之。在沉積導電材料之後，可經由使用平坦化製程(例如:化學機械平坦化製程)來移除多餘的導電填充材料與黏著層及/或阻障層。導電特徵部件80可稱為接觸、插塞等。
根據一些實施例，第9A與9B圖繪示出在另一用於形成鰭式場效電晶體之隔離結構與虛設鰭片之例示性製程中之一階段之中間結構的剖面圖與立體圖。第10圖係為根據一些實施例之用於形成隔離結構與虛設鰭片之例示性製程200的流程圖。
製程200之操作步驟102、104、106以及108之進行係如前文參照第1A-1B圖以及第2至4圖所述之內容。如前文所述，第4與5圖繪示出循環的部分蝕刻與處理製程。製程之操作步驟202中的處理製程以不同的物種導致一類似於如第5圖所繪示之結構。
於製程200之操作步驟202中，且如第5圖所示，進行處理製程以處理第一隔離結構24a、第二隔離結構24b與第二順應的介電材料26之露出之表面36。在一些例子中，處理製程增加於後續的蝕刻製程中的負載效應及/或接縫28與30存在之效應。在一些例子中，處理製程包括電漿製程。在一些例子中，電漿製程包括使用電容耦合式電漿源的遠距電漿。舉例而言，實施電漿製程所用的氣體包括氧氣(O2 )、水氣(steam (H2 O))、類似之氣體、或上述之組合，其可更包括載送氣體(例如:Ar、H2 、或類似之氣體)。電漿製程的壓力可為約1 Torr至約5 Torr，且電漿製程的溫度可為約20℃至約200℃(例如:為約室溫(例如:23℃))。在適當的頻率下(例如:13.56 MHz)，電容耦合式電漿源的功率可為約100W至約400 W。可將電漿製程之參數調整至上述數值範圍之中或之外，以得到不同的結果，例如:一物種擴散至一材料中的深度，這對後續之蝕刻製程可具有效應。
電漿製程使得物種位於第一隔離結構24a、第二隔離結構24b與第二順應的介電材料26之露出之表面36並且從此些露出之表面36擴散至相應結構中的一深度。於露出之表面36以及從露出之表面36至一些深度之物種之存在在後續之蝕刻製程中增加了負載效應及/或接縫28與30存在之效應。相較於沒有來自於處理之物種的情況，物種之存在在後續之部分蝕刻製程中增加第一隔離結構24a、第二隔離結構24b以及第二順應的介電材料26之蝕刻速率。然而，由於第一隔離結構24a與第二隔離結構24b之表面區域之不同尺寸，於後續之部分蝕刻製程中，第二隔離結構24b之蝕刻速率與第一隔離結構24a之蝕刻速率的比值因物種之存在而降低。此外，物種之存在可進一步降低蝕刻製程之(i)第二順應的介電材料26與(ii)第一隔離結構24a以及第二隔離結構24b之間的蝕刻選擇比。在一些例子中，電漿製程中所使用的物種是氧(O)或其他物種，其可從一氣體(例如:氧氣或其他氣體)被分離出。
在操作步驟202中之用以提高負載效應及/或接縫 28與30之效應的上述處理之後，於操作步驟 112中進行如前文參照操作步驟108所述之部分蝕刻製程。操作步驟110與112中循環的部分蝕刻與處理製程可被重複進行(例如:循環)直到得到循環的部分蝕刻與處理製程的目標深度。操作步驟108、110與112中之部分蝕刻製程與處理製程可於分開的、相應的儀器及/或 腔體進行，或者於儀器之相同腔體中原位地進行。
第9A與9B圖繪示出在循環的部分蝕刻與處理製程之後之第一隔離結構24a、第二隔離結構24b與第二順應的介電材料26(其形成虛設鰭片請於後文中被稱為虛設鰭片26a)。第9A圖繪示出中間結構的剖面圖，第9B圖係為中間結構的立體圖。第9B圖中的剖面X-X的位置與第1B圖中相同且以第9A圖繪示之。為了簡明起見，接縫28與30未繪示於第9B圖中。
循環的部分蝕刻與處理製程從裝置鰭片22的頂表面蝕刻虛設鰭片26a至第七深度D7，從裝置鰭片22的頂表面蝕刻第二隔離結構24b至第八深度D8，且蝕刻第一隔離結構24a至第九深度D9。在一些例子中，第八深度D8與第九深度D9的比值為約0至約0.25。隨著第八深度D8與第九深度D9的比值靠近0，負載效應增大。第七深度D7表示虛設鰭片26a之損失。第八深度D8與第七深度D7的比值可小於約30(例如:為約7.5至約30)，第九深度D9與第七深度D7的比值可小於約60(例如:為約15至約60)。這些比值之降低可代表較大之虛設鰭片26a之損失。
如所繪示，根據一些實施例，可增加負載效應及/或接縫28與30之效應。關於接縫之效應，理論上，來自處理製程之物種可經由在接縫產生具有較高蝕刻速率的材料組成以增加蝕刻劑穿入接縫中，藉此增加從接縫的蝕刻。關於負載效應，理論上，處理製程具有類似的負載效應，使得來自處理製程之物種於較大的連續區域(例如:由第一寬度W1造成的第一隔離結構24a的上表面)以較大的速率擴散至材料中，而於較小的區域(例如:由第三寬度W3造成的第二隔離結構24b的上表面)則以較小的速率擴散至材料中。擴散進入至此些材料中之來自處理製程的物種可改變這些材料的化學組成並藉此增加材料之蝕刻速率。在一些例子中，由於來自處理製程之物種擴散至第一隔離結構24a中的速率大於來自處理製程之物種擴散至第二隔離結構24b中的速率，第一隔離結構24a之蝕刻速率之增加大於第二隔離結構24b之蝕刻速率之增加。這可以提高由負載效應引起的第一隔離結構24a之較大的蝕刻速率。
在一些例子中，在循環的部分蝕刻與處理製程之後物種可殘留於接縫28與30中。在其他的例子中，循環的部分蝕刻與處理製程之最後的蝕刻製程可移除具有任何殘留物種之材料，因此， 可完全地移除物種。當物種殘留，物種之峰值濃度係在相應之接縫28或接縫30。舉例而言，物種之濃度可於橫向方向上朝向相應之接縫28或接縫30增加，且可於橫向方向上隨著遠離相應之接縫28或接縫30而連續地降低。
進行試驗以說明於此所述的一實施例。進行兩製程—一者具有處理製程，另一者不具有處理製程。為了方便表示，不具有處理製程之製程於此稱為參考點(POR)。兩製程皆實施兩個部分蝕刻製程。任一部分蝕刻製程係為氣體蝕刻製程，氣體蝕刻製程使用氫氟酸氣體(hydrofluoric (HF) acid gas)以及氨氣(ammonia (NH3 ) gas)的混合物，兩者的流速各自為165 sccm與150 sccm。部分蝕刻製程之壓力為3 Torr，且部分蝕刻製程之溫度為30℃。
具有處理製程之製程包括次序上在兩部分蝕刻製程之間的處理製程。處理製程包括在3000 W之功率以及13.56 MHz之頻率下實施具有電容耦合式電漿源的遠距電漿。電漿製程使用氧(O2 )，其流量為250 sccm。電漿製程之壓力為0.7 Torr，且電漿製程係於200℃進行。
實施處理製程之製程之虛設鰭片之損失(例如:第七深度D7)增加。增加之損失是25.3 nm，這表示相較於參考點製程約152%之增加。實施處理製程之製程具有增加之第一隔離結構24a之蝕刻深度(例如:第九深度D9)。蝕刻深度之增加至少為32.2nm，這表示相較於參考點製程約53%之增加。所實施之處理製程可具有更大的第一隔離結構24a之增加的蝕刻深度，這是因為在一些例子中隔離結構24a被完全移除。實施處理製程之製程具有增加之第二隔離結構24b之蝕刻深度(例如:第八深度D8)。蝕刻深度之增加是14.7nm，這表示相較於參考點製程約29%之增加。第一隔離結構24a之蝕刻深度(例如:第九深度D9)與第二隔離結構24b之蝕刻深度(例如:第八深度D8)之間的差異至少為28.1nm，這表示相較於參考點製程約193%之增加。此差異之增加說明了負載效應及/或接縫之效應之增加。
第11A與11B圖繪示出使用第9A與9B圖之中間結構形成之一或多個鰭式場效電晶體之不同的剖面圖。第11A與11B圖之剖面圖與先前圖示中之剖面X-X平行。第11A圖之剖面圖橫跨裝置鰭片22中的通道區域且沿著一或多個鰭式場效電晶體之閘極結構。第11B圖之剖面圖橫跨一或多個鰭式場效電晶體之裝置鰭片22中之源極/汲極區域。雖然未具體繪示於第11A與11B圖之脈絡中，就第11A與11B圖之結構而言第8C圖之剖面圖(其垂直於先前圖示中的剖面X-X，沿著裝置鰭片22，且橫跨一或多個鰭式場效電晶體之閘極結構)是相同的。用以形成第11A與11B圖之結構之替換閘極製程的簡潔說明係與前文所述之內容相同，為了簡明起見，於此將省略之。
一些實施例可達成一些優點。一些實施例實施處理製程以調整蝕刻效應，上述蝕刻效應可由各種因素引起。在一些例子中，負載效應及/或隔離結構中接縫之存在之效應可被降低，這可導致突出於隔離結構上的鰭片高度較為均勻(如第6A圖所示)。較均勻的鰭片高度可允許較均勻之鰭式場效電晶體的操作步驟，這是因為裝置鰭片之物理特性可較為均勻。在一些例子中，負載效應及/或隔離結構中接縫之存在之效應可被增加，這可導致突出於隔離結構上的鰭片高度不同(如第9A圖所示)。舉例而言，不同的鰭片高度可允許通道寬度之調整，以調整鰭式場效電晶體之操作步驟。
一實施例是半導體結構之製造方法。上述方法包括於基板中之第一溝槽中以及上述基板中之第二溝槽中順應性地沉積第一介電材料。上述第一溝槽中之上述第一介電材料之合併之橫向成長端部於上述第一溝槽中形成接縫。上述方法亦包括處理上述第一溝槽中之上述第一介電材料與上述第二溝槽中之上述第一介電材料。上述第一溝槽中之上述第一介電材料具有第一上表面。上述第二溝槽中之上述第一介電材料具有第二上表面。上述處理造成一物種位於上述第一上表面與上述第二上表面上、位於上述接縫中、以及擴散進入上述第一溝槽中之上述第一介電材料中以及進入上述第二溝槽中之上述第一介電材料中。上述方法亦包括在上述處理之後蝕刻上述第一溝槽中之上述第一介電材料與上述第二溝槽中之上述第一介電材料。在上述蝕刻中，上述第二溝槽中之上述第一介電材料之第一蝕刻速率與上述第一溝槽中之上述第一介電材料之第二蝕刻速率的比值被上述第一介電材料中上述物種之存在改變。
在一些實施例中，上述方法亦包括重複地進行上述處理與上述蝕刻。
在一些實施例中，上述處理包括電漿製程。
在一些實施例中，上述物種降低上述第一蝕刻速率與上述第二蝕刻速率，且在上述蝕刻中，上述第一介電材料中之上述物種之存在提高上述第一蝕刻速率與上述第二蝕刻速率的上述比值。
在一些實施例中，上述物種提高上述第一蝕刻速率以及上述第二蝕刻速率，且在上述蝕刻中，上述第一介電材料中之上述物種之存在降低上述第一蝕刻速率與上述第二蝕刻速率的上述比值。
在一些實施例中，沉積上述第一介電材料的步驟包括合併上述第一溝槽中之上述第一介電材料的橫向成長端部以於上述第一溝槽中形成接縫，於上述第二溝槽中，沒有上述第一介電材料之橫向成長端部與上述第一介電材料之另一橫向成長端部合併。
在一些實施例中，上述方法亦包括於上述第二溝槽中之上述第一介電材料上沉積第二介電材料。
在一些實施例中，上述方法亦包括平坦化上述第一介電材料以及上述第二介電材料。在上述平坦化之後，上述第二介電材料於上述第二溝槽中形成虛設鰭片。
在一些實施例中，上述處理亦包括處理上述虛設鰭片，上述處理造成上述物種在上述虛設鰭片的第三上表面上以及擴散至上述虛設鰭片中，在上述蝕刻中，於上述虛設鰭片中之上述物種之存在改變了上述虛設鰭片的第三蝕刻速率。
在一些實施例中，上述種降低上述第三蝕刻速率。
在一些實施例中，上述物種提高了上述第三蝕刻速率。
在一些實施例中，上述第一上表面的連續寬度大於上述第二上表面的連續寬度。
另一實施例是一種結構。上述結構包括基板。上述基板具有第一裝置鰭片、第二裝置鰭片以及第三裝置鰭片。上述第一裝置鰭片的第一側壁面向上述第二裝置鰭片的側壁，上述第一裝置鰭片的第二側壁面向上述第三裝置鰭片的側壁。從上述第一裝置鰭片的上述第一側壁到上述第二裝置鰭片的上述側壁的第一寬度係小於從上述第一裝置鰭片的上述第二側壁到上述第三裝置鰭片的上述側壁的第二寬段。上述結構亦包括第一隔離結構。上述第一隔離結構設置於上述第一裝置鰭片的上述第一側壁與上述第二裝置鰭片的上述側壁之間。第一尺寸係從上述第一隔離結構之上表面到上述 第一裝置鰭片之上表面。上述結構亦包括第二隔離結構。第二隔離結構設置於上述第一裝置鰭片的上述第二側壁與上述第三裝置鰭片的上述側壁之間。第二尺寸係從上述第二隔離結構之上表面到上述 第一裝置鰭片之上述上表面，且上述第二尺寸與上述第一尺寸的比值為0.93至1。上述結構更包括虛設鰭片。上述虛設鰭片位於上述第二隔離結構上且位於上述第一裝置鰭片的上述第二側壁與上述第三裝置鰭片的上述側壁之間。上述虛設鰭片的側壁面向上述第一裝置鰭片的上述第二側壁。第三寬度係從上述第一裝置鰭片的上述第二側壁到上述虛設鰭片的上述側壁。上述第三寬度係小於上述第一寬度。
在一些實施例中，接縫位於上述第一隔離結構中。
在一些實施例中，第三尺寸係從上述虛設鰭片的上表面到上述第一裝置鰭片的上述上表面，上述第二尺寸與上述第三尺寸的比值為14至56。
在一些實施例中，上述結構亦包括位於上述第一裝置鰭片上的閘極結構。上述閘極結構沿著上述第一裝置鰭片的上述第一側壁從上述第一隔離結構的上述上表面延伸至上述第一裝置鰭片的上述上表面，且沿著上述第一裝置鰭片的上述第二側壁從上述第二隔離結構的上述上表面延伸至上述第一裝置鰭片的上述上表面。在一些實施例中，上述結構亦包括源極/汲極區域，上述源極/汲極區域位於上述第一裝置鰭片中且靠近上述閘極結構。
又一實施例是一種結構。上述結構包括基板。上述基板具有第一裝置鰭片、第二裝置鰭片以及第三裝置鰭片。上述第一裝置鰭片的第一側壁面向上述第二裝置鰭片的側壁，且上述第一裝置鰭片的第二側壁面向上述第三裝置鰭片的側壁。從上述第一裝置鰭片的上述第一側壁到上述第二裝置鰭片的上述側壁的第一寬度小於從上述第一裝置鰭片的上述第二側壁到上述第三裝置鰭片的上述側壁的第二寬度。上述結構亦包括第一隔離結構。第一隔離結構設置於上述第一裝置鰭片的上述第一側壁與上述第二裝置鰭片的上述側壁之間。第一尺寸係從上述第一隔離結構的上表面到上述第一裝置鰭片的上表面。上述結構亦包括第二隔離結構。上述第二隔離結構設置於上述第一裝置鰭片的上述第二側壁與上述第三裝置鰭片的上述側壁之間。第二尺寸係從上述第二隔離結構的上表面到上述 第一裝置鰭片的上述上表面，且上述第二尺寸與上述第一尺寸的比值為0至0.25。上述結構亦包括虛設鰭片。上述虛設鰭片位於上述第二隔離結構上且位於上述第一裝置鰭片的上述第二側壁與上述 第三裝置鰭片的上述側壁之間。上述虛設鰭片的側壁面向上述第一裝置鰭片的上述第二側壁。第三寬度係從上述第一裝置鰭片的上述第二側壁到上述虛設鰭片的上述側壁。上述第三寬度小於上述第一寬度。
在一些實施例中，接縫位於上述第一隔離結構中。
在一些實施例中，第三尺寸係從上述虛設鰭片的上表面到上述第一裝置鰭片的上述上表面，上述第二尺寸與上述第三尺寸的比值為7.5至30。
在一些實施例中，上述結構亦包括位於上述第一裝置鰭片上的閘極結構。上述閘極結構沿著上述第一裝置鰭片的上述第一側壁從上述第一隔離結構的上述上表面延伸至上述第一裝置鰭片的上述上表面，且沿著上述第一裝置鰭片的上述第二側壁從上述第二隔離結構的上述上表面延伸至上述第一裝置鰭片的上述上表面。上述結構亦包括源極/汲極區域。上述源極/汲極區域位於上述第一裝置鰭片中且靠近上述閘極結構。
前述內文概述了許多實施例之特徵部件，使本技術領域中具有通常知識者可以更加了解相應之詳細說明。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到與在此介紹的實施例相同之目的及/或達到與在此介紹的實施例相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
20:半導體基板； 22:裝置鰭片； X-X:剖面； 24:第一順應的介電材料； 26:第二順應的介電材料； 28:接縫； 30:接縫； W1:第一寬度； W2:第二寬度； W3:第三寬度； 24a:第一隔離結構； 24b:第二隔離結構； D1:第一深度； D2:第二深度； D3:第三深度； 36:露出之表面； 26a:虛設鰭片； D4:第四深度； D5:第五深度； D6:第六深度； 100:製程； 102、104、106、108、110、112:操作步驟； 60:界面介電質； 62:閘極介電層； 64:順應層； 66:閘極導電填充材料； 70:第二層間介電質； 52:磊晶源極/汲極區域； 54:接觸蝕刻停止層； 56:第一層間介電質； 80:導電特徵部件； D7:第七深度； D8:第八深度； D9:第九深度； 200:製程； 202:操作步驟。
以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地說明本發明實施例。 根據一些實施例，第1A-1B圖、2至5圖以及6A-6B圖繪示出在用於形成鰭式場效電晶體(Fin Field Effect Transistors (FinFETs))之隔離結構以及虛設鰭片的例示性製程中之各階段的中間結構。 第7圖係為根據一些實施例之用於形成隔離結構以及虛設鰭片之例示性製程的流程圖。 根據一些實施例，第8A、8B以及8C圖繪示出一或多個鰭式場效電晶體之不同的剖面圖，使用第6A與6B圖之中間結構形成上述一或多個鰭式場效電晶體。 根據一些實施例，第9A與9B圖繪示出在用於形成鰭式場效電晶體之隔離結構以及虛設鰭片之另一例示性製程中之中間結構的剖面圖。 第10圖係為根據一些實施例之用於形成隔離結構以及虛設鰭片之例示性製程的流程圖。 根據一些實施例，第11A與11B圖繪示出一或多個鰭式場效電晶體之不同的剖面圖，使用第9A與9B圖之中間結構形成上述一或多個鰭式場效電晶體。
100:製程
102、104、106、108、110、112:操作步驟

Claims (13)

  1. 一種半導體結構之製造方法，包括：順應性地沉積一第一介電材料於一基板中之一第一溝槽以及該基板中之一第二溝槽中，其中該第一溝槽中之該第一介電材料之合併的橫向成長端部於該第一溝槽中形成一接縫；處理該第一溝槽中之該第一介電材料以及該第二溝槽中之該第一介電材料，該第一溝槽中之該第一介電材料具有一第一上表面，該第二溝槽中之該第一介電材料具有一第二上表面，該處理造成一物種在該第一上表面與該第二上表面上、在該接縫中、以及擴散至該第一溝槽中之該第一介電材料以及該第二溝槽中之該第一介電材料中；以及在該處理之後，蝕刻該第一溝槽中之該第一介電材料以及該第二溝槽中之該第一介電材料，其中在該蝕刻時，於該第一介電材料中之該物種之存在改變了該第二溝槽中之該第一介電材料的一第一蝕刻速率與該第一溝槽中之該第一介電材料的一第二蝕刻速率的一比值。
  2. 如申請專利範圍第1項所述之半導體結構之製造方法，更包括：重複地進行該處理與該蝕刻。
  3. 如申請專利範圍第1項所述之半導體結構之製造方法，其中該處理包括一電漿製程。
  4. 如申請專利範圍第1項所述之半導體結構之製造方法，其中該物種降低該第一蝕刻速率與該第二蝕刻速率，且在該蝕刻時，該第一介電材料中之該物種之存在提高該第一蝕刻速率與該第二蝕刻速率的該比值。
  5. 如申請專利範圍第1項所述之半導體結構之製造方法，其中該物種提高該第一蝕刻速率以及該第二蝕刻速率，且在該蝕刻時，該第一介電材料中之該物種之存在降低該第一蝕刻速率與該第二蝕刻速率的該比值。
  6. 如申請專利範圍第1至5項中任一項所述之半導體結構之製造方法，其中沉積該第一介電材料的步驟包括合併該第一溝槽中之該第一介電材料的橫向成長端部以於該第一溝槽中形成一接縫，其中在該第二溝槽中沒有該第一介電材料之橫向成長端部與該第一介電材料之另一橫向成長端部合併。
  7. 如申請專利範圍第1至5項中任一項所述之半導體結構之製造方法，更包括：於該第二溝槽中之該第一介電材料上沉積一第二介電材料；以及平坦化該第一介電材料以及該第二介電材料，其中在該平坦化之後，該第二介電材料於該第二溝槽中形成一虛設鰭片。
  8. 如申請專利範圍第7項所述之半導體結構之製造方法，其中該處理更包括處理該虛設鰭片，該處理造成該物種在該虛設鰭片的一第三上表面上以及擴散至該虛設鰭片中，其中在該蝕刻時，於該虛設鰭片中之該物種之存在改變了該虛設鰭片的一第三蝕刻速率。
  9. 如申請專利範圍第1至5項中任一項所述之半導體結構之製造方法，其中該第一上表面的一連續寬度大於該第二上表面的一連續寬度。
  10. 一種半導體結構，包括：一基板，具有一第一裝置鰭片、一第二裝置鰭片以及一第三裝置鰭片，該第一裝置鰭片的一第一側壁面向該第二裝置鰭片的一側壁，該第一裝置鰭片的一第二側壁面向該第三裝置鰭片的一側壁，從該第一裝置鰭片的該第一側壁到該第二裝置鰭片的該側壁的一第一寬度小於從該第一裝置鰭片的該第二側壁到該第三裝置鰭片的該側壁的一第二寬度；一第一隔離結構，設置於該第一裝置鰭片的該第一側壁與該第二裝置鰭片的該側壁之間，一第一尺寸係從該第一隔離結構的一上表面到該第一裝置鰭片的一上表面，其中該第一隔離結構中具有一接縫，且其中該接縫的一底部高於 該第一隔離結構的一底表面；一第二隔離結構，設置於該第一裝置鰭片的該第二側壁與該第三裝置鰭片的該側壁之間，一第二尺寸係從該第二隔離結構的一上表面到該第一裝置鰭片的該上表面，該第二尺寸與該第一尺寸的一比值為0.93至1；以及一虛設鰭片，位於該第二隔離結構上且位於該第一裝置鰭片的該第二側壁與該第三裝置鰭片的該側壁之間，該虛設鰭片的一側壁面向該第一裝置鰭片的該第二側壁，一第三寬度係從該第一裝置鰭片的該第二側壁到該虛設鰭片的該側壁，該第三寬度小於該第一寬度。
  11. 如申請專利範圍第10項所述之半導體結構，其中一第三尺寸係從該虛設鰭片的一上表面到該第一裝置鰭片的該上表面，該第二尺寸與該第三尺寸的一比值為14至56。
  12. 一種半導體結構，包括：一基板，具有一第一裝置鰭片、一第二裝置鰭片以及一第三裝置鰭片，該第一裝置鰭片的一第一側壁面向該第二裝置鰭片的一側壁，該第一裝置鰭片的一第二側壁面向該第三裝置鰭片的一側壁，從該第一裝置鰭片的該第一側壁到該第二裝置鰭片的該側壁的一第一寬度小於從該第一裝置鰭片的該第二側壁到該第三裝置鰭片的該側壁的一第二寬度；一第一隔離結構，設置於該第一裝置鰭片的該第一側壁與該第二裝置鰭片的該側壁之間，一第一尺寸係從該第一隔離結構的一上表面到該第一裝置鰭片的一上表面；一第二隔離結構，設置於該第一裝置鰭片的該第二側壁與該第三裝置鰭片的該側壁之間，一第二尺寸係從該第二隔離結構的一上表面到該第一裝置鰭片的該上表面，該第二尺寸與該第一尺寸的一比值為0至0.25，其中該第二隔離結構的一厚度大於該第一隔離結構的一厚度；以及 一虛設鰭片，位於該第二隔離結構上且位於該第一裝置鰭片的該第二側壁與該第三裝置鰭片的該側壁之間，該虛設鰭片的一側壁面向該第一裝置鰭片的該第二側壁，一第三寬度係從該第一裝置鰭片的該第二側壁到該虛設鰭片的該側壁，該第三寬度小於該第一寬度。
  13. 如申請專利範圍第12項所述之半導體結構，其中一第三尺寸係從該虛設鰭片的一上表面到該第一裝置鰭片的該上表面，該第二尺寸與該第三尺寸的一比值為7.5至30。
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