CN110875250B - 半导体工艺的方法及半导体结构 - Google Patents

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Abstract

本公开涉及半导体工艺的方法及半导体结构。一般地，本公开提供了与调整电介质材料的刻蚀速率有关的示例。在实施例中，在衬底中的第一和第二沟槽中共形地沉积第一电介质材料。第一沟槽中的第一电介质材料的合并横向生长前沿在第一沟槽中形成接缝。处理电介质材料。处理使得物质分别在第一和第二沟槽中的电介质材料的第一和第二上表面上、在接缝中，并扩散到第一和第二沟槽中的相应电介质材料中。在处理之后，刻蚀相应的电介质材料。在刻蚀期间，第二沟槽中的电介质材料的刻蚀速率与第一沟槽中的电介质材料的刻蚀速率的比率通过电介质材料中的物质的存在而被改变。

Description

半导体工艺的方法及半导体结构
技术领域
本公开涉及半导体工艺的方法及半导体结构。
背景技术
半导体集成电路(IC)工业经历了指数增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC演进的过程中，功能密度(例如，每芯片面积的互连器件的数目)通常增加，而几何尺寸(例如，可以使用制造工艺产生的最小组件(或线))减小。这种缩小过程通常通过提高生产效率和降低相关成本来提供益处。
随着设备的缩小，制造商已经开始使用新的和不同的材料和/或材料的组合来促进设备的缩小。缩小(单独地以及与新的和不同的材料相组合地)还带来了此前的世代在较大几何形状下可能无法呈现的挑战。
发明内容
本公开的实施例提供了一种半导体工艺的方法，所述方法包括：在衬底中的第一沟槽中以及在所述衬底中的第二沟槽中共形地沉积第一电介质材料，其中，所述第一沟槽中的所述第一电介质材料的合并横向生长前沿在所述第一沟槽中形成接缝；处理所述第一沟槽中的所述第一电介质材料和所述第二沟槽中的所述第一电介质材料，所述第一沟槽中的所述第一电介质材料具有第一上表面，所述第二沟槽中的所述第一电介质材料具有第二上表面，所述处理使得物质在所述第一上表面和所述第二上表面上、在所述接缝中，并且扩散到所述第一沟槽中的所述第一电介质材料中并扩散到所述第二沟槽中的所述第一电介质材料中；以及在所述处理之后，刻蚀所述第一沟槽中的所述第一电介质材料和所述第二沟槽中的所述第一电介质材料，其中，在所述刻蚀期间，所述第二沟槽中的所述第一电介质材料的第一刻蚀速率与所述第一沟槽中的所述第一电介质材料的第二刻蚀速率的比率通过所述第一电介质材料中的所述物质的存在而被改变。
本公开的实施例还提供了一种半导体结构，所述结构包括：衬底，所述衬底具有第一器件鳍、第二器件鳍和第三器件鳍，所述第一器件鳍的第一侧壁面向所述第二器件鳍的侧壁，所述第一器件鳍的第二侧壁面向所述第三器件鳍的侧壁，从所述第一器件鳍的第一侧壁到所述第二器件鳍的侧壁的第一宽度小于从所述第一器件鳍的第二侧壁到所述第三器件鳍的侧壁的第二宽度；第一隔离结构，所述第一隔离结构被布置在所述第一器件鳍的第一侧壁和所述第二器件鳍的侧壁之间，第一尺寸是从所述第一隔离结构的上表面到所述第一器件鳍的上表面；第二隔离结构，所述第二隔离结构被布置在所述第一器件鳍的第二侧壁和所述第三器件鳍的侧壁之间，第二尺寸是从所述第二隔离结构的上表面到所述第一器件鳍的上表面，所述第二尺寸与所述第一尺寸的比率在从0.93到1的范围内；以及虚设鳍，所述虚设鳍在所述第二隔离结构上并且在所述第一器件鳍的第二侧壁和所述第三器件鳍的侧壁之间，所述虚设鳍的侧壁面向所述第一器件鳍的第二侧壁，第三宽度是从所述第一器件鳍的第二侧壁到所述虚设鳍的侧壁，所述第三宽度小于所述第一宽度。
本公开的实施例还提供了一种半导体结构，包括：衬底，所述衬底具有第一器件鳍、第二器件鳍和第三器件鳍，所述第一器件鳍的第一侧壁面向所述第二器件鳍的侧壁，所述第一器件鳍的第二侧壁面向所述第三器件鳍的侧壁，从所述第一器件鳍的第一侧壁到所述第二器件鳍的侧壁的第一宽度小于从所述第一器件鳍的第二侧壁到所述第三器件鳍的侧壁的第二宽度；第一隔离结构，所述第一隔离结构被布置在所述第一器件鳍的第一侧壁和所述第二器件鳍的侧壁之间，第一尺寸是从所述第一隔离结构的上表面到所述第一器件鳍的上表面；第二隔离结构，所述第二隔离结构被布置在所述第一器件鳍的第二侧壁和所述第三器件鳍的侧壁之间，第二尺寸是从所述第二隔离结构的上表面到所述第一器件鳍的上表面，所述第二尺寸与所述第一尺寸的比率在从0到0.25的范围内；虚设鳍，所述虚设鳍在所述第二隔离结构上并且在所述第一器件鳍的第二侧壁和所述第三器件鳍的侧壁之间，所述虚设鳍的侧壁面向所述第一器件鳍的第二侧壁，第三宽度是从所述第一器件鳍的第二侧壁到所述虚设鳍的侧壁，所述第三宽度小于所述第一宽度。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1A-1B、图2至图5以及图6A-6B示出了根据一些实施例的用于形成鳍式场效应晶体管(FinFET)的隔离结构和虚设鳍的示例工艺期间的相应阶段的相应中间结构的视图。
图7是根据一些实施例的用于形成隔离结构和虚设鳍的示例工艺的流程图。
图8A、图8B和图8C示出了根据一些实施例的使用图6A和图6B的中间结构形成的一个或多个FinFET的各种横截面视图。
图9A和图9B示出了根据一些实施例的用于形成FinFET的隔离结构和虚设鳍的另一示例工艺期间的阶段的中间结构的横截面视图和透视图。
图10是根据一些实施例的用于形成隔离结构和虚设鳍的示例工艺的流程图。
图11A和图11B示出了根据一些实施例的使用图9A和图9B的中间结构形成的一个或多个FinFET的各种横截面视图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
一般地，本公开提供了涉及调整例如浅沟槽隔离(STI)中的电介质材料以及虚设鳍的电介质材料的刻蚀速率的示例实施例。更具体地，本文描述的示例实施例涉及处理电介质材料的各种表面，以控制可能由负载效应和/或来自电介质材料中的接缝的存在的影响产生的刻蚀速率。处理可以减少负载效应和/或来自接缝的存在的影响，使得刻蚀速率的差异减小，或者可以增加负载效应和/或来自接缝的存在的影响，使得刻蚀速率的差异可以增加。以这种方式调整刻蚀速率可以实现对于器件的操作可能期望的鳍高度。可以实现其他益处。
本文描述的示例实施例是在在器件鳍之间形成隔离结构(例如STI)以及在前端线(Front End Of the Line，FEOL)工艺中形成虚设鳍的上下文中描述的。器件鳍可用于形成鳍式场效应晶体管(FinFET)。其他实施例可以在其他上下文中实现。示例实施例可具有广泛的适用性以控制不同结构和/或材料之间的刻蚀速率。描述了示例方法和结构的一些变型。本领域普通技术人员将容易理解可以在其他实施例的范围内构思的其他修改。尽管可以以特定顺序描述方法实施例，但各种其他方法实施例可以以任何逻辑顺序执行，并且可以包括比本文所描述的步骤更少或更多的步骤。在一些附图中，可以省略其中示出的组件或特征的一些参考标号以避免模糊其他组件或特征；这是为了便于描绘附图。
图1A-1B、图2至图5以及图6A-6B示出了根据一些实施例的用于形成FinFET的隔离结构和虚设鳍的示例工艺期间的相应阶段的相应中间结构的视图。图7是根据一些实施例的用于形成隔离结构和虚设鳍的示例工艺100的流程图。
图1A示出了示例方法的阶段的中间结构的横截面视图，并且图1B是中间结构的透视图。中间结构包括形成在半导体衬底20上的器件鳍22。半导体衬底20可以是或可以包括块半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，p型或n型掺杂剂)或未掺杂的。在一些实施例中，半导体衬底20的半导体材料可以包括诸如硅(Si)或锗(Ge)之类的元素半导体；化合物半导体；合金半导体；或其组合。
器件鳍22被形成在半导体衬底20上，例如，通过刻蚀半导体衬底20中的沟槽以形成器件鳍22(其包括半导体衬底20的半导体材料)。可以通过任何适当的方法在半导体衬底20中对器件鳍22进行图案化。例如，可以使用一个或多个光刻工艺来对器件鳍22进行图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺以其他方式可以获得的间距更小的间距的图案。例如，在一些实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后移除牺牲层，并且然后可以使用剩余的间隔件来对器件鳍22进行图案化。
图1A示出了被刻蚀到半导体衬底20中以形成器件鳍22的沟槽的示例第一宽度W1和示例第二宽度W2。第一宽度W1可以是小尺寸，例如，小于或等于约20nm(例如，在从约10nm至约20nm的范围内)。具有第一宽度W1的一个或多个沟槽可以具有高纵横比(例如，沟槽的深度与第一宽度W1的比率)，例如，等于或大于7.5。第二宽度W2大于第一宽度W1。在一些示例中，第二宽度W2等于或大于约40nm(例如，在从约40nm至约200nm的范围内)，这取决于结构的设计。在各种示例中，沟槽在相邻的器件鳍22之间可以具有各种宽度，其可以是任何配置或图案的宽度。附图中的图示仅是示例。
图1B进一步示出了对应于一些附图的横截面视图的参考横截面X-X。横截面X-X位于穿过半导体衬底20上的器件鳍22并与之交叉的平面中。图1A、图2至图5以及图6A示出了与参考横截面X-X相对应的工艺的各种实例处的横截面视图。
图2示出了在工艺100的操作102中在器件鳍22上和沟槽中形成第一共形电介质材料24，以及在工艺100的操作104中在第一共形电介质材料24上和宽沟槽中形成第二共形电介质材料26。如随后将变得明显的，第二共形电介质材料26被实现为形成虚设鳍，并且第一共形电介质材料24被实现为形成隔离结构。在一些示例中，第一共形电介质材料24是含氧电介质材料，例如，碳氧化硅氮化物(SiOxCyNz)、氧化硅(SiOx)、氮氧化硅(SiOxNy)等、或其组合。使用诸如原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)等之类的共形沉积工艺来沉积第一共形电介质材料24。在一些示例中，第一共形电介质材料24是通过ALD沉积的碳氧化硅氮化物(SiOxCyNz)。
用于沉积第一共形电介质材料24的ALD工艺包括执行一个或多个循环，其中，每个循环包括顺序地脉冲室中的前体气体、清除室、脉冲室中的反应气体、以及清除室。示例前体气体和/或反应气体包括氢氯二硅烷(hydrochlorodisalane)、三乙胺(N(CH2CH3)3)、丙烯(C3H6)、氧(O2)等、或其组合。在ALD工艺期间的相应脉冲期间，前体气体和/或反应气体可以进一步混合载气，例如，氩(Ar)、氦(He)等。ALD工艺可以在从约400℃至约800℃的范围内的工艺温度下实现。ALD工艺的循环的脉冲操作期间的压力可以在从约1托至约25托的范围内。
将第一共形电介质材料24沉积至第一宽度W1的至少一半的厚度。因此，当厚度达到第一宽度W1的大约一半时，由于共形沉积和来自器件鳍22的相对侧壁的横向生长前沿的合并，第一共形电介质材料24填充相邻的器件鳍22之间所限定的窄沟槽。第一共形电介质材料24的厚度不足以填充在其中将形成虚设鳍的较宽沟槽，例如，具有第二宽度W2的沟槽。在一些示例中，来自窄沟槽内的器件鳍22的相对侧壁的横向生长前沿的合并导致窄沟槽中的第一共形电介质材料24中的接缝28，其也可以包括较大空隙。横向生长前沿的合并可以首先发生在器件鳍22的顶部。通过首先在器件鳍22的顶部进行合并，在相应的窄沟槽的深度中的接缝28处可能产生较大空隙，因为这些深度中的进一步沉积可能由器件鳍22的顶部处的合并而被阻止。
在一些示例中，第二共形电介质材料26是含碳电介质材料，例如，碳氧化硅氮化物(SiOxCyNz)、碳化硅(SiCx)、碳氮化硅(SiCxNy)等、或其组合。使用诸如ALD、PECVD等之类的共形沉积工艺来沉积第二共形电介质材料26。在一些示例中，第二共形电介质材料26是通过ALD沉积的碳氧化硅氮化物(SiOxCyNz)，并且具有比第一共形电介质材料24更高的碳或氮浓度。
用于沉积第二共形电介质材料26的ALD工艺包括执行一个或多个循环，其中，每个循环包括顺序地脉冲室中的前体气体、清除室、脉冲室中的反应气体、以及清除室。示例前体气体和/或反应气体包括氢氯二硅烷、三乙胺(N(CH2CH3)3)、丙烯(C3H6)、氧(O2)、氨(NH3)等、或其组合。在ALD工艺期间的相应脉冲期间，前体气体和/或反应气体可以进一步混合载气，例如，氩(Ar)、氦(He)等。ALD工艺可以在从约400℃至约800℃的范围内的工艺温度下实现。ALD工艺的循环的脉冲操作期间的压力可以在从约1托至约50托的范围内。
第二共形电介质材料26被沉积至未被第一共形电介质材料24的沉积填充的剩余第二宽度W2的至少一半的厚度。因此，在厚度达到未被填充在较宽沟槽中的剩余第二宽度W2的大约一半时，由于共形沉积和来自第一共形电介质材料24的相对侧壁的横向生长前沿的合并，第二共形电介质材料26填充较宽沟槽的剩余部分。在一些示例中，类似于上面关于第一共形电介质材料24所描述的，较宽沟槽内的第二共形电介质材料26的横向生长前沿的合并在较宽沟槽中的第二共形电介质材料26中引起接缝30，其也可以包括较大空隙。
图3示出了在工艺100的操作106中将第二共形电介质材料26和第一共形电介质材料24与器件鳍22的顶表面进行平坦化。例如通过化学机械平坦化(CMP)将第二共形电介质材料26和第一共形电介质材料24与器件鳍22的顶表面进行平坦化。第一共形电介质材料24的一些部分在窄沟槽中形成第一隔离结构24a，并在形成虚设鳍的较宽沟槽中形成第二隔离结构24b。第二共形电介质材料26在较宽沟槽中形成虚设鳍。虚设鳍被嵌入第二隔离结构24b中。图3进一步示出了第一隔离结构24a的第一宽度W1(其对应于图1A中的窄沟槽的第一宽度W1)，并示出了第二隔离结构24b的第三宽度W3。第三宽度W3对应于第一共形电介质材料24的厚度。在一些示例中，第三宽度W3等于或大于第一宽度W1的一半但小于第一宽度W1，并且更具体地，在一些示例中，等于或大于第一宽度W1的一半但小于第一宽度W1的四分之三。在其他示例中，第三宽度W3可以等于或大于第一宽度W1。
图4和图5示出了循环部分刻蚀和处理工艺。在图4并且在工艺100的操作108中，执行部分刻蚀工艺以凹陷第一隔离结构24a和第二隔离结构24b。部分刻蚀工艺还可以凹陷第二共形电介质材料26。如图4所示，通过不同的刻蚀速率来刻蚀不同的结构，这导致刻蚀工艺刻蚀到不同的深度。如图所示，第二共形电介质材料26从器件鳍22的顶表面被刻蚀到第一深度D1；第二隔离结构24b从器件鳍22的顶面被刻蚀到第二深度D2；以及第一隔离结构24a从器件鳍22的顶表面被刻蚀到第三深度D3。第三深度D3大于第二深度D2，第二深度D2大于第一深度D1。各种因素导致不同的刻蚀速率。第二共形电介质材料26和第一共形电介质材料24的不同材料(例如，不同的碳或氮浓度)可能导致(i)第二共形电介质材料26和(ii)第一隔离结构24a和第二隔离结构24b之间的不同刻蚀速率。另一个因素是负载效应。在第一隔离结构24a和第二隔离结构24b之间进行比较，例如，通过刻蚀工艺刻蚀的连续上部区域在第一隔离结构24a的上表面上较大(例如，由第一宽度W1产生的面积大于由第三宽度W3产生的面积)。因此，负载效应指示第一隔离结构24a以比第二隔离结构24b更大的速率被刻蚀。另一个因素可能是接缝28和30的存在。刻蚀剂可以穿透接缝28和30，这可能导致刻蚀剂将刻蚀的更大表面。
在一些示例中，部分刻蚀工艺实现各向同性刻蚀工艺，但在其他示例中，部分刻蚀工艺实现各向异性刻蚀工艺。在一些示例中，各向同性刻蚀工艺是干法工艺或湿法工艺。在一些示例中，针对部分刻蚀工艺实现干法各向同性刻蚀工艺。此外，在一些具体示例中，干法各向同性刻蚀工艺包括使用氢氟酸(HF)气体和/或氨(NH3)气体，其可以在小于约1托(例如，在从约100毫托至约1托的范围内)的压力以及低于约130℃(例如，在从约5℃至约130℃的范围内，如约室温(例如，约23℃))的温度下在室中被实现。
在图5并且在工艺100的操作110中，执行处理工艺以处理第一隔离结构24a、第二隔离结构24b和第二共形电介质材料26的暴露表面36。在一些示例中，处理工艺减少了在后续刻蚀工艺中存在的负载效应和/或接缝28和30的影响。在一些示例中，处理工艺包括等离子体工艺。在一些示例中，等离子体工艺包括具有电容耦合等离子体(CCP)源的远程等离子体。用于实现等离子体工艺的示例气体包括一氧化碳(CO)、甲烷(CH4)、氨(NH3)等、或其组合，其可进一步包括载气，例如，氩(Ar)、氢(H2)等。等离子体工艺的压力可以在从约1托至约5托的范围内，并且等离子体工艺的温度可以在从约20℃至约75℃的范围内，例如约室温(例如，约23℃)。CCP源的功率在适当频率(例如13.56MHz)下可以在从约100W到约400W的范围内。可以将等离子体工艺的参数调整到上述范围之内或之外的量以获得不同的结果，例如，物质扩散到材料中的深度，这可能对后续刻蚀工艺产生影响。
等离子体工艺使得物质位于第一隔离结构24a、第二隔离结构24b和第二共形电介质材料26的暴露表面36处，并且从相应结构中的那些暴露表面36扩散一定深度。物质存在于暴露表面36处以及从暴露表面36的某个深度减少了在后续刻蚀工艺中存在的负载效应和/或接缝28和30的影响。与不存在来自处理的物质时相比，物质的存在降低了后续部分刻蚀工艺中第一隔离结构24a、第二隔离结构24b和第二共形电介质材料26的刻蚀速率。然而，由于第一隔离结构24a和第二隔离结构24b的表面区域的不同尺寸，第二隔离结构24b的刻蚀速率与第一隔离结构24a的刻蚀速率的比率在后续部分刻蚀工艺中由于物质的存在而增加。此外，物质的存在可以进一步增加(i)第二共形电介质材料26和(ii)第一隔离结构24a和第二隔离结构24b之间的刻蚀工艺的选择性。在一些示例中，物质是碳(C)、氮(N)、氢(H)、氟(F)或其他物质。
在操作110中的减小负载效应和/或接缝28和30的影响的处理之后，在操作112中执行如上关于操作108所述的部分刻蚀工艺。可以重复执行操作110和112中的循环部分刻蚀和处理工艺(例如，作为循环)，直到获得部分刻蚀和处理工艺的目标深度。操作108、110和112中的部分刻蚀工艺和处理工艺可以在单独的相应工具和/或室中执行，或者可以在工具的同一室中原位执行。
图6A和图6B示出了循环部分刻蚀和处理工艺之后的第一隔离结构24a、第二隔离结构24b和第二共形电介质材料26(其形成虚设鳍并且在下文中称为虚设鳍26a)。在循环部分刻蚀和处理工艺之后，第二共形电介质材料26类似于器件鳍22从半导体衬底20突出，因此被认为是虚设鳍26a。图6A示出了中间结构的横截面视图，而图6B是中间结构的透视图。图6B中的横截面X-X位于与图1相同的位置，并且由图6A示出。为简单起见，图6B中未示出接缝28和30。
循环部分刻蚀和处理工艺将虚设鳍26a从器件鳍22的顶表面刻蚀到第四深度D4，将第二隔离结构24b从器件鳍22的顶表面刻蚀到第五深度D5，并且将第一隔离结构24a刻蚀到第六深度D6。在一些示例中，第五深度D5与第六深度D6的比率在从约0.93至约1的范围内。随着第五深度D5与第六深度D6的比率接近1，负载效应减小。第四深度D4指示虚设鳍26a的损耗。第五深度D5与第四深度D4的比率可以大于约14，例如，在从约14至约56的范围内，并且第六深度D6与第四深度D4的比率可以大于约15，例如，在从约15至约60的范围内。增加这些比率可以指示虚设鳍26a的更少损耗。
如图所示，根据一些实施例，可以减小负载效应和/或接缝28和30的影响。关于接缝的影响，理论上来自处理工艺的物质可以减少刻蚀剂在接缝中的渗透，从而减少来自接缝的刻蚀。关于负载效应，理论上处理工艺具有类似的负载效应，使得来自处理工艺的物质以比较小区域(例如，由第三宽度W3产生的第二隔离结构24b的上表面)更大的速率扩散到较大连续区域(例如，由第一宽度W1产生的第一隔离结构24a的上表面)中的材料。扩散到这些材料中的来自处理工艺的物质可以改变这些材料的化学组成，从而降低材料的刻蚀速率。在一些示例中，由于来自处理工艺的物质以比来自处理工艺的物质扩散到第二隔离结构24b中更大的速率扩散到第一隔离结构24a中，因此第一隔离结构24a的刻蚀速率比第二隔离结构24b的刻蚀速率降低更多。这可以抵消由加载效应引起的第一隔离结构24a的更大刻蚀速率。
在一些示例中，在循环部分刻蚀和处理工艺之后，物质可以保留在接缝28和30中。在其他示例中，循环部分刻蚀和处理工艺的最后一个刻蚀工艺可以移除具有任何剩余物质的材料，因此可以完全移除物质。当物质保留时，物质的峰值浓度在相应的接缝28或30处。例如，物质的浓度可以在朝向相应的接缝28或30的横向方向上增加，并且可以在远离相应的接缝28或30的横向方向上持续减小。
执行测试以说明本文所述的实施例。执行两个工艺-一个具有处理工艺而另一个没有处理工艺。为了便于参考，没有处理工艺的工艺在本文中称为参考点(POR)。两个工艺都实现了两个部分刻蚀工艺。具有处理工艺的工艺包括在两个部分刻蚀工艺之间按顺序的处理工艺。处理工艺包括使用功率为400W且频率为13.56MHz的CCP源来实现远程等离子体。等离子体工艺实现以100sccm流动的一氧化碳(CO)和以300sccm或以1：3的比率流动的氢(H2)。等离子体工艺的压力为0.2托，并且等离子体工艺在40℃的温度下执行。
实现处理工艺的工艺具有减少的虚设鳍的损耗(例如，第四深度D4)。损耗的减少为
Figure BDA0002118807230000111
这表示相对于POR工艺减少了大约6.35％。实现处理工艺的工艺具有减少的隔离结构的平均刻蚀深度(例如，第五深度D5和第六深度D6的平均)。平均刻蚀深度的减少为
Figure BDA0002118807230000112
这表示相对于POR工艺减少了大约7.41％。相对于POR，实现处理工艺的工艺具有
Figure BDA0002118807230000113
的3σ值(three-sigma value)，以及用于刻蚀速率/数量均匀性的
Figure BDA0002118807230000114
Figure BDA0002118807230000115
的范围。通过表面处理的刻蚀速率降低说明了负载效应和/或接缝的影响的减少。
图8A、图8B和图8C示出了使用图6A和图6B的中间结构形成的一个或多个FinFET的各种横截面视图。图8A和图8B的横截面视图与前面的附图中的横截面X-X平行。图8A的横截面视图跨器件鳍22中的沟道区并沿着一个或多个FinFET的栅极结构。图8B的横截面视图跨一个或多个FinFET的器件鳍22中的源极/漏极区域。图8C的横截面视图垂直于前面的附图中的横截面X-X，并且沿着器件鳍22并跨一个或多个FinFET的栅极结构。提供了形成图8A、图8B和图8C的结构的替换栅极工艺的简要描述，以说明可以如何实现各种实施例。本领域普通技术人员将容易地理解这种工艺以及修改的其他细节。
虚设栅极堆叠(或者更一般地，栅极结构)(未示出)跨图6A和图6B的结构的器件鳍22、第一隔离结构24a、第二隔离结构24b和虚设鳍26a而形成。如将变得明显的，虚设栅极堆叠形成在图8A和图8C中所示的栅极结构处。虚设栅极堆叠垂直于器件鳍22的相应纵向方向而纵向延伸。每个虚设栅极堆叠可以包括沿器件鳍22并在器件鳍22上的界面电介质、界面电介质上方的虚设栅极、以及虚设栅极上方的掩模。
界面电介质可包括或者可以是氧化硅、氮化硅等、或其多个层。虚设栅极可以包括或者可以是硅(例如，多晶硅)或其他材料。掩模可以包括或者可以是氮化硅、氮氧化硅、碳氮化硅等、或它们的组合。用于虚设栅极堆叠的界面电介质、虚设栅极和掩模的层可以例如通过任何可接受的沉积技术而顺序地沉积或形成，并然后例如使用光刻和一个或多个刻蚀工艺而图案化到虚设栅极堆叠中。
沿着虚设栅极堆叠的侧壁并且在器件鳍22上方形成栅极间隔件50。可以通过共形地沉积用于栅极间隔件50的一个或多个层，并例如通过适当的工艺各向异性地刻蚀该一个或多个层来形成栅极间隔件50。用于栅极间隔件50的一个或多个层可以包括或者可以是氮化硅、氮氧化硅、碳氮化硅等、其多个层或其组合。
然后在虚设栅极堆叠的相对侧上的器件鳍22中形成凹陷。可以通过刻蚀工艺来进行凹陷。刻蚀工艺可以是各向同性的或各向异性的，或者进一步地，相对于半导体衬底20的一个或多个晶面可以是选择性的。因此，凹陷可以具有基于所实现的刻蚀工艺的各种横截面轮廓。
在凹陷中形成外延源极/漏极区域52。外延源极/漏极区域52可以包括或者可以是硅锗、锗、碳化硅、硅磷、硅碳磷、III-V化合物半导体、II-VI化合物半导体等。可以利用适当的沉积工艺通过外延生长在凹陷形成外延源极/漏极区域52。在一些示例中，外延源极/漏极区域52可以形成有小平面(其可以对应于半导体衬底20的晶面)，如图8B所示，并且可以被形成在相对于相应的器件鳍22的上升高度，如图8C所示。在一些示例中，一些器件鳍22中的外延源极/漏极区域52可以外延生长以合并在一起，例如，由于接近相邻的器件鳍22。图8B示出了其中一些外延源极/漏极区域52合并以形成合并的外延源极/漏极区域52的示例。其他示例可包括未合并和合并的外延源极/漏极区域52的任何组合。
在一些示例中，外延源极/漏极区域52还可以是掺杂的，例如，通过在外延生长期间进行原位掺杂和/或通过在外延生长之后将掺杂剂注入外延源极/漏极区域52中。因此，源极/漏极区域可以通过掺杂(例如，通过在外延生长期间进行原位掺杂)和/或通过外延生长来描绘，其可以进一步描绘其中描绘源极/漏极区域的有源区域。
接触刻蚀停止层(CESL)54被共形地沉积在外延源极/漏极区域52的表面上、栅极间隔件50的侧壁和顶表面上、掩模的顶表面上、第二隔离结构24b(以及如果暴露，第一隔离结构24a)的顶表面上、以及虚设鳍26a的侧壁和顶表面上。通常，刻蚀停止层可以提供在通过具有与相邻的层或组件不同的刻蚀选择性而形成例如接触或通孔时停止刻蚀工艺的机制。CESL 54可以包括或者可以是氮化硅、碳氮化硅、氮化碳等、或其组合，并且可以通过任何适当的共形沉积工艺来沉积。
在CESL 54上方形成第一层间电介质(ILD)56。第一ILD 56可以包括或者可以是二氧化硅、低k电介质材料(例如，具有低于二氧化硅的介电常数的材料)、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物等，或其组合。可以通过任何可接受的沉积工艺来沉积第一ILD 56。
第一ILD 56和CESL 54被形成为顶表面与虚设栅极的顶表面共面，例如通过诸如CMP之类的平坦化工艺。CMP还可以移除虚设栅极上的掩模(以及在一些情况下，栅极间隔件50的较上部分)。因此，虚设栅极的顶表面通过第一ILD 56和CESL 54而暴露。随着虚设栅极通过第一ILD 56和CESL 54而暴露，虚设栅极例如通过一个或多个可接受的刻蚀工艺而被移除。在栅极间隔件50之间形成凹陷，其中，虚设栅极堆叠被移除，并且器件鳍22的沟道区通过凹陷而暴露。
图8A和图8C所示的替换栅极结构被形成在其中虚设栅极堆叠被移除的凹陷中。如图所示，替换栅极结构各自包括界面电介质60、栅极电介质层62、一个或多个可选的共形层64、以及栅极导电填充材料66。界面电介质60、栅极电介质层62、一个或多个可选的共形层64、以及栅极导电填充材料66可以通过任何适当的沉积技术来沉积。界面电介质60沿着沟道区被形成在器件鳍22的侧壁和顶表面上。界面电介质60可以是例如虚设栅极堆叠的界面电介质(如果未被移除)、氧化物(例如，氧化硅)、氮化物(例如，氮化硅)和/或另一电介质层。界面电介质60或后续沉积的电介质层沿着器件鳍22和虚设鳍26a的侧壁和顶表面，并且在第一隔离结构24a和第二隔离结构24b的顶表面上。
栅极电介质层62可以被共形地沉积在其中虚设栅极堆叠被移除的凹陷中(例如，在器件鳍22和虚设鳍26a的侧壁和顶表面上，并且在第一隔离结构24a和第二隔离结构24b的顶表面上)，并且在第一ILD 56、CESL 54和栅极间隔件50的顶表面上。栅极电介质层62可以是或者可以包括氧化硅、氮化硅、高k电介质材料、其多个层或其他电介质材料。高k电介质材料可以包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或金属硅酸盐、或其组合。
然后，一个或多个可选的共形层64可以被共形地(并且如果是多个，则顺序地)沉积在栅极电介质层62上。一个或多个可选的共形层64可以包括一个或多个屏障(barrier)和/或帽层(capping layer)以及一个或多个功函数(work-function)调整层。该一个或多个屏障和/或帽层可以包括钽和/或钛的氮化物、硅氮化物、碳氮化物和/或铝氮化物；钨的氮化物、碳氮化物和/或碳化物；等；或其组合。该一个或多个功函数调整层可以包括或者可以是钛和/或钽的氮化物、硅氮化物、碳氮化物、铝氮化物、铝氧化物和/或铝碳化物；钨的氮化物、碳氮化物和/或碳化物；钴；铂；等；或其组合。
栅极导电填充材料66被形成在一个或多个可选的共形层64(如果被实现)和/或栅极电介质层62上方。栅极导电填充材料66可以填充其中虚设栅极堆叠被移除的剩余凹陷。栅极导电填充材料66可以是或者可以包括含金属材料，例如，钨、钴、铝、钌、铜、其多个层、其组合等。诸如CMP之类的平坦化工艺可以移除多余的栅极导电填充材料66、一个或多个可选的共形层64和栅极电介质层62。包括栅极导电填充材料66、一个或多个可选的共形层64、栅极电介质层62和界面电介质60的替换栅极结构因此可以被形成为如图8A和图8C所示。
在第一ILD 56、CESL 54、栅极间隔件50和替换栅极结构上方形成第二ILD 70。第二ILD 70可以包括或者可以是二氧化硅、低k电介质材料、氮氧化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物等、或其组合。可以通过任何适当的沉积工艺来沉积第二ILD 70。
通过第二ILD 70、第一ILD 56和CESL 54形成相应的开口，以暴露相应的外延源极/漏极区域52的至少一部分。第二ILD 70、第一ILD 56和CESL 54可以例如使用光刻和一个或多个刻蚀工艺来利用开口进行图案化。
在形成源极/漏极接触开口之后，在到外延源极/漏极区域52的开口中形成导电特征80。导电特征80可以包括在外延源极/漏极区域52上形成的硅化物区域、粘附和/或屏障层、以及粘附和/或屏障层上的导电填充材料。可以通过使外延源极/漏极区域52的较上部分与在外延源极/漏极区域52上形成的金属层(未示出)(例如，钛、钽等)进行热反应来形成硅化物区域。粘附和/或屏障层被共形地沉积在开口中。粘附和/或屏障层可以是或者可以包括氮化钛、氧化钛、氮化钽、氧化钽、任何适当的过渡金属氮化物或氧化物等、或其任何组合，并且可以通过任何适当的沉积技术来沉积。导电填充材料可以是或者可以包括钴、钨、铜、钌、铝、金、银、其合金等、或其组合，并且可以通过任何适当的沉积技术来沉积。在沉积导电材料之后，可以通过使用平坦化工艺(例如CMP)来移除多余的导电填充材料和粘附和/或屏障层。导电特征80可以被称为触点、插头等。
图9A和图9B示出了根据一些实施例的用于形成FinFET的隔离结构和虚设鳍的另一示例工艺期间的阶段的中间结构的横截面视图和透视图。图10是根据一些实施例的用于形成隔离结构和虚设鳍的示例工艺200的流程图。
如先前关于图1A-1B以及图2至图4所描述的来执行工艺200的操作102、104、106和108。如先前的描述，图4和图5示出了循环部分刻蚀和处理工艺。该工艺的操作202中的处理工艺利用不同的物质产生与如图5所示类似的结构。
在工艺200的操作202中，并且如图5中所示，执行处理工艺以处理第一隔离结构24a、第二隔离结构24b和第二共形电介质材料26的暴露表面36。在一些示例中，处理工艺增加了后续刻蚀工艺期间存在的负载效应和/或接缝28和30的影响。在一些示例中，处理工艺包括等离子体工艺。在一些示例中，等离子体工艺包括具有CCP源的远程等离子体。用于实现等离子体工艺的示例气体包括氧(O2)、蒸汽(H2O)等、或其组合，其可进一步包括载气，例如，氩(Ar)、氢(H2)等。等离子体工艺的压力可以在从约1托至约5托的范围内，并且等离子体工艺的温度可以在从约20℃至约200℃的范围内，例如约室温(例如，约23℃)。CCP源的功率在适当频率(例如13.56MHz)下可以在从约100W到约400W的范围内。可以将等离子体工艺的参数调整到上述范围之内或之外的量以获得不同的结果，例如，物质扩散到材料中的深度，这可能对后续刻蚀工艺产生影响。
等离子体工艺使得物质位于第一隔离结构24a、第二隔离结构24b和第二共形电介质材料26的暴露表面36处，并且从相应结构中的那些暴露表面36扩散一定深度。物质存在于暴露表面36处以及从暴露表面36的某个深度增加了在后续刻蚀工艺中存在的负载效应和/或接缝28和30的影响。与不存在来自处理的物质时相比，物质的存在增加了后续部分刻蚀工艺中第一隔离结构24a、第二隔离结构24b和第二共形电介质材料26的刻蚀速率。然而，由于第一隔离结构24a和第二隔离结构24b的表面区域的不同尺寸，第二隔离结构24b的刻蚀速率与第一隔离结构24a的刻蚀速率的比率在后续部分刻蚀工艺中由于物质的存在而减小。此外，物质的存在可以进一步减少(i)第二共形电介质材料26和(ii)第一隔离结构24a和第二隔离结构24b之间的刻蚀工艺的选择性。在一些示例中，在等离子体工艺中实现的物质是氧(O)或其他物质，其可以从诸如氧气(O2)或其他气体之类的气体中分离。
在操作202中的增加负载效应和/或接缝28和30的影响的处理之后，在操作112中执行如上关于操作108所述的部分刻蚀工艺。可以重复执行操作110和112中的循环部分刻蚀和处理工艺(例如，作为循环)，直到获得部分刻蚀和处理工艺的目标深度。操作108、110和112中的部分刻蚀工艺和处理工艺可以在单独的相应工具和/或室中执行，或者可以在工具的同一室中原位执行。
图9A和图9B示出了循环部分刻蚀和处理工艺之后的第一隔离结构24a、第二隔离结构24b和第二共形电介质材料26(其形成虚设鳍并且在下文中称为虚设鳍26a)。图9A示出了中间结构的横截面视图，而图9B是中间结构的透视图。图9B中的横截面X-X位于与图1B相同的位置，并且由图9A示出。为简单起见，图9B中未示出接缝28和30。
循环部分刻蚀和处理工艺将虚设鳍26a从器件鳍22的顶表面刻蚀到第七深度D7，将第二隔离结构24b从器件鳍22的顶表面刻蚀到第八深度D8，并且将第一隔离结构24a刻蚀到第九深度D9。在一些示例中，第八深度D8与第九深度D9的比率在从约0至约0.25的范围内。随着第八深度D8与第九深度D9的比率接近0，负载效应增加。第七深度D7指示虚设鳍26a的损耗。第八深度D8与第七深度D7的比率可以小于约30，例如，在从约7.5至约30的范围内，并且第九深度D9与第七深度D7的比率可以小于约60，例如，在从约15至约60的范围内。减小这些比率可以指示虚设鳍26a的更多损耗。
如图所示，根据一些实施例，可以增加负载效应和/或接缝28和30的影响。关于接缝的影响，理论上来自处理工艺的物质可以通过在接缝处创建具有较高刻蚀速率的材料组合物来增加刻蚀剂在接缝中的渗透，从而增加来自接缝的刻蚀。关于负载效应，理论上处理工艺具有类似的负载效应，使得来自处理工艺的物质以比较小区域(例如，由第三宽度W3产生的第二隔离结构24b的上表面)更大的速率扩散到较大连续区域(例如，由第一宽度W1产生的第一隔离结构24a的上表面)中的材料。扩散到这些材料中的来自处理工艺的物质可以改变这些材料的化学组成，从而增加材料的刻蚀速率。在一些示例中，由于来自处理工艺的物质以比来自处理工艺的物质扩散到第二隔离结构24b中更大的速率扩散到第一隔离结构24a中，因此第一隔离结构24a的刻蚀速率比第二隔离结构24b的刻蚀速率增加更多。这可以促进由加载效应引起的第一隔离结构24a的更大刻蚀速率。
在一些示例中，在循环部分刻蚀和处理工艺之后，物质可以保留在接缝28和30中。在其他示例中，循环部分刻蚀和处理工艺的最后一个刻蚀工艺可以移除具有任何剩余物质的材料，因此可以完全移除物质。当物质保留时，物质的峰值浓度在相应的接缝28或30处。例如，物质的浓度可以在朝向相应的接缝28或30的横向方向上增加，并且可以在远离相应的接缝28或30的横向方向上持续减小。
执行测试以说明本文所述的实施例。执行两个工艺-一个具有处理工艺而另一个没有处理工艺。为了便于参考，没有处理工艺的工艺在本文中称为POR。两个工艺都实现了两个部分刻蚀工艺。部分刻蚀工艺各自是使用流速分别为165sccm和150sccm的氢氟酸(HF)酸性气体和氨(NH3)气体的混合物的气体刻蚀工艺。部分刻蚀工艺的压力为3托，并且部分刻蚀工艺的温度为30℃。
具有处理工艺的工艺包括在两个部分刻蚀工艺之间按顺序的处理工艺。处理工艺包括使用功率为3000W且频率为13.56MHz的CCP源来实现远程等离子体。等离子体工艺实现以250sccm流动的一氧化碳(CO)。等离子体工艺的压力为0.7托，并且等离子体工艺在200℃下执行。
实现处理工艺的工艺具有增加的虚设鳍的损耗(例如，第七深度D7)。增加的损耗为25.3nm，这表示相对于POR工艺增加了大约152％。实现处理工艺的工艺具有增加的第一隔离结构24a的刻蚀深度(例如，第九深度D9)。刻蚀深度的增加为至少32.2nm，这表示相对于POR工艺增加了大约53％。实现处理工艺的工艺可以具有甚至更大的增加的第一隔离结构24a的刻蚀深度，因为在一些情况下隔离结构24a被完全移除。实现处理工艺的工艺具有增加的第二隔离结构24b的刻蚀深度(例如，第八深度D8)。刻蚀深度的增加为14.7nm，这表示相对于POR工艺增加了大约29％。第一隔离结构24a的刻蚀深度(例如，第九深度D9)与第二隔离结构24b的刻蚀深度(例如，第八深度D8)之间的差异为至少28.1nm，这表示相对于POR工艺增加了大约193％。该差异的增加说明了负载效应和/或接缝的影响的增加。
图11A和图11B示出了使用图9A和图9B的中间结构形成的一个或多个FinFET的各种横截面视图。图11A和图11B的横截面视图与前面的附图中的横截面X-X平行。图11A的横截面视图跨器件鳍22中的沟道区并沿着一个或多个FinFET的栅极结构。图11B的横截面视图跨一个或多个FinFET的器件鳍22中的源极/漏极区域。尽管未在图11A和图11B的上下文中具体说明，但图8C的横截面视图(其垂直于前面的附图中的横截面X-X、沿着器件鳍22并跨一个或多个FinFET的栅极结构)对于图11A和图11B的结构是相同的。对用于形成图11A和图11B的结构的替换栅极工艺的简要描述与先前所描述的相同，并且为简洁起见，在此省略。
一些实施例可以实现优势。一些实施例实现处理工艺以调整可能由各种因素引起的刻蚀效应。在一些示例中，可以减小负载效应和/或隔离结构中存在的接缝的影响，这可以产生在隔离结构上方延伸的更均匀的鳍高度，例如图6A所示。更均匀的鳍高度可以允许更均匀的FinFET的操作，因为器件鳍的物理特性可能更加均匀。在一些示例中，可以增加负载效应和/或隔离结构中存在的接缝的影响，这可以产生在隔离结构上方延伸的各种器高度，如图9A所示。例如，各种鳍高度可以允许调整沟道宽度以调整FinFET的操作。
一个实施例是一种半导体工艺的方法。在衬底中的第一沟槽中以及在衬底中的第二沟槽中共形地沉积第一电介质材料。第一沟槽中的第一电介质材料的合并横向生长前沿在第一沟槽中形成接缝。处理第一沟槽中的第一电介质材料和第二沟槽中的第一电介质材料。第一沟槽中的第一电介质材料具有第一上表面。第二沟槽中的第一电介质材料具有第二上表面。处理使得物质在第一上表面和第二上表面上、在接缝中，并且扩散到第一沟槽中的第一电介质材料中并扩散到第二沟槽中的第一电介质材料中。在处理之后，刻蚀第一沟槽中的第一电介质材料和第二沟槽中的第一电介质材料。在刻蚀期间，第二沟槽中的第一电介质材料的第一刻蚀速率与第一沟槽中的第一电介质材料的第二刻蚀速率的比率通过第一电介质材料中的物质的存在而被改变。
另一实施例是一种结构。该结构包括衬底，其具有第一器件鳍、第二器件鳍和第三器件鳍。第一器件鳍的第一侧壁面向第二器件鳍的侧壁，并且第一器件鳍的第二侧壁面向第三器件鳍的侧壁。从第一器件鳍的第一侧壁到第二器件鳍的侧壁的第一宽度小于从第一器件鳍的第二侧壁到第三器件鳍的侧壁的第二宽度。该结构包括第一隔离结构，被布置在第一器件鳍的第一侧壁和第二器件鳍的侧壁之间。第一尺寸是从第一隔离结构的上表面到第一器件鳍的上表面。该结构还包括第二隔离结构，被布置在第一器件鳍的第二侧壁和第三器件鳍的侧壁之间。第二尺寸是从第二隔离结构的上表面到第一器件鳍的上表面，并且第二尺寸与第一尺寸的比率在从0.93到1的范围内。该结构还包括虚设鳍，其在第二隔离结构上并且在第一器件鳍的第二侧壁和第三器件鳍的侧壁之间。虚设鳍的侧壁面向第一器件鳍的第二侧壁。第三宽度是从第一器件鳍的第二侧壁到虚设鳍的侧壁。第三宽度小于第一宽度。
又一实施例是一种结构。该结构包括衬底，其具有第一器件鳍、第二器件鳍和第三器件鳍。第一器件鳍的第一侧壁面向第二器件鳍的侧壁，并且第一器件鳍的第二侧壁面向第三器件鳍的侧壁。从第一器件鳍的第一侧壁到第二器件鳍的侧壁的第一宽度小于从第一器件鳍的第二侧壁到第三器件鳍的侧壁的第二宽度。该结构包括第一隔离结构，其被布置在第一器件鳍的第一侧壁和第二器件鳍的侧壁之间。第一尺寸是从第一隔离结构的上表面到第一器件鳍的上表面。该结构还包括第二隔离结构，被布置在第一器件鳍的第二侧壁和第三器件鳍的侧壁之间。第二尺寸是从第二隔离结构的上表面到第一器件鳍的上表面，并且第二尺寸与第一尺寸的比率在从0到0.25的范围内。该结构还包括虚设鳍，其在第二隔离结构上并且在第一器件鳍的第二侧壁和第三器件鳍的侧壁之间。虚设鳍的侧壁面向第一器件鳍的第二侧壁。第三宽度是从第一器件鳍的第二侧壁到虚设鳍的侧壁。第三宽度小于第一宽度。
上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应理解，他们可以容易地使用本公开作为基础来设计或修改其他工艺和结构，以实施与本文所介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当意识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改动、替代和变更。
示例1是一种半导体工艺的方法，所述方法包括：在衬底中的第一沟槽中以及在所述衬底中的第二沟槽中共形地沉积第一电介质材料，其中，所述第一沟槽中的所述第一电介质材料的合并横向生长前沿在所述第一沟槽中形成接缝；处理所述第一沟槽中的所述第一电介质材料和所述第二沟槽中的所述第一电介质材料，所述第一沟槽中的所述第一电介质材料具有第一上表面，所述第二沟槽中的所述第一电介质材料具有第二上表面，所述处理使得物质在所述第一上表面和所述第二上表面上、在所述接缝中，并且扩散到所述第一沟槽中的所述第一电介质材料中并扩散到所述第二沟槽中的所述第一电介质材料中；以及在所述处理之后，刻蚀所述第一沟槽中的所述第一电介质材料和所述第二沟槽中的所述第一电介质材料，其中，在所述刻蚀期间，所述第二沟槽中的所述第一电介质材料的第一刻蚀速率与所述第一沟槽中的所述第一电介质材料的第二刻蚀速率的比率通过所述第一电介质材料中的所述物质的存在而被改变。
示例2是示例1所述的方法，还包括重复地执行所述处理和所述刻蚀。
示例3是示例1所述的方法，其中，所述处理包括等离子体工艺。
示例4是示例1所述的方法，其中，所述物质减小所述第一刻蚀速率和所述第二刻蚀速率，在所述刻蚀期间，所述第一刻蚀速率与所述第二刻蚀速率的比率通过所述第一电介质材料中的所述物质的存在而被增加。
示例5是示例1所述的方法，其中，所述物质增加所述第一刻蚀速率和所述第二刻蚀速率，在所述刻蚀期间，所述第一刻蚀速率与所述第二刻蚀速率的比率通过所述第一电介质材料中的所述物质的存在而被减小。
示例6是示例1所述的方法，其中，沉积所述第一电介质材料包括在所述第一沟槽中合并所述第一电介质材料的横向生长前沿以在所述第一沟槽中形成接缝，其中，在所述第二沟槽中没有所述第一电介质材料的横向生长前沿与所述第一电介质材料的另一横向生长前沿合并。
示例7是示例1所述的方法，还包括在所述第二沟槽中的所述第一电介质材料上沉积第二电介质材料。
示例8是示例7所述的方法，还包括平坦化所述第一电介质材料和所述第二电介质材料，其中，在所述平坦化之后，所述第二电介质材料在所述第二沟槽中形成虚设鳍。
示例9是示例8所述的方法，其中，所述处理还包括处理所述虚设鳍，所述处理使得所述物质在所述虚设鳍的第三上表面上并扩散到所述虚设鳍中，其中，在所述刻蚀期间，所述虚设鳍的第三刻蚀速率通过所述虚设鳍中的所述物质的存在而被改变。
示例10是示例9所述的方法，其中，所述物质减小所述第三刻蚀速率。
示例11是示例9所述的方法，其中，所述物质增加所述第三刻蚀速率。
示例12是示例1所述的方法，其中，所述第一上表面的连续宽度大于所述第二上表面的连续宽度。
示例13是一种半导体结构，所述结构包括：衬底，所述衬底具有第一器件鳍、第二器件鳍和第三器件鳍，所述第一器件鳍的第一侧壁面向所述第二器件鳍的侧壁，所述第一器件鳍的第二侧壁面向所述第三器件鳍的侧壁，从所述第一器件鳍的第一侧壁到所述第二器件鳍的侧壁的第一宽度小于从所述第一器件鳍的第二侧壁到所述第三器件鳍的侧壁的第二宽度；第一隔离结构，所述第一隔离结构被布置在所述第一器件鳍的第一侧壁和所述第二器件鳍的侧壁之间，第一尺寸是从所述第一隔离结构的上表面到所述第一器件鳍的上表面；第二隔离结构，所述第二隔离结构被布置在所述第一器件鳍的第二侧壁和所述第三器件鳍的侧壁之间，第二尺寸是从所述第二隔离结构的上表面到所述第一器件鳍的上表面，所述第二尺寸与所述第一尺寸的比率在从0.93到1的范围内；以及虚设鳍，所述虚设鳍在所述第二隔离结构上并且在所述第一器件鳍的第二侧壁和所述第三器件鳍的侧壁之间，所述虚设鳍的侧壁面向所述第一器件鳍的第二侧壁，第三宽度是从所述第一器件鳍的第二侧壁到所述虚设鳍的侧壁，所述第三宽度小于所述第一宽度。
示例14是示例13所述的结构，其中，接缝在所述第一隔离结构中。
示例15是示例13所述的结构，其中，第三尺寸是从所述虚设鳍的上表面到所述第一器件鳍的上表面，所述第二尺寸与所述第三尺寸的比率在从14到56的范围内。
示例16是示例13所述的结构，还包括：栅极结构，所述栅极结构在所述第一器件鳍上，所述栅极结构沿着所述第一器件鳍的第一侧壁从所述第一隔离结构的上表面延伸到所述第一器件鳍的上表面，并沿所述第一器件鳍的第二侧壁从所述第二隔离结构的上表面延伸到所述第一器件鳍的上表面；以及源极/漏极区域，所述源极/漏极区域在所述第一器件鳍中并靠近所述栅极结构。
示例17是一种半导体结构，包括：衬底，所述衬底具有第一器件鳍、第二器件鳍和第三器件鳍，所述第一器件鳍的第一侧壁面向所述第二器件鳍的侧壁，所述第一器件鳍的第二侧壁面向所述第三器件鳍的侧壁，从所述第一器件鳍的第一侧壁到所述第二器件鳍的侧壁的第一宽度小于从所述第一器件鳍的第二侧壁到所述第三器件鳍的侧壁的第二宽度；第一隔离结构，所述第一隔离结构被布置在所述第一器件鳍的第一侧壁和所述第二器件鳍的侧壁之间，第一尺寸是从所述第一隔离结构的上表面到所述第一器件鳍的上表面；第二隔离结构，所述第二隔离结构被布置在所述第一器件鳍的第二侧壁和所述第三器件鳍的侧壁之间，第二尺寸是从所述第二隔离结构的上表面到所述第一器件鳍的上表面，所述第二尺寸与所述第一尺寸的比率在从0到0.25的范围内；虚设鳍，所述虚设鳍在所述第二隔离结构上并且在所述第一器件鳍的第二侧壁和所述第三器件鳍的侧壁之间，所述虚设鳍的侧壁面向所述第一器件鳍的第二侧壁，第三宽度是从所述第一器件鳍的第二侧壁到所述虚设鳍的侧壁，所述第三宽度小于所述第一宽度。
示例18是示例17所述的结构，其中，接缝在所述第一隔离结构中。
示例19是示例17所述的结构，其中，第三尺寸是从所述虚设鳍的上表面到所述第一器件鳍的上表面，所述第二尺寸与所述第三尺寸的比率在从7.5到30的范围内。
示例20是示例17所述的结构，还包括：栅极结构，所述栅极结构在所述第一器件鳍上，所述栅极结构沿着所述第一器件鳍的第一侧壁从所述第一隔离结构的上表面延伸到所述第一器件鳍的上表面，并沿所述第一器件鳍的第二侧壁从所述第二隔离结构的上表面延伸到所述第一器件鳍的上表面；以及源极/漏极区域，所述源极/漏极区域在所述第一器件鳍中并靠近所述栅极结构。

Claims (18)

1.一种半导体工艺的方法，所述方法包括：
在衬底中的第一沟槽中以及在所述衬底中的第二沟槽中共形地沉积第一电介质材料，其中，所述第一沟槽中的所述第一电介质材料的合并横向生长前沿在所述第一沟槽中形成接缝；
在所述第二沟槽中的所述第一电介质材料上沉积第二电介质材料；
平坦化所述第一电介质材料和所述第二电介质材料，其中，在所述平坦化之后，所述第二电介质材料在所述第二沟槽中形成虚设鳍；
处理所述第一沟槽中的所述第一电介质材料以及所述第二沟槽中的所述第一电介质材料和所述虚设鳍，所述第一沟槽中的所述第一电介质材料具有第一上表面，所述第二沟槽中的所述第一电介质材料具有第二上表面，所述处理使得物质在所述第一上表面和所述第二上表面上、在所述接缝中，并且扩散到所述第一沟槽中的所述第一电介质材料中并扩散到所述第二沟槽中的所述第一电介质材料中；
在所述处理之后，刻蚀所述第一沟槽中的所述第一电介质材料以及所述第二沟槽中的所述第一电介质材料和所述虚设鳍，其中，在所述刻蚀期间，所述第二沟槽中的所述第一电介质材料的第一刻蚀速率与所述第一沟槽中的所述第一电介质材料的第二刻蚀速率的比率通过所述第一电介质材料中的所述物质的存在而被改变；以及
在所述第一沟槽中的所述第一电介质材料以及所述第二沟槽中的所述第一电介质材料和所述虚设鳍之上形成栅极结构，所述栅极结构实体接触所述第二沟槽中的所述虚设鳍的两个侧壁和顶表面。
2.根据权利要求1所述的方法，还包括重复地执行所述处理和所述刻蚀。
3.根据权利要求1所述的方法，其中，所述处理包括等离子体工艺。
4.根据权利要求1所述的方法，其中，所述物质减小所述第一刻蚀速率和所述第二刻蚀速率，在所述刻蚀期间，所述第一刻蚀速率与所述第二刻蚀速率的比率通过所述第一电介质材料中的所述物质的存在而被增加。
5.根据权利要求1所述的方法，其中，所述物质增加所述第一刻蚀速率和所述第二刻蚀速率，在所述刻蚀期间，所述第一刻蚀速率与所述第二刻蚀速率的比率通过所述第一电介质材料中的所述物质的存在而被减小。
6.根据权利要求1所述的方法，其中，沉积所述第一电介质材料包括在所述第一沟槽中合并所述第一电介质材料的横向生长前沿以在所述第一沟槽中形成接缝，其中，在所述第二沟槽中没有所述第一电介质材料的横向生长前沿与所述第一电介质材料的另一横向生长前沿进行合并。
7.根据权利要求1所述的方法，其中，所述处理使得所述物质在所述虚设鳍的第三上表面上并扩散到所述虚设鳍中，其中，在所述刻蚀期间，所述虚设鳍的第三刻蚀速率通过所述虚设鳍中的所述物质的存在而被改变。
8.根据权利要求7所述的方法，其中，所述物质减小所述第三刻蚀速率。
9.根据权利要求7所述的方法，其中，所述物质增加所述第三刻蚀速率。
10.根据权利要求1所述的方法，其中，所述第一上表面的连续宽度大于所述第二上表面的连续宽度。
11.一种半导体结构，所述结构包括：
衬底，所述衬底具有第一器件鳍、第二器件鳍和第三器件鳍，所述第一器件鳍的第一侧壁面向所述第二器件鳍的侧壁，所述第一器件鳍的第二侧壁面向所述第三器件鳍的侧壁，从所述第一器件鳍的第一侧壁到所述第二器件鳍的侧壁的第一宽度小于从所述第一器件鳍的第二侧壁到所述第三器件鳍的侧壁的第二宽度；
第一隔离结构，所述第一隔离结构被布置在所述第一器件鳍的第一侧壁和所述第二器件鳍的侧壁之间，第一尺寸是从所述第一隔离结构的上表面到所述第一器件鳍的上表面；
第二隔离结构，所述第二隔离结构被布置在所述第一器件鳍的第二侧壁和所述第三器件鳍的侧壁之间，第二尺寸是从所述第二隔离结构的上表面到所述第一器件鳍的上表面，所述第二尺寸与所述第一尺寸的比率在从0.93到1的范围内；以及
虚设鳍，所述虚设鳍在所述第二隔离结构上并且在所述第一器件鳍的第二侧壁和所述第三器件鳍的侧壁之间，所述虚设鳍的侧壁面向所述第一器件鳍的第二侧壁，第三宽度是从所述第一器件鳍的第二侧壁到所述虚设鳍的侧壁，所述第三宽度小于所述第一宽度。
12.根据权利要求11所述的结构，其中，接缝在所述第一隔离结构中。
13.根据权利要求11所述的结构，其中，第三尺寸是从所述虚设鳍的上表面到所述第一器件鳍的上表面，所述第二尺寸与所述第三尺寸的比率在从14到56的范围内。
14.根据权利要求11所述的结构，还包括：
栅极结构，所述栅极结构在所述第一器件鳍上，所述栅极结构沿着所述第一器件鳍的第一侧壁从所述第一隔离结构的上表面延伸到所述第一器件鳍的上表面，并沿所述第一器件鳍的第二侧壁从所述第二隔离结构的上表面延伸到所述第一器件鳍的上表面；以及
源极/漏极区域，所述源极/漏极区域在所述第一器件鳍中并靠近所述栅极结构。
15.一种半导体结构，包括：
衬底，所述衬底具有第一器件鳍、第二器件鳍和第三器件鳍，所述第一器件鳍的第一侧壁面向所述第二器件鳍的侧壁，所述第一器件鳍的第二侧壁面向所述第三器件鳍的侧壁，从所述第一器件鳍的第一侧壁到所述第二器件鳍的侧壁的第一宽度小于从所述第一器件鳍的第二侧壁到所述第三器件鳍的侧壁的第二宽度；
第一隔离结构，所述第一隔离结构被布置在所述第一器件鳍的第一侧壁和所述第二器件鳍的侧壁之间，第一尺寸是从所述第一隔离结构的上表面到所述第一器件鳍的上表面；
第二隔离结构，所述第二隔离结构被布置在所述第一器件鳍的第二侧壁和所述第三器件鳍的侧壁之间，第二尺寸是从所述第二隔离结构的上表面到所述第一器件鳍的上表面，所述第二尺寸与所述第一尺寸的比率在从0到0.25的范围内；
虚设鳍，所述虚设鳍在所述第二隔离结构上并且在所述第一器件鳍的第二侧壁和所述第三器件鳍的侧壁之间，所述虚设鳍的侧壁面向所述第一器件鳍的第二侧壁，第三宽度是从所述第一器件鳍的第二侧壁到所述虚设鳍的侧壁，所述第三宽度小于所述第一宽度。
16.根据权利要求15所述的结构，其中，接缝在所述第一隔离结构中。
17.根据权利要求15所述的结构，其中，第三尺寸是从所述虚设鳍的上表面到所述第一器件鳍的上表面，所述第二尺寸与所述第三尺寸的比率在从7.5到30的范围内。
18.根据权利要求15所述的结构，还包括：
栅极结构，所述栅极结构在所述第一器件鳍上，所述栅极结构沿着所述第一器件鳍的第一侧壁从所述第一隔离结构的上表面延伸到所述第一器件鳍的上表面，并沿所述第一器件鳍的第二侧壁从所述第二隔离结构的上表面延伸到所述第一器件鳍的上表面；以及
源极/漏极区域，所述源极/漏极区域在所述第一器件鳍中并靠近所述栅极结构。
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