KR20230131064A - 트랜지스터 내의 일함수 금속 및 이를 형성하는 방법 - Google Patents

트랜지스터 내의 일함수 금속 및 이를 형성하는 방법 Download PDF

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KR20230131064A
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신-이 리
춘-다 리아오
청-룽 훙
얀-밍 차이
해리 치엔
후앙-린 차오
웽 창
치-웨이 창
밍-싱 차이
치 온 추이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은 반도체 영역 위에 더미 게이트 스택을 형성하는 단계; 더미 게이트 스택의 측부 상에 소스/드레인 영역을 형성하는 단계; 더미 게이트 스택을 제거하여 트렌치를 형성하는 단계; 트렌치 내로 그리고 반도체 영역 상에 연장되는 게이트 유전체층을 형성하는 단계; 및 제1 일함수층을 게이트 유전체층 위에 퇴적하는 단계를 포함한다. 일함수층은 루테늄, 몰리브덴, 및 이들의 조합들로 이루어진 군으로부터 선택되는 금속을 포함한다. 방법은 제1 일함수층 위에 전도성 충전층을 퇴적하는 단계, 및 게이트 스택을 형성하기 위해 전도성 충전층, 제1 일함수층, 및 게이트 유전체층의 과잉 부분을 제거하기 위한 평탄화 공정을 수행하는 단계를 더 포함한다.

Description

트랜지스터 내의 일함수 금속 및 이를 형성하는 방법{WORK-FUNCTION METAL IN TRANSISTORS AND METHOD FORMING SAME}
우선권 주장 및 교차 참조
본 출원은, 2022년 3월 4일에 가출원되고 발명의 명칭이 "나노시트 내의 일함수 금속으로서의 Mo/Ru 및 이에 의해 형성되는 구조물(Mo/Ru as Work-function Metal in Nanosheet and Structure Formed Thereby)"인 미국 특허 출원 제63/268,874호의 이득을 주장하며, 이 출원은 참조에 의해 본 명세서에 통합된다.
트랜지스터는 집적 회로의 기본 구성 요소이다. 집적 회로의 이전 개발에서는 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 및 게이트 올 어라운드(Gate-All-Around; GAA) 트랜지스터가 평면 트랜지스터를 대체하기 위해 형성되었다. FinFET 또는 GAA 트랜지스터의 형성에서 반도체 핀 또는 반도체 시트가 형성되고 더미 게이트가 반도체 핀/시트 상에 형성된다. 더미 게이트를 형성하는 것은 예를 들어, 폴리실리콘층과 같은 더미층을 퇴적한 후 더미층을 더미 게이트로서 패터닝하는 것을 포함할 수 있다. 게이트 스페이서는 더미 게이트 스택의 측벽 상에 형성된다. 그런 다음 더미 게이트 스택을 제거하여 게이트 스페이서들 사이에 트렌치를 형성한다. 그런 다음 대체 게이트가 트렌치에 형성된다.
대체 게이트를 형성할 때 n형 트랜지스터와 p형 트랜지스터의 형성을 위해 서로 다른 물질이 선택된다. 예를 들어, n형 트랜지스터는 자신의 대체 게이트에 TiAl을 채택할 수 있고 p형 트랜지스터는 자신의 대체 게이트에 TiN을 채택할 수 있다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처는 실제 크기대로 도시되지 않는 것이 주목된다. 실제로, 다양한 피처(feature)의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1-4, 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 10c, 11a, 11b, 12a, 12b, 12c, 13a, 13b, 13c, 14a, 14b, 14c, 15a, 15b, 16a, 16b, 17a, 17b, 17c, 17d, 17e, 18a, 18b, 18c, 19a, 19b, 및 19c는 일부 실시예에 따라 게이트 올 어라운드(Gate-All-Around; GAA) 트랜지스터의 형성시에 중간 단계의 다양한 뷰를 도시한다.
도 20은 일부 실시예에 따른 상이한 게이트 스택들을 갖는 여러 트랜지스터의 게이트 스택을 도시한다.
도 21 및 22는 일부 실시예에 따른 게이트 스택의 여러 요소의 원자 백분율 분포를 도시한다.
도 23은 일부 실시예에 따라 GAA 트랜지스터를 형성하기 위한 공정 흐름을 도시한다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, 예를 들어, "밑에", "아래에 놓인", "하부의", "위에 놓인", "상부의" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
루테늄 및/또는 몰리브덴을 채택하는 대체 게이트 스택을 형성하는 방법 및 대응하는 트랜지스터가 제공된다. 일부 실시예에 따르면, 더미 게이트 스택이 반도체 나노구조물 상에 형성된 후 제거되어 반도체 나노구조물을 드러낸다. 계면층 및 하이-k 유전체층을 포함하는 게이트 유전체가 반도체 나노구조물 상에 형성된다. 루테늄 및/또는 몰리브덴을 포함하는 금속층이 일함수층으로서 하이-k 유전체층 상에 퇴적된다. 루테늄 및/또는 몰리브덴은 p형 트랜지스터와 n형 트랜지스터 모두의 일함수층에 사용될 수 있다. 본 개시의 설명에서, 본 개시의 개념을 설명하기 위해 GAA 트랜지스터가 제시된다. 본 개시의 실시예는 예를 들어, FinFET, 평면형 트랜지스터 등과 같은 다른 유형의 트랜지스터에도 적용될 수 있다. 본 명세서에서 논의된 실시예는 본 개시의 요지(subject matter)를 제조하거나 사용할 수 있는 예를 제공하기 위한 것이며, 당업자는 상이한 실시예들의 고려되는 범위 내에서 이루어질 수 있는 수정을 쉽게 이해할 것이다. 다양한 도면들 및 예시적 실시예들 전반에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하는데 사용된다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있으나, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
도 1-4, 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 10c, 11a, 11b, 12a, 12b, 12c, 13a, 13b, 13c, 14a, 14b, 14c, 15a, 15b, 16a, 16b, 17a, 17b, 17c, 17d, 17e, 18a, 18b, 18c, 19a, 19b, 및 19c는 본 개시의 일부 실시예에 따라 GAA 트랜지스터의 형성시에 중간 단계의 다양한 뷰를 도시한다. 대응하는 공정은 또한 도 23에 도시된 바와 같이 공정 흐름에 개략적으로 반영된다.
도 1을 참조하면, 웨이퍼(10)의 사시도가 도시되어 있다. 웨이퍼(10)는 기판(20) 상의 다층 스택(22)을 포함하는 다층 구조물을 포함한다. 일부 실시예에 따르면, 기판(20)은 실리콘 기판, 실리콘 게르마늄(SiGe) 기판 등일 수 있는 반도체 기판인 반면, 예를 들어, SOI(semiconductor-on-insulator), 스트레인드 SOI, 절연체 상의 실리콘 게르마늄 등과 같은 다른 기판 및/또는 구조물이 사용될 수 있다. 기판(20)은 p형 반도체로서 도핑될 수 있지만, 다른 실시예에서, 기판(20)은 n형 반도체일 수 있다.
일부 실시예에 따르면, 다층 스택(22)은 교번 물질을 퇴적하기 위한 일련의 퇴적 공정을 통해 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(202)로서 예시된다. 일부 실시예에 따르면, 다층 스택(22)은 제1 반도체 물질로 형성된 제1 층(22A) 및 제1 반도체 물질과는 다른 제2 반도체 물질로 형성된 제2 층(22B)을 포함한다.
일부 실시예에 따르면, 제1 층(22A)의 제1 반도체 물질은 SiGe, Ge, Si, GaAs, InSb, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 등으로 형성되거나 이를 포함한다. 일부 실시예에 따르면, 제1 층(22A)(예컨대, SiGe)의 퇴적은 에피택시 성장을 통해 이루어지며, 대응하는 퇴적 방법은 VPE(Vapor-Phase Epitaxy), MBE(Molecular Beam Epitaxy), CVD(Chemical Vapor Deposition), LPCVD(Low Pressure CVD), ALD(Atomic Layer Deposition), UHVCVD(Ultra High Vacuum CVD), RPCVD(Reduced Pressure CVD) 등일 수 있다. 일부 실시예에 따르면, 제1 층(22A)은 약 30Å과 약 300Å 사이의 범위의 제1 두께로 형성된다. 그러나 실시예의 범위 내에서 유지하면서 임의의 적절한 두께가 사용될 수 있다.
일단 제1 층(22A)이 기판(20) 위에 퇴적되면, 제2 층(22B)이 제1 층(22A) 위에 퇴적된다. 일부 실시예에 따르면, 제2 층(22B)은 예를 들어, Si, SiGe, Ge, GaAs, InSb, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, 이들의 조합들 등과 같은 제2 반도체 물질로 형성되거나 이들을 포함하며, 제2 반도체 물질은 제1 층(22A)의 제1 반도체 물질과는 다르다. 예를 들어, 제1 층(22A)이 실리콘 게르마늄인 일부 실시예에 따르면, 제2 층(22B)은 실리콘으로 형성될 수 있고, 그 반대도 마찬가지이다. 물질의 임의의 적절한 조합이 제1 층(22A) 및 제2 층(22B)에 대해 사용될 수 있다는 것이 이해된다.
일부 실시예에 따르면, 제2 층(22B)은 제1 층(22A)을 형성하는데 사용되는 것과 유사한 퇴적 기술을 사용하여 제1 층(22A) 상에 에피택셜 성장된다. 일부 실시예에 따르면, 제2 층(22B)은 제1 층(22A)의 두께와 유사한 두께로 형성된다. 제2 층(22B)도 제1 층(22A)과는 다른 두께로 형성될 수 있다. 일부 실시예에 따르면, 제2 층(22B)은 예를 들어, 약 10Å과 약 500Å 사이의 범위의 제2 두께로 형성될 수 있다.
일단 제2 층(22B)이 제1 층(22A) 위에 형성되면, 다층 스택(22)의 원하는 최상층이 형성될 때까지 다층 스택(22)에 나머지 층을 형성하기 위해 퇴적 공정이 반복된다. 일부 실시예에 따르면, 제1 층(22A)은 서로 동일하거나 유사한 두께를 갖고, 제2 층(22B)은 서로 동일하거나 유사한 두께를 갖는다. 제1 층(22A)은 또한 제2 층(22B)의 두께와 동일하거나 상이한 두께를 가질 수 있다. 일부 실시예에 따르면, 제1 층(22A)은 후속 공정에서 제거되고, 대안적으로 설명 전체에 걸쳐 희생층(22A)으로 지칭된다. 대안적인 실시예에 따르면, 제2 층(22B)은 희생적이며 후속 공정에서 제거된다.
일부 실시예에 따르면, 다층 스택(22) 위에 형성된 일부 패드 산화물층(들) 및 하드 마스크층(들)(도시되지 않음)이 있다. 이러한 층은 패터닝되고 다층 스택(22)의 후속 패터닝에 사용된다.
도 2를 참조하면, 다층 스택(22) 및 하부 기판(20)의 일부가 에칭 공정(들)에서 패터닝되어 트렌치(23)가 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(204)로서 예시된다. 트렌치(23)는 기판(20) 내로 연장된다. 다층 스택의 나머지 부분은 이하에서 다층 스택(22')으로 지칭된다. 다층 스택(22') 아래에, 기판(20)의 일부가 남아 있고, 이하에서 기판 스트립(20')으로 지칭된다. 다층 스택(22')은 반도체층(22A, 22B)을 포함한다. 반도체층(22A)은 대안적으로 희생층으로 지칭되고, 반도체층(22B)은 대안적으로 나노구조물로 이하에서 지칭된다. 다층 스택(22')의 부분과 밑에 있는 기판 스트립(20')은 집합적으로 반도체 스트립(24)으로 지칭된다.
위에서 예시된 실시예에서, GAA 트랜지스터 구조물은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들면, 이중-패터닝 공정 또는 다중-패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 구조물이 패터닝될 수 있다. 일반적으로, 이중 패터닝 공정 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬(self-aligned) 공정을 결합하여, 예를 들면, 그렇지 않은 경우 단일 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들면, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여 패터닝된 희생층 옆에 형성된다. 이후 희생층이 제거되고, 그런 다음, GAA 구조물을 패터닝하도록 잔여 스페이서가 사용될 수 있다.
도 3은 설명 전체에 걸쳐 STI(Shallow Trench Isolation) 영역으로도 지칭되는 격리 영역(26)의 형성을 예시한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(206)로서 예시된다. STI 영역(26)은, 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(미도시됨)을 포함할 수 있다. 라이너 산화물은 또한 예를 들면, ALD, 고밀도 플라즈마 화학적 증기 퇴적(High-Density Plasma Chemical Vapor Deposition; HDPCVD), CVD 등을 사용해 형성된 퇴적된 실리콘 산화물일 수 있다. STI 영역(26)은 라이너 산화물 위에 유전체 물질을 또한 포함할 수 있으며, 유전체 물질은 유동성 화학 증기 퇴적(Flowable Chemical Vapor Deposition; FCVD), 스핀-온 코팅, HDPCVD 등을 사용해 형성될 수 있다. 그런 다음, 예를 들어, 화학 기계적 연마(Chemical Mechanical Polish; CMP) 공정 또는 기계적 연삭 공정와 같은 평탄화 공정은 유전체 물질의 상단 표면을 평탄화하기 위해 수행될 수 있고, 유전체 물질의 나머지 부분은 STI 영역(26)이다.
그런 다음, STI 영역(26)이 리세싱되어, 반도체 스트립(24)의 상단 부분이 STI 영역(26)의 잔여 부분의 상단 표면(26T)보다 더 높게 돌출하여 돌출 핀(28)을 형성하게 된다. 돌출 핀(28)은 다층 스택(22') 및 기판 스트립(20')의 상단 부분을 포함한다. STI 영역(26)의 리세싱은 건식 에칭 공정을 통해 수행될 수 있으며, 여기서 예를 들어, NF3 및 NH3가 에칭 기체로서 사용된다. 에칭 공정 동안, 플라즈마가 생성될 수 있다. 아르곤이 또한 포함될 수 있다. 본 개시의 대안적인 실시예에 따라, STI 영역(26)의 리세싱이 습식 에칭 공정을 통해 수행된다. 에칭 화학 물질은 예를 들면, HF를 포함할 수 있다.
도 4를 참조하면, 더미 게이트 스택(30) 및 게이트 스페이서(38)는 (돌출) 핀(28)의 상단 표면 및 측벽 상에 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(208)로서 예시된다. 더미 게이트 스택(30)은 더미 게이트 유전체(32)와, 더미 게이트 유전체(32) 위의 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 유전체(32)는 돌출 핀(28)의 표면 부분을 산화시켜 산화물층을 형성함으로써, 또는 예를 들어, 실리콘 산화물층과 같은 유전체층을 퇴적함으로써 형성될 수 있다. 더미 게이트 전극(34)은 예를 들면, 폴리실리콘 또는 비정질 실리콘을 사용해 형성될 수 있고, 예를 들어, 비정질 탄소와 같은 다른 물질이 또한 사용될 수 있다. 더미 게이트 스택들(30) 각각은 또한 더미 게이트 전극(34) 위에 하나의 (또는 복수의) 하드 마스크층(36)을 포함할 수 있다. 하드 마스크층(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산탄질화물, 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(30)은 하나 또는 복수의 돌출 핀(28) 및 돌출 핀들(28) 사이의 STI 영역(26)을 가로지를 수 있다. 더미 게이트 스택(30)은 또한 돌출 핀(28)의 길이 방향에 수직인 길이 방향을 가진다. 더미 게이트 스택(30)의 형성은 더미 게이트 유전체층을 형성하는 단계, 더미 게이트 유전체층 위에 더미 게이트 전극층을 퇴적하는 단계, 하나 이상의 하드 마스크층을 퇴적하는 단계, 및 패터닝 공정(들)를 통해 형성된 층을 패터닝하는 단계를 포함한다.
다음으로, 게이트 스페이서(38)가 더미 게이트 스택(30)의 측벽 상에 형성된다. 본 개시의 일부 실시예에 따라, 게이트 스페이서(38)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 등과 같은 유전체 물질로 형성되고, 단일층 구조물, 또는 복수의 유전체층을 포함하는 다층 구조물을 가질 수 있다. 게이트 스페이서(38)의 형성 공정은 하나 또는 복수의 유전체층을 퇴적한 다음, 유전체층(들)에 대해 이방성 에칭 공정(들)를 수행하는 단계를 포함할 수 있다. 유전체층(들)의 나머지 부분은 게이트 스페이서(38)이다.
도 5a 및 5b는 도 4에 도시된 구조물의 단면도를 도시한다. 도 5a는 도 4의 기준 단면 A1-A1을 도시하는데, 이 단면은 더미 게이트 스택(30) 및 게이트 스페이서(38)에 의해 덮이지 않은 돌출 핀(28)의 부분을 절단하고 게이트 길이 방향에 수직이다. 돌출 핀(28)의 측벽 상에 있는 핀 스페이서(38)도 도시되어 있다. 도 5b는 도 4의 기준 단면 B-B를 도시하며, 이 기준 단면은 돌출 핀(28)의 길이 방향에 평행하다.
도 6a 및 6b를 참조하면, 더미 게이트 스택(30) 및 게이트 스페이서(38)의 바로 밑에 있지 않은 돌출 핀(28)의 부분은 리세스(42)를 형성하기 위해 에칭 공정을 통해 리세싱된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(210)로서 예시된다. 예를 들어, 건식 에칭 공정은 C2F6, CF4, SO2, HBr, Cl2, 및 O2의 혼합물, HBr, Cl2, O2, 및 CH2F2의 혼합물 등을 사용하여 다층 반도체 스택(22') 및 하부 기판 스트립(20')을 에칭할 수 있다. 리세스(42)의 하단은 (도 6b에 도시된 바와 같이) 다층 반도체 스택(22')의 하단과 적어도 수평이거나 그보다 낮을 수 있다. 에칭은 이방성일 수 있어서, 도 6b에 도시된 바와 같이 리세스(42)를 향하는 다층 반도체 스택(22')의 측벽이 수직이고 직선이다.
도 7a 및 도 7b를 참조하면, 희생 반도체층(22A)은 측방향 리세스(41)를 형성하도록 측방향으로 리세싱되며, 이는 각각의 상부 및 하부 나노구조물(22B)의 에지로부터 리세싱된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(212)로서 예시된다. 희생 반도체층(22A)의 측방향 리세싱은 나노구조물(22B) 및 기판(20)의 물질(예컨대, 실리콘(Si))보다 희생 반도체층(22A)의 물질(예컨대, 실리콘 게르마늄(SiGe))에 더 선택적인 에천트를 사용하는 습식 에칭 공정을 통해 달성될 수 있다. 예를 들어, 희생 반도체층(22A)이 실리콘 게르마늄으로 형성되고 나노구조물(22B)이 실리콘으로 형성되는 일 실시예에서, 습식 에칭 공정은 예를 들어, 염산(HCl)과 같은 에천트를 사용하여 수행될 수 있다. 습식 에칭 공정은 딥(dip) 공정, 스프레이(spray) 공정 등을 사용하여 수행될 수 있으며, 임의의 적절한 공정 온도(예컨대, 약 400℃와 약 600℃ 사이) 및 적절한 공정 시간(예컨대, 약 100초와 약 1,000초 사이)을 사용하여 수행될 수 있다. 대안적인 실시예에 따르면, 희생 반도체층(22A)의 측방향 리세싱은 등방성 건식 에칭 공정 또는 건식 에칭 공정와 습식 에칭 공정의 조합을 통해 수행된다.
도 8a 및 8b는 내부 스페이서(44)의 형성을 도시한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(214)로서 도시된다. 형성 공정은 리세스(41) 내로 연장되는 스페이서층을 퇴적하는 단계, 및 리세스(41) 외부의 내부 스페이서층의 부분을 제거하기 위해 에칭 공정을 수행하여 내부 스페이서(44)를 리세스(41)에 남기는 단계를 포함한다. 내부 스페이서(44)는 SiOCN, SiON, SiOC, SiCN 등으로 형성되거나 이를 포함할 수 있다. 내부 스페이서(44)는 또한 예를 들어, 약 3.5보다 낮은 로우-k 값을 갖도록 다공성일 수 있다. 일부 실시예들에 따르면, 스페이서층의 에칭은 에칭 화학물질이 H2SO4, 희석된 HF, 암모니아 용액(NH4OH, 수중 암모니아) 등, 또는 이들의 조합들을 포함할 수 있는 습식 에칭 공정을 통해 수행될 수 있다.
도 9a 및 9b를 참조하면, 에피택셜 소스/드레인 영역(48)이 리세스(42)에 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(216)로서 예시된다. 일부 실시예에 따르면, 소스/드레인 영역(48)은 대응하는 GAA 트랜지스터의 채널로서 사용되는 나노구조물(22B)에 스트레스를 가하여 성능을 향상시킬 수 있다. 일부 실시예에 따르면, 대응하는 트랜지스터(82)(도 19a, 19b 및 19c)는 n형 트랜지스터이고, 따라서 에피택셜 소스/드레인 영역(48)은 n형 도펀트를 도핑함으로써 n형이 되도록 형성된다. 예를 들어, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등을 성장시켜 n형 에피택셜 소스/드레인 영역(48)을 형성할 수 있다. 대안적인 실시예에 따르면, 대응하는 트랜지스터는 p형 트랜지스터이고, 따라서 에피택셜 소스/드레인 영역(48)은 p형 도펀트를 도핑함으로써 p형으로 형성된다. 예를 들어, 실리콘 게르마늄 붕소(SiGeB), 실리콘 붕소(SiB) 등을 성장시켜 p형 에피택셜 소스/드레인 영역(48)을 형성할 수 있다. 리세스(42)가 에피택시 영역(48)으로 채워진 후에, 에피택시 영역(48)의 추가 에피택셜 성장은 에피택시 영역(48)을 수평으로 확장시키고 패싯이 형성될 수 있다. 에피택시 영역(48)의 추가 성장은 또한 이웃하는 에피택시 영역(48)이 서로 병합되게 할 수 있다.
도 10a, 10b 및 10c에서 도 19a, 19b 및 19c까지의 후속 도면 번호들은 문자 A, B 또는 C가 뒤따르는 대응 번호들을 가질 수 있다. 달리 명시되지 않는 한, 문자 A는 대응 도면이 도 4의 단면 A2-A2와 동일한 단면을 도시하고, 문자 B는 대응 도면이 도 4의 기준 단면 B-B와 동일한 기준 단면을 도시하며, 문자 C는 대응 도면(도 12c, 13c, 14c, 및 17c 제외)이 도 4의 단면 A1-A1과 동일한 단면을 도시함을 나타낸다.
도 10a, 10b 및 10c는 컨택트 에칭 정지층(Contact Etch Stop Layer; CESL)(50) 및 층간 유전체(Inter-Layer Dielectric; ILD)(52)의 형성 후 구조물의 단면도를 도시한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(218)로서 예시된다. CESL(50)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(52)는 예를 들면, FCVD, 스핀-온 코팅, CVD, 또는 임의의 다른 적절한 퇴적 방법을 사용해 형성된 유전체 물질을 포함할 수 있다. ILD(52)는 전구체로서 TEOS(Tetra Ethyl Ortho Silicate), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(Undoped Silicate Glass) 등을 사용해 형성된 실리콘 산화물 기반 물질일 수 있는 산소 함유 유전체 물질로 형성될 수 있다.
도 11a 및 11b 내지 도 17a, 17b, 17c, 17d 및 17e는 대체 게이트 스택을 형성하기 위한 공정을 도시한다. 도 11a 및 도 11b에서, ILD(52)의 상단 표면을 평탄화하기 위해 예를 들어, CMP 공정 또는 기계적 연삭 공정와 같은 평탄화 공정이 수행된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(220)로서 예시된다. 일부 실시예에 따르면, 평탄화 공정은 도 11b에 도시된 바와 같이 더미 게이트 전극(34)을 드러내기 위해 하드 마스크(36)를 제거할 수 있다. 대안적인 실시예에 따르면, 평탄화 공정은 하드 마스크(36)를 드러낼 수 있고 그 위에서 중지된다. 일부 실시예에 따르면, 평탄화 공정 후에 더미 게이트 전극(34)(또는 하드 마스크(36)), 게이트 스페이서(38), 및 ILD(52)의 상단 표면은 공정 변동 내에서 서로 수평이 된다.
다음으로, 더미 게이트 전극(34)(및 남아있는 경우 하드 마스크(36))이 하나 이상의 에칭 공정에서 제거되어 도 12a, 12b 및 12c에 도시된 바와 같이 리세스(58)가 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(222)로서 예시된다. 도 12c는 이 구조물의 사시도를 도시하고, 도 12a 및 12b는 도 12c의 단면도 12a-12a 및 12b-12b를 각각 도시한다. 리세스(58) 내의 더미 게이트 유전체(32)의 부분이 또한 제거될 수 있다. 일부 실시예에 따르면, 더미 게이트 전극(34) 및 더미 게이트 유전체(32)는 건식 에칭 공정을 통해 제거된다. 예를 들어, 에칭 공정은 ILD(52)보다 빠른 속도로 더미 게이트 전극(34)을 선택적으로 에칭하는 반응 기체(들)를 사용하여 수행될 수 있다. 각각의 리세스(58)는 후속적으로 완성되는 나노-FET의 미래 채널 영역을 포함하는 다층 스택(22')의 부분을 노출 및/또는 덮는다(overlie). 다층 스택(22')의 대응하는 부분은 에피택셜 소스/드레인 영역(48)의 이웃 쌍들 사이에 있다.
그런 다음, 희생층(22A)은 나노구조물들(22B) 사이의 리세스(58)를 연장시키기 위해 제거되고, 결과적인 구조물은 도 13a, 13b 및 13c에 도시된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(224)로서 예시된다. 도 13c는 이 구조물의 사시도를 도시하고, 도 13a 및 13b는 도 13c의 단면도 13a-13A 및 13b-13B를 각각 도시한다. 희생층(22A)은 희생층(22A)의 물질에 선택적인 에천트를 사용하여 예를 들어, 습식 에칭 공정와 같은 등방성 에칭 공정을 수행함으로써 제거될 수 있다. 나노구조물(22B), 기판(20), STI 영역(26)은 희생층(22A)에 비해 상대적으로 에칭되지 않은 채로 남아 있다. 희생층(22A)이 예를 들어, SiGe를 포함하고 나노구조물(22B)이 예를 들어, Si 또는 탄소 도핑된 실리콘을 포함하는 일부 실시예에 따라, 테트라메틸 암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등이 희생층(22A)을 제거하는데 사용될 수 있다. 도 13a 및 후속 도면이 직사각형인 것으로서 나노구조물(22B)의 단면을 도시하지만, 나노구조물(22B)은 도 13a에서 점선으로 예시된 바와 같이 둥근 모서리를 가질 수 있다는 것이 이해된다.
도 14a, 14b 및 14c를 참조하면, 게이트 유전체(60)가 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(226)로서 예시된다. 예시적인 게이트 유전체(60)의 세부사항이 도 14c에 도시되어 있다. 일부 실시예에 따르면, 게이트 유전체(60) 각각은 계면층(60A)(도 14c) 및 계면층(60A) 상의 하이-k 유전체층(60B)을 포함한다. 계면층(60A)은 예를 들어, ALD 또는 CVD와 같은 컨포멀 퇴적 공정을 통해 퇴적될 수 있는 실리콘 산화물로 형성되거나 이를 포함할 수 있다. 일부 실시예에 따르면, 하이-k 유전체층(60B)은 하나 이상의 유전체층을 포함한다. 예를 들어, 하이-k 유전체층(들)(60B)은 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 또는 이들의 조합들의 금속 산화물 또는 실리케이트를 포함할 수 있다.
도 15a 및 15b를 참조하면, 일함수층(64B)을 포함하고 일함수층(64A)을 포함하거나 포함하지 않을 수 있는 일함수층(64)이 퇴적된다. 일부 실시예에 따르면, 일함수층(64A)은 금속 화합물을 포함하고, 먼저 형성되고, 이어서 일함수층(64B)이 형성된다. 대안적인 실시예에 따르면, 일함수층(64B)은 유전체층(60)과 물리적으로 접촉하도록(그리고 도 14c에 도시된 바와 같이 하이-k 유전체층(60B)과 접촉하도록) 형성되는 반면, 일함수층(64A)은 형성되지 않는다. 따라서, 일함수층(64A)은 자신이 형성될 수도 있고 형성되지 않을 수도 있음을 나타내기 위해 도 15a에서 점선으로 도시되어 있다. 일함수층(64A 및 64B) 모두가 형성되는 실시예에 따라, 결과적인 트랜지스터의 일함수는 일함수층(64A 및 64B) 모두에 의해 영향을 받고, 따라서 일함수층(64A 및 64B) 모두의 물질은 결과적인 트랜지스터의 문턱 전압을 결정한다.
일함수층(64B)은 중간-갭 일함수를 가지며, 일함수층(64A)(형성될 때)은 일함수를 추가로 조정하는데 사용된다. 따라서, 일함수층(64B)은 p형 트랜지스터와 n형 트랜지스터(동일한 디바이스 다이에 형성됨) 모두의 일함수층의 일부로서 사용될 수 있다. 일부 실시예에 따르면, 일함수층(64A)은 예를 들어, TiN, TaN, W 등과 같은 p형 일함수 물질, 이들의 조합들, 및/또는 이들의 다층을 포함한다. p형 일함수 물질은 중간 간격 일함수보다 높은 일함수를 갖는다. 일부 실시예에 따르면, 중간 갭 일함수는 약 4.55eV와 같거나 이에 가깝고, Si의 전도대(~4.1 eV)와 Si 가전자대(~5 eV) 사이의 중간에 있다. 일함수층(64A)을 형성하기 위해 p형 일함수 물질을 채택하는 것은 결과적인 일함수층(64)의 일함수를 증가시키는 기능을 갖는다. 결과적으로, 결과적인 트랜지스터가 n형 트랜지스터(소스/드레인 영역이 n형임)인 경우, 결과적인 n형 트랜지스터의 문턱 전압이 증가한다. 반대로, 결과적인 트랜지스터가 p형 트랜지스터(소스/드레인 영역이 p형임)인 경우, 결과적인 p형 트랜지스터의 문턱 전압은 낮아진다.
대안적인 실시예에 따르면, 일함수층(64A)은 예를 들어, TiAl, TiAlC, TiAlN 등, 또는 이들의 조합들과 같은 n형 일함수 물질을 포함한다. n형 일함수 물질은 중간-갭 일함수보다 낮은 일함수를 갖는다. 일함수층(64A)을 형성하기 위해 n형 일함수 물질을 채택하는 것은 결과적인 일함수층(64)의 일함수를 낮추는 기능을 갖는다. 그 결과, 결과적인 트랜지스터가 n형 트랜지스터인 경우, n형 트랜지스터의 문턱 전압은 감소된다. 반대로, 결과적인 트랜지스터가 p형 트랜지스터인 경우, p형 트랜지스터의 문턱 전압은 증가된다.
따라서, 일함수층(64A)을 형성하거나 형성하지 않음으로써, 그리고 추가로 일함수층(64A)의 물질을 p형 일함수 또는 n형 일함수를 갖는 것으로서 선택함으로써, 일함수층(64A)은 일함수층(64)의 일함수를 조정할 수 있고, 따라서 n형 트랜지스터 및 p형 트랜지스터 모두에 대한 문턱 전압을 조정할 수 있다. 이것은 동일한 다이에 다중 트랜지스터를 형성하고 다중 레벨의 문턱 전압을 갖는 것을 가능하게 하여, 제조 비용을 과도하게 증가시키지 않고 회로의 상이한 요건들이 충족될 수 있다.
일함수층(64A)은 컨포멀 퇴적 공정에서 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(228)로서 예시된다. 일함수층(64A)이 TiN을 포함할 때, 퇴적은 티타늄 함유 전구체 및 질소 함유 전구체를 사용하여 수행된다. 티타늄 함유 전구체는 TiCl4, TiCl5 등, 또는 이들의 조합들을 포함할 수 있다. 질소 함유 전구체는 NH3를 포함할 수 있다. 복수의 ALD 사이클이 수행되며, 각각은 티타늄 함유 전구체의 펄싱 및 퍼징, 및 질소 함유 전구체의 펄싱 및 퍼징을 포함한다.
일함수층(64A)에 대한 TiN의 퇴적은 공정 기체로서 TiCl4 및 NH3를 사용하여 수행되고, ALD가 사용되는 일부 실시예에 따라, 웨이퍼(10)의 온도는 약 270℃와 약 550℃사이의 범위 내일 수 있다. 챔버 압력은 약 0.5 토르와 약 50 토르 사이의 범위 내에 있을 수 있다.
일함수층(64A)이 TaN을 포함할 때, 퇴적은 탄탈륨 함유 전구체 및 질소 함유 전구체를 사용하여 수행된다. 탄탈륨 함유 전구체는 TaCl4, TaCl5 등, 또는 이들의 조합들을 포함할 수 있다. 질소 함유 전구체는 NH3를 포함할 수 있다. 복수의 ALD 사이클이 수행될 수 있으며, 각각은 탄탈륨 함유 전구체의 펄싱 및 퍼징, 및 질소 함유 전구체의 펄싱 및 퍼징을 포함한다.
일함수층(64B)은 또한 컨포멀 퇴적 공정에서 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(230)로서 예시된다. 일부 실시예에 따르면, 일함수층(64B)은 임의의 화학적 화합물의 형태가 아닌 금속 원소를 포함한다. 일함수층(64B)의 금속 원소는 루테늄, 몰리브덴, 또는 이들의 합금을 포함할 수 있다. 일함수층(64B)은 예를 들어, 루테늄 및/또는 몰리브덴과 같은 순수한 또는 실질적으로 순수한(또는 원자 백분율이 약 90%보다 큰) 금속을 포함할 수 있다.
일함수층(64B)은 CVD, ALD, PECVD, PEALD, 금속 유기 CVD(Metal Organic CVD; MOCVD) 등을 사용하여 퇴적될 수 있다. 일함수층(64B)이 루테늄을 포함하는 일부 실시예에 따르면, 전구체는 Ru3(CO)12, Ru(C6H6)(C6H8), Ru(C5H7O2)3, Ru(CO)3(C6H8), Ru(C5H4C2H5)2 등, 또는 이들의 조합들을 포함할 수 있다. 전구체는 또한 H2, N2, Ar 등을 포함할 수 있다. 예를 들어, 아르곤, 질소(N2) 등과 같은 캐리어 기체가 또한 포함될 수 있다.
일함수층(64B)이 몰리브덴을 포함하는 일부 실시예에 따라, 전구체는 몰리브덴 염화물을 포함할 수 있다. 전구체는 또한 H2를 포함할 수 있다. 예를 들어, 아르곤, 질소(N2)와 같은 캐리어 기체가 또한 포함될 수 있다.
일함수층(64B)의 퇴적에서의 공정 조건은 결과에 영향을 미치며, 특정 범위 내로 제어된다. 예를 들어, 루테늄 또는 몰리브덴 퇴적의 경우 웨이퍼 온도가 너무 낮으면 루테늄/몰리브덴 퇴적이 일어나지 않을 것이다. 웨이퍼 온도가 너무 높으면, 루테늄/몰리브덴 입자가 생성될 것이고, 일함수층(64B)의 균일도에 악영향을 미친다. 루테늄이 퇴적되는 일부 실시예에 따라, 웨이퍼 온도는 약 80℃와 약 300℃ 사이의 범위일 수 있다. 몰리브덴이 퇴적되는 대안적인 실시예에 따라, 웨이퍼 온도는 약 80℃와 약 700℃ 사이의 범위에 있을 수 있다.
일함수층(64B)을 퇴적하기 위한 챔버 내의 챔버 압력도 특정 범위로 제어된다. 챔버 압력이 너무 낮으면 루테늄/몰리브덴이 퇴적되지 않는다. 챔버 압력이 너무 높으면 루테늄/몰리브덴 입자가 생성될 것이고 일함수층(64B)의 균일도에 악영향을 미친다. 루테늄이 퇴적되는 일부 실시예에 따르면, 챔버 압력은 약 0.1 Torr와 약 10 Torr 사이의 범위에 있다. 몰리브덴이 퇴적되는 대안적인 실시예에 따라, 챔버 압력은 약 0.1 Torr와 약 50 Torr 사이의 범위에 있다.
일함수층(64B)의 일함수는 상부 층 및 하부 층의 물질에 의해 영향을 받을 수 있다는 것이 이해된다. 일부 실시예에 따르면, 일함수층(64B)은 루테늄 및/또는 몰리브덴을 포함할 때 약 4.65 eV와 약 5.2 eV 사이의 범위의 일함수를 가질 수 있다.
일함수층(64A 및 64B) 각각의 두께는 약 5Å보다 클 수 있다. 그렇지 않으면, 일함수층(64A 및 64B)의 적용 범위(coverage)가 충분하지 않을 수 있다. 일부 실시예에 따르면, 일함수층(64)은 약 5 Å과 약 50 Å 사이의 범위의 총 두께를 갖는다. 일함수층(64A)의 두께(형성될 때)는 약 5 Å과 약 20 Å 사이의 범위 내에 있을 수 있다. 일함수층(64B)의 두께는 약 5 Å과 약 30 Å 사이의 범위 내에 있을 수 있다. 일함수층(64A)이 형성될 때, 일함수층(64A) 및 일함수층(64B) 모두는 이웃하는 나노구조물들(22B) 사이의 공간에 수용되도록 더 얇다. 반면에, 일함수층(64A)이 형성되지 않는 경우, 일함수층(64B)은 더 두껍게 형성될 수 있고 인접 나노구조물(22B) 상의 하이-k 유전체층(60B)으로 연장되어 물리적으로 접촉한다. 일함수층(64A)의 두께(만약 형성된 경우) 대 일함수층(64B)의 두께의 두께 비는 약 0.1와 약 5 사이의 범위에 있을 수 있다.
도 16a 및 16b는 나머지 리세스(58)를 완전히 채우기 위한 전도성 충전층(66)의 퇴적을 도시한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(232)로서 예시된다. 전도성 충전층(66)은 반도체 영역(24')으로부터 충분히 멀리 떨어져 있어 전도성 충전층(66)이 일함수층으로서 작용하지 않는다. 퇴적은 CVD, ALD 등을 포함할 수 있다. 일부 실시예에 따라, 전도성 충전층(66)은 접착제층(66A)(도 16b), 및 접착제층(66A) 위의 충전재(66B)를 포함한다. 접착제층(66A)은 TiN, TaN, WN, WCN, TiCN 등, 또는 이들의 조합들로 형성되거나 이를 포함할 수 있다. 접착제층(66A)은 일함수층(64B)과 물리적으로 접촉할 수 있다. 충전재(66B)는 텅스텐, 코발트, 알루미늄 등을 포함할 수 있다.
전도성 충전층(66)의 퇴적 후, 예를 들어, CMP 공정 또는 기계적 연삭 공정와 같은 평탄화 공정이 게이트 유전체(60), 일함수층(64), 및 전도성 충전층(66)의 과잉 부분을 제거하기 위해 수행되며, 이 과잉 부분은 ILD(52)의 상단 표면 위에 있다. 각각의 공정은 도 23에 도시된 공정 흐름 내의 공정(232)로서 또한 예시된다. 결과 구조물은 도 17a 및 17b에 도시된다. 나머지 전도성 충전층(66) 및 일함수층(64)은 집합적으로 게이트 전극(68)으로 지칭된다. 게이트 전극(68) 및 게이트 유전체(60)는 결과적인 나노-FET의 게이트 스택(70)으로 집합적으로 지칭된다.
도 17c는 도 17a 및 17b에 도시된 구조물의 사시도를 도시하며, 여기서 도 17a 및 17b에 도시된 단면도는 도 17c의 단면 17A-17A 및 17B-17B로부터 각각 얻어진다. 도 17d 및 17e는 도 17a, 17b 및 17c에 도시된 구조물의 수평 단면도를 도시하며, 여기서 수평 단면도는 각각 도 17b의 수평 평면 17D-17D 및 17E-17E로부터 얻어진다.
도 18a, 18b 및 18c에 도시된 공정에서, 게이트 스택(70)(게이트 유전체(60) 및 대응하는 상부 게이트 전극(68)을 포함함)이 리세싱되어 게이트 스택(70) 바로 위에 그리고 게이트 스페이서(38)의 대향 부분 사이에 리세스가 형성된다. 예를 들어, 실리콘 질화물, 실리콘 산질화물 등과 같은, 하나 이상의 유전체 물질층을 포함하는 게이트 마스크(74)가 각각의 리세스 내에 채워지고, ILD(52) 위로 연장되는 유전체 물질의 과잉 부분을 제거하기 위한 평탄화 공정이 이어진다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(234)로서 예시된다. 후속하여 형성된 게이트 컨택트(예컨대, 도 19a 및 19b와 관련하여 아래에서 논의되는 게이트 컨택트 플러그(80))는 게이트 마스크(74)를 관통하여 리세싱된 게이트 전극(68)의 상단 표면과 접촉한다.
도 18a, 18b 및 18c에 의해 추가로 도시된 바와 같이, ILD(76)는 ILD(52) 위에 그리고 게이트 마스크(74) 위에 퇴적된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(236)로서 예시된다. 에칭 정지층(도시되지 않음)은 ILD(76)의 형성 전에 퇴적될 수 있거나 퇴적되지 않을 수 있다. 일부 실시예에 따르면, ILD(76)는 FCVD, CVD, PECVD 등을 통해 형성된다. ILD(76)는 실리콘 산화물, PSG, BSG, BPSG, USG 등으로부터 선택될 수 있는 유전체 물질로 형성된다.
도 19a, 19b 및 19c에서, ILD(76), ILD(52), CESL(50) 및 게이트 마스크(74)는 에피택셜 소스/드레인 영역(48) 및/또는 게이트 스택(70)의 표면을 노출시키는 리세스(컨택트 플러그(80A 및 80B)에 의해 점유됨)를 형성하도록 에칭된다. 리세스는 예를 들어, RIE, NBE 등과 같은 이방성 에칭 공정을 사용하는 에칭을 통해 형성될 수 있다. 일부 실시예에 따르면, 리세스는 제1 에칭 공정을 사용하여 ILD(76) 및 ILD(52)를 관통 에칭하고, 제2 에칭 공정을 사용하여 게이트 마스크(74)를 관통 에칭하고, 가능하게는 제3 에칭 공정을 사용하여 CESL(50)을 관통 에칭함으로써 형성될 수 있다. 도 19b는 컨택트 플러그(80A 및 80B)가 동일한 단면에 있는 것을 도시하지만, 다양한 실시예에서, 컨택트 플러그(80A 및 80B)는 상이한 단면에 형성될 수 있고, 이에 의해 서로 단락될 위험을 감소시킨다.
리세스가 형성된 후, 실리사이드 영역(78)(도 19b 및 19c)이 에피택셜 소스/드레인 영역(48) 위에 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(238)로서 예시된다. 일부 실시예에 따르면, 실리사이드 영역(78)은 하부 에피택셜 소스/드레인 영역(48)(예컨대, 실리콘, 실리콘 게르마늄, 게르마늄)의 반도체 물질과 반응할 수 있는 금속층(미도시)을 먼저 퇴적하여 실리사이드 및/또는 게르마늄 영역을 형성한 다음, 열 어닐링 공정을 수행하여 실리사이드 영역(78)을 형성함으로써 형성된다. 금속은 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐 등을 포함할 수 있다. 그런 다음, 퇴적된 금속의 미반응 부분은 예를 들어, 에칭 공정에 의해 제거된다.
그런 다음, 컨택트 플러그(80B)는 실리사이드 영역(78) 위에 형성된다. 또한, 컨택트 플러그(80A)(게이트 컨택트 플러그로도 불릴 수 있음)가 또한 리세스에 형성되고 게이트 전극(68) 위에서 이와 접촉한다. 각각의 공정은 도 23에 도시된 공정 흐름(200) 내의 공정(240)로서 도시된다. 컨택트 플러그(80A 및 80B)는 예를 들어, 배리어층, 확산층, 및 충전 물질과 같은 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예에 따라, 컨택트(80A 및 80B)는 각각 배리어층 및 전도성 물질을 포함하고, 하부 전도성 피처(예컨대, 도시된 실시예에서, 게이트 스택(70) 및/또는 실리사이드 영역(78))에 전기적으로 결합된다. 배리어층은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. ILD(76)의 표면으로부터 과잉 물질을 제거하기 위해, 예를 들어, CMP와 같은 평탄화 공정이 수행될 수 있다. 이에 따라 나노-FET(82)가 형성된다.
루테늄 및/또는 몰리브덴을 포함하는 일함수층(64B)을 채택함으로써, 중간-갭 일함수를 갖는 일부 트랜지스터가 동일한 웨이퍼 및 동일한 다이에 형성될 수 있다. 이전 단락에서 논의된 바와 같이, 트랜지스터는 일함수층(64A)을 형성하거나 형성하지 않음으로써, 그리고 일함수층(64A)을 위한 물질을 선택함으로써 조정된 일함수 및 문턱 전압을 가질 수 있다. 일부 다른 트랜지스터는 일함수층(64B)을 갖지 않을 수 있지만, 일함수층(64A)을 가질 수 있다. 예를 들어, 도 20은 동일한 디바이스 다이에 그리고 동일한 기판(20) 상에 형성될 수 있는 일부 트랜지스터의 단면도를 도시한다. 트랜지스터의 형성은 게이트 유전체(60), 일함수(64A, 64B), p형 일함수층(63P)(트랜지스터(83P3)), n형 일함수층(63N)(트랜지스터(82N3)), 접착제층(66A), 및 충전 물질(66B)의 퇴적을 포함하는 공통 형성 공정들을 공유할 수 있다.
트랜지스터(82P1)는 소스/드레인 영역(48)(도 19b)이 p형인 p형 트랜지스터이다. 트랜지스터(82N1)는 소스/드레인 영역(48)(도 19b)이 n형인 n형 트랜지스터이다. 트랜지스터(82P1 및 82N1)의 일함수층(64B)은 일반적인 퇴적 공정로 형성될 수 있다. 트랜지스터(82P1 및 82N1) 각각은 일함수층(64A)을 포함하거나 포함하지 않을 수 있다. 또한, 트랜지스터(82P1)의 일함수층(64A)은 트랜지스터(82N1)의 일함수층(64A)과 동일하거나 상이할 수 있다(상이한 일함수를 가짐). 트랜지스터(82P1)의 일함수층(64A)이 트랜지스터(82N1)의 일함수층(64A)과 동일한 경우, 트랜지스터(82P1 및 82N1)의 전체 게이트 스택(70)은 공통 형성 공정을 공유할 수 있다.
트랜지스터(82P2)는 p형 트랜지스터이고, 트랜지스터(82N2)는 n형 트랜지스터이다. 이들 트랜지스터에서는 금속층(64B)이 형성되지만, 일함수층으로서 작용하지 않는다. 오히려, 일함수층(63P 및 63N)은 일함수층으로서 형성된다. 금속층(64B)은 자신이 일함수층으로서 기능할 수 있는 범위를 벗어났기 때문에 트랜지스터(82P2 및 82N2)의 문턱 전압에 영향을 미치지 않는다(또는 거의 영향을 미치지 않는다). 일부 실시예에 따르면, 트랜지스터(82P1 및 82P2)의 형성은 일부 공통 공정을 공유하고, 트랜지스터(82P1 및 82P2) 모두를 위한 하이-k 유전체층(60B)을 형성한 후, 트랜지스터(82P1 및 82P2) 모두의 하이-k 유전체층(60B) 상에 p형 일함수층(63P)을 퇴적한 후, 트랜지스터(82P1)를 위한 일함수층(63P)의 일부를 제거하고 트랜지스터(82P2)를 위한 일함수층(63P)의 일부를 남겨두는 에칭 공정을 포함할 수 있다. 이들 실시예에 따르면, 일함수층(64A)은 트랜지스터(82P1)에 대해 형성되지 않을 것이다. 그런 다음, 금속층(64B)은 트랜지스터(82P1 및 82P2) 모두에 대해 퇴적될 수 있으며, 이는 트랜지스터(82P1)에 대한 일함수층으로서 작용하지만, 트랜지스터(82P2)에 대해서는 작용하지 않는다. 트랜지스터(82N1 및 82N2)에 대한 게이트 스택의 형성은 p형 일함수층(63P) 대신에 n형 일함수층(63N)이 형성되는 것을 제외하고 트랜지스터(82P1 및 82P2)에 대한 게이트 스택의 위에서 논의된 형성 공정와 유사할 수 있다.
트랜지스터(82P3)는 p형 트랜지스터이고, 트랜지스터(82N3)는 n형 트랜지스터이다. 트랜지스터(82P3 및 82N3)의 형성은 각각 트랜지스터(82P2 및 82N2)의 형성과 유사하고 공통 형성 공정을 공유할 수 있다. 트랜지스터(82P3 및 82N3)의 형성에서, 금속층(64B)은 트랜지스터(82P3 및 82N3)로부터 제거되지만 트랜지스터(82P2 및 82N2)에는 남도록 대응하는 금속층(64B)의 퇴적 후에 추가적인 에칭 공정이 수행된다.
도 21은 나노구조물(22B)로부터 수직 거리의 함수로서 게이트 스택(70)(도 19b)에서 Ru/Mo 원자 백분율(일함수층(64B)에서), 티타늄 원자 백분율(접착제층(66A)에서) 및 하프늄 원자 백분율(하이-k 유전체층(60B)에서)을 개략적으로 도시한다. 도 21은 일함수층(64A)이 형성되지 않고, 일함수층(64B)이 하이-k 유전체층(60B)과 접촉하는 실시예에 대응한다. X축은 도 19b에서 화살표(84) 방향의 수직 거리를 나타낸다. 일부 실시예에 따르면, 게이트 스택(70)의 요소가 퇴적된 곳으로부터 멀리 확산되지만, Ru/Mo 원자 백분율은 일함수층(64B)에서 피크 값을 갖는다. 티타늄 원자 백분율은, 접착제층(66A)이 티타늄을 포함한다고 가정하면 접착제층(66A)에서 피크 값을 갖는다. 하프늄 원자 백분율은 하이-k 유전체층(60B)이 하프늄을 포함한다고 가정할 때 하이-k 유전체층(60B)에서 피크 값을 갖는다.
도 22는 대안적인 실시예에 따른 수직 거리의 함수로서 게이트 스택(70)(도 19b)에서 Ru/Mo 원자 백분율, 티타늄 원자 백분율, 및 하프늄 원자 백분율을 개략적으로 도시한다. 도 21은 일함수층(64A)이 형성되고 티타늄을 포함하는 실시예에 대응한다. 따라서, 일함수층(64A) 및 접착제층(66A) 둘 다에 티타늄의 피크가 있을 수 있다.
본 개시의 실시예는 일부 이로운 피처를 가진다. Ru 및/또는 Mo를 채택하여 일함수층을 형성함으로써, n형 트랜지스터와 p형 트랜지스터를 형성하기 위한 공정은 공통 공정을 공유할 수 있어 제조 비용이 절감된다. 또한, Ru/Mo 일함수층과 함께 추가적인 일함수층이 형성될 수 있고, 선택된 물질을 사용하여 형성되어, 문턱 전압이 더 조정될 수 있다. 따라서, 서로 다른 문턱 전압을 갖는 복수의 트랜지스터가 형성될 수 있다.
본 개시의 일부 실시예에 따라, 방법은, 반도체 영역 위에 더미 게이트 스택을 형성하는 단계; 더미 게이트 스택의 측부 상에 소스/드레인 영역을 형성하는 단계; 더미 게이트 스택을 제거하여 트렌치를 형성하는 단계; 트렌치 내로 그리고 반도체 영역 상에 연장되는 게이트 유전체층을 형성하는 단계; 제1 일함수층을 게이트 유전체층 위에 퇴적하는 단계 - 제1 일함수층은 루테늄, 몰리브덴, 및 이들의 조합들로 이루어진 군으로부터 선택되는 금속을 포함함 -; 제1 일함수층 위에 전도성 충전층을 퇴적하는 단계; 및 게이트 스택을 형성하기 위해 전도성 충전층, 제1 일함수층, 및 게이트 유전체층의 과잉 부분을 제거하기 위한 평탄화 공정을 수행하는 단계를 포함한다.
일 실시예에서, 게이트 유전체층을 형성하는 단계는 하이-k 유전체층을 퇴적하는 단계를 포함하고, 제1 일함수층은 하이-k 유전체층과 물리적으로 접촉한다. 일 실시예에서, 게이트 유전체층을 형성하는 단계는 하이-k 유전체층을 퇴적하는 단계를 포함하고, 방법은 하이-k 유전체층 위에서 이와 접촉하는 제2 일함수층을 퇴적하는 단계 - 상기 제2 일함수층 상에 상기 제1 일함수층이 퇴적됨 - 를 더 포함한다. 일 실시예에서, 게이트 스택은 소스/드레인 영역 옆에 형성되고, 제2 일함수층은 p형 일함수층이고, 소스/드레인 영역은 n형이다.
일 실시예에서, 제2 일함수층을 퇴적하는 단계는 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐으로 이루어진 군으로부터 선택되는 물질을 퇴적하는 단계를 포함한다. 일 실시예에서, 게이트 스택이 소스/드레인 영역 옆에 형성되고, 제2 일함수층은 n형 일함수층이며, 소스/드레인 영역은 p형이다. 일 실시예에서, 제2 일함수층을 퇴적하는 단계는 알루미늄 함유층을 퇴적하는 단계를 포함한다. 일 실시예에서, 제1 일함수층 내의 금속은 금속 원소 원자들을 포함한다. 일 실시예에서, 제1 일함수층을 퇴적하는 단계는 루테늄층을 퇴적하는 단계를 포함한다. 일 실시예에서, 제1 일함수층을 퇴적하는 단계는 몰리브덴층을 퇴적하는 단계를 포함한다. 일 실시예에서, 전도성 충전층을 퇴적하는 단계는 티타늄 질화물층을 퇴적하는 단계를 포함하고, 티타늄 질화물층은 제1 일함수층과 물리적으로 접촉한다.
본 개시의 일부 실시예에 따라, 집적 회로 구조물은, 반도체 영역; 반도체 영역의 측부 상의 소스/드레인 영역; 및 반도체 영역 위의 게이트 스택을 포함하고, 게이트 스택은, 하이-k 게이트 유전체층; 하이-k 게이트 유전체층 상의 제1 일함수층 - 제1 일함수층은 루테늄, 몰리브덴, 및 이들의 조합들로 이루어진 군으로부터 선택되는 금속을 포함함 -; 및 제1 일함수층 상의 전도성 충전층을 포함한다.
일 실시예에서, 제1 일함수층 내의 금속은 금속 원소 원자들을 포함한다. 일 실시예에서, 제1 일함수층은 루테늄을 포함한다. 일 실시예에서, 제1 일함수층은 몰리브덴을 포함한다. 일 실시예에서, 집적 회로 구조물은 하이-k 게이트 유전체층과 제1 일함수층 사이에 제2 일함수층을 더 포함하고, 제1 일함수층 및 제2 일함수층은 상이한 물질들을 포함한다. 일 실시예에서, 제2 일함수층은 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐으로 이루어진 군으로부터 선택되는 물질을 포함하는 p형 일함수층이고, 소스/드레인 영역은 n형이다.
본 개시의 일부 실시예에 따라, 집적 회로 구조물은 제1 트랜지스터를 포함하고, 제1 트랜지스터는, 제1 반도체 영역; 제1 반도체 영역 위의 제1 게이트 스페이서 및 제2 게이트 스페이서; 및 제1 반도체 영역 위에서 제1 게이트 스페이서와 제2 게이트 스페이서 사이에 있는 제1 게이트 스택을 포함하고, 제1 게이트 스택은, 제1 하이-k 유전체층; 제1 하이-k 유전체층 위에서 이와 접촉하는 제1 일함수층; 제1 일함수층 위에서 이와 접촉하는 제2 일함수층 - 제2 일함수층은 루테늄, 몰리브덴 및 이들의 조합들로 이루어진 군으로부터 선택되는 금속을 포함함 -; 및 제2 일함수층 위에서 이와 접촉하는 금속 충전 영역을 포함한다. 일 실시예에서, 집적 회로 구조물은 제1 게이트 스택의 측부 상에 소스/드레인 영역을 더 포함하고, 소스/드레인 영역은 n형이고, 제1 일함수층은 p형 일함수를 갖는다.
일 실시예에서, 집적 회로 구조물은 제2 트랜지스터를 더 포함하고, 제1 트랜지스터 및 제2 트랜지스터는 반대 전도성 유형이고, 제2 트랜지스터는, 제2 반도체 영역; 및 제2 반도체 영역 위의 제2 게이트 스택을 포함하고, 제2 게이트 스택은, 제2 하이-k 유전체층; 제2 하이-k 유전체층 위에서 이와 접촉하는 제3 일함수층 - 제1 일함수층은 n형 일함수를 갖고, 제3 일함수층은 p형 일함수를 가짐 -; 제3 일함수층 위에서 이와 접촉하는 제4 일함수층 - 제4 일함수층과 제2 일함수층은 동일한 물질로 형성됨 -; 및 제4 일함수층 위에서 이와 접촉하는 제2 금속 충전 영역을 포함한다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 약술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 공정와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 방법으로서,
반도체 영역 위에 더미 게이트 스택을 형성하는 단계;
상기 더미 게이트 스택의 측부 상에 소스/드레인 영역을 형성하는 단계;
상기 더미 게이트 스택을 제거하여 트렌치를 형성하는 단계;
상기 트렌치 내로 그리고 상기 반도체 영역 상에 연장되는 게이트 유전체층을 형성하는 단계;
상기 게이트 유전체층 위에 제1 일함수층을 퇴적하는 단계 - 상기 제1 일함수층은 루테늄, 몰리브덴, 및 이들의 조합들로 이루어진 군으로부터 선택되는 금속을 포함함 -;
상기 제1 일함수층 위에 전도성 충전층을 퇴적하는 단계; 및
게이트 스택을 형성하기 위해 상기 전도성 충전층, 상기 제1 일함수층, 및 상기 게이트 유전체층의 과잉 부분들을 제거하기 위한 평탄화 공정을 수행하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 게이트 유전체층을 형성하는 단계는 하이-k 유전체층을 퇴적하는 단계를 포함하고, 상기 제1 일함수층은 상기 하이-k 유전체층과 물리적으로 접촉하는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 게이트 유전체층을 형성하는 단계는 하이-k 유전체층을 퇴적하는 단계를 포함하고,
상기 방법은 상기 하이-k 유전체층 위에서 이와 접촉하는 제2 일함수층을 퇴적하는 단계 - 상기 제2 일함수층 상에 상기 제1 일함수층이 퇴적됨 - 를 더 포함하는, 방법.
실시예 4. 실시예 3에 있어서,
상기 게이트 스택은 상기 소스/드레인 영역 옆에 형성되고, 상기 제2 일함수층은 p형 일함수층이며, 상기 소스/드레인 영역은 n형인 것인, 방법.
실시예 5. 실시예 4에 있어서,
상기 제2 일함수층을 퇴적하는 단계는 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐으로 이루어진 군으로부터 선택되는 물질을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 6. 실시예 3에 있어서,
상기 게이트 스택은 상기 소스/드레인 영역 옆에 형성되고, 상기 제2 일함수층은 n형 일함수층이며, 상기 소스/드레인 영역은 p형인 것인, 방법.
실시예 7. 실시예 6에 있어서,
상기 제2 일함수층을 퇴적하는 단계는 알루미늄 함유층을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 제1 일함수층 내의 금속은 금속 원소 원자들을 포함하는 것인, 방법.
실시예 9. 실시예 1에 있어서,
상기 제1 일함수층을 퇴적하는 단계는 루테늄층을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 10. 실시예 1에 있어서,
상기 제1 일함수층을 퇴적하는 단계는 몰리브덴층을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 11. 실시예 1에 있어서,
상기 전도성 충전층을 퇴적하는 단계는 티타늄 질화물층을 퇴적하는 단계를 포함하고, 상기 티타늄 질화물층은 상기 제1 일함수층과 물리적으로 접촉하는 것인, 방법.
실시예 12. 집적 회로 구조물로서,
반도체 영역;
상기 반도체 영역의 측부 상의 소스/드레인 영역; 및
상기 반도체 영역 위의 게이트 스택
을 포함하며,
상기 게이트 스택은:
하이-k 게이트 유전체층;
상기 하이-k 게이트 유전체층 상의 제1 일함수층 - 상기 제1 일함수층은 루테늄, 몰리브덴, 및 이들의 조합들로 이루어진 군으로부터 선택되는 금속을 포함함 -; 및
상기 제1 일함수층 상의 전도성 충전층
을 포함하는 것인, 집적 회로 구조물.
실시예 13. 실시예 12에 있어서,
상기 제1 일함수층 내의 금속은 금속 원소 원자들을 포함하는 것인, 집적 회로 구조물.
실시예 14. 실시예 12에 있어서,
상기 제1 일함수층은 루테늄을 포함하는 것인, 집적 회로 구조물.
실시예 15. 실시예 12에 있어서,
상기 제1 일함수층은 몰리브덴을 포함하는 것인, 집적 회로 구조물.
실시예 16. 실시예 12에 있어서,
상기 하이-k 게이트 유전체층과 상기 제1 일함수층 사이에 제2 일함수층을 더 포함하되, 상기 제1 일함수층과 상기 제2 일함수층은 상이한 물질들을 포함하는 것인, 집적 회로 구조물.
실시예 17. 실시예 16에 있어서,
상기 제2 일함수층은 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐으로 이루어진 군으로부터 선택되는 물질을 포함하는 p형 일함수층이고, 상기 소스/드레인 영역은 n형인 것인, 집적 회로 구조물.
실시예 18. 집적 회로 구조물로서,
제1 트랜지스터를 포함하며, 상기 제1 트랜지스터는:
제1 반도체 영역;
상기 제1 반도체 영역 위의 제1 게이트 스페이서 및 제2 게이트 스페이서; 및
상기 제1 반도체 영역 위에서 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 있는 제1 게이트 스택
을 포함하며, 상기 제1 게이트 스택은:
제1 하이-k 유전체층;
상기 제1 하이-k 유전체층 위에서 이와 접촉하는 제1 일함수층;
상기 제1 일함수층 위에서 이와 접촉하는 제2 일함수층 - 상기 제2 일함수층은 루테늄, 몰리브덴, 및 이들의 조합들로 이루어진 군으로부터 선택되는 금속을 포함함 -; 및
상기 제2 일함수층 위에서 이와 접촉하는 금속 충전 영역
을 포함하는 것인, 집적 회로 구조물.
실시예 19. 실시예 18에 있어서,
상기 제1 게이트 스택의 측부 상에 소스/드레인 영역을 더 포함하되, 상기 소스/드레인 영역은 n형이고, 상기 제1 일함수층은 p형 일함수를 갖는 것인, 집적 회로 구조물.
실시예 20. 실시예 18에 있어서,
제2 트랜지스터를 더 포함하되, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 반대 전도성 유형이고, 상기 제2 트랜지스터는:
제2 반도체 영역; 및
상기 제2 반도체 영역 위의 제2 게이트 스택
을 포함하며, 상기 제2 게이트 스택은:
제2 하이-k 유전체층;
상기 제2 하이-k 유전체층 위에서 이와 접촉하는 제3 일함수층 - 상기 제1 일함수층은 n형 일함수를 갖고, 상기 제3 일함수층은 p형 일함수를 가짐 -;
상기 제3 일함수층 위에서 이와 접촉하는 제4 일함수층 - 상기 제4 일함수층과 상기 제2 일함수층은 동일한 물질로 형성됨 -; 및
상기 제4 일함수층 위에서 이와 접촉하는 제2 금속 충전 영역
을 포함하는 것인, 집적 회로 구조물.

Claims (10)

  1. 방법으로서,
    반도체 영역 위에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택의 측부 상에 소스/드레인 영역을 형성하는 단계;
    상기 더미 게이트 스택을 제거하여 트렌치를 형성하는 단계;
    상기 트렌치 내로 그리고 상기 반도체 영역 상에 연장되는 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 위에 제1 일함수층을 퇴적하는 단계 - 상기 제1 일함수층은 루테늄, 몰리브덴, 및 이들의 조합들로 이루어진 군으로부터 선택되는 금속을 포함함 -;
    상기 제1 일함수층 위에 전도성 충전층을 퇴적하는 단계; 및
    게이트 스택을 형성하기 위해 상기 전도성 충전층, 상기 제1 일함수층, 및 상기 게이트 유전체층의 과잉 부분들을 제거하기 위한 평탄화 공정을 수행하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 게이트 유전체층을 형성하는 단계는 하이-k 유전체층을 퇴적하는 단계를 포함하고, 상기 제1 일함수층은 상기 하이-k 유전체층과 물리적으로 접촉하는 것인, 방법.
  3. 제1항에 있어서,
    상기 게이트 유전체층을 형성하는 단계는 하이-k 유전체층을 퇴적하는 단계를 포함하고,
    상기 방법은 상기 하이-k 유전체층 위에서 이와 접촉하는 제2 일함수층을 퇴적하는 단계 - 상기 제2 일함수층 상에 상기 제1 일함수층이 퇴적됨 - 를 더 포함하는, 방법.
  4. 집적 회로 구조물로서,
    반도체 영역;
    상기 반도체 영역의 측부 상의 소스/드레인 영역; 및
    상기 반도체 영역 위의 게이트 스택
    을 포함하며,
    상기 게이트 스택은:
    하이-k 게이트 유전체층;
    상기 하이-k 게이트 유전체층 상의 제1 일함수층 - 상기 제1 일함수층은 루테늄, 몰리브덴, 및 이들의 조합들로 이루어진 군으로부터 선택되는 금속을 포함함 -; 및
    상기 제1 일함수층 상의 전도성 충전층
    을 포함하는 것인, 집적 회로 구조물.
  5. 제4항에 있어서,
    상기 제1 일함수층 내의 금속은 금속 원소 원자들을 포함하는 것인, 집적 회로 구조물.
  6. 제4항에 있어서,
    상기 제1 일함수층은 루테늄을 포함하는 것인, 집적 회로 구조물.
  7. 제4항에 있어서,
    상기 제1 일함수층은 몰리브덴을 포함하는 것인, 집적 회로 구조물.
  8. 제4항에 있어서,
    상기 하이-k 게이트 유전체층과 상기 제1 일함수층 사이에 제2 일함수층을 더 포함하되, 상기 제1 일함수층과 상기 제2 일함수층은 상이한 물질들을 포함하는 것인, 집적 회로 구조물.
  9. 제8항에 있어서,
    상기 제2 일함수층은 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐으로 이루어진 군으로부터 선택되는 물질을 포함하는 p형 일함수층이고, 상기 소스/드레인 영역은 n형인 것인, 집적 회로 구조물.
  10. 집적 회로 구조물로서,
    제1 트랜지스터를 포함하며, 상기 제1 트랜지스터는:
    제1 반도체 영역;
    상기 제1 반도체 영역 위의 제1 게이트 스페이서 및 제2 게이트 스페이서; 및
    상기 제1 반도체 영역 위에서 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 있는 제1 게이트 스택
    을 포함하며, 상기 제1 게이트 스택은:
    제1 하이-k 유전체층;
    상기 제1 하이-k 유전체층 위에서 이와 접촉하는 제1 일함수층;
    상기 제1 일함수층 위에서 이와 접촉하는 제2 일함수층 - 상기 제2 일함수층은 루테늄, 몰리브덴, 및 이들의 조합들로 이루어진 군으로부터 선택되는 금속을 포함함 -; 및
    상기 제2 일함수층 위에서 이와 접촉하는 금속 충전 영역
    을 포함하는 것인, 집적 회로 구조물.
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