KR102495788B1 - 콘택트 플러그의 상향식 형성 - Google Patents

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Abstract

방법은, 유전체층 내에 트렌치를 형성하기 위해 유전체층을 에칭하는 단계, 트렌치 내부로 연장되는 금속층을 퇴적시키는 단계, 금속층의 일부를 금속 질화물층으로 변환하기 위해 금속층에 질화 공정을 수행하는 단계, 금속 산화질화물층을 형성하기 위해 금속 질화물층에 산화 공정을 수행하는 단계, 금속 산화질화물을 제거하는 단계, 및 콘택트 플러그를 형성하기 위해 상향식(bottom-up) 퇴적 공정을 사용하여 트렌치 내부에 금속 물질을 충전시키는 단계를 포함한다.

Description

콘택트 플러그의 상향식 형성{BOTTOM-UP FORMATION OF CONTACT PLUGS}
[우선권 청구 및 상호-참조]
본 출원은, 2019년 9월 20일에 출원되고 발명의 명칭이 "Bottom-up Formation of Contact Plugs"인 미국 가특허 출원 제62/903,424호의 이익을 청구하며, 이 미국 가특허 출원은 본 명세서에 참조로서 통합된다.
집적 회로의 제조 시, 트랜지스터의 소스 및 드레인 영역 및 게이트에 연결하기 위해 소스/드레인 콘택트 플러그가 사용된다. 소스/드레인 콘택트 플러그는 통상적으로 소스/드레인 규화물 영역에 연결되며, 그 형성 공정은, 층간 유전체 내에 콘택트 개구를 형성하고, 콘택트 개구 내부로 연장되는 금속층을 퇴적시킨 후, 금속층을 소스/드레인 영역의 실리콘/게르마늄과 반응시키기 위해 어닐링을 수행하는 것을 포함한다. 이후, 잔존 콘택트 개구 내에 소스/드레인 콘택트 플러그가 형성된다.
본 개시의 양상은 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 표준 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았다는 점에 유의해야 한다. 실제로, 설명의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8 내지 도 11, 도 12a, 도 12b, 및 도 13 내지 도 22는 일부 실시예에 따른 트랜지스터 및 각 콘택트 플러그의 형성 시의 중간 단계의 투시도 및 단면도를 도시한다.
도 23은 일부 실시예에 따른 콘택트 플러그를 형성하기 위한 생산 툴을 도시한다.
도 24는 일부 실시예에 따른 트랜지스터 및 각 콘택트 플러그를 형성하기 위한 공정 흐름을 도시한다.
다음의 개시는, 본 발명의 상이한 특징을 구현하기 위한 여러 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예가 설명되어 있다. 물론, 이들은 단지 예일 뿐이며, 제한하도록 의도되지 않는다. 예컨대, 다음 설명에서의 제2 피처 위에서의 또는 제2 피처 상에서의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예시에서 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예 및/또는 구성 간의 관계에 영향을 주는 것은 아니다.
또한, 도면에 도시된 바와 같은 또 다른 요소나 피처에 대한 한 요소나 피처의 관계를 설명하기 위하여, "아래에 놓이는", "아래", "하부", "위에 놓이는", 및 "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어는 마찬가지로 적절히 해석될 수 있다.
일부 실시예에 따라서 트랜지스터 및 그를 형성하는 방법이 제공된다. 일부 실시예에 따라서 트랜지스터 및 대응하는 콘택트 플러그의 형성 시의 중간 단계가 예시된다. 일부 실시예에 따라서 트랜지스터 및 비아를 형성하는 중간 단계가 예시된다. 일부 실시예의 몇몇 변형예가 논의된다. 다양한 도면 및 예시적 실시예에 걸쳐, 유사한 요소를 지정하기 위해 유사한 참조 번호가 사용된다. 예시된 실시예에서, 핀 전계 효과 트랜지스터(FinFET, Fin Field-Effect Transistor)의 형성이, 본 개시의 개념을 설명하기 위한 예로서 사용된다. 나노와이어 트랜지스터, 나노시트 트랜지스터, 평면형 트랜지스터, 및 GAA(Gate-All-Around) 트랜지스터 등과 같은 다른 유형의 트랜지스터도 본 개시의 개념을 도입할 수 있다. 또한, 본 방법은 비아 또는 금속 라인 등과 같은 다른 상호연결 구조물에 적용될 수 있다. 방법 실시예는 특정한 순서로 수행되는 것으로서 논의될 수 있지만, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
본 개시의 일부 실시예에 따라서, 소스/드레인 콘택트 플러그 및 게이트 콘택트 플러그가 각각 트랜지스터의 소스/드레인 영역 및 게이트 전극 위에 형성되고 트랜지스터의 소스/드레인 영역 및 게이트 전극과 접촉한다. 콘택트 플러그의 형성 공정은, 금속층을 퇴적시키고, 금속 질화물층을 형성하기 위해 금속층의 표면 부분을 질화시키고, 소스/드레인 규화물을 형성하기 위해 어닐링 공정을 수행하는 것을 포함한다. 이후, 금속 질화물층은 산화되어, 결과적인 산화물이 제거될 수 있도록 하며, 금속 질화물층의 몇몇 부분은 콘택트 개구의 하단에 남겨진다. 금속 질화물층은 금속을 선택적으로 퇴적시키기 위한 기초로서 사용되며, 퇴적은 상향식(bottom-up)이다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8 내지 도 11, 도 12a, 도 12b, 및 도 13 내지 도 22는 본 개시의 일부 실시예에 따른 FinFET 및 대응하는 콘택트 플러그의 형성 시의 중간 단계의 투시도 및 단면도를 도시한다. 이들 도면에 도시된 공정은, 도 24에 도시된 바와 같은 공정 흐름(400)에도 개략적으로 반영되어 있다.
도 1에서, 기판(20)이 제공된다. 기판(20)은, 벌크 반도체 기판, 또는 반도체-온-인슐레이터(SOI, Semiconductor-On-Insulator) 기판 등과 같은 반도체 기판일 수 있으며, 이러한 기판은 (예컨대, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 반도체 기판(20)은, 실리콘 웨이퍼와 같은 웨이퍼(10)의 일부일 수 있다. 일반적으로, SOI 기판은, 절연체층 상에 형성된 반도체 물질층이다. 절연체층은, 예컨대, 매립형 산화물(BOX, Buried Oxide)층 또는 실리콘 산화물층 등일 수 있다. 절연체층은, 통상적으로 실리콘 기판 또는 유리 기판인 기판 상에 제공된다. 다중층 기판 또는 구배형 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 반도체 기판(20)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, SiPC, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
도 1을 계속 참조하면, 기판(20) 내에 웰 영역(22)이 형성된다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(402)으로서 도시되어 있다. 본 개시의 일부 실시예에 따라서, 웰 영역(22)은, 붕소 또는 인듐 등일 수 있는 p형 불순물의 기판(20) 내부로의 주입을 통해 형성된 p형 웰 영역이다. 본 개시의 다른 실시예에 따라서, 웰 영역(22)은, 인, 비소, 또는 안티몬 등일 수 있는 n형 불순물의 기판(20) 내부로의 주입을 통해 형성된 n형 웰 영역이다. 결과적인 웰 영역(22)은 기판(20)의 상단 표면까지 연장될 수 있다. n형 또는 p형 불순물 농도는 1018cm-3 이하일 수 있으며, 예를 들어, 약 1017cm-3와 약 1018cm-3 사이의 범위일 수 있다.
도 2를 참조하면, 격리 영역(24)이 형성되어, 기판(20)의 상단 표면에서부터 기판(20) 내부로 연장된다. 이하, 격리 영역(24)은 대안적으로 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역으로서 지칭된다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(404)으로서 도시되어 있다. 인접한 STI 영역(24) 사이의 기판(20)의 부분은 반도체 스트립(26)으로서 지칭된다. STI 영역(24)을 형성하기 위해, 반도체 기판(20) 상에 패드 산화물층(28) 및 하드 마스크층(30)이 형성된 후 패터닝된다. 패드 산화물층(28)은, 실리콘 산화물로 형성된 박막일 수 있다. 본 개시의 일부 실시예에 따라서, 패드 산화물층(28)은 열 산화 공정 중에 형성되며, 반도체 기판(20)의 상단 표면층이 산화된다. 패드 산화물층(28)은 반도체 기판(20)과 하드 마스크층(30) 사이의 접착층으로서의 역할을 한다. 패드 산화물층(28)은 하드 마스크층(30)을 에칭하기 위한 에칭 정지층으로서의 역할도 할 수 있다. 본 개시의 일부 실시예에 따라서, 하드 마스크층(30)은, 예컨대, 저압 화학적 기상 증착(LPCVD, Low-Pressure Chemical Vapor Deposition)을 사용하여 실리콘 질화물로 형성된다. 본 개시의 다른 실시예에 따라서, 하드 마스크층(30)은 실리콘의 열 질화 또는 플라즈마 강화 화학적 기상 증착(PECVD, Plasma Enhanced Chemical Vapor Deposition)에 의해 형성된다. 하드 마스크층(30) 상에 포토레지스트(도시되지 않음)가 형성된 후 패터닝된다. 이후, 하드 마스크층(30)은, 패터닝된 포토레지스트를 에칭 마스크로서 사용해 패터닝되어, 도 2에 도시된 바와 같은 하드 마스크(30)를 형성한다.
그다음으로, 패터닝된 하드 마스크층(30)은, 패드 산화물층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되고, 뒤이어, 기판(20) 내의 결과적인 트렌치가 유전체 물질로 충전된다. 유전체 물질의 과잉 부분을 제거하기 위해 화학적 기계적 연마(CMP, Chemical Mechanical Polish) 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 수행되며, 유전체 물질의 잔존 부분이 STI 영역(24)이다. STI 영역(24)은 라이너 유전체(도시되지 않음)를 포함할 수 있으며, 이는 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있다. 라이너 유전체는, 예컨대, 원자층 퇴적(ALD, Atomic Layer Deposition), 고밀도 플라즈마 화학적 기상 증착(HDPCVD, High-Density Plasma Chemical Vapor Deposition), 또는 화학적 기상 증착(CVD, Chemical Vapor Deposition) 등을 사용해 형성된, 퇴적된 실리콘 산화물층 또는 실리콘 질화물층 등일 수도 있다. STI 영역(24)은 또한, 라이너 산화물 위에 유전체 물질을 포함할 수 있으며, 유전체 물질은, 유동가능 화학적 기상 증착(FCVD, Flowable Chemical Vapor Deposition) 또는 스핀온 코팅 등을 사용하여 형성될 수 있다. 일부 실시예에 따라서 라이너 유전체 위의 유전체 물질은 실리콘 산화물을 포함할 수 있다.
하드 마스크(30)의 상단 표면과 STI 영역(24)의 상단 표면은 서로에 대해 실질적으로 수평일 수 있다. 반도체 스트립(26)은 인접한 STI 영역(24) 사이에 있다. 본 개시의 일부 실시예에 따라서, 반도체 스트립(26)은 원래의 기판(20)의 부분이며, 따라서, 반도체 스트립(26)의 물질은 기판(20)의 물질과 동일하다. 본 개시의 대안적인 실시예에 따라서, 반도체 스트립(26)은, 리세스를 형성하기 위해 STI 영역(24) 사이의 기판(20)의 부분을 에칭하고, 리세스 내에 또 다른 반도체 물질을 재성장시키기 위해 에피택시를 수행함으로써 형성되는 대체 스트립이다. 이에 따라서, 반도체 스트립(26)은, 기판(20)의 물질과는 상이한 반도체 물질로 형성된다. 일부 실시예에 따라서, 반도체 스트립(26)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V족 화합물 반도체 물질로 형성된다.
도 3을 참조하면, 반도체 스트립(26)의 상단 부분이 STI 영역(24)의 잔존 부분의 상단 표면(24A)보다 더 높이 돌출되어 돌출 핀(36)을 형성하도록, STI 영역(24)이 리세싱된다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(406)으로서 도시되어 있다. 에칭은, 건식 에칭 공정을 사용하여 수행될 수 있으며, 예컨대, HF3 및 NH3가 에칭 가스로서 사용된다. 에칭 공정 중에, 플라즈마가 생성될 수 있다. 아르곤이 포함될 수도 있다. 본 개시의 대안적인 실시예에 따라서, STI 영역(24)의 리세싱은 습식 에칭 공정을 사용하여 수행된다. 예컨대, 에칭 화학물질은 HF를 포함할 수 있다.
돌출 핀(36)은 다른 반도체 물질로 형성 또는 대체될 수 있다. 예컨대, NMOS 트랜지스터의 경우, 돌출 핀(36)은 Si, SiP, SiC, SiPC, 또는 III-V족 화합물 반도체(예를 들어, InP, GaAs, AlAs, InAs, InAlAs, 또는 InGaAs 등)로 형성되거나 이를 포함할 수 있다. PMOS 트랜지스터의 경우, 돌출 핀(36)은 Si, SiGe, SiGeB, Ge 또는 III-V족 화합물 반도체(예를 들어, InSb, GaSb, 또는 InGaSb 등)로 형성되거나 이를 포함할 수 있다.
위에서 예시한 실시예에서, 핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예컨대, 핀은, 이중 패터닝 또는 다중 패터닝 공정을 비롯한 하나 이상의 포토리소그래피 공정을 사용해 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 공정과 자기 정렬 공정을 조합하며, 예컨대, 다른 경우에 단일한 직접식 포토리소그래피 공정을 사용해 획득가능한 것보다 더 작은 피치를 갖는, 패턴이 생성될 수 있도록 한다. 예컨대, 한 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용해 패터닝된다. 자기 정렬 공정을 사용하여, 패터닝된 희생층과 나란히, 스페이서가 형성된다. 이후, 희생층이 제거되고, 잔존 스페이서 또는 맨드릴은 이후에 핀을 패터닝하기 위해 사용될 수 있다.
도 4를 참조하면, 더미 게이트 스택(38)이 형성되어 (돌출) 핀(36)의 측벽 및 상단 표면 상에서 연장된다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(408)으로서 도시되어 있다. 더미 게이트 스택(38)은 더미 게이트 유전체(40), 및 더미 게이트 유전체(40) 위의 더미 게이트 전극(42)을 포함할 수 있다. 더미 게이트 전극(42)은, 예컨대, 폴리실리콘을 사용하여 형성될 수 있으며, 다른 물질이 사용될 수도 있다. 더미 게이트 스택(38) 각각은 더미 게이트 전극(42) 위에 하나의(또는 복수의) 하드 마스크층(44)을 포함할 수도 있다. 하드 마스크층(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화질화물, 또는 이들의 다중층으로 형성될 수 있다. 더미 게이트 스택(38)은 단일한 하나의 또는 복수의 돌출 핀(36) 및/또는 STI 영역(24) 위를 가로지를 수 있다. 더미 게이트 스택(38)은 또한, 돌출 핀(36)의 길이 방향에 직각인 길이 방향을 갖는다.
그다음으로, 더미 게이트 스택(38)의 측벽 상에 게이트 스페이서(46)가 형성된다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(408)으로서도 도시되어 있다. 본 개시의 일부 실시예에 따라서, 게이트 스페이서(46)는 실리콘 질화물 또는 실리콘 탄화질화물 등과 같은 유전체 물질로 형성되며, 복수의 유전체층을 포함하는 다중층 구조 또는 단일층 구조를 가질 수 있다.
이후, 더미 게이트 스택(38) 및 게이트 스페이서(46)에 의해 커버되지 않은 돌출 핀(36)의 부분을 에칭하기 위해 에칭 공정이 수행되어, 도 5에 도시된 구조물을 초래한다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(410)으로서 도시되어 있다. 리세싱은 이방성일 수 있으며, 따라서, 더미 게이트 스택(38) 및 게이트 스페이서(46) 바로 아래에 놓이는 핀(36)의 부분은 보호되고, 에칭되지 않는다. 일부 실시예에 따라서, 리세싱된 반도체 스트립(26)의 상단 표면은 STI 영역(24)의 상단 표면(24A)보다 더 낮을 수 있다. 이에 따라서, 리세스(50)가 형성된다. 리세스(50)는, 더미 게이트 스택(38)의 양측에 위치하는 부분, 및 돌출 핀(36)의 잔존 부분 사이의 부분을 포함한다.
그다음으로, 리세스(50) 내에 반도체 물질을 (에피택시를 통해) 선택적으로 성장시킴으로써 에피택시 영역(소스/드레인 영역)(54)이 형성되어, 도 6의 구조물을 초래한다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(412)으로서 도시되어 있다. 결과적인 FinFET이 p형 FinFET 또는 n형 FinFET인지의 여부에 따라서, p형 또는 n형 불순물이 에피택시의 진행에 따라 인-시츄(in-situ) 도핑될 수 있다. 예컨대, 결과적인 FinFET이 p형 FinFET일 때, 실리콘 게르마늄 붕소(SiGeB) 또는 실리콘 붕소(SiB) 등이 성장될 수 있다. 반대로, 결과적인 FinFET이 n형 FinFET일 때, 실리콘 인(SiP) 또는 실리콘 탄소 인(SiCP) 등이 성장될 수 있다. 본 개시의 대안적인 실시예에 따라서, 에피택시 영역(54)은, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다중층과 같은, III-V족 화합물 반도체를 포함한다. 리세스(50)가 에피택시 영역(54)으로 충전된 후, 에피택시 영역(54)의 추가적인 에피택셜 성장은, 에피택시 영역(54)이 수평적으로 확장되도록 하며, 패싯(facet)이 형성될 수 있다. 에피택시 영역(54)의 추가적인 성장은 또한, 인접한 에피택시 영역(54)이 서로와 병합되도록 할 수 있다. 보이드(void)(에어 갭(air gap))(56)가 생성될 수 있다. 본 개시의 일부 실시예에 따라서, 에피택시 영역(54)의 형성은, 에피택시 영역(54)의 상단 표면이 여전히 파형(wavy)일 때, 또는 병합된 에피택시 영역(54)의 상단 표면이 평평해졌을 때 완료될 수 있으며, 이는 도 6에 도시된 바와 같이 에피택시 영역(54) 상에 추가로 성장시킴으로써 달성된다.
에피택시 단계 후, 에피택시 영역(54)에는 또한 p형 또는 n형 불순물이 주입되어, 소스 및 드레인 영역을 형성할 수 있으며, 이 또한 참조 번호 54를 사용하여 표시된다. 본 개시의 대안적인 실시예에 따라서, 에피택시 중에 에피택시 영역(54)이 p형 또는 n형 불순물로 인-시츄 도핑될 때, 주입 단계는 건너뛴다.
도 7a는 콘택트 에칭 정지층(CESL, Contact Etch Stop Layer)(58) 및 층간 유전체(ILD, Inter-Layer Dielectric)(60)의 형성 후의 구조물의 투시도를 도시한다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(414)으로서 도시되어 있다. CESL(58)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화질화물, 실리콘 산화탄화물, 실리콘 산화질화물, 실리콘 산화탄화질화물, 알루미늄 산화물, 또는 알루미늄 질화물 등으로 형성될 수 있으며, CVD 또는 ALD 등을 사용하여 형성될 수 있다. ILD(60)는, 예컨대, FCVD, 스핀온 코팅, CVD, 또는 또 다른 퇴적 방법을 사용해 형성된 유전체 물질을 포함할 수 있다. ILD(60)는, 실리콘 산화물과 같은 실리콘 산화물계 물질일 수 있는 산소 함유 유전체 물질, 인규산염 유리(PSG, Phospho-Silicate Glass), 붕소규산염 유리(BSG, Boro-Silicate Glass), 붕소 도핑 인규산염 유리(BPSG, Boron-Doped Phospho-Silicate Glass), 실리콘 산화탄화물, 지르코늄 산화물이나 하프늄 산화물과 같은 하이-k 유전체 물질, 또는 로우-k 유전체 물질로 형성될 수 있다. ILD(60), 더미 게이트 스택(38), 및 게이트 스페이서(46)의 상단 표면을 서로 수평하게 하기 위해 CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 수행될 수 있다.
도 7b는 도 7a의 참조 단면 7B-7B를 도시하며, 여기에는 더미 게이트 스택(38)이 도시되어 있다. 소스/드레인 영역(54)의 오른쪽에 있는 구조물(예를 들어 영역(63))은 도시되어 있지 않으나, 일부 실시예에서, 게이트 구조물(38)과 동일한 게이트 구조물을 포함하는 구조물 및 대응하는 게이트 스페이스가 영역(63) 및 영역(63)의 오른쪽에 있는 영역 내에 형성될 수 있다는 것이 이해된다.
그다음으로, 하드 마스크층(44), 더미 게이트 전극(42), 및 더미 게이트 유전체(40)를 포함하는 더미 게이트 스택(38)이 에칭되어, 도 8에 도시된 바와 같이, 게이트 스페이서(46) 사이에 트렌치(62)를 형성한다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(416)으로서 도시되어 있다. 돌출 핀(36)의 측벽 및 상단 표면은 트렌치(62)에 노출된다. 그다음으로, 도 9에 도시된 바와 같이, 트렌치(62)(도 8) 내에 대체 게이트 스택(68)이 형성된다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(418)으로서 도시되어 있다. 대체 게이트 스택(68)은 게이트 유전체(64) 및 대응하는 게이트 전극(66)을 포함한다.
본 개시의 일부 실시예에 따라서, 게이트 유전체(64)는 그 하부로서 계면층(IL, Interfacial Layer)을 포함한다. IL은 돌출 핀(36)의 노출된 표면 상에 형성된다. IL은, 돌출 핀(36)의 열 산화, 화학적 산화 공정, 또는 퇴적 공정을 통해 형성되는, 실리콘 산화물층과 같은 산화물층을 포함할 수 있다. 게이트 유전체(64)는 또한, IL 위에 형성된 하이-k 유전체층을 포함할 수 있다. 하이-k 유전체층은, 하프늄 산화물, 란타늄 산화물, 알루미늄 산화물, 또는 지르코늄 산화물 등과 같은 하이-k 유전체 물질을 포함한다. 하이-k 유전체 물질의 유전 상수(k-값)는 3.9보다 더 높고, 약 7.0보다 더 높을 수 있으며, 때로는 21.0 이상만큼 높을 수 있다. 하이-k 유전체층은 IL 위에 놓이며, IL과 접촉할 수 있다. 본 개시의 일부 실시예에 따라서, 하이-k 유전체층은 ALD, CVD, PECVD, 또는 분자 빔 퇴적(MBD, Molecular-Beam Deposition) 등을 사용하여 형성된다.
게이트 유전체(64) 상에 게이트 전극(66)이 형성된다. 게이트 전극(66)은, 컨포멀한 층으로서 형성될 수 있는, 복수의 적층된 층, 및 복수의 적층된 층에 의해 충전되지 않은 트렌치(62)의 나머지를 충전시키는 충전 금속 영역을 포함할 수 있다. 적층된 층은 배리어층, 배리어층 위의 일함수층, 및 일함수층 위의 하나의 또는 복수의 금속 캐핑층을 포함할 수 있다. 충전 금속 영역은 텅스텐 또는 코발트 등으로 형성될 수 있다. 대안적인 실시예에 따라서, 배리어층은 형성되지 않을 수 있고, 캐핑층은 트렌치를 완전히 충전시킬 수 있으며, 충전 금속 영역은 형성되지 않는다.
도 10은 일부 실시예에 따른 자기 정렬 하드 마스크(70)의 형성을 도시한다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(420)으로서 도시되어 있다. 다른 실시예에 따라서, 자기 정렬 하드 마스크(70)는 형성되지 않는다. 하드 마스크(70)의 형성은, 게이트 스페이서(46) 사이에 리세스가 형성되도록, 게이트 스택(68)을 리세싱하기 위해 에칭 공정을 수행하고, 유전체 물질로 리세스를 충전시킨 후, CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정을 수행하여 유전체 물질의 과잉 부분을 제거하는 것을 포함할 수 있다. 하드 마스크(70)는 실리콘 질화물, 실리콘 산화질화물, 또는 실리콘 산화탄화질화물 등으로 형성될 수 있거나 이를 포함할 수 있다. 이와 같이 FinFET(100)이 형성된다.
도 11을 참조하면, 에칭 정지층(72)이 형성된다. 본 개시의 일부 실시예에 따라서, 에칭 정지층(72)은, 실리콘 질화물, 실리콘 산화탄화물, 실리콘 산화질화물, 또는 알루미늄 산화물 등, 또는 이들의 다중층을 포함할 수 있는, 유전체 물질로 형성된다. 에칭 정지층(72) 위에 ILD(74)가 퇴적된다. 도 24에 도시된 공정 흐름(400)에서, 에칭 정지층(72) 및 ILD(74)를 형성하기 위한 공정은 공정(422)으로서 도시되어 있다. 일부 실시예에 따라서, ILD(74)는, ILD(60)를 형성하기 위한 후보 물질의 동일한 그룹으로부터 선택되는 물질로 형성된다.
도 12a 및 도 12b는 소스/드레인 콘택트 개구(76) 및 게이트 콘택트 개구(78)의 형성을 도시한다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(424)으로서 도시되어 있다. 소스/드레인 콘택트 개구(76)의 형성 공정은, 패터닝된 포토레지스트(도시되지 않음)를 형성하고, ILD(74), 에칭 정지층(72), ILD(60), 및 CESL(58)을 에칭하여, 소스/드레인 영역(54)을 드러내는 것을 포함할 수 있다. 게이트 콘택트 개구(78)의 형성 공정은, 또 다른 패터닝된 포토레지스트(도시되지 않음)를 형성하고, ILD(74), 에칭 정지층(72), 및 하드 마스크(70)를 에칭하여, 게이트 전극(66)을 드러내는 것을 포함할 수 있다. 소스/드레인 콘택트 개구(76) 및 게이트 콘택트 개구(78)는, 상이한 에칭 공정에 의해 형성될 수 있거나 공통적인 에칭 공정을 사용하여 형성될 수 있다. 일부 실시예에 따라서, 소스/드레인 콘택트 개구(76)는 길쭉하며, 소스-드레인 영역 방향(Y 방향)에 직각인 길이 방향(X 방향)을 갖는다. 일부 실시예에 따라서, ILD(74 및 60)는 NF3와 NH3의 혼합된 가스 또는 HF와 NH3의 혼합된 가스 등을 사용하여 에칭될 수 있다. 에칭 정지층(72) 및 CESL(58)은 CF4, O2, 및 N2의 혼합된 가스, NF3와 O2의 혼합된 가스, SF6와 O2의 혼합된 가스 등을 사용하여 에칭될 수 있다. 콘택트 개구(76 및 78)가 형성된 후, 에칭 공정에서 생성된 폴리머를 제거하기 위해 세척 공정이 수행될 수 있다. 세척 공정은, 플라즈마가 생성된 상태로, 산소(O2), 또는 H2와 N2의 혼합물을 사용하여 수행될 수 있으며, 뒤이어 탈이온수를 사용하여 습식 세척 공정이 수행된다.
도 12b는 도 12a의 참조 단면 12B-12B를 도시한다. 일부 실시예에서, 개구(76 및 78)의 폭(W1)은 약 12nm와 약 20nm 사이의 범위이다. 개구(76 및 78)의 종횡비(각 폭에 대한 깊이의 비율)는 약 6과 약 8 사이의 범위일 수 있다.
그다음으로, 도 13을 참조하면, 유전체 스페이서(80)가 형성된다. 형성 공정은, 블랭킷 유전체층을 퇴적시키고, 이방성 에칭 공정을 통해 블랭킷 유전체층을 에칭하는 것을 포함할 수 있다. 블랭킷 유전체층은, 예컨대, 수평 부분 및 수직 부분의 두께가 수평 두께의 약 10퍼센트보다 더 작은 차이를 갖는, 컨포멀하거나 실질적으로 컨포멀한 층일 수 있다. 퇴적은 ALD 또는 CVD 등을 통해 달성될 수 있다. 유전체 스페이서(80)는, SiN, SiON, SiCN, SiC, SiOCN, AlON, AlN, HfOx, 이들의 조합, 및/또는 이들의 다중층으로부터 선택되는 유전체 물질로 형성될 수 있다. 유전체 스페이서(80)는, 후속적으로 형성되는 소스/드레인 콘택트 플러그와 게이트 콘택트 플러그 사이의 누설을 방지하도록 도울 수 있다. 유전체 스페이서(80)의 두께는 약 1nm와 약 3nm 사이의 범위일 수 있다.
도 14를 참조하면, 금속층(82)이 퇴적되며, 소스/드레인 콘택트 개구(76)와 게이트 콘택트 개구(78) 둘 다의 내부로 연장된다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(426)으로서 도시되어 있다. 금속층(82)은 순수하거나 실질적으로 순수한(예컨대, 95퍼센트 초과) Ti, Ta, 또는 Ni 등, 또는 이들의 합금으로 형성되거나 이를 포함할 수 있다. 금속층(82)은 컨포멀하지 않은 층이며, 수평 부분의 두께(T1)는 수직 부분의 두께(T2)보다 더 크다. 두께(T2)는 개구(76 및 78)의 중간 깊이에서 측정될 수 있다. 본 개시의 일부 실시예에 따라서, 비율 T1/T2는 5:1보다 더 크며, 약 5:1과 약 15:1 사이의 범위일 수 있다. 예컨대, 두께(T1)는 약 100Å과 약 150Å 사이의 범위일 수 있다. 두께(T2)는 약 6Å과 약 20Å 사이의 범위일 수 있다. 본 개시의 일부 실시예에 따라서, 퇴적은 물리적 기상 증착(PVD, Physical Vapor Deposition)을 통해 수행된다. 바람직한 비율 T1/T2를 달성하기 위해, 퇴적은 바이어스 전력(및 바이어스 전압)이 인가된 상태로 수행될 수 있다. 예컨대, 바이어스 전압은 약 150볼트보다 더 클 수 있으며, 약 150볼트와 약 300볼트 사이의 범위일 수 있다.
도 15는 금속 질화물층(84)을 형성하기 위한 질화 공정(83)을 도시한다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(428)으로서 도시되어 있다. 일부 실시예에 따라서, 질화 공정은, 암모니아(NH3)와 같은 질소 함유 공정 가스 내에서 금속층(82)을 처리함으로써 수행된다. 금속 질화물층(84)은 TiN, TaN, 또는 NiN 등, 또는 이들의 조합으로 형성되거나 이를 포함할 수 있다. 질화 공정은 열 질화 공정 및/또는 플라즈마 질화 공정을 통해 수행될 수 있다. 금속층(82)의 표면층은 금속 질화물층(84)으로 변환된다. 금속층(82)의 측벽 부분은 완전히 변환될 수 있다. 대안적으로, 금속층(82)의 측벽 부분 각각의 표면층은 변환되고, 금속층(82)의 측벽 부분의 내측 부분은 금속층으로 남는다. 금속 질화물층(84)의 수평 부분은 부분적으로 변환되고, 금속 질화물층(84)이 금속층(82)의 잔존 부분과 겹친다. 대안적인 실시예에 따라서, 금속층을 퇴적시킨 후 질화하는 대신, 금속층(82) 위에 금속 질화물층(84)이 퇴적된다. 일부 실시예에 따라서, 소스/드레인 콘택트 개구(76) 및 게이트 콘택트 개구(78)의 하단에서, 금속 질화물층(84)의 두께(T3)는 약 4nm와 약 6nm 사이의 범위일 수 있다.
도 16은, 금속층(82) 내의 금속에 의존하여, 티타늄 규화물, 탄탈룸 규화물, 또는 니켈 규화물 등을 포함하는, 규화물 영역(86)을 형성하기 위해 금속층(82)이 소스/드레인 영역(54)과 반응하도록 하기 위한, 어닐링을 통한 규화 공정을 도시한다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(430)으로서 도시되어 있다. 규화물 영역(86)의 두께(T4)는 약 4nm와 약 6nm 사이의 범위일 수 있다. 규화 공정은, 약 500°C와 약 600°C 사이의 범위의 온도에서, 예컨대, 약 10초와 약 20초 사이의 범위의 기간 동안 웨이퍼(10)를 어닐링함으로써 수행될 수 있다. 규화 공정의 결과로서, 소스/드레인 콘택트 개구(76)의 하단의 금속층(82)의 부분은 완전히 규화되며, 따라서 금속 질화물층(84)은 규화물 영역(86)과 접촉한다. 게이트 전극(66)의 상단 상에서, 금속층(82)은 금속 질화물층(84)의 각 부분 아래에 잔존하는 부분을 여전히 가질 수 있다.
도 17을 참조하면, TiOx, TaOx, NiOx, 또는 이들의 조합으로 형성되거나 이를 포함할 수 있는, 금속 산화물층(88)을 형성하기 위해 산화 공정(87)이 수행된다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(432)으로서 도시되어 있다. 금속 산화물층(88)은 그 안에 질소를 포함할 수 있으며, 따라서 금속 산화질화물층일 수 있고, 금속 산화질화물은 금속 산화물의 유형으로서 간주된다. 예컨대, 게이트 콘택트 개구(78) 내의 금속 산화물층(88)의 부분은, 금속층(82)으로부터 형성된 금속 산화물층, 및 금속 질화물층(84)으로부터 형성된 금속 산화질화물층을 포함할 수 있으며, 금속 산화질화물층은 금속 산화물층 위에 있고 금속 산화물층과 접촉한다. 반면에, 소스/드레인 콘택트 개구(76) 내에, 콘택트 개구(76 및 78)의 측벽 상에, 그리고 ILD층(74) 위에 있는 금속 질화물층(84)의 부분은 전부 금속 산화질화물로서 완전히 변환될 수 있다. 소스/드레인 콘택트 개구(76)와 게이트 콘택트 개구(78) 각각의 하단에서, 금속 질화물층(84)은 산화되지 않은 상태로 남는다. 이는 산화 시간 및 온도를 제어함으로써 달성된다.
산화는, 산소(O2) 또는 오존(O3) 등과 같은 산소 함유 가스를 사용하여 수행될 수 있다. 산화는, 플라즈마가 생성되거나 생성되지 않은 상태로, 전술한 공정 가스를 사용하여 열 공정을 통해 수행될 수 있다. 산화는, 산화 중의 웨이퍼(10)의 온도가 실온 이상인 상태로, 전술한 공정 가스로부터 생성된 플라즈마를 사용하여 수행될 수 있다. 열 및/또는 플라즈마 산화 공정 중의 웨이퍼(10)의 온도는 또한, 실온과 약 250°C 사이의 범위, 약 160°C와 약 250°C 사이의 범위일 수 있다. 산소 함유 가스의 유량은 약 2,000sccm과 약 6,000sccm 사이의 범위일 수 있다. 산화 지속시간은 약 15초와 약 60초 사이의 범위일 수 있다. 산화는 바이어스 전압/전력을 인가하지 않고서 수행된다.
후속 공정에서, 에칭을 통해 금속 산화물층(88)이 제거된다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(434)으로서 도시되어 있다. 일부 실시예에 따라서, 에칭은, TaCl5, WCl5, WCl6, MoCl5, 또는 NbCl5 등, 또는 이들의 조합과 같은 염소계 에칭 가스를 사용하여 수행된다. 에칭은, 웨이퍼(10)의 온도가 약 300°C와 약 500°C 사이의 범위인 상태로, 열 건식 에칭 공정을 통해 수행될 수 있다. 에칭은 플라즈마를 사용하거나 사용하지 않고서 수행될 수 있다. 또한, 에칭 중에, 수소(H2)가 도입되지 않고, NH3가 도입되지 않는다. 그렇지 않으면, 공정 가스는, 금속 산화물층(88)을 에칭하기 위한 것이 아니라, 금속층을 퇴적시키기 위한 전구체가 될 수 있다. 에칭의 결과로서, 금속 산화물층(88)이 완전히 제거된다. 에칭은 자기 한정적이며, 잔존 금속 질화물층(84)은 에칭 정지층으로서의 역할을 한다. 따라서 소스/드레인 콘택트 개구(76)와 게이트 콘택트 개구(78) 각각의 하단에 얇은 금속 질화물층(84)이 남겨진다. 잔존 금속 질화물층(84)은 약 1nm와 약 3nm 사이의 범위의 두께(T5)를 가질 수 있다. 금속 질화물층(84)은 또한, 소스/드레인 콘택트 개구(76)와 게이트 콘택트 개구(78)의 하단을 완전히 커버한다면, 최대한 얇을 수 있다.
도 18은 금속 질화물층(84)에 수행되는 처리 공정을 도시한다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(436)으로서 도시되어 있다. 처리는 공정 가스를 사용하여 수행될 수 있으며, 웨이퍼(10)는 공정 가스 내에 소킹(soaking)된다. 공정 가스는 TaCl5, NiCl4, WCl5, 또는 MoCl5 등, 또는 이들의 조합을 포함할 수 있다. 처리 중에, 웨이퍼(10)는, 예컨대, 약 200°C와 약 500°C 사이의 범위의 온도로 가열된다. 플라즈마는 생성되지 않는다. 처리 지속시간은 약 5초보다 더 클 수 있으며, 약 5초와 약 50초 사이의 범위일 수 있다. TiCl4가 처리 공정 가스로서 사용될 때, TiCl4 소킹은, 결과적인 분자(예를 들어 TiCl3 분자)가, 그 아래에 놓이는 금속 질화물층(84)의 댕글링 결합체(dangling bond)에 연결되게 한다. 도 18에 도시된 바와 같이, 연결된 분자는 89로서 나타나 있다. 반면에, 유전체 스페이서(80) 및 유전체층(74)과 같은 노출된 유전체 물질의 표면에는 처리 가스의 분자가 연결되지 않는다.
도 19는 또한, SiH4, Si2H6, 또는 Si3H8 등, 또는 이들의 조합일 수 있는, 실리콘 함유 가스를 전구체로서 사용하는 실리콘층(90)의 선택적 퇴적을 도시한다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(438)으로서 도시되어 있다. 퇴적은 화학적 기상 증착(CVD) 또는 다른 적용가능한 방법을 사용하여 수행될 수 있다. 실리콘층(90)의 퇴적 중에, 웨이퍼(10)는, 예컨대, 약 400°C와 약 550°C 사이의 범위의 온도로 가열될 수 있다. 전구체의 압력은 약 15torr와 약 40torr 사이의 범위일 수 있다. 퇴적 시간은 약 30초와 약 600초 사이의 범위일 수 있다. 실리콘층(90)은 약 1Å과 약 10Å 사이의 범위의 두께를 가질 수 있으며, 두께는 약 1Å과 약 10Å 사이의 범위, 또는 약 1Å과 약 5Å 사이의 범위일 수 있다. 실리콘층(90)은 비정질층일 수 있다.
실리콘층(90)이 형성된 상태로, 그리고 (예컨대, SiH4로부터) 수소가 제공된 상태로, 실리콘층(90)의 상단 표면 상에 Si-H 결합체가 형성된다. 이는 후속적인 금속의 충전을 위한 우수한 기초를 제공하며, 실리콘층(90)은 소스/드레인 콘택트 개구(76) 및 게이트 콘택트 개구(78) 내의 금속의 선택적 퇴적을 위한 시드층으로서의 역할을 한다. 대안적인 실시예에 따라서, 실리콘층(90)의 퇴적 및/또는 염소계 가스 처리는 수행되지 않는다. 일부 실시예에 따라서, 이들 공정이 수행되지 않는다고 하더라도, 적절한 공정 가스가 선택된 상태에서, 금속 질화물층(84)을 선택적 퇴적을 위한 기초로서 사용함으로써 일부 상향식 효과가 여전히 달성될 수 있다. 그러나 퇴적의 선택비는 실리콘층(90)이 형성될 때 더 높으며, 선택비는 유전체 물질 상의 금속의 퇴적 레이트에 대한 실리콘 상의 금속의 퇴적 레이트의 비율이다.
도 20은, 금속 영역(92)이 형성되도록 하기 위한, 소스/드레인 콘택트 개구(76) 및 게이트 콘택트 개구(78) 내부로의 금속의 선택적 상향식 퇴적을 도시한다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(440)으로서 도시되어 있다. 일부 실시예에 따라서, 금속 영역(92)은 알루미늄, 몰리브덴, 루테늄, 이리듐, 텅스텐, 또는 코발트 등, 또는 이들의 조합으로 형성되거나 이를 포함한다. 금속 영역(92) 전체는 균질적일 수 있다. 알루미늄이 퇴적되는 일부 실시예에 따라서, 반응 공정 가스는 디메틸알루미늄 하이드라이드(DMAH, dimethylaluminum hydride) 및 수소(H2)를 포함한다. DMAH는, 특히 실리콘층 상에서, 알루미늄을 선택적으로 퇴적시키는 경향이 있다. 퇴적 방법은 CVD 또는 유사한 방법을 포함할 수 있다. 퇴적 온도는 약 175°C와 약 275°C 사이의 범위일 수 있다. 반응 가스의 압력은 약 1torr와 약 3torr 사이의 범위일 수 있다. 결과적인 금속 영역(92)은 소스/드레인 콘택트 개구(76) 및 게이트 콘택트 개구(78)를 완전히 충전시킬 수 있거나, ILD(74)의 상단 표면보다 약간 더 낮은 상단 표면을 갖도록 충전될 수 있다. 예컨대, 소스/드레인 콘택트 개구(76) 및 게이트 콘택트 개구(78)의 깊이에 의존하여, 금속 영역(92)의 높이는 약 500Å과 약 1,500Å 사이의 범위일 수 있다.
실리콘층(90)은 금속 영역(92)의 퇴적을 위한 시드층으로서의 역할을 한다. 반면에, 노출된 유전체 물질 상에는, 예를 들어 유전체 스페이서(80) 및 ILD(74)의 표면 상에는 금속이 퇴적되지 않는다. 따라서, 금속 영역(92)의 퇴적은 선택적인 퇴적 공정이고, 상향식 퇴적 공정이다. 결과적인 금속 영역(92)에는 심(seam)이 없다. 알루미늄은 금속 질화물층(84), 유전체 스페이서(80), 및 ILD(74)에 대해 우수한 접착력을 가지므로, 접착층(배리어)(통상적으로 Ti, TiN, Ta, 또는 TaN 등으로 형성됨)을 형성할 필요 없이 금속 영역(92)이 형성될 수 있다. 결과적인 콘택트 플러그에는 따라서 배리어가 없다.
도 23은 도 18, 도 19, 및 도 20에 도시된 바와 같은 공정을 수행하기 위한 생산 툴(200)을 도시한다. 생산 툴(200)은, 웨이퍼를 로딩 및 언로딩하기 위한 로딩 모듈(110), 및 복수의 공정 챔버를 포함한다. 공정 챔버는, (도 17에 도시된) 금속 산화물(산화질화물)층(88)의 에칭을 위한 챔버(112), 금속 질화물층을 처리하고 실리콘층(90)(도 19)을 퇴적시키기 위한 챔버(114), 및 금속 영역(92)(도 20)을 퇴적시키기 위한 챔버(116)를 포함한다. 금속 산화물층의 에칭, 금속 질화물층(84)의 처리와 실리콘층(90)의 퇴적, 및 금속 영역(92)의 퇴적은, 이들 공정 사이에 진공 브레이크(vacuum break)가 발생하지 않도록, 생산 툴(200) 내에서 인-시츄 수행된다. 그렇지 않으면, 금속 질화물층(84) 및 실리콘층(90)의 노출된 표면이 산화될 수 있으며, 후속적인 퇴적 공정은 선택적이지 않을 수 있다.
후속 공정에서, 도 20에 도시된 바와 같은 구조물은, 금속 영역(92)을 리플로우시키기 위해 열 공정을 거친다. 리플로우 공정 중에, 금속 영역(92) 내의 탄소와 같은 일부 바람직하지 않은 불순물이 제거되도록, 수소(H2)가 공정 가스로서 사용될 수 있다. 리플로우 시, 열 공정 중의 웨이퍼(10)의 온도는 약 400°C와 약 450°C 사이의 범위일 수 있다. 금속 영역(92) 내의 알루미늄은, 만일 사용되었다면, 부분적으로 용융될 수 있다. 리플로우의 결과로서, 금속 영역(92)은 다결정 구조를 가지며, 결정립 크기는 리플로우 이전보다 이롭게 증가될 수 있다. 예컨대, 리플로우 공정 이전에, 금속 영역 내의 결정립 중 75퍼센트(결정립 카운트 백분율)를 초과하는 결정립은 약 2nm와 약 8nm 사이의 범위의 결정립 크기를 갖는다. 리플로우 공정 이후, 75퍼센트를 초과하는 결정립은 약 9nm와 약 15nm 사이의 범위에 속하는 결정립 크기를 갖는다. 또한, 리플로우를 사용하면, 금속 영역(92) 내의 심 또는 보이드가, 만일 있다면, 제거된다.
리플로우 공정이 수행되는지의 여부에 의존하여, 그리고 후속적인 공정의 온도에 의존하여, 실리콘층(90)은, 그 위에 놓이는 금속 영역(92)과 반응하여, 일부 실시예에 따라서 알루미늄 규화물(AlSiY) 영역일 수 있는 금속 규화물 영역(91)을 형성할 수 있다(또는 그렇지 않다). 따라서, 구별가능한 실리콘층(90)이 존재할 수 있거나 금속 규화물 영역(91)이 존재할 수 있다는 것을 나타내기 위해, 대응하는 영역은 실리콘 함유 영역(90/91)으로서 표시 및 지칭된다. 일부 실시예에 따라서, 금속 규화물 영역(91)의 두께는 약 2Å과 약 30Å 사이의 범위이다.
도 21을 참조하면, 금속 영역(92)의 상단 표면이 ILD(74)의 상단 표면과 동일 평면 내에 있도록, 금속 영역(92)의 과잉 부분을 제거하기 위해 화학적 기계적 연마(CMP) 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 수행된다. 도 24에 도시된 공정 흐름(400)에서 각 공정은 공정(442)으로서 도시되어 있다. 소스/드레인 콘택트 플러그(94A) 및 게이트 콘택트 플러그(94B)가 이와 같이 형성된다.
일부 실시예에 따라서, 소스/드레인 콘택트 플러그(94A)는 금속 영역(92), 실리콘층(90)이나 규화물 영역(91), 및 금속 질화물층(84)을 포함한다. 금속 질화물층(84)은 규화물 영역(86) 위에 놓이며 규화물 영역(86)과 접촉한다. (TiCl4를 사용한) 처리에 의해 도입되는 원소(예를 들어 Ti 및 Cl)는 실리콘층(90)과 금속 질화물층(84) 사이의 계면에 있을 수 있다. 또한, 실리콘층(90) 또는 규화물 영역(91)은 구별가능한 층일 수 있거나, 너무 얇으므로 구별가능한 층이 아닐 수 있으며, 이는 또한 후속적인 열 공정이 그의 확산을 야기할 수 있기 때문이다. 실리콘 함유 영역(90/91) 내의 실리콘 원자 백분율은 가장 높을 수 있으며, 원자 백분율은 실리콘 함유 영역(90/91)으로부터 더 멀어지는 방향으로 감소된다. 유사하게, (TiCl4 처리로 인해) 염소와 같은 몇몇 원소가 실리콘 함유 영역(90/91) 내에서 관찰될 수 있으며, 이들 원소의 농도는 계면 영역으로부터 더 멀어지면 감소될 수 있다. 예컨대, 도 21 내의 화살표(96A 및 96B)는 염소 백분율이 점진적으로 감소될 수 있는 방향을 도시한다. 화살표(96A)는 또한, 실리콘 원자 백분율이 감소되는 방향을 도시한다. 그러나, 규화물 영역(86) 내의 실리콘 원자 백분율은 피크에 도달할 수 있다는 점에 유의해야 한다. 따라서, 실리콘 원자 백분율은 2개의 농도 피크를 제공할 수 있으며, 제1 피크는 규화물 영역(86) 내에 있고, 제2 피크는 실리콘층(90)이 있는 곳이다. 제2 피크는 제1 피크보다 더 낮을 수 있다. 금속 질화물층(84) 내의 실리콘 원자 백분율은 피크 둘 다에서보다 더 낮을 수 있다.
일부 실시예에 따라서, 게이트 콘택트 플러그(94B)는 금속 영역(92), 실리콘 함유 영역(90/91), 및 금속 질화물층(84)을 포함한다. 티타늄층(82)이 존재하거나 존재하지 않을 수 있다. 따라서, 금속 질화물층(84)의 하단 표면과 티타늄층(82)의 하단 표면 중 어느 하나가 게이트 전극(66)과 접촉한다. (TiCl4를 사용한) 처리에 의해 도입되는 원소(예를 들어 Ti 및 Cl)는 실리콘 함유 영역(90/91)과 금속 질화물층(84) 사이의 계면에 있을 수 있다. 또한, 실리콘 함유 영역(90/91)은 구별가능한 층일 수 있거나, 너무 얇으므로 구별가능한 층이 아닐 수 있으며, 이는 또한 후속적인 열 공정이 그의 확산을 야기할 수 있기 때문이다. 실리콘 함유 영역(90/91) 내의 실리콘 원자 백분율은 가장 높을 수 있으며, 원자 백분율은 실리콘 함유 영역(90/91)으로부터 더 멀어지는 방향으로 감소된다. 유사하게, 염소와 같은 몇몇 원소가 계면 영역에서 관찰될 수 있으며, 이들 원소의 농도는 계면 영역으로부터 더 멀어지면 감소될 수 있다. 예컨대, 도 21 내의 화살표(97)는 실리콘 원자 백분율 및 염소 백분율이 점진적으로 감소될 수 있는 방향을 도시한다.
도 22는 에칭 정지층(122) 및 유전체층(124)의 형성을 도시한다. 일부 실시예에 따라서, 에칭 정지층(122)은 실리콘 탄화물, 실리콘 산화탄화물, 실리콘 산화질화물, 또는 알루미늄 산화물 등, 또는 이들의 다중층으로 형성되거나 이를 포함한다. 유전체층(124)은 로우-k 유전체층일 수 있다. 비아(130 및 132)는 각각, 유전체층(124) 및 에칭 정지층(122) 내부로 연장되도록, 그리고 소스/드레인 콘택트 플러그(94A) 및 게이트 콘택트 플러그(94B)와 접촉하도록 형성된다. 비아(130 및 132) 각각은 접착/배리어층(126) 및 충전 금속 영역(128)을 포함할 수 있다. 접착/배리어층(126)은 Ti, TiN, Ta, 또는 TaN 등으로 형성될 수 있다. 충전 금속 영역(128)은 Ru, Ir, Mo, W, 또는 Cu 등, 또는 이들의 합금을 포함할 수 있다.
본 개시의 실시예는 몇몇 유리한 특징을 갖는다. 금속 질화물층을 산화시킴으로써, 금속 질화물층이 유전체층의 상단 표면 및 측벽으로부터 제거될 수 있는 한편, 금속 질화물층은 콘택트 개구의 하단에 선택적으로 남겨질 수 있다. 이는 실리콘층의 선택적 퇴적 및 따라서 금속 영역의 선택적 상향식 퇴적을 가능케 한다. 따라서, 콘택트 플러그에는 심이 없다.
본 개시의 일부 실시예에 따라서, 방법은, 유전체층 내에 트렌치를 형성하기 위해 유전체층을 에칭하는 단계; 트렌치 내부로 연장되는 금속층을 퇴적시키는 단계; 금속층의 상부를 금속 질화물층으로 변환하기 위해 금속층에 질화 공정을 수행하는 단계; 금속 산화질화물층을 형성하기 위해 금속 질화물층에 산화 공정을 수행하는 단계; 금속 산화질화물을 제거하는 단계; 및 콘택트 플러그를 형성하기 위해 상향식 퇴적 공정을 사용하여 트렌치 내부에 금속 물질을 충전시키는 단계를 포함한다. 실시예에서, 트렌치가 형성된 후에 유전체층 아래의 소스/드레인 영역이 드러난다. 실시예에서, 본 방법은, 질화 공정 후에 그리고 산화 공정 전에, 금속층의 하부를 소스/드레인 영역과 반응시켜 규화물 영역을 형성하기 위해 어닐링 공정을 수행하는 단계를 더 포함한다. 실시예에서, 금속 산화질화물층이 제거된 후에, 금속 질화물층의 하단부가 트렌치의 하단에 잔존한다. 실시예에서, 본 방법은, 금속 질화물층의 하단부 상에 실리콘층을 선택적으로 퇴적시키는 단계를 더 포함하며, 금속 물질은 실리콘층으로부터 선택적으로 성장된다. 실시예에서, 본 방법은, 실리콘층을 선택적으로 퇴적시키는 단계 이전에, 티타늄 염화물(TiCl4)을 사용하여 금속 질화물층의 하단부를 처리하는 단계를 더 포함한다. 실시예에서, 금속 질화물층에 수행되는 산화 공정은, 유전체층 위의 금속 질화물층 전부 및 유전체층의 측벽 상의 금속 질화물층 전부가 산화되도록 하며, 트렌치의 하단에 있는 금속 질화물층의 하단부는 산화 공정 후에 잔존한다. 실시예에서, 금속 산화질화물층을 제거하는 단계 및 금속 물질을 충전시키는 단계는, 동일한 진공 환경 내에서 인-시츄 수행된다.
본 개시의 일부 실시예에 따라서, 디바이스는 콘택트 에칭 정지층; 콘택트 에칭 정지층 위의 제1 층간 유전체; 및 콘택트 에칭 정지층 및 제1 층간 유전체 내부로 연장되는 콘택트 플러그를 포함하며, 콘택트 플러그는 금속 질화물층; 금속 질화물층 위의 실리콘 함유층; 및 실리콘 함유층 위의 동종(homogeneous) 금속 물질을 포함한다. 실시예에서, 금속 질화물층은 제1 금속을 포함하고, 동종 금속 물질은 제1 금속과는 상이한 제2 금속을 포함한다. 실시예에서, 실리콘 함유층은 알루미늄 규화물을 포함한다. 실시예에서, 본 디바이스는 실리콘 함유층과 금속 질화물층 사이의 계면에 염소를 더 포함한다. 실시예에서, 본 디바이스는, 금속 질화물층 아래에 놓이는 규화물 영역을 더 포함하며, 실리콘 함유층 및 금속 질화물층 내의 제1 염소 원자 농도는 동종 금속 물질 및 규화물 영역 내의 제2 염소 원자 농도보다 더 높다. 실시예에서, 금속 질화물층은 동종 금속 물질의 측벽 상에서 연장되지 않는다. 실시예에서, 동종 금속 물질의 측벽은 제1 층간 유전체의 측벽과 접촉한다. 실시예에서, 본 디바이스는 제1 층간 유전체 위의 에칭 정지층; 및 에칭 정지층 위의 제2 층간 유전체를 더 포함하며, 콘택트 플러그는 또한, 에칭 정지층 및 제2 층간 유전체 내부로 연장된다. 실시예에서, 본 디바이스는 금속 질화물층 아래의 금속층; 및 금속층 아래에 놓이고 금속층과 접촉하는 게이트 전극을 더 포함한다.
본 개시의 일부 실시예에 따라서, 디바이스는 소스/드레인 영역; 소스/드레인 영역 위에 있고 소스/드레인 영역과 접촉하는 제1 금속 규화물 영역; 제1 금속 규화물 영역 위에 있고 제1 금속 규화물 영역과 접촉하는 콘택트 플러그를 포함하며, 콘택트 플러그는 금속 질화물층; 금속 질화물층 위의 제2 금속 규화물 영역; 및 제2 금속 규화물 영역 위의 알루미늄 영역을 포함한다. 실시예에서, 콘택트 플러그에는 배리어가 없다. 실시예에서, 본 디바이스는 콘택트 에칭 정지층; 콘택트 에칭 정지층 위의 층간 유전체; 및 콘택트 플러그를 에워싸고 콘택트 플러그와 접촉하는 유전체 스페이서를 더 포함하며, 유전체 스페이서는 콘택트 에칭 정지층과 층간 유전체 둘 다의 내부로 연장된다.
전술한 내용은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록, 여러 실시예의 특징을 약술한다. 당업자는, 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위해 그리고/또는 동일한 목적을 수행하기 위해, 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해해야 한다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체, 및 수정을 할 수 있다는 것을 인지해야 한다.
<부기>
1. 방법에 있어서,
유전체층 내에 트렌치를 형성하기 위해 상기 유전체층을 에칭하는 단계;
상기 트렌치 내부로 연장되는 금속층을 퇴적시키는 단계;
상기 금속층의 상부를 금속 질화물층으로 변환하기 위해 상기 금속층에 질화 공정을 수행하는 단계;
금속 산화질화물층을 형성하기 위해 상기 금속 질화물층에 산화 공정을 수행하는 단계;
상기 금속 산화질화물층을 제거하는 단계; 및
콘택트 플러그를 형성하기 위해 상향식(bottom-up) 퇴적 공정을 사용하여 상기 트렌치 내부에 금속 물질을 충전시키는 단계
*를 포함하는, 방법.
2. 제1항에 있어서, 상기 트렌치가 형성된 후에 상기 유전체층 아래의 소스/드레인 영역이 드러나는, 방법.
3. 제2항에 있어서, 상기 질화 공정 후에 그리고 상기 산화 공정 전에, 상기 금속층의 하부를 상기 소스/드레인 영역과 반응시켜 규화물 영역을 형성하기 위해 어닐링 공정을 수행하는 단계를 더 포함하는, 방법.
4. 제1항에 있어서, 상기 금속 산화질화물층이 제거된 후에, 상기 금속 질화물층의 하단부가 상기 트렌치의 하단에 잔존하는, 방법.
5. 제4항에 있어서, 상기 금속 질화물층의 하단부 상에 실리콘층을 선택적으로 퇴적시키는 단계를 더 포함하며, 상기 금속 물질은 상기 실리콘층으로부터 선택적으로 성장되는, 방법.
6. 제5항에 있어서, 상기 실리콘층을 선택적으로 퇴적시키는 단계 이전에, 티타늄 염화물(TiCl4)을 사용하여 상기 금속 질화물층의 하단부를 처리하는 단계를 더 포함하는, 방법.
7. 제1항에 있어서, 상기 금속 질화물층에 수행되는 상기 산화 공정은, 상기 유전체층 위의 상기 금속 질화물층 전부 및 상기 유전체층의 측벽 상의 상기 금속 질화물층 전부가 산화되도록 하며, 상기 트렌치의 하단에 있는 상기 금속 질화물층의 하단부는 상기 산화 공정 후에 잔존하는, 방법.
8. 제1항에 있어서, 상기 금속 산화질화물층을 제거하는 단계 및 상기 금속 물질을 충전시키는 단계는, 동일한 진공 환경 내에서 인-시츄(in-situ) 수행되는, 방법.
9. 디바이스에 있어서,
콘택트 에칭 정지층;
상기 콘택트 에칭 정지층 위의 제1 층간 유전체; 및
상기 콘택트 에칭 정지층 및 상기 제1 층간 유전체 내부로 연장되는 콘택트 플러그 - 상기 콘택트 플러그는,
금속 질화물층;
상기 금속 질화물층 위의 실리콘 함유층; 및
상기 실리콘 함유층 위의 동종(homogeneous) 금속 물질
을 포함함 -
를 포함하는, 디바이스.
10. 제9항에 있어서, 상기 금속 질화물층은 제1 금속을 포함하고, 상기 동종 금속 물질은 상기 제1 금속과는 상이한 제2 금속을 포함하는, 디바이스.
11. 제10항에 있어서, 상기 실리콘 함유층은 알루미늄 규화물을 포함하는, 디바이스.
12. 제9항에 있어서, 상기 실리콘 함유층과 상기 금속 질화물층 사이의 계면에 염소를 더 포함하는, 디바이스.
13. 제12항에 있어서, 상기 금속 질화물층 아래에 놓이는 규화물 영역을 더 포함하며, 상기 실리콘 함유층 및 상기 금속 질화물층 내의 제1 염소 원자 농도는 상기 동종 금속 물질 및 상기 규화물 영역 내의 제2 염소 원자 농도보다 더 높은, 디바이스.
14. 제9항에 있어서, 상기 금속 질화물층은 상기 동종 금속 물질의 측벽 상에서 연장되지 않는, 디바이스.
15. 제9항에 있어서, 상기 동종 금속 물질의 측벽은 상기 제1 층간 유전체의 측벽과 접촉하는, 디바이스.
16. 제9항에 있어서,
상기 제1 층간 유전체 위의 에칭 정지층; 및
상기 에칭 정지층 위의 제2 층간 유전체를 더 포함하며, 상기 콘택트 플러그는 또한, 상기 에칭 정지층 및 상기 제2 층간 유전체 내부로 연장되는, 디바이스.
17. 제9항에 있어서,
상기 금속 질화물층 아래의 금속층; 및
상기 금속층 아래에 놓이고 상기 금속층과 접촉하는 게이트 전극을 더 포함하는, 디바이스.
18. 디바이스에 있어서,
소스/드레인 영역;
상기 소스/드레인 영역 위에 있고 상기 소스/드레인 영역과 접촉하는 제1 금속 규화물 영역; 및
상기 제1 금속 규화물 영역 위에 있고 상기 제1 금속 규화물 영역과 접촉하는 콘택트 플러그 - 상기 콘택트 플러그는,
금속 질화물층;
상기 금속 질화물층 위의 제2 금속 규화물 영역; 및
상기 제2 금속 규화물 영역 위의 알루미늄 영역
을 포함함 -
를 포함하는, 디바이스.
19. 제18항에 있어서, 상기 콘택트 플러그에는 배리어가 없는, 디바이스.
20. 제18항에 있어서,
콘택트 에칭 정지층;
상기 콘택트 에칭 정지층 위의 층간 유전체; 및
상기 콘택트 플러그를 에워싸고 상기 콘택트 플러그와 접촉하는 유전체 스페이서 - 상기 유전체 스페이서는 상기 콘택트 에칭 정지층과 상기 층간 유전체 둘 다의 내부로 연장됨 - 를 더 포함하는, 디바이스.

Claims (9)

  1. 방법에 있어서,
    유전체층 내에 트렌치를 형성하기 위해 상기 유전체층을 에칭하는 단계;
    상기 트렌치 내부로 연장되는 금속층을 퇴적시키는 단계;
    상기 금속층의 표면 부분을 금속 질화물층으로 변환하기 위해 상기 금속층에 질화 공정을 수행하는 단계;
    금속 산화질화물층을 형성하기 위해 상기 금속 질화물층에 산화 공정을 수행하는 단계 - 상기 금속 질화물층에 수행되는 산화 공정은, 상기 유전체층 위의 상기 금속 질화물층의 전부 및 상기 유전체층의 측벽 상의 상기 금속 질화물층의 전부가 산화되도록 하며, 상기 트렌치의 하단에 있는 상기 금속 질화물층의 하단부는 상기 산화 공정 후에 잔존함 - ;
    상기 금속 산화질화물층을 제거하는 단계; 및
    콘택트 플러그를 형성하기 위해 상향식(bottom-up) 퇴적 공정을 사용하여 상기 트렌치 내부에 금속 물질을 충전시키는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 트렌치가 형성된 후에, 상기 유전체층 아래의 소스/드레인 영역이 드러나는(revealed) 것인, 방법.
  3. 제2항에 있어서, 상기 질화 공정 후에 그리고 상기 산화 공정 전에, 상기 금속층의 하부를 상기 소스/드레인 영역과 반응시켜 규화물 영역을 형성하기 위해 어닐링 공정을 수행하는 단계를 더 포함하는, 방법.
  4. 제1항에 있어서, 상기 금속 산화질화물층이 제거된 후에, 상기 금속 질화물층의 하단부가 트렌치의 하단에 잔존하는 것인, 방법.
  5. 제4항에 있어서, 상기 금속 질화물층의 하단부 상에 실리콘층을 선택적으로 퇴적시키는 단계를 더 포함하며, 상기 금속 물질은 실리콘층으로부터 선택적으로 성장되는 것인, 방법.
  6. 제5항에 있어서, 상기 실리콘층을 선택적으로 퇴적시키는 단계 이전에, 티타늄 염화물(TiCl4)을 사용하여 상기 금속 질화물층의 하단부를 처리하는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서,
    상기 금속 산화질화물층을 제거하는 단계 및 상기 금속 물질을 충전시키는 단계는, 동일한 진공 환경 내에서 인-시츄로 수행되는 것인, 방법.
  8. 방법에 있어서,
    유전체층 내에 트렌치를 형성하기 위해 상기 유전체층을 에칭하는 단계;
    상기 트렌치 내로 연장되는 금속층을 퇴적하는 단계;
    상기 금속층의 표면 부분을 금속 질화물층으로 변환하기 위해 상기 금속층에 질화 공정을 수행하는 단계;
    금속 산화질화물층을 형성하기 위해 상기 금속 질화물층에 산화 공정을 수행하는 단계;
    상기 금속 산화질화물층을 제거하는 단계 - 상기 금속 산화질화물층이 제거된 후에, 상기 트렌치의 하단에 상기 금속 질화물층의 하단부가 잔존함 - ;
    상기 금속 질화물층의 하단부 상에 실리콘층을 선택적으로 퇴적하는 단계; 및
    콘택트 플러그를 형성하기 위해 상향식 퇴적 공정을 사용하여 상기 트렌치 내부에 금속 물질을 충전시키는 단계를 포함하고, 상기 금속 물질은 상기 실리콘층을 시드층으로 사용하여 상기 실리콘층으로부터 선택적으로 성장되는 것인, 방법.
  9. 방법에 있어서,
    유전체층의 트렌치 내부로 연장되는 금속층을 퇴적하는 단계 - 상기 트렌치의 하단에서 상기 금속층의 제1 부분은 제1 두께를 갖고, 상기 트렌치 내에 그리고 상기 유전체층의 측벽 상에 있는 상기 금속층의 제2 부분은 상기 제1 두께보다 작은 제2 두께를 가짐 - ;
    금속 질화물층을 형성하기 위해 상기 금속층에 질화 공정을 수행하는 단계;
    금속 산화질화물층을 형성하기 위해 상기 금속 질화물층에 산화 공정을 수행하는 단계 - 상기 금속 질화물층에 수행되는 산화 공정은 상기 유전체층 위의 상기 금속 질화물층 전부 및 상기 유전체층의 측벽 상의 상기 금속 질화물층 전부가 산화되도록 하며, 상기 트렌치의 하단에 있는 상기 금속 질화물층의 하단부는 상기 산화 공정 후에 잔존함 - ;
    상기 금속 산화질화물층을 제거하는 단계; 및
    상향식 퇴적 공정을 사용하여 상기 트렌치를 충전하기 위해 금속 물질을 퇴적하는 단계를 포함하는, 방법.
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