KR102267889B1 - 트랜지스터의 금속 게이트에서의 캡핑 층 - Google Patents

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Abstract

반도체 디바이스를 형성하는 방법은 웨이퍼 내에 게이트 전극을 형성하는 단계를 포함한다. 게이트 전극을 형성하는 단계는, 일 함수 층을 퇴적하는 단계, 일 함수 층이 퇴적된 후에, 실리콘 함유 가스를 사용하여 웨이퍼를 소킹함으로써 웨이퍼 상에 처리를 수행하는 단계, 처리 후에, 일 함수 층 위에 금속 캡핑 층을 형성하는 단계, 및 금속 캡핑 층 위에 충전 금속을 퇴적하는 단계를 포함한다.

Description

트랜지스터의 금속 게이트에서의 캡핑 층{CAPPING LAYERS IN METAL GATES OF TRANSISTORS}
우선권 주장 및 상호 참조
본 출원은 다음의 가출원된 미국 특허 출원: 2018년 9월 28일자로 출원되고 "Capping Layers in Metal Gates of Transistors"이라는 명칭의 출원 제62/738,452호의 이익을 주장하며, 이 출원은 본원에 참조에 의해 통합된다.
금속-산화물-반도체(Metal-Oxide-Semiconductor; MOS) 디바이스는 집적 회로의 기본 구성 요소이다. 기존의 MOS 디바이스는 전형적으로 이온 주입 또는 열 확산과 같은 도핑 동작을 사용하여 p형 또는 n형 불순물로 도핑된 폴리실리콘으로 형성된 게이트 전극을 가진다. 게이트 전극의 일 함수는 실리콘의 대역단(band-edge)으로 조정될 수 있다. n형 금속-산화물-반도체(n-type Metal-Oxide-Semiconductor; NMOS) 디바이스의 경우, 일 함수는 실리콘의 전도대에 근접하도록 조정될 수 있다. p형 금속-산화물-반도체(p-type Metal-Oxide-Semiconductor; PMOS) 디바이스의 경우, 일 함수는 실리콘의 가전자대에 근접하도록 조정될 수 있다. 폴리실리콘 게이트 전극의 일 함수를 조정하는 것은 적절한 불순물을 선택함으로써 달성될 수 있다.
폴리실리콘 게이트 전극을 갖는 MOS 디바이스는 캐리어 공핍 현상을 나타내며, 이는 또한 폴리 공핍 현상으로도 알려져 있다. 폴리 공핍 현상은 인가된 전기장이 게이트 유전체에 가까운 게이트 영역으로부터 캐리어를 스위프(sweep)할 때 발생하여 공핍 층을 형성한다. n-도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비이동 도너 사이트를 포함하고, p-도핑된 폴리실리콘 층에서 공핍 층은 이온화된 비이동 억셉터 사이트를 포함한다. 공핍 현상은 유효 게이트 유전체 두께를 증가시키며, 반도체 표면에 반전 층을 생성하는 것을 더 어렵게 한다.
폴리 공핍 문제는 금속 게이트 전극을 형성함으로써 해결될 수 있으며, 여기서 NMOS 디바이스 및 PMOS 디바이스에 사용되는 금속 게이트는 또한 대역단 일 함수를 가질 수 있다. 따라서, 결과적인 금속 게이트는 NMOS 디바이스 및 PMOS 디바이스의 요건을 충족시키기 위해 복수의 층을 포함한다.
금속 게이트의 형성은 전형적으로 금속 층을 퇴적한 후에, 금속 층의 과잉 부분을 제거하기 위해 화학 기계적 연마(Chemical Mechanical Polish; CMP)를 수행하는 것을 수반한다. 금속 층의 남아있는 부분은 금속 게이트를 형성한다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 19 및 도 20은 일부 실시예에 따른 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 형성에 있어서 중간 스테이지의 사시도 및 단면도를 예시한다.
도 10 내지 도 18은 일부 실시예에 따른 트랜지스터의 게이트 스택의 형성에 있어서 중간 스테이지의 사시도 및 단면도를 예시한다.
도 21 및 도 22는 일부 실시예에 따른 실험 결과를 예시한다.
도 23은 일부 실시예에 따른 FinFET을 형성하기 위한 공정 흐름을 예시한다.
도 24는 일부 실시예에 따른 FinFET을 형성하기 위한 공정 흐름을 예시한다.
아래의 발명개시는 본 발명의 여러 피처들을 구현하는 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래 놓인", "밑", "하부", "위에 놓인", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
대체 게이트를 갖는 트랜지스터 및 이를 형성하는 방법이 다양한 실시예에 따라 제공된다. 트랜지스터를 형성하는 중간 스테이지는 일부 실시예에 따라 예시된다. 일부 실시예의 몇몇의 변형이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 요소들을 지정하기 위해 동일한 참조 번호들이 이용된다. 예시된 실시예에서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 형성은 본 개시의 개념을 설명하기 위한 예로서 사용된다. 평면 트랜지스터가 또한 본 개시의 개념을 채택할 수 있다. 본 개시의 일부 실시예들에 따르면, 실리콘 함유 소킹(soaking)(처리(treatment)) 공정이, 일 함수 층이 형성된 후 및 금속 게이트의 충전 금속이 퇴적되기 전에 수행된다. 실리콘 함유 소킹 공정으로부터 생성된 실리콘 함유 층은 일 함수 층 내의 금속이 상향으로 확산하여 일 함수에 악영향을 미치는 것을 되는 방지하고, 산소가 일 함수 층으로 하향으로 확산되는 것을 방지하는 기능을 가진다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 19 및 도 20은 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 형성에 있어서 중간 스테이지의 사시도 및 단면도를 예시한다. 그들 도면에 도시된 공정들은 또한 도 23에 도시된 공정 흐름(200)에서 개략적으로 반영된다.
도 1에서, 기판(20)이 제공된다. 기판(20)은 벌크 반도체 기판, 반도체-온-인슐레이터(Semiconductor-On-Insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, (예를 들어, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 반도체 기판(20)은 실리콘 웨이퍼와 같은 웨이퍼(10)의 일부일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(Buried Oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 반도체 기판(20)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 1을 추가로 참조하면, 웰 영역(22)이 기판(20) 내에 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200)에서 공정(202)로서 도시된다. 본 개시의 일부 실시예에 따르면, 웰 영역(22)은 인, 비소, 안티몬 등일 수 있는 n형 불순물을 기판(20)으로 주입함으로써 형성된 n형 웰 영역이다. 본 개시의 다른 실시예에 따르면, 웰 영역(22)은 붕소, 인듐 등일 수 있는 p형 불순물을 기판(20)으로 주입함으로써 형성된 p형 웰 영역이다. 결과적인 웰 영역(22)은 기판(20)의 상단 표면까지 연장될 수 있다. n형 또는 p형 불순물 농도는 1018 cm-3 이하, 예를 들어 약 1017 cm-3 내지 약 1018 cm-3의 범위 내일 수 있다.
도 2를 참조하면, 격리 영역(24)은 기판(20)의 상단 표면으로부터 기판(20) 내로 연장되도록 형성된다. 격리 영역(24)은 이하에서 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역으로 대안적으로 지칭된다. 각각의 공정은 도 23에 도시된 공정 흐름(200)에서 공정(204)로서 도시된다. 이웃하는 STI 영역(24) 사이에 있는 기판(20)의 부분은 반도체 스트립(26)으로 지칭된다. STI 영역(24)을 형성하기 위해, 패드 산화물 층(28) 및 하드 마스크 층(30)이 반도체 기판(20) 상에 형성된 후 패터닝된다. 패드 산화물 층(28)은 실리콘 산화물로 형성된 박막일 수 있다. 본 개시의 일부 실시예들에 따르면, 패드 산화물 층(28)은 열 산화 공정으로 형성되며, 여기서 반도체 기판(20)의 상단 표면 층은 산화된다. 패드 산화물 층(28)은 반도체 기판(20)과 하드 마스크 층(30) 사이의 접착 층으로서 작용한다. 패드 산화물 층(28)은 또한 하드 마스크 층(30)을 에칭하기 위한 에칭 정지 층으로서 작용할 수 있다. 본 개시의 일부 실시예에 따르면, 하드 마스크 층(30)은 예를 들어 저압 화학적 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD)을 사용하여 실리콘 질화물로 형성된다. 본 개시의 다른 실시예들에 따르면, 하드 마스크 층(30)은 실리콘의 열 질화, 또는 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)에 의해 형성된다. 하드 마스크 층(30) 상에 포토레지스트(도시되지 않음)가 형성된 후 패터닝된다. 이어서, 하드 마스크 층(30)은 도 2에 도시된 바와 같이 하드 마스크(30)를 형성하기 위해 에칭 마스크로서 패터닝된 포토 레지스트를 사용하여 패터닝된다.
다음에, 패터닝된 하드 마스크 층(30)은 패드 산화물 층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되며, 이어서 기판(20)에서 생성된 트렌치를 유전체 재료(들)로 채운다. 유전체 재료의 과잉 부분을 제거하기 위해 화학 기계적 연마(Chemical Mechanical Polish; CMP) 공정 또는 기계적 연마 공정과 같은 평탄화 공정이 수행되어 유전체 재료의 과잉 부분을 제거하고, 유전체 재료(들)의 남아있는 부분은 STI 영역(24)이다. STI 영역(24)은 기판(20)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있는, 라이너 유전체(도시되지 않음)를 포함할 수 있다. 라이너 유전체는 또한 예를 들어 원자 층 증착(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD) 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD)을 사용하여 형성된 퇴적된 실리콘 산화물 층, 실리콘 질화물 층 등일 수 있다. STI 영역(24)은 또한 라이너 산화물 위의 유전체 재료를 포함할 수 있고, 이 유전체 재료는 유동형 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀-온 코팅 등을 사용하여 형성될 수 있다. 라이너 유전체 위의 유전체 재료는 일부 실시예에 따라 실리콘 산화물을 포함할 수 있다.
하드 마스크(30)의 상단 표면과 STI 영역(24)의 상단 표면은 실질적으로 서로 평평할 수 있다. 반도체 스트립(26)은 이웃하는 STI 영역(24) 사이에 있다. 본 개시의 일부 실시예에 따르면, 반도체 스트립(26)은 원래 기판(20)의 일부이므로, 반도체 스트립(26)의 재료는 기판(20)의 재료와 동일하다. 본 개시의 대안적인 실시예에서, 반도체 스트립(26)은 STI 영역(24) 사이에 있는 기판(20)의 부분을 에칭하여 리세스를 형성하고, 에피택시를 수행하여 리세스 내에 다른 반도체 재료를 재성장함으로써 형성된 대체 스트립이다. 따라서, 반도체 스트립(26)은 기판(20)과는 상이한 반도체 재료로 형성된다. 일부 실시예에 따르면, 반도체 스트립(26)은 실리콘 게르마늄, 실리콘 탄소 또는 III-V 화합물 반도체 재료로 형성된다.
도 3을 참조하면, STI 영역(24)이 리세스되어, 반도체 스트립(26)의 상단 부분이 STI 영역(24)의 남아있는 부분의 상단 표면(24A)보다 높게 돌출되어 돌출 핀(36)을 형성한다. 각각의 공정은 도 23에 도시된 공정 흐름(200)에서 공정(206)으로서 예시된다. 에칭은 건식 에칭 공정을 사용하여 수행될 수 있으며, 예를 들어 HF3 및 NH3이 에칭 가스로서 사용된다. 에칭 공정 동안, 플라즈마가 생성될 수 있다. 아르곤이 또한 포함될 수 있다. 본 개시의 대안적인 실시예에 따르면, STI 영역(24)의 리세스는 습식 에칭 공정을 사용하여 수행된다. 에칭 화학 물질은 예를 들어 HF를 포함할 수 있다.
상기 예시된 실시예에서, 핀은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기-정렬 공정을 결합하여, 단일 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 예를 들어 작은 피치를 갖는 패턴을 생성할 수 있게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기-정렬 공정을 사용하여 패터닝된 희생 층과 나란히 형성된다. 희생 층은 그 후 제거되고, 남아있는 스페이서 또는 맨드릴(mandrel)이 그 후 핀을 패터닝하기 위해 사용될 수 있다.
도 4를 참조하면, 더미 게이트 스택(38)은 (돌출) 핀(36)의 상단 표면 및 측벽 상에 연장되도록 형성된다. 각각의 공정은 도 23에 도시된 공정 흐름(200)에서 공정(208)로서 도시된다. 더미 게이트 스택(38)은 더미 게이트 유전체(40) 및 더미 게이트 유전체(40) 위의 더미 게이트 전극(42)을 포함할 수 있다. 더미 게이트 전극(42)은 예를 들어 폴리실리콘을 사용하여 형성될 수 있고, 다른 재료가 또한 사용될 수 있다. 더미 게이트 스택(38) 각각은 또한 더미 게이트 전극(42) 위에 하나의(또는 복수의) 하드 마스크 층(44)을 포함할 수 있다. 하드 마스크 층(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(38)은 단일 하나의 또는 복수의 돌출 핀(36) 및/또는 STI 영역(24)을 교차할 수 있다. 더미 게이트 스택(38)은 또한 돌출 핀(36)의 길이 방향에 직교하는 길이 방향을 가진다.
다음으로, 게이트 스페이서(46)는 더미 게이트 스택(38)의 측벽 상에 형성된다. 각각의 공정은 또한 도 23에 도시된 공정 흐름(200)에서 공정(208)로서 도시된다. 본 개시의 일부 실시예에 따르면, 게이트 스페이서(46)는 실리콘 질화물, 실리콘 탄질화물 등의 유전체 재료(들)로 형성되며, 단층 구조 또는 복수의 유전체층을 포함하는 다층 구조를 가질 수 있다.
그 후, 더미 게이트 스택(38) 및 게이트 스페이서(46)에 의해 덮이지 않은 돌출 핀(36)의 부분을 에칭하기 위해 에칭 공정이 수행되어, 도 5에 도시된 구조물을 생성한다. 각각의 공정은 도 23에 도시된 공정 흐름(200)에서 공정(210)으로서 예시된다. 리세스는 이방성일 수 있고, 따라서 더미 게이트 스택(38) 및 게이트 스페이서(46) 바로 아래에 있는 핀(36)의 부분은 보호되고 에칭되지 않는다. 일부 실시예에 따라, 리세스된 반도체 스트립(26)의 상단 표면은 STI 영역(24)의 상단 표면(24A)보다 낮을 수 있다. 그에 따라, 리세스(50)가 형성된다. 리세스(50)는 더미 게이트 스택(38)의 양 측 상에 위치된 부분 및 돌출 핀(36)의 남아있는 부분들 사이의 부분을 포함한다.
다음에, 에피택시 영역(소스/드레인 영역)(54)은 리세스(50) 내에 반도체 재료를 (에피택시를 통해) 선택적으로 성장시킴으로써 형성되며, 도 6의 구조물을 생성한다. 각각의 공정은 도 23에 도시된 공정 흐름(200)에서 공정(212)으로서 예시된다. 결과적인 FinFET이 p형 FinFET인지 또는 n형 FinFET인지에 따라, p형 또는 n형 불순물이 에피택시의 진행과 함께 인시튜(in-situ) 도핑될 수 있다. 예를 들어, 결과적인 FinFET이 p형 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB) 또는 실리콘 붕소(SiB)가 성장될 수 있다. 반대로, 생성된 FinFET이 n형 FinFET인 경우, 실리콘 인(SiP) 또는 실리콘 탄소 인(SiCP)이 성장될 수 있다. 본 개시의 대안적인 실시예에 따르면, 에피택시 영역(54)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP와 같은 III-V 화합물 반도체, 또는 이들의 조합, 또는 이들의 다층을 포함한다. 리세스(50)가 에피택시 영역(54)으로 충전된 후, 에피택시 영역(54)의 추가 에피택셜 성장은 에피택시 영역(54)이 수평으로 확장되게 하여 패싯이 형성될 수 있다. 에피택시 영역(54)의 추가 성장은 또한 이웃하는 에피택시 영역(54)이 서로 병합되게 할 수 있다. 보이드(에어 갭)(56)이 생성될 수 있다. 본 개시의 일부 실시예에 따르면, 에피택시 영역(54)의 상단 표면이 여전히 물결 모양(wavy)일 때, 또는 도 6에 도시된 바와 같이 에피택시 영역(54) 상에 추가 성장함으로써 달되는, 병합된 에피택시 영역(54)의 상단 표면이 평면이 될 때, 에피택시 영역(54)의 형성이 마무리될 수 있다.
에피택시 단계 후에, 에피택시 영역(54)은 p형 또는 n형 불순물로 추가로 주입되어, 참조 번호 54를 사용하여 또한 표시되는 소스 및 드레인 영역을 형성할 수 있다. 본 개시의 실시예에 따르면, 에피택시 영역(54)이 에피택시 동안 p형 또는 n형 불순물로 인시투 도핑될 때 주입 단계는 스킵(skip)된다.
도 7a는 콘택 에칭 중지 층(Contact Etch Stop Layer; CESL)(58) 및 층간 유전체(Inter-Layer Dielectric; ILD)(60)의 형성 후의 구조물의 사시도를 도시한다. 각각의 공정은 도 23에 도시된 공정 흐름(200)에서 공정(214)으로서 예시된다. CESL(58)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있으며, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(60)는 예를 들어 FCVD, 스핀-온 코팅, CVD 또는 다른 퇴적 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(60)는 테트라 에틸 오르토 실리케이트(Tetra Ethyl Ortho Silicate; TEOS) 산화물, 인-실리케이트 유리(Phospho-Silicate Glass; PSG), 붕소-실리케이트 유리(Boro-Silicate Glass; BSG), 붕소-도핑된 인-실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG) 등과 같은 실리콘 산화물 기반의 재료일 수 있는 산소 함유 유전체 재료로 형성될 수 있다. CMP 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 ILD(60), 더미 게이트 스택(38) 및 게이트 스페이서(46)의 상단 표면이 서로 평평하게 되도록 수행될 수 있다.
도 7b는 더미 게이트 스택(38)이 도시된 도 7a의 참조 단면 7B-7B를 도시한다. 다음으로, 하드 마스크 층(44), 더미 게이트 전극(42) 및 더미 게이트 유전체(40)를 포함하는 더미 게이트 스택(38)이 에칭되어 도 8에 도시된 바와 같이, 게이트 스페이서(46) 사이에 트렌치(62)를 형성한다. 각각의 공정은 도 23에 도시된 공정 흐름(200)에서 공정(216)으로서 예시된다. 돌출 핀(36)의 상단 표면 및 측벽은 트렌치(62)에 노출된다. 다음으로, 도 9a 및 도 9b에 도시된 바와 같이, 대체 게이트 스택(72)이 트렌치(62)(도 8) 내에 형성된다. 도 9b는 도 9a의 기준 단면 9B-9B를 도시한다. 각각의 공정은 도 23에 도시된 공정 흐름(200)에서 공정(218)으로서 예시된다. 대체 게이트 스택(72)은 게이트 유전체(68) 및 대응하는 게이트 전극(70)을 포함한다.
본 개시의 일부 실시예들에 따르면, 게이트 유전체(68)는 그 하부로서 계면 층(Interfacial Layer; IL)(64)을 포함한다. IL(64)은 돌출 핀(36)의 노출된 표면 상에 형성된다. IL(64)은 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있으며, 이는 돌출 핀(36)의 열 산화, 화학적 산화 공정 또는 퇴적 공정을 통해 형성된다. 게이트 유전체(68)는 또한 IL(64) 위에 형성된 하이-k 유전체 층(66)을 포함할 수 있다. 하이-k 유전체 층(66)은 하프늄 산화물, 란타늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은 하이-k 유전체 재료를 포함한다. 하이-k 유전체 재료의 유전 상수(k값)는 3.9보다 높고, 약 7.0보다 높을 수 있고, 때로는 21.0 이상으로 높을 수 있다. 하이-k 유전체 층(66)은 IL(64) 위에 놓이고 IL(64)과 접촉할 수 있다. 하이-k 유전체 층(66)은 컨포멀 층으로서 형성되고, 돌출 핀(36)의 측벽 및 게이트 스페이서(46)의 상단 표면 및 측벽 상에 연장된다. 본 개시의 일부 실시예들에 따르면, 하이-k 유전체 층(66)은 ALD, CVD, PECVD, 분자 빔 증착(Molecular-Beam Deposition; MBD) 등을 사용하여 형성된다.
도 9b를 더욱 참조하면, 게이트 전극(70)은 게이트 유전체(68) 상에 형성된다. 게이트 전극(70)은 컨포멀 층으로서 형성될 수 있는 복수의 금속 함유 층(74), 및 복수의 금속 함유 층(74)에 의해 충전되지 않은 나머지를 충전하는 충전 금속 영역(76)을 포함할 수 있다. 금속 함유 층(74)은 배리어 층, 배리어 층 위의 일 함수 층, 및 일 함수 층 위의 하나 또는 복수의 금속 캡핑 층을 포함할 수 있다. 금속 함유 층(74)의 상세한 구조는 도 10 내지 18을 참조하여 논의된다.
도 9b는 핀(36)의 일부분, 게이트 유전체(68)의 일부분, 금속 함유 층(74)의 일부분, 및 충전 금속 영역(76)의 일부분이 포함된 영역(78)을 개략적으로 도시한다. 도 10 내지 17은 일부 실시예에 따라 영역(78) 내로 연장되는 피처의 형성을 도시한다. 각각의 공정 흐름은 도 24에 도시된 바와 같이 공정 흐름(300)으로서 도시된다.
도 10 내지 도 17에 도시된 공정은 게이트 스택의 형성에서 구현될 수 있는 가능한 공정을 포함하는 것으로 인지된다. 본 개시의 일부 실시예들에 따르면, 이들 공정의, 전부는 아니지만, 일부가 수행되고, 결과적인 구조는 도 17에 도시된 바와 같이 도시된 피처들의, 전부는 아니지만, 일부를 포함한다. 가능한 조합이 논의될 것이다. 공정이 형성되지 않으면, 스킵된 공정/층 바로 위에 있는 각각의 상부 층은 스킵된 공정/층 바로 아래에 있는 각각의 하부 층과 접촉할 것이다.
도 10을 참조하면, IL(64)이 돌출 핀(36) 상에 형성된다. 하이-k 유전체 층(66)이 IL(64) 위에 형성된다. 일부 실시예에 따르면, 접착 층(확산 방지층이기도 함)(119)은 하이-k 유전체 층(66) 위에 형성된다. 접착 층(119)은 TiN 또는 티타늄 실리콘 질화물(Titanium Silicon Nitride; TSN)로 형성될 수 있다. TiN 층은 ALD 또는 CVD를 사용하여 형성될 수 있고, TSN 층은 예를 들어 ALD를 사용하여 형성되는, 교호하여 퇴적된 TiN 층 및 SiN 층을 포함할 수 있다. TiN 층과 SiN 층은 매우 얇기 때문에, 이들 층은 서로 구별하는 것이 가능하지 않을 수 있고, 따라서 TSN 층으로 지칭된다.
일 함수 층(120)은 접착 층(119) 위에 형성된다. 일 함수 층(120)은 게이트의 일 함수를 결정하고, 적어도 하나의 층 또는 상이한 재료로 형성된 복수의 층을 포함한다. 일 함수 층의 재료는 각각의 FinFET이 n형 FinFET인지 또는 p형 FinFET인지에 따라 선택된다. 예를 들어, FinFET이 n형 FinFET인 경우, 일 함수 층(120)은 TaN 층 및 TaN 층 위의 티타늄 알루미늄(TiAl) 층을 포함할 수 있다. FinFET이 p형 FinFET인 경우, 일 함수 층(120)은 TaN 층, TaN 층 위의 TiN 층, 및 TiN 층 위의 TiAl 층을 포함할 수 있다. 일 함수 층은, 또한 고려될 수 있는 상이한 재료를 포함할 수 있다는 것이 이해된다.
본 개시의 일부 실시예에 따르면, 금속 캡핑 층(122)은 도 11에 도시된 바와 같이 일 함수 층(120) 위에 형성된다. 각각의 공정은 도 24에 도시된 공정 흐름(300)에서 공정(302)으로서 예시된다. 일부 실시예들에 따라, 금속 캡핑 층(122)은 TiN과 같은 금속 질화물로 형성될 수 있고, TaN과 같은 다른 재료들이 사용될 수 있다. 다른 실시예에 따르면, 금속 캡핑 층(122)은 금속 질화물을 포함하고, TaN을 포함하지 않는다. 일부 실시예들에 따르면, 금속 캡핑 층(122)은 ALD를 사용하여 형성된다. 금속 캡핑 층(122)의 두께는 약 5Å 내지 약 60Å의 범위 내일 수 있다. 대안적인 실시예에 따르면, 금속 캡핑 층(122)의 형성은 스킵되고, 도 11 및 도 12에 도시된 소킹 단계는 일 함수 층(120) 상에 직접 수행될 수 있다. 따라서, 금속 캡핑 층(122)은 그것이 형성되거나 형성되지 않을 수 있음을 나타내기 위해 점선을 사용하여 예시된다.
도 11은 가스 전구체를 사용하는 금속 또는 염소 함유 가스 소킹 공정을 도시한다. 일부 실시예에 따르면, 전구체는 티타늄 함유 가스 및/또는 염소계 가스를 포함한다. 예를 들어, 전구체는 공정 가스로서 TiCl4를 포함할 수 있다. TiCl4가 사용될 때, 대응하는 소킹 공정은 또한 TiCl4 소킹 공정으로 지칭될 수 있다. 각각의 공정은 도 24에 도시된 공정 흐름(300)에서 공정(304)으로서 예시된다. 이 공정은 금속 캡핑 층(122)이 형성되지 않을 때 이점이 있을 수 있고, 금속 또는 염소 함유 가스 소킹이 일 함수 층(120) 상에 수행되며 일 함수 층(120)은 TiCl4에 노출된다. 일부 실시예들에 따르면, 가스인 TiCl4는 웨이퍼(10)를 소킹하기 위해 제공되며, 여기서 일 함수 층(120) 또는 금속 캡핑 층(122)은 노출된다. 금속 또는 염소 함유 가스 소킹 동안, 웨이퍼(10)는 예를 들어 약 200℃ 내지 약 500℃ 범위 내의 온도로 가열된다. 플라즈마는 생성되지 않는다. 소킹 지속 시간은 약 5초보다 클 수 있다. TiCl4 소킹은 결과의 분자(예를 들어 TiCl3 분자)가 하부 일 함수 층(120)의 댕글링 본드에 연결되게 한다. 금속 캡핑 층(122)이 형성되는 일부 실시예에 따르면, 금속 또는 염소 함유 가스 소킹 공정이 수행되거나 스킵될 수 있다. 금속 또는 염소 함유 가스 소킹 공정은 후속 실리콘 함유 가스 소킹에서 제공되는 실리콘 함유 가스가 일 함수 층(20)에 대해 양호한 접착성을 갖지 않기 때문에 하부 일 함수 층(120)에 대한 실리콘의 본딩을 개선하기 위해 사용된다. TiCl4 소킹와 비교하여, Ti 및 Cl 함유 분자는 일 함수 층(120)에 부착되고, 이후에 적용된 실리콘 함유 분자는 TiCl4의 Ti 원자에 양호한 본딩을 가진다. 따라서, 이후에 논의되는 실리콘 함유 가스 처리가 일 함수 층(120)에서 수행될 때, TiCl4는 실리콘 함유 분자의 일 함수 층(120)에 대한 본딩을 개선하기 위해 사용된다.
금속 캡핑 층(122)의 형성이 스킵되는 일부 실시예에 따르면, 소킹 공정에 사용되는 전구체는, 일 함수 층(120)의 형성 후에 사용되는 대신에, 일 함수 층(120)이 형성될 때 동시에 전도될 수 있다.
도 12는 SiH4, Si2H6 등일 수 있는 실리콘 함유 가스 또는 이들의 조합을 사용하는 열적 소킹 공정을 예시한다. 각각의 공정은 도 24에 도시된 공정 흐름(300)에서 공정(306)으로 도시된다. 실리콘 함유 가스 소킹 동안, 웨이퍼(10)는 예를 들어 SiH4가 사용되는 경우 약 200℃ 내지 약 550℃ 범위 내의 온도로 가열되고, Si2H6가 사용되는 경우 약 200℃ 내지 약 500℃ 범위 내의 더 높은 온도로 가열된다. 플라즈마는 생성되지 않는다. 소킹 지속 시간은 약 30초 내지 약 600초 범위 내일 수 있다. 금속 또는 염소 함유 가스 소킹 공정이 공정 가스로서 TiCl4를 사용하여 수행되는 실시예에서, 도 12의 도시된 표면에 얇은 실리콘 및 티타늄 풍부 층이 형성될 수 있다. 금속 또는 염소 함유 가스 소킹이 수행되지 않으면, Si 원자는 일 함수 층(120) 또는 금속 캡핑 층(122)에 부착된다.
도 12는 Ti0Cl4 소킹이 수행된 경우 실리콘 및 수소 원자, 및 가능한 티타늄 및 염소 원자를 포함하는 부착된 실리콘 함유 분자를 나타내는 실리콘 함유 층(124)을 개략적으로 도시한다.
일 함수 층(120)의 형성, 금속 캡핑 층(122)의 형성, 금속 또는 염소 함유 가스 소킹 공정, 및 실리콘 함유 가스 소킹 공정은 인-시튜 수행되므로 이들 공정 사이에 진공 브레이크(vacuum break)가 발생되지 않는다. 이들 공정은 동일한 진공 환경을 갖는 동일한 플랫폼 내에 있는 상이한 공정 챔버에서 수행될 수 있다.
도 13을 참조하면, 실리콘 함유 가스 소킹 후, 진공 브레이크가 수행될 수 있다. 각각의 공정은 도 24에 도시된 공정 흐름(300)에서 공정(308)으로서 예시된다. 실리콘 함유 층(124)이 공기에 노출된 결과로서, 실리콘 함유 층(124)은 산화되어 도 13에 도시된 바와 같이 실리콘 산화물 층(124')을 형성한다. 후속 열 공정에서, 이웃하는 층들 내의 요소는 실리콘 산화물 층(124')으로 확산될 수 있음을 이해해야 한다. 따라서, 층(124')은 실리콘 산화물 층으로 지칭되지만, 실제로는 다른 원소를 포함하는 실리콘 및 산소 풍부 층이고, 실리콘 및 산소 풍부 층의 실리콘 및 산소 원자 백분율은 실리콘 및/또는 산소를 처음에 포함하지 않는 이웃하는 층 내의 대응하는 실리콘 및 산소 원자 백분율보다 높을 수 있다.
도 14는 금속 캡핑 층(126)의 형성을 도시한다. 각각의 공정은 도 24에 도시된 공정 흐름(300)에서 공정(310)으로서 예시된다. 금속 캡핑 층(126)의 형성 방법, 재료, 두께 등이 금속 캡핑 층(122)의 후보 방법, 후보 재료, 후보 두께로부터 선택될 수 있다. 세부 사항은 반복되지 않는다.
대안적인 실시예에 따르면, 실리콘 함유 가스 소킹 후와 금속 캡핑 층(126)의 형성 전에 진공 브레이크를 수행하는 대신에, 금속 캡핑 층(126)의 형성 후에 진공 브레이크가 수행될 수 있고, 금속 캡핑 층(126)는 실리콘 함유 층(124) 위에 있고 실리콘 함유 층(124)과 접촉한다. 각각의 공정은 공정(310' 및 308')으로 도시된다. 금속 캡핑 층(126)은, 예를 들어 약 5Å 내지 60Å의 범위 내로 매우 얇기 때문에, 산소는 금속 캡핑 층(126)을 관통하고, 실리콘 함유 층(124)은 산화되어 실리콘 산화물 층(124')을 형성한다.
도 15는 선택적 제 2 실리콘 함유 가스 소킹 공정을 도시한다. 각각의 공정은 도 24에 도시된 공정 흐름(300)에서 공정(312)으로서 예시된다. 제 2 실리콘 함유 가스 소킹 공정이 도 12를 참조하여 논의된 제 1 실리콘 함유 가스 소킹 공정와 유사한 공정 조건을 사용하여 수행될 수 있다. 이에 따라, 금속 캡핑 층(126)의 댕글링 본드를 종단시키기 위해 실리콘 함유 층(128)이 형성된다. 제 2 SiH4 소킹 공정이 진공 챔버에서 수행된다. 본 개시의 일부 실시예에 따르면, 제 2 실리콘 함유 가스 소킹 공정 후에[그리고 금속 캡핑 층(130)의 형성 전에] 진공 브레이크가 수행되어 실리콘 함유 층(128)을 도 16에 도시된 바와 같이 실리콘 산화물 층(128')으로 변환한다. 각각의 공정은 도 24에 도시된 공정 흐름(300)에서 공정(314)으로서 예시된다.
도 16은 금속 캡핑 층(130)의 선택적 형성을 도시한다. 각각의 공정은 도 24에 도시된 공정 흐름(300)에서 공정(316)으로서 예시된다. 금속 캡핑 층(130)의 형성 방법, 재료, 두께 등은 금속 캡핑 층(122)을 형성하기 위한 후보 방법, 후보 재료, 후보 두께 등으로부터 선택될 수 있다. 따라서, 세부 사항은 반복되지 않는다. 일부 실시예들에 따르면, 실리콘 함유 가스 소킹 공정(도 16) 후와 금속 캡핑 층(130)의 형성 전에 진공 브레이크를 수행하는 대신에, 금속 캡핑 층(130)의 형성 후에 진공 브레이크가 수행될 수 있다. 각각의 공정은 도 24에 도시된 공정 흐름(300)에서 공정(316' 및 314')으로서 도시된다. 진공 브레이크의 결과로서, 산소는 금속 캡핑 층(130)을 통해 침투하여 실리콘 함유 층(128)(도 15)을 실리콘 산화물 층(128)(도 16)으로 변환한다. 실리콘 산화물 층(128') 및 금속 캡핑 층(130)은 이들 층이 형성되거나 형성되지 않을 수 있음을 나타내기 위해 점선을 사용하여 예시된다. 층(119, 120, 122, 124', 126, 128' 및 130)의 조합은 도 9b의 적층된 층(74)에 대응한다.
도 17은 도 9b의 충전 금속 영역(76)에 대응하는 충전 금속 영역(132)의 형성을 도시한다. 각각의 공정은 도 24에 도시된 공정 흐름(300)에서 공정(318)으로서 예시된다. 일부 실시예에 따르면, 충전 금속 영역(132)은 텅스텐 또는 코발트로 형성되며, 이는 ALD, CVD 등을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, WF6 및 SiH4는 텅스텐을 증착하기 위한 공정 가스로서 사용된다. 충전 금속 영역(132)의 형성 후에, 도 17에 도시된 바와 같이 퇴적된 층의 과잉 부분을 제거하기 위해 평탄화 공정이 수행되어, 결과적으로 도 9a 및 도 9b에 도시된 바와 같은 게이트 스택(72)이 될 수 있다. 각각의 평탄화 공정은 도 24에 도시된 공정 흐름(300)에서 공정(320)으로서 예시된다. 설명 전반에 걸쳐, 층(122, 124', 126, 128', 및 130)을 포함할 수 있는, 일 함수 층(120)과 충전 금속 영역(132) 사이의 층들은 총괄적으로 복합 차단(composite blocking) 층으로 지칭된다.
도 1 내지 17은 복수의 가능한 공정들을 도시하며, 일부 실시예에서 공정들의 일부는 선택적이다. 따라서, 복수의 공정 흐름을 구현하기 위해 이들 후보 공정을 형성하기 위해 복수의 공정이 선택될 수 있다. 결과적으로, 상이한 조합의 층들을 갖는 복수의 게이트 스택이 형성될 수 있다. 가능한 공정 중 일부는 이하 설명된다.
제 1 후보 공정에서, 공정 시퀀스는 일 함수 층(120) 상에 금속 캡핑 층(122)을 형성하는 단계, 실리콘 함유 가스 소킹 공정을 수행하는 단계[실리콘 함유 층(124)이 형성됨], 금속 캡핑 층(126)을 형성하는 단계, 진공 브레이크를 수행하는 단계, 및 충전 금속 영역(132)을 형성하는 단계를 포함한다. 각각의 게이트 스택은 일 함수 층(120), 금속 캡핑 층(122), 실리콘 산화물 층(124'), 금속 캡핑 층(126) 및 충전 금속 영역(132)을 포함할 수 있다.
제 2 후보 공정에서, 공정 시퀀스는 일 함수 층(120) 상에 금속 캡핑 층(122)을 형성하는 단계, 실리콘 함유 가스 소킹 공정을 수행하는 단계[실리콘 함유 층(124)이 형성됨], 진공 브레이크를 수행하는 단계, 금속 캡핑 층(126)을 형성하는 단계, 및 충전 금속 영역(132)을 형성하는 단계를 포함한다. 각각의 게이트 스택은 제 1 후보 공정에 의해 형성된 게이트 스택과 동일하고, 일 함수 층(120), 금속 캡핑 층(122), 실리콘 산화물 층(124'), 금속 캡핑 층(126), 및 충전 금속 영역(132)을 또한 포함한다.
제 3 후보 공정에서, 공정 시퀀스는 일 함수 층(120)에 대해 금속 또는 염소 함유 가스 소킹 공정을 수행하는 단계, 실리콘 함유 가스 소킹 공정을 수행하는 단계[실리콘 함유 층(124)이 형성됨], 진공 브레이크를 수행하는 단계, 금속 캡핑 층(126)을 형성하는 단계, 및 충전 금속 영역(132)을 형성하는 단계를 포함한다. 각각의 게이트 스택은 일 함수 층(120), 실리콘 산화물 층(124')(Ti 및 Cl 원자를 가짐), 금속 캡핑 층(126), 및 충전 금속 영역(132)을 포함할 수 있다.
제 4 후보 공정에서, 공정 시퀀스는 일 함수 층(120)에 대해 금속 또는 염소 함유 가스 소킹 공정을 수행하는 단계, 실리콘 함유 가스 소킹 공정을 수행하는 단계[실리콘 함유 층(124)이 형성됨], 진공 브레이크를 수행하는 단계, 및 충전 금속 영역(132)을 형성하는 단계를 포함한다. 각각의 게이트 스택은 제 3 후보 공정에 의해 형성된 게이트 스택과 동일하며, 일 함수 층(120), 실리콘 산화물 층(124')(Ti 및 Cl 원자를 가짐), 금속 캡핑 층(126) 및 충전 금속 영역(132)을 포함할 수 있다.
제 5 후보 공정에서, 공정 시퀀스는 일 함수 층(120)에 대해 금속 또는 염소 함유 가스 소킹 공정을 수행하는 단계, 실리콘 함유 가스 소킹 공정을 수행하는 단계, 금속 캡핑 층(126)을 형성하는 단계, 진공 브레이크를 수행하는 단계, 추가적인 실리콘 함유 가스 소킹 공정을 수행하는 단계[실리콘 함유 층(128)이 형성됨], 금속 캡핑 층(130)을 형성하는 단계, 진공 브레이크를 수행하는 단계, 및 충전 금속 영역(132)을 형성하는 단계를 포함한다. 각각의 게이트 스택은 일 함수 층(120), 실리콘 산화물 층(124')(Ti 및 Cl 원자를 가짐), 금속 캡핑 층(126), 실리콘 산화물 층(128'), 금속 캡핑 층(130) 및 충전 금속 영역(132)을 포함할 수 있다.
도 18은 대안적인 실시예에 따른 게이트 스택의 형성을 도시한다. 일부 실시예에 따르면, TSN 층(134)은 일 함수 층(120) 위에, 가능한 일 함수 층(120)에 접촉하여 형성된다. 일부 실시예에 따르면, TSN 층(134)은 하나 또는 복수의 사이클을 수행함으로써 형성되며, 각각의 사이클은 ALD 사이클(들)을 통해 TiN 층을 형성하는 것, 이어서 ALD 사이클(들)을 통해 SiN 층을 형성하는 것을 포함한다. 결과적인 TSN 층이 어떻게 형성되는지를 개략적으로 설명하기 위해, TiN 층 및 SiN 층은 각각 134A 및 134B로서 개략적으로 도시된다. 그러나, TiN 층과 SiN은 실제로 함께 혼합되며, 그들의 작은 두께로 인해 서로 구별될 수 없고, 서로 구별되지 않을 수 있다는 것이 이해된다. 상호 확산(inter-diffusion)으로 인해 때때로 서로 구별하기 어려운 복수의 교호하는 TiN 층 및 SiN 층이 있을 수 있으며, 따라서 조합하여 TSN 층(134)으로 지칭된다. 충전 금속 영역(132)은 TSN 층(134) 위에 있고 TSN 층(134)과 접촉한다. 이들 실시예에 따르면, TSN 층(134) 내의 실리콘은 산소가 하향하여 확산되는 것, 일 함수 층(120) 내의 금속이 상향하여 확산하는 것, 및 불소[충전 금속 영역(132)의 형성 중에 도입됨]가 일 함수 층(120) 내로 하향하여 확산되는 것을 차단하는 기능을 가진다.
도 19는 일부 실시예에 따른 하드 마스크(80)의 형성을 도시한다. 각각의 공정은 도 23에 도시된 공정 흐름(200)에서 공정(220)으로서 예시된다. 하드 마스크(80)의 형성은 게이트 스페이서(46) 사이에 리세스가 형성되도록 게이트 스택(72)에 에칭 공정을 수행하는 단계, 리세스를 유전체 재료로 충전하는 단계, 그 후 유전체 재료의 과잉 부분을 제거하기 위해 CMP 공정 또는 기계적 연삭 공정와 같은 평탄화 공정을 수행하는 단계를 포함할 수 있다. 하드 마스크(80)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산소-탄소-질화물 등으로 형성될 수 있다.
도 20은 소스/드레인 콘택 플러그(82)의 형성을 도시한다. 각각의 공정은 도 23에 도시된 공정 흐름(200)에서 공정(222)으로서 예시된다. 소스/드레인 콘택 플러그(82)의 형성은 ILD(60)를 에칭하여 CESL(58)의 하부 부분을 노출시키는 단계, 및 그 후 소스/드레인 영역(54)을 드러내기 위해 CESL(58)의 노출된 부분을 에칭하는 단계를 포함한다. 후속 공정에서, 금속 층(예를 들어, Ti 층)이 퇴적되고 콘택 개구부 내로 연장된다. 금속 질화물 캡핑 층이 형성될 수 있다. 그 후, 어닐링 공정이 수행되어 도 20에 도시된 바와 같이 금속층을 소스/드레인 영역(54)의 상단 부분과 반응시켜 실리사이드 영역(84)을 형성한다. 다음으로, 이전에 형성된 금속 질화물 층이 제거하지 않고 남거나, 또는 이전에 형성된 금속 질화물 층이 제거되고, 이어서 새로운 금속 질화물 층(예를 들어 티타늄 질화물 층)이 퇴적된다. 그 다음, 텅스텐, 코발트 등과 같은 충전 금속 재료가 콘택 개구부 내에 충전되고, 이어서 과잉 재료를 제거하기 위한 평탄화가 후속되어, 소스/드레인 콘택 플러그(82)를 생성한다. 게이트 콘택 플러그(도시되지 않음)는 각각의 하드 마스크(80)의 일부분을 관통하도록 형성되어 게이트 전극(70)에 접촉한다. 그러므로, 하나의 FinFET과 병렬로 연결될 수 있는 FinFET(86)이 형성된다.
도 21 내지 24는 본 개시의 실시예에 따른 복합 차단 층의 효과를 보여주는 실험 결과를 도시한다. X축은 결합 에너지를 나타낸다. Y축은 상이한 결합 에너지에서의 신호 강도 값을 나타낸다. 도 21은 Al-O 및 Al-C의 특징적인 결합 에너지가 도시된, 알루미늄의 결합 에너지를 도시한다. 라인(140, 142, 144 및 146)은 캡핑 층이 얇은(thin) TSN 층, 10Å TiN 층, 19Å TiN 층, 및 37Å TiN 층으로 각각 형성되었을 때 얻어진다. 결과는 라인(140)이, 산소가 얇은 TSN 층을 통해 침투하여 일 함수 층(TiAl를 가짐)에서 알루미늄과의 본딩을 형성함을 나타내는, 강한 Al-O 신호를 가진다고 나타낸다. 얇은 TSN 층이 산소를 차단하는데 효과가 있지만 차단 능력이 충분하지 않음을 나타내는, 뚜렷한 Al-C 신호가 존재한다. 라인(142)의 경우, Al-O 신호는 더 약하고 Al-C 신호는 더 강하다. 라인(144 및 146)은 훨씬 더 약한 Al-O 신호 및 더 강한 Al-C 신호를 가진다. 이는 TiN 캡핑 층의 두께가 증가함에 따라 산소 침투가 적기 때문에 Al-O가 적게 형성되고 더 많은 Al-C가 남아 있음을 나타낸다. 결과는 TiN 캡핑 층의 두께가 증가함에 따라, 캡핑 층이 그들을 통해 산소가 침투하여 일 함수 층에 도달하는 것을 방지하는 능력이 개선되었음을 나타낸다.
도 22는 각각 19Å TiN 캡핑 층 및 복합 캡핑 층으로부터 얻어진 라인(148 및 150)으로 알루미늄의 결합 에너지를 도시한다. 복합 캡핑 층은 얇은 TiN 층을 포함하며, 얇은 TiN 층에는 실리콘 함유 가스 소킹이 행해진다. 라인(148 및 150)은 실질적으로 서로 중첩되며, 실질적으로 Al-O 신호가 검출되지 않는다. 이는 SiH4 소킹이 있는 복합 층이 19Å TiN 캡핑 층만큼 산소를 차단하는데 효과적임을 나타낸다.
본 개시의 실시예는 몇몇 유리한 특징을 가진다. 실리콘 함유 가스 소킹을 통해, 실리콘 함유 층이 일 함수 층 위에 형성된다. 실리콘 함유 층은 실리콘 산화물 층일 수 있다. 실리콘 함유 층은 산소가 하향하여 침투하여 일 함수 층에 도달하는 것을 방지하는데 효과적이므로, 일 함수 층의 산화를 방지할 수 있다. 또한, 실리콘 함유 층은 일 함수 층 내의 금속이 상향하여 확산되는 것을 방지할 수 있고, 따라서 일 함수 층의 조성을 안정되게 유지하고, 결과적인 FinFET의 문턱 전압에서의 드리프트를 방지하는 것을 도울 수 있다.
본 개시의 일부 실시예들에 따르면, 반도체 디바이스를 형성하는 방법은 웨이퍼 내에 게이트 전극을 형성하는 단계를 포함한다. 게이트 전극을 형성하는 단계는, 일 함수 층을 퇴적하는 단계; 일 함수 층이 퇴적된 후에, 웨이퍼에 대해 제 1 처리를 수행하는 단계 - 제 1 처리는 실리콘 함유 가스를 사용하여 웨이퍼를 소킹함으로써 수행됨 - ; 제 1 처리 후에, 일 함수 층 위에 제 1 금속 캡핑 층을 형성하는 단계; 및 제 1 금속 캡핑 층 위에 충전 금속을 퇴적하는 단계를 포함한다. 일 실시예에서, 제 1 처리는 실리콘 함유 가스를 사용하여 수행된다. 일 실시예에서, 제 1 처리가 수행될 때, 일 함수 층은 실리콘 함유 가스에 노출된다. 일 실시예에서, 방법은 제 1 처리 전에, 웨이퍼에 대해 제 2 처리를 수행하는 단계를 더 포함하고, 제 2 처리는, 일 함수 층이 TiCl4에 노출된 상태로, TiCl4를 사용하여 수행된다. 일 실시예에서, 방법은 제 1 처리 후와 충전 금속이 퇴적되기 전에, 제 1 처리에 의해 처리된 각각의 층을 진공 브레이크를 통해 공기에 노출시키는 단계를 더 포함한다. 일 실시예에서, 방법은 제 1 처리 전에, 제 2 금속 캡핑 층을 퇴적하는 단계를 더 포함하고, 제 1 금속 캡핑 층은 제 2 금속 캡핑 층 위에 있다. 일 실시예에서, 방법은 제 2 금속 캡핑 층을 공기에 노출시키기 위해 진공 브레이크를 더 포함한다. 일 실시예에서, 제 1 처리에서, 실리콘 함유 가스 내의 실리콘 함유 분자는 제 2 금속 캡핑 층에 부착되고, 진공 브레이크 동안 실리콘 함유 분자는 산화되어 실리콘 산화물 층을 형성한다. 일 실시예에서, 제 1 금속 캡핑 층을 형성하는 단계는 TiN 층을 퇴적하는 단계를 포함한다. 일 실시예에서, 방법은 게이트 전극을 형성하기 전에, 더미 게이트 스택을 제거하는 단계를 더 포함하고, 게이트 전극은 제거된 더미 게이트 스택에 의해 남겨진 트렌치 내로 연장되도록 형성되고, 게이트 전극을 형성하는 단계는, 트렌치 외측에 있는 일 함수 층, 제 1 금속 캡핑 층, 및 충전 금속의 부분들을 제거하하기 위해 평탄화 공정을 수행하는 단계를 포함한다.
본 개시의 일부 실시예에 따르면, 반도체 디바이스를 형성하는 방법은, 반도체 핀의 양 측의 격리 영역보다 더 높게 돌출된 반도체 핀을 형성하는 단계; 반도체 핀의 일부분 상에 더미 게이트 스택을 형성하는 단계; 반도체 핀에 기초하여 소스/드레인 영역을 형성하는 단계 - 소스/드레인 영역은 상기 더미 게이트 스택의 일 측에 있음 - ; 소스/드레인 영역을 덮기 위해 층간 유전체를 퇴적하는 단계; 층간 유전체 내에 트렌치를 남기기 위해 더미 게이트 스택을 제거하는 단계; 상기 트렌치 내로 연장되는 게이트 유전체 층을 형성하는 단계; 상기 게이트 유전체 층 위에 일 함수 층을 퇴적하는 단계; 일 함수 층 위에 제 1 금속 캡핑 층을 형성하는 단계; 상기 제 1 금속 캡핑 층에 대해 처리를 수행하는 단계 - 처리는 실리콘 함유 가스를 사용하여 제 1 금속 캡핑 층을 소킹함으로써 수행되며, 실리콘 함유 가스의 실리콘 함유 분자는 제 1 금속 캡핑 층에 부착됨 - ; 처리 후, 일 함수 층 위에 제 2 금속 캡핑 층을 형성하는 단계; 및 진공 브레이크를 수행하여 제 2 금속 캡핑 층을 공기에 노출시키는 단계를 포함한다. 일 실시예에서, 처리는 약 400℃ 내지 약 500℃ 범위 내의 온도에서 수행된다. 일 실시예에서, 제 1 금속 캡핑 층을 형성하는 단계는 TiN 층을 퇴적하는 단계를 포함한다. 일 실시예에서, 처리는 실리콘 함유 가스로부터 플라즈마를 생성하지 않고 수행된다. 일 실시예에서, 상기 방법은 제 2 금속 캡핑 층 위에 상기 제 2 금속 캡핑 층에 접촉하여 충전 금속을 퇴적하는 단계; 및 트렌치의 외측에 있는 일 함수 층, 제 1 금속 캡핑 층, 제 2 금속 캡핑 층, 및 충전 금속의 부분들을 제거하기 위해 평탄화 공정을 수행하는 단계를 포함한다.
본 개시의 일부 실시예들에 따르면, 반도체 디바이스는 반도체 영역; 및 반도체 영역 상의 게이트 스택을 포함한다. 게이트 스택은 게이트 유전체; 게이트 유전체 위의 일 함수 층; 일 함수 층 위의 실리콘 함유 층; 실리콘 함유 층 위의 제 1 금속 캡핑 층; 및 제 1 금속 캡핑 층 위의 충전 금속을 포함한다. 일 실시예에서, 일 함수 층 및 제 1 금속 캡핑 층은 모두 실리콘을 포함하지 않는다. 일 실시예에서, 실리콘 함유 층은 실리콘 산화물을 포함한다. 일 실시예에서, 반도체 디바이스는 일 함수 층 위에 있고 일 함수 층에 접촉하는 제 2 금속 캡핑 층을 더 포함하고, 실리콘 함유 층은 제 2 금속 캡핑 층 위에 있고 제 2 금속 캡핑 층에 접촉한다. 일 실시예에서, 실리콘 함유 층은 염소를 더 포함한다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
1. 반도체 디바이스를 형성하는 방법에 있어서,
웨이퍼 내에 게이트 전극을 형성하는 단계
를 포함하고, 상기 게이트 전극을 형성하는 단계는,
일 함수 층을 퇴적하는 단계
상기 일 함수 층이 퇴적된 후에, 상기 웨이퍼 상에 제 1 처리(treatment)를 수행하는 단계 - 상기 제 1 처리는 실리콘 함유 가스를 사용하여 상기 웨이퍼를 소킹(soaking)함으로써 수행됨 - ,
상기 제 1 처리 후에, 상기 일 함수 층 위에 제 1 금속 캡핑 층을 형성하는 단계, 및
상기 제 1 금속 캡핑 층 위에 충전 금속을 퇴적하는 단계
를 포함하는 것인, 반도체 디바이스 형성 방법.
2. 제 1 항에 있어서,
상기 제 1 처리는 실란 또는 디실란을 사용하여 수행되는 것인 것인, 반도체 디바이스 형성 방법.
3. 제 1 항에 있어서,
상기 제 1 처리가 수행될 때, 상기 일 함수 층은 상기 실리콘 함유 가스에 노출되는 것인, 반도체 디바이스 형성 방법.
4. 제 1 항에 있어서,
상기 제 1 처리 전에, 상기 웨이퍼에 대해 제 2 처리를 수행하는 단계
를 더 포함하고, 상기 제 2 처리는, 상기 일 함수 층이 TiCl4에 노출된 상태로, 상기 TiCl4를 사용하여 수행되는 것인, 반도체 디바이스 형성 방법.
5. 제 1 항에 있어서,
상기 제 1 처리 후와 상기 충전 금속이 퇴적되기 전에, 상기 제 1 처리에 의해 처리된 각각의 층을 진공 브레이크(vacuum break)를 통해 공기에 노출시키는 단계
를 더 포함하는, 반도체 디바이스 형성 방법.
6. 제 1 항에 있어서,
상기 제 1 처리 후에, 제 2 금속 캡핑 층을 퇴적하는 단계
를 더 포함하고, 상기 제 1 금속 캡핑 층은 상기 제 2 금속 캡핑 층 위에 있는 것인, 반도체 디바이스 형성 방법.
7. 제 6 항에 있어서,
상기 제 2 금속 캡핑 층을 공기에 노출시키기 위해 진공 브레이크
를 더 포함하는, 반도체 디바이스 형성 방법.
8. 제 7 항에 있어서,
상기 제 1 처리에서, 상기 실리콘 함유 가스의 실리콘 함유 분자는 상기 제 2 금속 캡핑 층에 부착되고, 상기 진공 브레이크 동안 상기 실리콘 함유 분자는 산화되어 실리콘 산화물 층을 형성하는 것인, 반도체 디바이스 형성 방법.
9. 제 1 항에 있어서,
상기 제 1 금속 캡핑 층을 형성하는 단계는 TiN 층을 퇴적하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
10. 제 1 항에 있어서,
상기 게이트 전극을 형성하는 단계 전에, 더미 게이트 스택을 제거하는 단계 - 상기 게이트 전극은 상기 제거된 더미 게이트 스택에 의해 남겨진 트렌치 내로 연장되도록 형성됨 -
를 더 포함하고,
상기 게이트 전극을 형성하는 단계는, 상기 트렌치 외측에 있는 상기 일 함수 층, 상기 제 1 금속 캡핑 층, 및 충전 금속의 부분들을 제거하기 위해 평탄화 공정을 수행하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
11. 반도체 디바이스를 형성하는 방법으로서,
반도체 핀의 양 측의 격리 영역보다 높게 돌출된 상기 반도체 핀을 형성하는 단계;
상기 반도체 핀의 일부분 상에 더미 게이트 스택을 형성하는 단계;
상기 반도체 핀에 기초하여 소스/드레인 영역을 형성하는 단계 - 상기 소스/드레인 영역은 상기 더미 게이트 스택의 일 측에 있음 - ;
상기 소스/드레인 영역을 덮기 위해 층간 유전체를 퇴적하는 단계;
상기 층간 유전체 내에 트렌치를 남기기 위해 상기 더미 게이트 스택을 제거하는 단계;
상기 트렌치 내로 연장되는 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 위에 일 함수 층을 퇴적하는 단계;
상기 일 함수 층 위에 제 1 금속 캡핑 층을 형성하는 단계;
상기 제 1 금속 캡핑 층에 대해 처리를 수행하는 단계 - 상기 처리는 실리콘 함유 가스를 사용하여 상기 제 1 금속 캡핑 층을 소킹함으로써 수행되며, 상기 실리콘 함유 가스의 실리콘 함유 분자는 상기 제 1 금속 캡핑 층에 부착됨 - ;
상기 처리 후에, 상기 일 함수 층 위에 제 2 금속 캡핑 층을 형성하는 단계; 및
진공 브레이크를 수행하여 상기 제 2 금속 캡핑 층을 공기에 노출시키는 단계
를 포함하는, 반도체 디바이스 형성 방법.
12. 제 11 항에 있어서,
상기 처리는 약 200℃ 내지 약 550℃ 범위 내의 온도에서 수행되는 것인, 반도체 디바이스 형성 방법.
13. 제 11 항에 있어서,
상기 제 1 금속 캡핑 층을 형성하는 단계는, TiN 층을 퇴적하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
14. 제 11 항에 있어서,
상기 처리는 상기 실리콘 함유 가스로부터 플라즈마를 생성하지 않고 수행되는 것인, 반도체 디바이스 형성 방법.
15. 제 11 항에 있어서,
상기 제 2 금속 캡핑 층 위에 상기 제 2 금속 캡핑 층에 접촉하여 충전 금속을 퇴적하는 단계; 및
상기 트렌치의 외측에 있는 상기 일 함수 층, 상기 제 1 금속 캡핑 층, 상기 제 2 금속 캡핑 층, 및 상기 충전 금속의 부분들을 제거하기 위해 평탄화 공정을 수행하는 단계
를 더 포함하는, 반도체 디바이스 형성 방법.
16. 반도체 디바이스에 있어서,
반도체 영역; 및
상기 반도체 영역 상의 게이트 스택
을 포함하고, 상기 게이트 스택은,
게이트 유전체;
상기 게이트 유전체 위의 일 함수 층;
상기 일 함수 층 위의 실리콘 함유 층;
상기 실리콘 함유 층 위의 제 1 금속 캡핑 층; 및
상기 제 1 금속 캡핑 층 위의 충전 금속
을 포함하는 것인, 반도체 디바이스.
17. 제 16 항에 있어서,
상기 일 함수 층 및 상기 제 1 금속 캡핑 층은 모두 실리콘을 포함하지 않는 것인, 반도체 디바이스.
18. 제 16 항에 있어서,
상기 실리콘 함유 층은 실리콘 산화물을 포함하는 것인, 반도체 디바이스.
19. 제 16 항에 있어서,
상기 게이트 스택은 상기 일 함수 층 위에 있고 상기 일 함수 층에 접촉하는 상기 제 2 금속 캡핑 층을 더 포함하고, 상기 실리콘 함유 층은 상기 제 2 금속 캡핑 층 위에 있고 상기 제 2 금속 캡핑 층에 접촉하는 것인, 반도체 디바이스.
20. 제 16 항에 있어서,
상기 실리콘 함유 층은 염소를 더 포함하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    웨이퍼 내에 게이트 전극을 형성하는 단계
    를 포함하고, 상기 게이트 전극을 형성하는 단계는,
    일 함수 층을 퇴적하는 단계;
    상기 일 함수 층이 퇴적된 후에, 상기 웨이퍼 상에 제 1 처리(treatment)를 수행하는 단계 - 상기 제 1 처리는 실리콘 함유 가스를 사용하여 상기 웨이퍼를 소킹(soaking)함으로써 수행됨 - ;
    상기 제 1 처리 후에, 상기 일 함수 층 위에 제 1 금속 캡핑 층을 형성하는 단계;
    상기 제 1 금속 캡핑 층 위에 충전 금속을 퇴적하는 단계; 및
    상기 제 1 처리 후와 상기 충전 금속이 퇴적되기 전에, 상기 제 1 처리에 의해 처리된 각각의 층을 진공 브레이크(vacuum break)를 통해 공기에 노출시키는 단계
    를 포함하는 것인, 반도체 디바이스 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 처리는 실란 또는 디실란을 사용하여 수행되는 것인, 반도체 디바이스 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 처리가 수행될 때, 상기 일 함수 층은 상기 실리콘 함유 가스에 노출되는 것인, 반도체 디바이스 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 처리 전에, 상기 웨이퍼에 대해 제 2 처리를 수행하는 단계
    를 더 포함하고, 상기 제 2 처리는, 상기 일 함수 층이 TiCl4에 노출된 상태로, 상기 TiCl4를 사용하여 수행되는 것인, 반도체 디바이스 형성 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 처리 전에, 제 2 금속 캡핑 층을 퇴적하는 단계
    를 더 포함하고, 상기 제 1 금속 캡핑 층은 상기 제 2 금속 캡핑 층 위에 있는 것인, 반도체 디바이스 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 금속 캡핑 층을 형성하는 단계는 TiN 층을 퇴적하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  8. 제 1 항에 있어서,
    상기 게이트 전극을 형성하는 단계 전에, 더미 게이트 스택을 제거하는 단계 - 상기 게이트 전극은 상기 제거된 더미 게이트 스택에 의해 남겨진 트렌치 내로 연장되도록 형성됨 -
    를 더 포함하고,
    상기 게이트 전극을 형성하는 단계는, 상기 트렌치 외측에 있는 상기 일 함수 층, 상기 제 1 금속 캡핑 층, 및 충전 금속의 부분들을 제거하기 위해 평탄화 공정을 수행하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  9. 반도체 디바이스를 형성하는 방법으로서,
    반도체 핀의 양 측의 격리 영역보다 높게 돌출된 상기 반도체 핀을 형성하는 단계;
    상기 반도체 핀의 일부분 상에 더미 게이트 스택을 형성하는 단계;
    상기 반도체 핀에 기초하여 소스/드레인 영역을 형성하는 단계 - 상기 소스/드레인 영역은 상기 더미 게이트 스택의 일 측에 있음 - ;
    상기 소스/드레인 영역을 덮기 위해 층간 유전체를 퇴적하는 단계;
    상기 층간 유전체 내에 트렌치를 남기기 위해 상기 더미 게이트 스택을 제거하는 단계;
    상기 트렌치 내로 연장되는 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 위에 일 함수 층을 퇴적하는 단계;
    상기 일 함수 층 위에 제 1 금속 캡핑 층을 형성하는 단계;
    상기 제 1 금속 캡핑 층에 대해 처리를 수행하는 단계 - 상기 처리는 실리콘 함유 가스를 사용하여 상기 제 1 금속 캡핑 층을 소킹함으로써 수행되며, 상기 실리콘 함유 가스의 실리콘 함유 분자는 상기 제 1 금속 캡핑 층에 부착됨 - ;
    상기 처리 후에, 상기 일 함수 층 위에 제 2 금속 캡핑 층을 형성하는 단계; 및
    상기 제 2 금속 캡핑 층을 공기에 노출시키기 위해 진공 브레이크를 수행하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  10. 반도체 디바이스에 있어서,
    반도체 영역; 및
    상기 반도체 영역 상의 게이트 스택
    을 포함하고, 상기 게이트 스택은,
    게이트 유전체;
    상기 게이트 유전체 위의 일 함수 층;
    상기 일 함수 층 위의 실리콘 함유 층;
    상기 실리콘 함유 층 위의 제 1 금속 캡핑 층; 및
    상기 제 1 금속 캡핑 층 위의 충전 금속
    을 포함하고,
    상기 게이트 스택은 상기 일 함수 층 위에 있고 상기 일 함수 층에 접촉하는 제 2 금속 캡핑 층을 더 포함하고, 상기 실리콘 함유 층은 상기 제 2 금속 캡핑 층 위에 있고 상기 제 2 금속 캡핑 층에 접촉하는 것인, 반도체 디바이스.
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