KR102490696B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 제1 영역과 제2 영역에 각각 형성되는 제1 및 제2 게이트 스택 구조체를 포함하되, 상기 제1 게이트 스택 구조체는 제1 채널 영역과, 상기 제1 채널 영역 상에 형성되는 제1 두께의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성되는 제2 두께의 제1 기능막과, 상기 제1 TiSiN막 상에 형성되는 제3 두께의 제1 필링막을 포함하고, 상기 제2 게이트 스택 구조체는 제2 채널 영역과, 상기 제2 채널 영역 상에 형성되는 상기 제1 두께의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성되는 상기 제2 두께의 제2 기능막과, 상기 제2 TiSiN막 상에 형성되는 상기 제3 두께의 제2 필링막을 포함하고, 상기 제1 및 제2 기능막은 TiN을 포함하고, 상기 제1 및 제2 기능막의 Si 농도는 서로 다르다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 영역과 제2 영역에 각각 형성되는 제1 및 제2 게이트 스택 구조체를 포함하되, 상기 제1 게이트 스택 구조체는 제1 채널 영역과, 상기 제1 채널 영역 상에 형성되는 제1 두께의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성되는 제2 두께의 제1 기능막과, 상기 제1 TiSiN막 상에 형성되는 제3 두께의 제1 필링막을 포함하고, 상기 제2 게이트 스택 구조체는 제2 채널 영역과, 상기 제2 채널 영역 상에 형성되는 상기 제1 두께의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성되는 상기 제2 두께의 제2 기능막과, 상기 제2 TiSiN막 상에 형성되는 상기 제3 두께의 제2 필링막을 포함하고, 상기 제1 및 제2 기능막은 TiN을 포함하고, 상기 제1 및 제2 기능막의 Si 농도는 서로 다르다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 영역을 포함하는 기판, 상기 제1 및 제2 영역에 각각 형성되는 제1 및 제2 채널 영역, 상기 제1 및 제2 채널 영역 상에 각각 형성되는 제1 및 제2 게이트 절연막, 상기 제1 및 제2 게이트 절연막 상에 각각 형성되고, TiN을 포함하는 제1 및 제2 기능막으로서, 상기 제1 기능막의 Si 농도와 상기 제2 기능막의 Si 농도는 서로 다른 제1 및 제2 기능막 및 상기 제1 및 제2 기능막 상에 각각 형성되는 제1 및 제2 필링막을 포함하되, 상기 제1 및 제2 기능막은 TiSiN 단일막이거나, 각각 교대로 적층되는 TiN막과 Si막을 포함하는 다중막이다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 및 제2 영역을 포함하는 기판을 제공하고, 상기 기판의 제1 및 제2 영역 상에 각각 제1 및 제2 채널 영역을 형성하고, 상기 제1 및 제2 채널 영역 상에 각각 제1 및 제2 게이트 절연막을 형성하고, 상기 제1 및 제2 게이트 절연막 상에 각각 제1 및 제2 기능막을 형성하되, 상기 제1 및 제2 기능막은 TiN을 포함하고, 상기 제1 및 제2 기능막의 Si 농도는 서로 다르고, 상기 제1 및 제2 기능막 상에 각각 제1 및 제2 필링막을 형성하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 적층 구조의 개념도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 적층 구조의 개념도이다.
도 3은 도 2의 적층 구조의 두께 비율에 따른 문턱 전압 변화를 설명하기 위한 그래프이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 적층 구조의 개념도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 6은 도 5의 A1 - A1 및 A2 - A2로 자른 단면을 설명하기 위한 단면도이다.
도 7은 도 5의 B1 - B1 및 B2 - B2로 자른 단면을 설명하기 위한 단면도이다.
도 8은 도 5의 C1 - C1 및 C2 - C2로 자른 단면을 설명하기 위한 단면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11은 도 10의 D1 - D1 및 D2 - D2로 자른 단면을 설명하기 위한 단면도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 14는 도 13의 E1 - E1 및 E2 - E2로 자른 단면을 설명하기 위한 단면도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19 내지 도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 적층 구조의 개념도이다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함한다. 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 반도체 장치 내에서 인접한 영역일 수도 있고, 서로 이격된 영역일 수도 있다. 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)의 형성 방향은 서로 같은 방향일 수도 있고, 서로 다른 방향일 수도 있다.
제1 영역(Ⅰ)에는 제1 게이트 스택 구조체(1100)가 형성될 수 있다. 제1 게이트 스택 구조체(1100)는 트랜지스터의 게이트 전극 역할을 하는 적층 구조일 수 있다. 추후 다른 실시예에서 제1 게이트 스택 구조체(1100)의 실제 형상을 세부적으로 설명하고, 본 실시예에서는 구조체의 적층 순서 및 특성을 위주로 설명한다.
제1 게이트 스택 구조체(1100)는 제1 채널 영역(1110), 제1 게이트 절연막(1120), 제1 기능막(1130) 및 제1 필링막(1140)을 포함할 수 있다.
제1 채널 영역(1110)은 트랜지스터의 채널 영역으로 활용될 수 있다. 제1 채널 영역(1110)은 예를 들어, 실리콘, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨 중 적어도 하나를 포함할 수 있다. 단, 본 명세서 내에서 설명의 편의를 위해서 제1 채널 영역(1110)이 실리콘을 포함한다고 가정한다.
제1 게이트 절연막(1120)은 제1 채널 영역(1110) 상에 형성될 수 있다. 제1 게이트 절연막(1120)은 제1 채널 영역(1110)과 직접 접할 수 있다. 제1 게이트 절연막(1120)은 제1 채널 영역(1110)과 제1 기능막(1130)이 직접 전기적으로 연결되는 것을 방지할 수 있다. 즉, 제1 게이트 절연막(1120)은 트랜지스터의 게이트와 소스 영역 및 드레인 영역 사이의 채널 영역과의 절연을 담당할 수 있다.
제1 게이트 절연막(1120)은 당연히 절연체를 포함할 수 있다. 제1 게이트 절연막(1120)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하거나, 고유전율 물질을 포함할 수 있다.
이 때, 상기 고유전율 물질은 실리콘 산화물보다 유전 상수 k값이 높은 물질일 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함하여 사용할 수 있으나, 이에 제한되지 않는다.
제1 게이트 절연막(1120)은 제1 두께(H1)로 형성될 수 있다. 제1 두께(H1)는 추후에 설명될 제2 게이트 절연막(1220)의 두께일 수 있다.
제1 기능막(1130)은 제1 게이트 절연막(1120) 상에 형성될 수 있다. 제1 기능막(1130)은 제1 게이트 절연막(1120)과 접할 수 있다. 제1 기능막(1130)은 제1 게이트 절연막(1120)에 의해서 제1 채널 영역(1110)과는 서로 이격될 수 있다.
제1 기능막(1130)은 제2 두께(H2)로 형성될 수 있다. 제2 두께(H2)는 추후에 설명될 제2 기능막(1230)의 두께일 수 있다.
제1 기능막(1130)은 TiSiN를 포함할 수 있다. 이 때, 제1 기능막(1130)의 Si 농도는 제1 농도일 수 있다. 상기 제1 농도는 추후에 설명될 제2 기능막(1230)의 Si 농도와 서로 다를 수 있다. 상기 제1 농도는 0%일 수도 있다. 이 때는, 제1 기능막(1130)이 TiN을 포함하는 것일 수 있다.
본 발명의 몇몇 실시예에 있어서는 상기 TiSiN 중 Ti 및 Si가 Ta, La, Hf, Mo 및 Yb 중 적어도 2개로 대체될 수 있다. 마찬가지로, 본 발명의 몇몇 실시예에 있어서는 상기 TiSiN 중 N이 O, C, S 및 Se 중 적어도 하나로 대체될 수 있다. 본 발명의 몇몇 실시예에 있어서는 TiSiN가 모두 상기 대응되는 물질로 대체될 수도 있다. 단, 아래에서 편의상 TiSiN을 기준으로 설명한다.
제1 기능막(1130)은 일함수 조절 기능을 할 수 있다. 즉, 제1 기능막(1130)은 게이트의 문턱 전압(threshold voltage)을 조절하는 기능을 할 수 있다. 이와 동시에 제1 기능막(1130)은 열처리 등의 공정에서 제1 게이트 절연막(1120)에 산소가 과도하게 유입되는 것을 방지하는 차단막의 기능도 할 수 있다. 즉, 제1 기능막(1130)은 산소 차단 및 일함수 조절 기능을 모두 수행할 수 있다.
제1 필링막(1140)은 제1 기능막(1130) 상에 형성될 수 있다. 제1 필링막(1140)은 제1 기능막(1130)과 접할 수 있다. 제1 필링막(1140)은 제1 기능막(1130) 상에 형성되어 제1 게이트 스택 구조체(1100)를 완성할 수 있다.
제1 필링막(1140)은 제3 두께(H3)로 형성될 수 있다. 제3 두께(H3)는 추후에 설명될 제2 필링막(1240)의 두께일 수 있다. 제1 필링막(1140)은 도전성을 가지는 금속 물질을 포함할 수 있다. 예를 들어, 제1 필링막(1140)은 Al 및 W 등으로 이루어지거나 이들의 조합으로 이루어진 다중막 구조일 수 있다, 단, 본 발명이 이에 제한되는 것은 아니다.
제2 게이트 스택 구조체(1200)는 제2 채널 영역(1210), 제2 게이트 절연막(1220), 제2 기능막(1230) 및 제2 필링막(1240)을 포함할 수 있다.
제2 채널 영역(1210)은 트랜지스터의 채널 영역으로 활용될 수 있다. 제2 채널 영역(1210)은 예를 들어, 실리콘, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨 중 적어도 하나를 포함할 수 있다. 단, 본 명세서 내에서 설명의 편의를 위해서 제2 채널 영역(1210)이 실리콘을 포함한다고 가정한다. 즉, 제1 채널 영역(1110) 및 제2 채널 영역(1210)은 서로 동일한 구조일 수 있다. 단, 이 때 "동일"은 각각의 영역의 특성에 따른 미세한 차이를 포함하는 개념일 수 있다.
제2 게이트 절연막(1220)은 제2 채널 영역(1210) 상에 형성될 수 있다. 제2 게이트 절연막(1220)은 제2 채널 영역(1210)과 직접 접할 수 있다. 제2 게이트 절연막(1220)은 제2 채널 영역(1210)과 제2 기능막(1230)이 직접 전기적으로 연결되는 것을 방지할 수 있다. 즉, 제2 게이트 절연막(1220)은 트랜지스터의 게이트와 소스 영역 및 드레인 영역 사이의 채널 영역과의 절연을 담당할 수 있다.
제2 게이트 절연막(1220)은 제1 게이트 절연막(1120)과 동일한 물질을 포함할 수 있다. 즉, 제2 게이트 절연막(1220)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하거나, 고유전율 물질을 포함할 수 있다.
제2 게이트 절연막(1220)은 제1 두께(H1)로 형성될 수 있다. 제1 두께(H1)는 제1 게이트 절연막(1120)의 두께일 수 있다.
제2 기능막(1230)은 제2 게이트 절연막(1220) 상에 형성될 수 있다. 제2 기능막(1230)은 제2 게이트 절연막(1220)과 접할 수 있다. 제2 기능막(1230)은 제2 게이트 절연막(1220)에 의해서 제2 채널 영역(1210)과는 서로 이격될 수 있다.
제2 기능막(1230)은 제2 두께(H2)로 형성될 수 있다. 제2 두께(H2)는 제1 기능막(1130)의 두께일 수 있다.
제2 기능막(1230)은 TiSiN를 포함할 수 있다. 이 때, 제2 기능막(1230)의 Si 농도는 상기 제1 농도와 다른 제2 농도일 수 있다. 즉, 제1 기능막(1130)의 Si 농도와 제2 기능막(1230)의 Si 농도는 서로 다를 수 있다. 구체적으로, 상기 제2 농도는 상기 제1 농도보다 높을 수 있다.
본 발명의 몇몇 실시예에 있어서는 상기 TiSiN 중 Ti 및 Si가 Ta, La, Hf, Mo 및 Yb 중 적어도 2개로 대체될 수 있다. 마찬가지로, 본 발명의 몇몇 실시예에 있어서는 상기 TiSiN 중 N이 O, C, S 및 Se 중 적어도 하나로 대체될 수 있다. 본 발명의 몇몇 실시예에 있어서는 TiSiN가 모두 상기 대응되는 물질로 대체될 수도 있다. 단, 아래에서 편의상 TiSiN을 기준으로 설명한다.
제2 기능막(1230)은 일함수 조절 기능을 할 수 있다. 즉, 제2 기능막(1230)은 게이트의 문턱 전압(threshold voltage)을 조절하는 기능을 할 수 있다. 이와 동시에 제2 기능막(1230)은 열처리 등의 공정에서 제2 게이트 절연막(1220)에 산소가 과도하게 유입되는 것을 방지하는 차단막의 기능도 할 수 있다.
제2 필링막(1240)은 제2 기능막(1230) 상에 형성될 수 있다. 제2 필링막(1240)은 제2 기능막(1230)과 접할 수 있다. 제2 필링막(1240)은 제2 기능막(1230) 상에 형성되어 제2 게이트 스택 구조체(1200)를 완성할 수 있다.
제2 필링막(1240)은 제3 두께(H3)로 형성될 수 있다. 제3 두께(H3)는 제1 필링막(1140)의 두께일 수 있다. 제2 필링막(1240)은 제1 필링막(1140)과 동일한 두께일 수 있다. 단, 이에 제한되는 것은 아니다.
제2 필링막(1240)은 제1 필링막(1140)과 동일한 물질을 포함할 수 있다. 제2 필링막(1240)은 도전성을 가지는 금속 물질을 포함할 수 있다. 예를 들어, 제2 필링막(1240)은 Al 및 W 등으로 이루어지거나 이들의 조합으로 이루어진 다중막 구조일 수 있다, 단, 본 발명이 이에 제한되는 것은 아니다.
제1 게이트 스택 구조체(1100) 및 제2 게이트 스택 구조체(1200)는 서로 동일한 높이로 형성될 수 있다. 또한, 각각의 막들 즉, 제1 게이트 절연막(1120)과 제2 게이트 절연막(1220), 제1 기능막(1130)과 제2 기능막(1230) 및 제1 필링막(1140)과 제2 필링막(1240)은 모두 동일한 두께를 가질 수 있다. 단, 이에 제한되는 것은 아니다. 각각의 세부적인 실시예에서 각각의 두께에 대한 설명은 아래에서 계속한다.
제1 기능막(1130)과 제2 기능막(1230)은 서로 동일한 두께를 가질 수 있다. 다만, 제1 기능막(1130)과 제2 기능막(1230)은 Si의 농도가 서로 다를 수 있다. 이에 따라서, 제1 게이트 스택 구조체(1100) 및 제2 게이트 스택 구조체(1200)의 문턱 전압이 서로 달라질 수 있다. 즉, 일함수 조절막의 두께의 조절 없이 단순히 동일한 두께의 2개의 막이 서로 Si의 함유 농도를 다르게 가짐으로써, 서로 다른 문턱 전압을 구현할 수 있다.
구체적으로, 제1 기능막(1130)의 Si 농도보다 제2 기능막(1230)의 Si 농도가 더 높을 수 있다. 이에 따라서, 제1 게이트 스택 구조체(1100)의 문턱 전압보다 제2 게이트 스택 구조체(1200)의 문턱 전압이 더 높아질 수 있다.
본 발명의 몇몇 실시예는 제1 기능막(1130) 및 제2 기능막(1230)을 동일한 두께로 형성함으로써, 패터닝, 증착, 식각을 여러 번 반복하는 공정을 하나의 증착 공정으로 대폭 줄일 수 있다. 이러한 간단한 공정으로도 서로 다른 일함수 내지는 문턱 전압을 구현할 수 있다.
또한, 일함수 조절막과 차단막의 기능을 하나의 제1 기능막(1130) 및 제2 기능막(1230)으로 동시에 수행할 수 있으므로, 별도의 차단막을 형성하는 공정 역시 줄일 수 있다.
이를 통해서, 더 적은 비용으로 더 나은 동작 특성을 가지는 반도체 장치를 제공할 수 있다. 또한, 같은 두께의 제1 기능막(1130) 및 제2 기능막(1230)을 형성함에 따라서, 추후 제1 필링막(1140) 및 제2 필링막(1240)을 형성하는 공정도 더 용이해지고, 더욱 정밀한 다중 문턱 전압 장치를 구현할 수 있다.
이 때, 제1 기능막(1130) 및 제2 기능막(1230)은 비정질 막일 수 있다. 이를 통해서, 결정화된 막질에서 발생하는 누설 전류 방지 특성도 더욱 견고해질 수 있다.
이하, 도 2 및 도 3을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 적층 구조의 개념도이고, 도 3은 도 2의 적층 구조의 두께 비율에 따른 문턱 전압 변화를 설명하기 위한 그래프이다. 도 3의 가로축은 등가 산화막 두께(EOT) 이고, 세로축은 게이트 방향의 커패시턴스를 의미한다.
도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 기능막(1130) 및 제2 기능막(1230)은 단일막이 아닌 다중막 구조일 수 있다.
제1 영역(Ⅰ)의 제1 게이트 스택 구조체(1100)의 제1 기능막(1130)은 제1 계면 기능막(1131a, 1131b) 및 제1 차단 기능막(1133a, 1133b)을 포함할 수 있다. 제1 계면 기능막(1131a, 1131b)과 제1 차단 기능막(1133a, 1133b)은 서로 교대로 적층될 수 있다. 이 때, 각각의 제1 계면 기능막(1131a, 1131b) 및 제1 차단 기능막(1133a, 1133b)은 복수일 수 있다. 단, 이에 제한되는 것은 아니고, 제1 계면 기능막(1131a, 1131b) 및 제1 차단 기능막(1133a, 1133b)이 각각 한 개의 막일 수도 있다.
제1 계면 기능막(1131a, 1131b)은 제1 게이트 절연막(1120)과 직접 접하고, 제1 차단 기능막(1133a, 1133b)은 제1 게이트 절연막(1120)과 접하지 않는다. 즉, 제1 기능막(1130)의 최하부는 반드시 제1 계면 기능막(1131a, 1131b)일 수 있다.
제1 계면 기능막(1131a, 1131b)은 제1 게이트 절연막(1120)과의 계면 특성을 향상시킬 수 있다. 제1 계면 기능막(1131a, 1131b)은 예를 들어, TiN을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 상기 TiN은 원자층 증착 방식(atomic layer deposition, ALD)으로 형성될 수 있다. 제1 계면 기능막(1131a, 1131b)은 비정질일 수 있다.
제1 차단 기능막(1133a, 1133b)은 Si을 포함할 수 있다. 제1 차단 기능막(1133a, 1133b)은 추후 열처리 등의 공정에서 산소의 확산이 아래의 제1 게이트 절연막(1120)으로 과도하게 진행되는 것을 막는 차단 기능을 수행할 수 있다.
제1 차단 기능막(1133a, 1133b)은 Si을 소크(soak) 방식으로 형성할 수 있다. 소크 방식이란 2개 이상의 막을 열처리를 통해서 하나의 막으로 형성하는 방식과 달리 단일막을 바로 형성하는 방식 중 하나이다.
제1 계면 기능막(1131a, 1131b)은 각각 a1 및 a2의 두께를 가질 수 있다. 이 때, a1 및 a2의 두께는 서로 동일할 수도 있고, 서로 다를 수도 있다. 제1 차단 기능막(1133a, 1133b)은 각각 b1 및 b2의 두께를 가질 수 있다. 이 때, b1 및 b2의 두께는 서로 동일할 수도 있고, 서로 다를 수도 있다.
이 때, (a1+a2):(b1+b2)의 비율은 제1 비율로 정의될 수 있다. 상기 제1 비율은 추후에 설명될 제2 기능막(1230)의 제2 비율과 서로 다를 수 있다.
제2 영역(Ⅱ)의 제2 게이트 스택 구조체(1200)의 제2 기능막(1230)은 제2 계면 기능막(1231a, 1231b) 및 제2 차단 기능막(1233a, 1233b)을 포함할 수 있다. 제2 계면 기능막(1231a, 1231b)과 제2 차단 기능막(1233a, 1233b)은 서로 교대로 적층될 수 있다. 이 때, 각각의 제2 계면 기능막(1231a, 1231b) 및 제2 차단 기능막(1233a, 1233b)은 복수일 수 있다. 단, 이에 제한되는 것은 아니고, 제2 계면 기능막(1231a, 1231b) 및 제2 차단 기능막(1233a, 1233b)이 각각 한 개의 막일 수도 있다.
제2 계면 기능막(1231a, 1231b)은 제2 게이트 절연막(1220)과 직접 접하고, 제2 차단 기능막(1233a, 1233b)은 제2 게이트 절연막(1220)과 접하지 않는다. 즉, 제2 기능막(1230)의 최하부는 반드시 제2 계면 기능막(1231a, 1231b)일 수 있다.
제2 계면 기능막(1231a, 1231b)은 제2 게이트 절연막(1220)과의 계면 특성을 향상시킬 수 있다. 제2 계면 기능막(1231a, 1231b)은 예를 들어, TiN을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 상기 TiN은 원자층 증착 방식(atomic layer deposition, ALD)으로 형성될 수 있다. 제2 계면 기능막(1231a, 1231b)은 비정질일 수 있다.
제2 차단 기능막(1233a, 1233b)은 Si을 포함할 수 있다. 제2 차단 기능막(1233a, 1233b)은 추후 열처리 등의 공정에서 산소의 확산이 아래의 제2 게이트 절연막(1220)으로 과도하게 진행되는 것을 막는 차단 기능을 수행할 수 있다. 제2 차단 기능막(1233a, 1233b)은 Si을 소크(soak) 방식으로 형성할 수 있다.
제2 계면 기능막(1231a, 1231b)은 각각 c1 및 c2의 두께를 가질 수 있다. 이 때, c1 및 c2의 두께는 서로 동일할 수도 있고, 서로 다를 수도 있다. 제2 차단 기능막(1233a, 1233b)은 각각 d1 및 d2의 두께를 가질 수 있다. 이 때, d1 및 d2의 두께는 서로 동일할 수도 있고, 서로 다를 수도 있다.
이 때, (c1+c2):(d1+d2)의 비율은 제2 비율로 정의될 수 있다. 상기 제2 비율은 상기 제1 기능막(1130)의 제1 비율과 서로 다를 수 있다. 구체적으로, 상기 제1 비율은 상기 제2 비율보다 작을 수 있다. 즉, 제1 계면 기능막(1131a, 1131b)의 두께 대비 제1 차단 기능막(1133a, 1133b)의 두께는 제2 계면 기능막(1231a, 1231b)의 두께 대비 제2 차단 기능막(1233a, 1233b)의 두께보다 클 수 있다. 상기 각각의 기능막에서의 Si 함유량은 자연스럽게 차단 기능막의 두께에 따라서 결정될 수 있다. 즉, 차단 기능막이 두꺼운 경우 Si 함유량이 높고, 반대로 차단 기능막이 얇은 경우 Si 함유량이 낮을 수 있다.
상기 세부적인 층들의 두께가 서로 달라질 수 있어도 제1 기능막(1130) 및 제2 기능막(1230)의 제2 두께(H2)는 서로 동일할 수 있다. 이에 따라서, 상기 Si 함유량을 서로 동일한 상태에서 비교할 수 있다.
도 3을 참조하면, 상기 차단 기능막의 두께가 t1에서 t2를 거쳐 t3로 점점 커갈수록 vfb(플랫밴드전압, flatband voltage)가 변하는 것을 확인할 수 있다. 즉, 문턱 전압이 차단 기능막의 두께에 따라서 변하는 것을 확인할 수 있다. 즉, Si의 함유량이 더 낮은 제2 영역(Ⅱ)의 제2 기능막(1230)을 포함하는 제2 게이트 스택 구조체(1200)가 제1 게이트 스택 구조체(1100)보다 더 낮은 문턱 전압을 가질 수 있다.
이하, 도 4를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 적층 구조의 개념도이다.
도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 계면 기능막(1131a, 1131b) 및 제2 계면 기능막(1231a, 1231b)의 물질과 제1 차단 기능막(1133a, 1133b) 및 제2 차단 기능막(1233a, 1233b)의 물질은 각각 동일할 수 있다.
제1 계면 기능막(1131a, 1131b) 및 제2 계면 기능막(1231a, 1231b)은 각각 제1 게이트 절연막(1120) 제2 게이트 절연막(1220)과의 계면 특성을 향상시킬 수 있다. 제1 계면 기능막(1131a, 1131b) 및 제2 계면 기능막(1231a, 1231b)은 예를 들어, TiSiN을 포함할 수 있다. 이 때, 제1 계면 기능막(1131a, 1131b)의 Si 농도와 제2 계면 기능막(1231a, 1231b)의 Si 농도는 서로 다를 수 있다. 구체적으로, 제1 계면 기능막(1131a, 1131b)의 Si 농도보다 제2 계면 기능막(1231a, 1231b)의 Si 농도가 더 클 수 있다. 제1 계면 기능막(1131a, 1131b) 및 제2 계면 기능막(1231a, 1231b)은 모두 비정질일 수 있다.
제1 차단 기능막(1133a, 1133b) 및 제2 차단 기능막(1233a, 1233b)은 제1 계면 기능막(1131a, 1131b) 및 제2 계면 기능막(1231a, 1231b)과 같이 TiSiN을 포함할 수 있다. 다만, 제1 차단 기능막(1133a, 1133b) 및 제2 차단 기능막(1233a, 1233b)은 제1 계면 기능막(1131a, 1131b) 및 제2 계면 기능막(1231a, 1231b)과 서로 다른 상(phase)을 가질 수 있다. 즉, 제1 차단 기능막(1133a, 1133b) 및 제2 차단 기능막(1233a, 1233b)은 결정질일 수 있다. 즉, 제1 기능막(1130) 및 제2 기능막(1230)은 비정질 막 및 결정질 막이 서로 교대로 적층되는 구조일 수 있다.
이 때, 제1 계면 기능막(1131a, 1131b)의 두께 대비 제1 차단 기능막(1133a, 1133b)의 두께는 제2 계면 기능막(1231a, 1231b)의 두께 대비 제2 차단 기능막(1233a, 1233b)의 두께와 동일할 수도 있고, 다를 수도 있다.
이하, 도 1 및 도 5 내지 도 8을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 6은 도 5의 A1 - A1 및 A2 - A2로 자른 단면을 설명하기 위한 단면도이다. 도 7은 도 5의 B1 - B1 및 B2 - B2로 자른 단면을 설명하기 위한 단면도이고, 도 8은 도 5의 C1 - C1 및 C2 - C2로 자른 단면을 설명하기 위한 단면도이다.
도 5 내지 도 8를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함하는 기판(100)을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘과 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(100) 상의 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 서로 인접한 영역이거나, 서로 이격된 영역일 수 있다. 즉, 동일한 기판 상에 형성된다는 점만 충족되는 경우 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)의 위치는 아무런 제한이 없다.
기판(100) 상의 제1 영역(Ⅰ)은 서로 수직한 제1 방향(X1), 제2 방향(Y1) 및 제3 방향(Z1)에 의해서 표현될 수 있다. 한편, 제2 영역(Ⅱ)은 서로 수직한 제4 방향(X2), 제5 방향(Y2) 및 제6 방향(Z2)에 의해서 표현될 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)의 제1 내지 제3 방향과 제4 내지 제6 방향은 서로 동일한 방향일 수도 있고, 서로 다른 방향일 수도 있다.
제1 영역(Ⅰ)은, 제1 핀형 패턴(110)과, 제1 나노 와이어(120)와, 제3 나노 와이어(125)와, 제1 게이트 절연막(147)과, 제1 기능막(131)과, 제1 필링막(130)과, 제1 게이트 스페이서(140)과, 제1 소스/드레인(150) 등을 포함할 수 있다.
제1 핀형 패턴(110)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 핀형 패턴(110)은 제1 방향(X1)으로 길게 연장될 수 있다. 즉, 제1 핀형 패턴(110)은 제1 방향(X1)으로 연장되는 장변과 제2 방향(Y1)으로 연장되는 단변을 포함할 수 있다.
제1 핀형 패턴(110)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 패턴(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 핀형 패턴(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)은 실리콘을 포함하는 것으로 설명한다.
필드 절연막(105)은 제1 핀형 패턴(110)의 측벽의 적어도 일부를 감쌀 수 있다. 제1 핀형 패턴(110)은 필드 절연막(105)에 의해 정의될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
도 5에서, 제1 핀형 패턴(110)의 측벽은 전체적으로 필드 절연막(105)에 의해 둘러싸인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 나노 와이어(120) 및 제3 나노 와이어(125)는 기판(100) 상에, 제1 핀형 패턴(110)과 이격되어 형성될 수 있다. 제1 나노 와이어(120) 및 제3 나노 와이어(125)는 제1 방향(X1)으로 연장되어 형성될 수 있다. 구체적으로, 제1 나노 와이어(120) 및 제3 나노 와이어(125)는 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과 이격되어 형성될 수 있다. 또한, 제1 나노 와이어(120) 및 제3 나노 와이어(125)는 서로 이격되어 형성될 수 있다.
제3 나노 와이어(125)는 제1 나노 와이어(120)보다 기판(100)으로부터 더 멀리 이격되어 형성될 수 있다. 즉, 제1 핀형 패턴(110)의 상면으로부터 제3 나노 와이어(125)까지의 높이는 제1 핀형 패턴(110)의 상면으로부터 제1 나노 와이어(120)까지의 높이보다 높다.
제1 나노 와이어(120) 및 제3 나노 와이어(125)는 핀형 패턴(110)과 제3 방향(Z1)으로 오버랩될 수 있다. 제1 나노 와이어(120) 및 제3 나노 와이어(125)는 필드 절연막(105) 상에 형성되지 않고, 제1 핀형 패턴(110) 상에 형성될 수 있다.
제1 나노 와이어(120) 및 제3 나노 와이어(125)는 트랜지스터의 채널 영역으로 사용될 수 있다. 제1 나노 와이어(120) 및 제3 나노 와이어(125)의 물질은 반도체 장치가 PMOS 인지 NMOS인지 여부에 따라서 달라질 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 나노 와이어(120) 및 제3 나노 와이어(125)는 각각 실리콘을 포함하는 것으로 설명한다.
제1 기능막(131) 및 제1 필링막(130)은 필드 절연막(105)과 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 필링막(130)은 제2 방향(Y1)으로 연장될 수 있다. 제1 기능막(131) 및 제1 필링막(130)은 제1 핀형 패턴(110)의 상면과 이격되어 형성되는 제1 나노 와이어(120) 및 제3 나노 와이어(125)의 둘레를 감싸도록 형성될 수 있다. 제1 기능막(131) 및 제1 필링막(130)은 제1 나노 와이어(120) 및 제3 나노 와이어(125)와 제1 핀형 패턴(110) 사이의 이격된 공간에도 형성될 수 있다.
구체적으로, 제1 기능막(131)이 먼저 제1 나노 와이어(120) 및 제3 나노 와이어(125)를 감싸고, 그 위에 제1 필링막(130)이 제1 기능막(131)을 감싸도록 형성될 수 있다.
제1 기능막(131)은 TiSiN을 포함할 수 있다.
제1 필링막(130)은 도전성 물질을 포함할 수 있다. 제1 필링막(130)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 및 Co 중 적어도 하나를 포함할 수 있다. 또는, 제1 필링막(130)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 필링막(130)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(140)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(130)의 양 측벽 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 나노 와이어(120)의 양측에서, 서로 마주보며 형성될 수 있다. 각각의 제1 게이트 스페이서(140)는 관통홀(도 6의 140h)을 포함할 수 있다.
제1 나노 와이어(120)는 제1 관통홀(140h)을 통해서 제1 게이트 스페이서(140)를 관통할 수 있다. 제1 게이트 스페이서(140)는 제1 나노 와이어(120)의 측면의 일부의 둘레와 전체적으로 접촉할 수 있다. 즉, 제1 관통홀(140h)의 내벽이 제1 나노 와이어(120)의 외면 둘레의 일부와 접할 수 있다.
제1 게이트 스페이서(140)는 제1 외측 스페이서(141)와 제1 내측 스페이서(142), 제2 내측 스페이서(142-1) 및 제5 내측 스페이서(142-2)를 포함할 수 있다. 제1 외측 스페이서(141)는 제1 내측 스페이서(142), 제2 내측 스페이서(142-1) 및 제5 내측 스페이서(142-2)와 직접 접촉할 수 있다. 제1 내측 스페이서(142)는 제1 핀형 패턴(110)의 상면과 제1 나노 와이어(120) 사이에 배치되어, 제1 핀형 패턴(110)의 상면과 면 접촉을 할 수 있다. 제2 내측 스페이서(142-1)는 제1 나노 와이어(120)의 상면과, 제3 나노 와이어(125) 사이에 배치되어 제1 외측 스페이서(141)에 의해서 둘러싸일 수 있다. 제5 내측 스페이서(142-2)는 제3 나노 와이어(125)의 상에 배치되어 제1 외측 스페이서(141)에 의해서 둘러싸일 수 있다.
제2 방향(Y1) 및 제3 방향(Z1)을 포함하는 평면 상에서, 제1 내측 스페이서(142)는 제1 나노 와이어(120)와, 제1 외측 스페이서(141)와, 핀형 패턴(110)에 의해 둘러싸여 있을 수 있다. 제2 내측 스페이서(142-1)는 제1 나노 와이어(120)와, 제3 나노 와이어(125)와, 제1 외측 스페이서(141)에 의해서 둘러싸여 있을 수 있다. 제5 내측 스페이서(142-2)는 제3 나노 와이어(125)와, 제1 외측 스페이서(141)에 의해서 둘러싸여 있을 수 있다.
제1 게이트 스페이서(140)는 복수의 제1 관통홀(140h1, 140h2)을 포함할 수 있다. 제1 게이트 스페이서(140)의 복수의 제1 관통홀(140h1, 140h2)은 제1 외측 스페이서(141)와 제1 내측 스페이서(142), 제2 내측 스페이서(142-1) 및 제5 내측 스페이서(142-2)에 의해 정의될 수 있다. 제1 나노 와이어(120) 및 제3 나노 와이어(125)의 종단은 제1 외측 스페이서(141), 제1 내측 스페이서(142), 제2 내측 스페이서(142-1) 및 제5 내측 스페이서(142-2)와 접촉할 수 있다.
제1 내측 스페이서(142), 제2 내측 스페이서(142-1) 및 제2 내측 스페이서(142-2)는 서로 동일한 물질을 포함할 수 있다. 제1 외측 스페이서(141)와 제1 내측 스페이서(142), 제2 내측 스페이서(142-1) 및 제5 내측 스페이서(142-2)는 서로 다른 물질을 포함할 수 있다. 즉, 제1 외측 스페이서(141)에 포함된 물질의 유전율은 제1 유전율이고, 제1 내측 스페이서(142), 제2 내측 스페이서(142-1) 및 제5 내측 스페이서(142-2)에 포함된 물질의 유전율은 제2 유전율일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 외측 스페이서(141)에 포함된 물질의 제1 유전율은 제1 내측 스페이서(142), 제2 내측 스페이서(142-1) 및 제5 내측 스페이서(142-2)에 포함된 물질의 제2 유전율보다 클 수 있다. 제2 유전율이 제1 유전율보다 작게 해줌으로써, 제1 게이트 전극(130)과 제1 소스/드레인(150) 사이의 기생 캐패시턴스(fringing capacitance)를 줄여줄 수 있다.
제1 외측 스페이서(141)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 내측 스페이서(142) 및 제2 내측 스페이서(142-1)는 예를 들어, 저유전율 유전 물질을 포함할 수 있다. 저유전율 유전 물질은 실리콘 산화물보다 유전 상수가 작은 물질일 수 있다.
제1 게이트 절연막(147)은 제1 나노 와이어(120) 및 제3 나노 와이어(125)와 제1 기능막(131) 사이에 형성될 수 있다. 또한, 제1 게이트 절연막(147)은 필드 절연막(105) 및 제1 기능막(131) 사이와, 제1 내측 스페이서(142), 제2 내측 스페이서(142-1), 제5 내측 스페이서(142-2) 및 제1 기능막(130) 사이에도 형성될 수 있다.
예를 들어, 제1 게이트 절연막(147)은 제1 계면막(146)과 제1 고유전율 절연막(145)을 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 제1 나노 와이어(120) 및 제3 나노 와이어(125)의 물질 등에 따라, 제1 게이트 절연막(147)의 제1 계면막(146)은 생략될 수 있다.
제1 계면막(146)은 제1 나노 와이어(120) 및 제3 나노 와이어(125)의 둘레에 형성될 수 있으므로, 제1 나노 와이어(120) 및 제3 나노 와이어(125)와 제1 기능막(131) 사이와, 제1 핀형 패턴(110)과 제1 기능막(131) 사이에 형성될 수 있다.
제1 나노 와이어(120) 및 제3 나노 와이어(125)가 실리콘을 포함할 경우, 제1 계면막(146)은 실리콘 산화막을 포함할 수 있다. 이 때, 제1 계면막(146)은 제1 나노 와이어(120) 및 제3 나노 와이어(125)의 둘레에 형성될 수 있지만, 제1 내측 스페이서(142), 제2 내측 스페이서(142-1), 제5 내측 스페이서(142-2) 및 제1 외측 스페이서(141)의 측벽을 따라서 형성되지 않을 수 있다.
반면, 제1 고유전율 절연막(145)은 제1 나노 와이어(120) 및 제3 나노 와이어(125)와 제1 기능막(131) 사이와, 제1 내측 스페이서(142) 및 제1 기능막(131) 사이와, 제2 내측 스페이서(142-1) 및 제1 기능막(131) 사이와, 제5 내측 스페이서(142-2) 및 제1 기능막(131) 사이와, 필드 절연막(105) 및 제1 기능막(131) 사이와, 제1 외측 스페이서(141) 및 제1 기능막(131) 사이에 형성될 수 있다.
제1 고유전율 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전체 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상술한 것과 같이, 제1 계면막(146)이 생략되는 경우, 제1 고유전율 절연막(145)은 상술한 고유전체 물질뿐만 아니라, 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막 등을 포함할 수도 있다.
제1 게이트 절연막(147)은 제1 나노 와이어(120) 및 제3 나노 와이어(125)의 둘레를 따라 형성될 수 있다. 제1 게이트 절연막(147)은 필드 절연막(105)의 상면과 제1 핀형 패턴(110)의 상면을 따라서 형성될 수 있다. 덧붙여, 제1 게이트 절연막(147)은 제1 내측 스페이서(142)와, 제2 내측 스페이서(142-1)와, 제5 내측 스페이서(142-2)와, 제1 외측 스페이서(141)의 측벽을 따라서 형성될 수 있다.
제1 소스/드레인(150)은 제1 필링막(130) 및 제1 기능막(131)의 양측에 형성될 수 있다. 제1 소스/드레인(150)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 소스/드레인(150)은 제1 핀형 패턴(110)의 상면 상에 형성된 에피층을 포함할 수 있다.
제1 소스/드레인(150)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 소스/드레인(150)의 외주면은 다이아몬드 형상, 원 형상, 직사각형 형상, 팔각형 형상 중, 적어도 하나일 수 있다. 도 5에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
제1 소스/드레인(150)은 채널 영역으로 사용되는 제1 나노 와이어(120) 및 제3 나노 와이어(125)와 직접 연결될 수 있다. 즉, 제1 소스/드레인(150)은 제1 게이트 스페이서(140)의 복수의 제1 관통홀(140h1, 140h2)을 통과한 제1 나노 와이어(120) 및 제3 나노 와이어(125)와 직접 연결될 수 있다.
하지만, 제1 소스/드레인(150)은 제1 게이트 절연막(147)과 직접 접촉하지 않을 수 있다. 제1 소스/드레인(150)과 제1 게이트 절연막(147) 사이에, 제1 게이트 스페이서(140)가 위치할 수 있다. 좀 더 구체적으로, 제1 내측 스페이서(142), 제2 내측 스페이서(142-1) 및 제5 내측 스페이서(142-2)의 일 측벽은 제1 게이트 절연막(147)과 접촉하고, 제1 내측 스페이서(142), 제2 내측 스페이서(142-1) 및 제5 내측 스페이서(142-2)의 타 측벽은 제1 소스/드레인(150)과 접촉하기 때문에, 제1 나노 와이어(120) 및 제3 나노 와이어(125)와 기판(100) 사이에서, 제1 소스/드레인(150)과 제1 게이트 절연막(147)은 접촉하지 않을 수 있다.
제1 층간 절연막(180)은 제1 소스/드레인(150), 제1 게이트 스페이서(140) 및 필드 절연막(105) 상에 형성될 수 있다.
제1 층간 절연막(180)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
제2 영역(Ⅱ)은 제1 영역(Ⅰ)과 유사한 장치가 형성될 수 있다. 구체적으로 제2 영역(Ⅱ)은 제2 핀형 패턴(210)과, 제2 나노 와이어(220)와, 제4 나노 와이어(225)와, 제2 게이트 절연막(247)과, 제2 기능막(231)과, 제2 필링막(230)과, 제2 게이트 스페이서(240)와, 제2 소스/드레인(250)을 포함할 수 있다.
제2 핀형 패턴(210)과, 제2 나노 와이어(220)와, 제4 나노 와이어(225)와, 제2 게이트 절연막(247)과, 제2 기능막(231)과, 제2 필링막(230)과, 제2 게이트 스페이서(240)와, 제2 소스/드레인(250)은 상술했던, 제1 핀형 패턴(110)과, 제1 나노 와이어(120)와, 제3 나노 와이어(125)와, 제1 기능막(131)과, 제1 필링막(130)과, 제1 게이트 스페이서(140)와, 제1 소스/드레인(150)과 유사 내지 동일한 특성을 가질 수 있다.
나아가, 제2 층간 절연막(280), 제2 관통홀(240h1, 240h2), 제2 계면막(246), 제2 고유전율 절연막(245), 제3 내측 스페이서(242), 제4 내측 스페이서(242-1), 제6 내측 스페이서(242-2) 및 제2 외측 스페이서(241)도 각각 제1 층간 절연막(180), 제1 계면막(146), 제1 고유전율 절연막(145), 제1 내측 스페이서(142), 제2 내측 스페이서(142-1), 제5 내측 스페이서(142-2) 및 제1 외측 스페이서(141)와 동일한 특성을 가질 수 있다.
다만, 제2 기능막(231)은 제1 기능막(131)과 같이 TiSiN을 포함하되, Si 농도가 더 낮을 수 있다. 제2 기능막(231)의 두께는 제1 기능막(131)의 두께와 동일할 수 있다.
도 5 내지 도 8의 반도체 장치는 도 1의 반도체 장치와 대응될 수 있다. 구체적으로, 도 5 내지 도 8의 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 각각 도 1의 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에 대응될 수 있다. 또한, 제1 나노 와이어(120) 및 제3 나노 와이어(125)는 제1 채널 영역(1110)과 대응되고, 제2 나노 와이어(220) 및 제4나노 와이어(225)는 제2 채널 영역(1210)과 대응된다.
또한, 도 5 내지 도 8의 제1 게이트 절연막(147) 및 제2 게이트 절연막(247)은 도 1의 제1 게이트 절연막(1120) 및 제2 게이트 절연막(1220)에 대응된다. 또한, 도 5 내지 도 8의 제1 기능막(131) 및 제2 기능막(231)은 도 1의 제1 기능막(1130) 및 제2 기능막(1230)에 대응된다. 또한, 도 5 내지 도 8의 제1 필링막(130) 및 제2 필링막(230)은 도 1의 제1 필링막(1140) 및 제2 필링막(1240)에 대응된다.
즉, 도 1의 게이트 스택 구조체는 도 5 내지 도 8의 게이트 올 어라운드 구조로 구현될 수 있다. 도면에서, 나노 와이어의 개수가 2개로 도시되었지만, 이는 예시에 불과할 뿐 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서 나노 와이어의 개수는 1개 혹은 3개 이상일 수 있다.
이하, 도 2 및 도 9를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 및 도 9를 참조하면, 도 2의 제1 기능막(1130) 및 제2 기능막(1230)이 게이트 올 어라운드 구조로 형성된 것이 도 9의 반도체 장치이다.
제1 기능막(131)은 제1 계면 기능막(131a) 및 제1 차단 기능막(131b)이 교대로 적층된 구조일 수 있다. 도면에서는 제1 계면 기능막(131a) 및 제1 차단 기능막(131b)이 각각 2개씩 도시되었으나, 몇몇 실시예에서는 제1 계면 기능막(131a) 및 제1 차단 기능막(131b)이 각각 3개 이상 혹은 1개일 수도 있다.
제2 기능막(231)은 제2 계면 기능막(231a) 및 제2 차단 기능막(231b)이 교대로 적층된 구조일 수 있다. 도면에서는 제2 계면 기능막(231a) 및 제2 차단 기능막(231b)이 각각 2개씩 도시되었으나, 몇몇 실시예에서는 제2 계면 기능막(231a) 및 제2 차단 기능막(231b)이 각각 3개 이상 혹은 1개일 수도 있다.
이하, 도 1, 도 10 및 도 11을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 11은 도 10의 D1 - D1 및 D2 - D2로 자른 단면을 설명하기 위한 단면도이다.
도 1, 도 10 및 도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(10), 층간 절연막(20), 스페이서(21, 22), 고유전율막(31, 32), 게이트 패턴(61, 62), 캡핑 패턴(81, 82) 및 소스/드레인(91, 92)을 포함한다.
기판(10)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함하고, 제1 영역(Ⅰ)은 기판(10)으로부터 돌출된 제1 핀(F1)을 포함하고, 제2 영역(Ⅱ)은 기판(10)으로부터 돌출된 제2 핀(F2)을 포함한다. 제1 게이트 패턴(61)은 제1 핀(F1) 상에 제1 핀(F1)과 교차하는 방향으로 연장되고, 제2 게이트 패턴(62)은 제2 핀(F2) 상에 제2 핀(F2)과 교차하는 방향으로 연장될 수 있다.
층간 절연막(20)은 기판(10) 상에 형성될 수 있다. 층간 절연막(20)은 제1 영역(Ⅰ)에서 제1 트렌치(T1)를 포함하고, 제2 영역(Ⅱ)에서 제2 트렌치(T2)를 포함한다. 층간 절연막(20)은 2층 이상의 절연막을 적층하여 형성할 수도 있다. 도시된 것과, 같이 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 측벽에는 제1 스페이서(21) 및 제2 스페이서(22)가 각각 형성될 수 있고, 제1 트렌치(T1) 및 제2 트렌치(T2)의 바닥면에는 기판(10)이 배치될 수 있다. 단, 이에 제한되는 것은 아니다.
층간 절연막(20)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 스페이서(21)는 제1 트렌치(T1)의 측벽을 형성할 수 있다. 제1 스페이서(21)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 스페이서(22)는 제2 트렌치(T2)의 측벽을 형성할 수 있다. 제2 스페이서(22)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 고유전율막(31)은 제1 트렌치(T1)의 측벽과 바닥면을 따라 컨포말하게 형성될 수 있다. 제1 고유전율막(31)은 제1 트렌치(T1)의 측벽의 전부를 덮을 수 있다. 즉, 제1 고유전율막(31)의 상면의 최상부의 높이는 제1 스페이서(21)의 상면의 높이와 동일할 수 있다. 단, 이에 제한되는 것은 아니다.
제2 고유전율막(32)은 제2 트렌치(T2)의 측벽과 바닥면을 따라 컨포말하게 형성될 수 있다. 제2 고유전율막(32)은 제2 트렌치(T2)의 측벽의 전부를 덮을 수 있다. 즉, 제2 고유전율막(32)의 상면의 최상부의 높이는 제2 스페이서(22)의 상면의 높이와 동일할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 고유전율막(31) 및 제2 고유전율막(32)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전율막(31, 32)은, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 고유전율막(31, 32)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
도 11에는 도시되지 않았지만, 본 발명의 몇몇 실시예에서 고유전율막(31, 32)과 기판(10) 사이에 인터페이스막을 포함할 수 있다. 인터페이스막은 트렌치(T1, T2)의 바닥면을 따라서 형성될 수 있다. 인터페이스막(30)은 기판(10)과 고유전율막(31, 32) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막은 유전율(k)이 9 이하인 저유전 물질층, 예를 들어, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
제1 게이트 패턴(61)은 제1 기능막(41) 및 제1 필링막(51)을 포함할 수 있다. 제1 기능막(41)은 제1 트렌치(T1)의 바닥면 및 측면을 따라 컨포말하게 형성되고, 제1 필링막(51)은 제1 기능막(41)에 의해서 채워지지 않은 부분을 완전히 채울 수 있다.
제2 게이트 패턴(62)은 제2 기능막(42) 및 제2 필링막(52)을 포함할 수 있다. 제2 기능막(42)은 제2 트렌치(T2)의 바닥면 및 측면을 따라 컨포말하게 형성되고, 제2 필링막(52)은 제2 기능막(42)에 의해서 채워지지 않은 부분을 완전히 채울 수 있다.
기능막(41, 42)은 TiSiN을 포함할 수 있다. 이 때, 제1 기능막(41)의 Si 농도는 제2 기능막(42)의 Si 농도보다 낮을 수 있다. 이를 통해서, 제1 영역(Ⅰ)의 트랜지스터의 문턱 전압이 제2 영역(Ⅱ)의 트랜지스터의 문턱 전압보다 낮아질 수 있다.
제1 소스/드레인(91)은 제1 게이트 패턴(61)의 측면에 형성될 수 있다. 제2 소스/드레인(92)은 제2 게이트 패턴(62)의 측면에 형성될 수 있다. 제1 핀(F1)의 제1 소스/드레인(91) 사이의 부분은 제1 채널 영역(C1)이 정의될 수 있다. 또한, 제2 핀(F2)의 제2 소스/드레인(92) 사이의 부분은 제2 채널 영역(C2)이 정의될 수 있다.
도 10 및 도 11의 반도체 장치는 도 1의 반도체 장치와 대응될 수 있다. 도 10 및 도 11의 제1 채널 영역(C1) 및 제2 채널 영역(C2)은 도 1의 제1 채널 영역(1110) 및 제2 채널 영역(1210)과 대응될 수 있다. 또한, 도 10 및 도 11의 고유전율막(31, 32) 및 인터페이스막은 각각 도 1의 제1 게이트 절연막(1120) 및 제2 게이트 절연막(1220)에 대응될 수 있다. 또한, 도 10 및 도 11의 기능막(41, 42)은 각각 도 1의 제1 기능막(1130) 및 제2 기능막(1230)에 대응될 수 있다. 마지막으로, 도 10 및 도 11의 필링막(51, 52)은 각각 도 1의 제1 필링막(1140) 및 제2 필링막(1240)에 대응될 수 있다.
즉, 도 1의 게이트 스택 구조체는 도 10 및 도 11의 핀형 구조로 구현될 수 있다.
이하, 도 2 및 도 12를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 및 도 12를 참조하면, 도 2의 제1 기능막(1130) 및 제2 기능막(1230)이 핀형 구조로 형성된 것이 도 12의 반도체 장치이다.
제1 기능막(41)은 제1 계면 기능막(41a) 및 제1 차단 기능막(41b)이 교대로 적층된 구조일 수 있다. 도면에서는 제1 계면 기능막(41a) 및 제1 차단 기능막(41b)이 각각 2개씩 도시되었으나, 몇몇 실시예에서는 제1 계면 기능막(41a) 및 제1 차단 기능막(41b)이 각각 3개 이상 혹은 1개일 수도 있다.
제2 기능막(42)은 제2 계면 기능막(42a) 및 제2 차단 기능막(42b)이 교대로 적층된 구조일 수 있다. 도면에서는 제2 계면 기능막(42a) 및 제2 차단 기능막(42b)이 각각 2개씩 도시되었으나, 몇몇 실시예에서는 제2 계면 기능막(42a) 및 제2 차단 기능막(42b)이 각각 3개 이상 혹은 1개일 수도 있다.
이하, 도 1, 도 13 및 도 14를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 14는 도 13의 E1 - E1 및 E2 - E2로 자른 단면을 설명하기 위한 단면도이다.
도 1, 도 13 및 도 14를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(500), 버티컬 채널 영역(310, 410), 상부 소스/드레인(312, 412), 하부 소스/드레인(311, 411), 층간 절연막(300, 400), 게이트 절연막(320, 420), 기능막(330, 430) 및 필링막(340, 440)을 포함한다.
기판(500)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함한다.
층간 절연막(300, 400)은 기판(500) 상에 형성된다. 층간 절연막(300, 400)은 제1 영역(Ⅰ)에 형성되는 제1 층간 절연막(300)과 제2 영역(Ⅱ)에 형성되는 제2 층간 절연막(400)을 포함할 수 있다.
버티컬 채널 영역(310, 410)은 층간 절연막(300, 400)을 관통하여 형성될 수 있다. 버티컬 채널 영역(310, 410)의 상부에는 상부 소스/드레인(312, 412)이 형성되고, 버티컬 채널 영역(310, 410)의 하부에는 하부 소스/드레인(311, 411)이 형성된다.
게이트 절연막(320, 420), 기능막(330, 430) 및 필링막(340, 440)은 버티컬 채널 영역(310, 410)의 수평 방향의 측면에 형성될 수 있다. 게이트 절연막(320, 420)은 버티컬 채널 영역(310, 410)을 수평으로 감싸고, 층간 절연막(300, 400)의 상면 및 하면을 따라 컨포말하게 형성될 수 있다. 기능막(330, 430)은 게이트 절연막(320, 420) 상에 컨포말하게 형성되고, 필링막(340, 440)은 기능막(330, 430)에 의해서 채워지지 못한 부분을 채울 수 있다.
게이트 절연막(320, 420), 기능막(330, 430) 및 필링막(340, 440)의 두께는 각각의 영역에서 각각 제1 두께(H1), 제2 두께(H2) 및 제3 두께(H3)로 동일할 수 있다.
기능막(330, 430)은 제1 영역(Ⅰ)의 제1 기능막(330)과 제2 영역(Ⅱ)의 제2 기능막(430)을 포함할 수 있다. 제1 기능막(330) 및 제2 기능막(340)은 TiSiN을 포함할 수 있다. 제1 기능막(330)의 Si 농도는 제2 기능막(340)의 Si 농도보다 낮을 수 있다.
이에 따라서, V-FET(vertical columnar FET) 구조에서의 문턱 전압은 제1 영역(Ⅰ)이 제2 영역(Ⅱ)보다 더 낮을 수 있다.
도 13 및 도 14의 반도체 장치는 도 1의 반도체 장치와 대응될 수 있다. 구체적으로, 도 13 및 도 14의 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 각각 도 1의 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에 대응될 수 있다. 또한, 도 13 및 도 14의 버티컬 채널 영역(310, 410)은 각각 제1 채널 영역(1110) 및 제2 채널 영역(1210)과 대응된다.
또한, 도 13 및 도 14의 게이트 절연막(320, 420)은 각각 도 1의 제1 게이트 절연막(1120) 및 제2 게이트 절연막(1220)에 대응된다. 또한, 도 13 및 도 14의 기능막(330, 430)은 도 1의 제1 기능막(1130) 및 제2 기능막(1230)에 대응된다. 또한, 도 13 및 도 14의 필링막(340, 440)은 도 1의 제1 필링막(1140) 및 제2 필링막(1240)에 대응된다.
즉, 도 1의 게이트 스택 구조체는 도 13 및 도 14의 V-FET 구조로 구현될 수 있다. 도면에서, 버티컬 채널 영역의 개수가 1개로 도시되었지만, 이는 예시에 불과할 뿐 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서 서로 수직으로 이격되어 적층되는 버티컬 채널 영역의 개수는 2개 이상일 수도 있다.
이하, 도 2 및 도 15를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 및 도 15를 참조하면, 도 2의 제1 기능막(1130) 및 제2 기능막(1230)이 V-FET구조로 형성된 것이 도 15의 반도체 장치이다.
제1 기능막(330)은 제1 계면 기능막(330a) 및 제1 차단 기능막(330b)이 교대로 적층된 구조일 수 있다. 도면에서는 제1 계면 기능막(330a) 및 제1 차단 기능막(330b)이 각각 2개씩 도시되었으나, 몇몇 실시예에서는 제1 계면 기능막(330a) 및 제1 차단 기능막(330b)이 각각 3개 이상 혹은 1개일 수도 있다.
제2 기능막(430)은 제2 계면 기능막(430a) 및 제2 차단 기능막(430b)이 교대로 적층된 구조일 수 있다. 도면에서는 제2 계면 기능막(430a) 및 제2 차단 기능막(430b)이 각각 2개씩 도시되었으나, 몇몇 실시예에서는 제2 계면 기능막(430a) 및 제2 차단 기능막(430b)이 각각 3개 이상 혹은 1개일 수도 있다.
이하, 도 1 및 도 16 내지 도 18을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 16 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 16을 참조하면, 제1 영역(Ⅰ)에서 제1 채널 영역(1110) 상에 제1 게이트 절연막(1120)을 형성하고, 제1 게이트 절연막(1120) 상에 제1 Ti막(1130a) 및 제1 N막(1130b)을 순차적으로 형성한다. 이 때, 제1 Ti막(1130a) 및 제1 N막(1130b)의 순서는 서로 바뀔 수 있다.
제2 영역(Ⅱ)에서도 마찬가지로 제2 채널 영역(1210) 상에 제2 게이트 절연막(1220)을 형성하고, 제2 게이트 절연막(1220) 상에 제2 Ti막(1230a) 및 제2 N막(1230b)을 순차적으로 형성한다. 이 때, 제2 Ti막(1230a) 및 제2 N막(1230b)의 순서는 서로 바뀔 수 있다.
이 때, 제1 게이트 절연막(1120) 및 제2 게이트 절연막(1220)은 제1 두께(H1)로 형성되고, 제1 Ti막(1130a) 및 제1 N막(1130b)과 제2 Ti막(1230a) 및 제2 N막(1230b)이 모두 제2 두께(H2)로 형성될 수 있다.
이어서, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에 제1 열처리(1300)를 수행한다.
이어서, 도 17을 참조하면, 제1 열처리(1300)에 의해서 제1 Ti막(1130a) 및 제1 N막(1130b)이 제1 기능막(1130)이 되고, 제2 Ti막(1230a) 및 제2 N막(1230b)이 제2 기능막(1230)이 될 수 있다.
이어서, 제1 영역(Ⅰ)에는 제1 도핑(1400a)을 하고, 제2 영역(Ⅱ)에는 제2 도핑(1400b)을 할 수 있다.
제1 도핑(1400a) 및 제2 도핑(1400b)은 모두 Si 도핑일 수 있다. 이 때, 제1 도핑(1400a)에 비해서 제2 도핑(1400b)의 Si 도핑량이 더 많을 수 있다. 이는 도핑 밀도를 달리하거나, 도핑 시간을 달리함으로써 수행될 수 있다.
이어서, 도 18을 참조하면, 제1 기능막(1130)과 제2 기능막(1230)의 Si 농도가 서로 달라진다.
이어서, 도 1을 참조하면, 제1 기능막(1130) 및 제2 기능막(1230) 상에 제1 필링막(1140) 및 제2 필링막(1240)을 각각 형성한다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 차단막과 일함수 조절막을 각각 형성할 필요 없이 기능막의 농도를 통해서 다중 문턱 전압을 가지는 트랜지스터를 구현할 수 있다.
특히, 일함수 조절막의 두께를 서로 다르게 조절하는 방식에 비해서, 동일한 두께의 기능막을 서로 다른 영역에 형성하는 공정은 훨씬 단순하고 낮은 비용을 소모할 수 있다. 이에 따라, 반도체 제조 비용 및 효율이 크게 낮아질 수 있다.
이하, 도 2 및 도 19 내지 도 22를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 19 내지 도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 19를 참조하면, 제1 영역(Ⅰ)에서는 제1 채널 영역(1110) 상에 제1 게이트 절연막(1120)을 형성하고, 제1 게이트 절연막(1120) 상에 a1 두께로 제1 계면 기능막(1131a)을 형성한다.
제2 영역(Ⅱ)에서는 제2 채널 영역(1210) 상에 제2 게이트 절연막(1220)을 형성하고, 제2 게이트 절연막(1220) 상에 c1 두께로 제2 계면 기능막(1231a)을 형성한다.
상기 a1 두께와 c1두께는 서로 다를 수 있다. 즉, c1 두께가 a1 두께보다 더 두꺼울 수 있다. 단, 추후에 설명하듯이, a1+a2의 두께가 c1+c2의 두께보다 낮으면 되므로, c1 두께와 a1 두께의 대소는 달라질 수도 있다.
제1 계면 기능막(1131a) 및 제2 계면 기능막(1231a)은 원자층 증착 방식(ALD)에 의해서 형성될 수 있다.
이어서, 도 20을 참조하면, 제1 영역(Ⅰ)에서는 제1 계면 기능막(1131a) 상에 제1 차단 기능막(a)을 b1 두께로 형성한다.
제2 영역(Ⅱ)에서는 제2 계면 기능막(1231a) 상에 제2 차단 기능막(a)을 d1 두께로 형성한다.
상기 b1 두께와 d1두께는 서로 다를 수 있다. 즉, b1 두께가 d1 두께보다 더 두꺼울 수 있다. 단, 추후에 설명하듯이, b1+b2의 두께가 d1+d2의 두께보다 낮으면 되므로, b1 두께와 d1 두께의 대소는 달라질 수도 있다.
제1 차단 기능막(a) 및 제2 차단 기능막(a)은 소크(soak) 방식으로 형성될 수 있다.
이어서, 도 21을 참조하면, 제1 영역(Ⅰ)에서는, 제1 차단 기능막(a) 상에 제1 계면 기능막(b)을 a2 두께로 형성한다.
제2 영역(Ⅱ)에서는, 제2 차단 기능막(a) 상에 제2 계면 기능막(b)을 c2 두께로 형성한다.
이 때, a1+a2의 두께가 c1+c2의 두께보다 낮을 수 있다.
제1 계면 기능막(b) 및 제2 계면 기능막(b)은 원자층 증착 방식(ALD)에 의해서 형성될 수 있다.
이어서, 도 22를 참조하면, 제1 영역(Ⅰ)에서는, 제1 계면 기능막(b) 상에 제1 차단 기능막(1133b)을 b2 두께로 형성한다.
제2 영역(Ⅱ)에서는, 제2 계면 기능막(b) 상에 제2 차단 기능막(1233b)을 d2 두께로 형성한다.
이 때, b1+b2의 두께가 d1+d2의 두께보다 낮을 수 있다.
다만, a1+a2+b1+b2의 두께는 c1+c2+d1+d2의 두께와 동일한 제2 두께(H2)일 수 있다.
제1 차단 기능막(1133b) 및 제2 차단 기능막(1233b)은 소크(soak) 방식으로 형성될 수 있다.
제1 계면 기능막(1131a, 1131b) 및 제1 차단 기능막(1133a, 1133b)의 적층 구조는 제1 기능막(1130)으로 완성되고, 제2 계면 기능막(1231a, 1231b) 및 제2 차단 기능막(1233a, 1233b)의 적층 구조는 제2 기능막(1230)으로 완성될 수 있다.
이 때, 제1 기능막(1130) 및 제2 기능막(1230)의 형성 공정은 모두 인시츄(in-situ)로 수행될 수 있다. 단, 이에 제한되는 것은 아니다. 이를 통해서, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 결함이 적고, 효율이 높은 반도체 장치를 제공할 수 있다.
이어서, 도 2를 참조하면, 제1 기능막(1130) 상에 제1 필링막(1140)을 형성하고, 제2 기능막(1230) 상에 제2 필링막(1240)을 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 제1 핀형 패턴;
    상기 기판 상에 배치된 제2 핀형 패턴;
    상기 제1 핀형 패턴 상에 배치된 제1 소스/드레인;
    상기 제2 핀형 패턴 상에 배치된 제2 소스/드레인;
    상기 제1 핀형 패턴 상에 배치되고 상기 제1 핀형 패턴과 이격되는 제1 나노 와이어로, 상기 제1 나노 와이어는 상기 제1 소스/드레인과 연결되고;
    상기 제1 나노 와이어 상에 배치되고 상기 제1 핀형 패턴과 이격되는 제2 나노 와이어로, 상기 제2 나노 와이어는 상기 제1 소스/드레인과 연결되고, 상기 제2 나노 와이어는 상기 제1 나노 와이어와 이격되고;
    상기 제2 핀형 패턴 상에 배치되고 상기 제2 핀형 패턴과 이격되는 제3 나노 와이어로, 상기 제3 나노 와이어는 상기 제2 소스/드레인과 연결되고;
    상기 제3 나노 와이어 상에 배치되고 상기 제2 핀형 패턴과 이격된 제4 나노 와이어로, 상기 제4 나노 와이어는 상기 제2 소스/드레인과 연결되고, 상기 제4 나노 와이어는 상기 제3 나노 와이어와 이격되고;
    상기 제1 핀형 패턴 상에 배치되고, 상기 제1 나노 와이어와 상기 제2 나노 와이어를 둘러싸는 제1 게이트-올-어라운드 구조체; 및
    상기 제2 핀형 패턴 상에 배치되고, 상기 제3 나노 와이어와 상기 제4 나노 와이어를 둘러싸는 제2 게이트-올-어라운드 구조체를 포함하되,
    상기 제1 게이트-올-어라운드 구조체는 상기 제1 나노 와이어를 둘러싸는 제1 도전막과 제1 게이트 절연막, 및 상기 제2 나노 와이어를 둘러싸는 제2 도전막과 제2 게이트 절연막을 포함하고,
    상기 제2 게이트-올-어라운드 구조체는 상기 제3 나노 와이어를 둘러싸는 제3 도전막과 제3 게이트 절연막, 및 상기 제4 나노 와이어를 둘러싸는 제4 도전막과 제4 게이트 절연막을 포함하고,
    상기 제1 및 제2 게이트 절연막은 상기 제1 나노 와이어와 상기 제2 나노 와이어의 주변에 배치된 제1 고유전율 절연막과 제1 계면막을 포함하고,
    상기 제3 및 제4 게이트 절연막은 상기 제3 나노 와이어와 상기 제4 나노 와이어의 주변에 배치된 제2 고유전율 절연막과 제2 계면막을 포함하고,
    상기 제1 도전막은 제1 필링막과 제1 기능막을 포함하고, 상기 제2 도전막은 제2 필링막과 제2 기능막을 포함하고,
    상기 제3 도전막은 제3 필링막과 제3 기능막을 포함하고, 상기 제4 도전막은 제4 필링막과 제4 기능막을 포함하고,
    상기 제1 게이트-올-어라운드 구조체는 각각 제1 Si 농도를 가지는 상기 제1 기능막과 상기 제2 기능막을 포함하고,
    상기 제2 게이트-올-어라운드 구조체는 각각 상기 제1 Si 농도와 다른 제2 Si 농도를 가지는 상기 제3 기능막과 상기 제4 기능막을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 게이트-올-어라운드 구조체의 측벽 상에 배치된 제1 게이트 스페이서; 및
    상기 제2 게이트-올-어라운드 구조체의 측벽 상에 배치된 제2 게이트 스페이서를 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 게이트 스페이서의 두께는 상기 제1 계면막의 두께와 다른 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 및 제2 기능막 각각의 두께와 상기 제3 및 제4 기능막 각각의 두께는 서로 동일한 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 및 제2 나노 와이어는 제1 채널로 사용되고,
    상기 제3 및 제4 나노 와이어는 제2 채널로 사용되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 나노 와이어, 상기 제2 나노 와이어, 상기 제3 나노 와이어 및 상기 제4 나노 와이어 각각은 실리콘을 포함하는 반도체 장치.
  7. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 상기 제1 영역 상에 배치되는 제1 소스/드레인;
    상기 기판의 상기 제2 영역 상에 배치되는 제2 소스/드레인;
    상기 기판의 상기 제1 영역 상에 배치되고 상기 기판과 이격되는 제1 나노 와이어로, 상기 제1 나노 와이어는 상기 제1 소스/드레인과 연결되고;
    상기 기판의 상기 제1 영역 상에 배치되고 상기 기판과 이격되는 제2 나노 와이어로, 상기 제2 나노 와이어는 상기 제1 소스/드레인과 연결되고, 상기 제1 나노 와이어와 이격되고;
    상기 기판의 상기 제2 영역 상에 배치되고 상기 기판과 이격되는 제3 나노 와이어로, 상기 제3 나노 와이어는 상기 제2 소스/드레인과 연결되고;
    상기 기판의 상기 제2 영역 상에 배치되고 상기 기판과 이격되는 제4 나노 와이어로, 상기 제4 나노 와이어는 상기 제2 소스/드레인과 연결되고, 상기 제3 나노 와이어와 이격되고;
    상기 기판의 상기 제1 영역 상에 배치되고, 상기 제1 나노 와이어와 상기 제2 나노 와이어를 둘러싸는 제1 게이트-올-어라운드 구조체; 및
    상기 기판의 상기 제2 영역 상에 배치되고, 상기 제3 나노 와이어와 상기 제4 나노 와이어를 둘러싸는 제2 게이트-올-어라운드 구조체를 포함하되,
    상기 제1 및 제2 나노 와이어는 제1 트랜지스터의 제1 채널로 사용되고,
    상기 제3 및 제4 나노 와이어는 제2 트랜지스터의 제2 채널로 사용되고,
    상기 제1 게이트-올-어라운드 구조체는 상기 제1 나노 와이어를 둘러싸는 제1 도전막과 제1 게이트 절연막, 및 상기 제2 나노 와이어를 둘러싸는 제2 도전막과 제2 게이트 절연막을 포함하고,
    상기 제2 게이트-올-어라운드 구조체는 상기 제3 나노 와이어를 둘러싸는 제3 도전막과 제3 게이트 절연막, 및 상기 제4 나노 와이어를 둘러싸는 제4 도전막과 제4 게이트 절연막을 포함하고,
    상기 제1 도전막은 제1 필링막과 제1 기능막을 포함하고, 상기 제2 도전막은 제2 필링막과 제2 기능막을 포함하고,
    상기 제3 도전막은 제3 필링막과 제3 기능막을 포함하고, 상기 제4 도전막은 제4 필링막과 제4 기능막을 포함하고,
    상기 제1 게이트-올-어라운드 구조체는 각각 Si의 제1 두께를 가지는 상기 제1 기능막과 상기 제2 기능막을 포함하고,
    상기 제2 게이트-올-어라운드 구조체는 각각 상기 Si의 제1 두께와 다른 Si의 제2 두께를 가지는 상기 제3 기능막과 상기 제4 기능막을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 게이트-올-어라운드 구조체의 측벽 상에 배치된 제1 게이트 스페이서; 및
    상기 제2 게이트-올-어라운드 구조체의 측벽 상에 배치된 제2 게이트 스페이서를 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 및 제2 게이트 절연막은 상기 제1 나노 와이어와 상기 제2 나노 와이어의 주변에 배치된 제1 고유전율 절연막과 제1 계면막을 포함하고,
    상기 제3 및 제4 게이트 절연막은 상기 제3 나노 와이어와 상기 제4 나노 와이어의 주변에 배치된 제2 고유전율 절연막과 제2 계면막을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 게이트 스페이서의 두께는 상기 제1 계면막의 두께와 다른 반도체 장치.
  11. 제7 항에 있어서,
    상기 제1, 제2, 제3 및 제4 기능막 각각은 TiN을 포함하는 반도체 장치.
  12. 제7 항에 있어서,
    상기 제1 나노 와이어, 상기 제2 나노 와이어, 상기 제3 나노 와이어 및 상기 제4 나노 와이어 각각은 실리콘을 포함하는 반도체 장치.
  13. 기판;
    상기 기판 상에 배치된 게이트-올-어라운드 구조체;
    상기 기판 상에 배치되고, 상기 게이트-올-어라운드 구조체의 양 측에 배치된 소스/드레인;
    상기 기판 상에 배치되고 상기 기판과 이격된 제1 나노 와이어; 및
    상기 기판 상에 배치되고 상기 기판과 이격된 제2 나노 와이어를 포함하되, 상기 제2 나노 와이어는 상기 제1 나노 와이어와 이격되고;
    상기 제1 나노 와이어의 제1 단부는 상기 소스/드레인의 제1 영역과 연결되고,
    상기 제1 나노 와이어의 제2 단부는 상기 소스/드레인의 제2 영역과 연결되고,
    상기 제2 나노 와이어의 제1 단부는 상기 소스/드레인의 제1 영역과 연결되고,
    상기 제2 나노 와이어의 제2 단부는 상기 소스/드레인의 제2 영역과 연결되고,
    상기 게이트-올-어라운드 구조체는 상기 제1 나노 와이어를 둘러싸는 제1 도전막과 제1 게이트 절연막, 및 상기 제2 나노 와이어를 둘러싸는 제2 도전막과 제2 게이트 절연막을 포함하고,
    상기 제1 및 제2 게이트 절연막은 상기 제1 나노 와이어의 주변과 상기 제2 나노 와이어의 주변에 배치된 고유전율 절연막과 계면막을 포함하고,
    상기 제1 도전막은 제1 필링막과 제1 기능막을 포함하고, 상기 제2 도전막은 제2 필링막과 제2 기능막을 포함하고,
    상기 제1 도전막의 상기 제1 기능막 및 상기 제2 도전막의 상기 제2 기능막은 상기 기판에 대하여 수직 방향으로 서로 이격되고,
    상기 게이트-올-어라운드 구조체의 상기 제1 및 제2 기능막은 서로 동일한 Si 농도를 가지는 반도체 장치.
  14. 제13 항에 있어서,
    상기 게이트-올-어라운드 구조체의 측벽 상에 배치된 게이트 스페이서를 더 포함하는 반도체 장치.
  15. 제14 항에 있어서,
    상기 게이트 스페이서의 두께는 상기 계면막의 두께와 다른 반도체 장치.
  16. 제13 항에 있어서,
    상기 제1 및 제2 나노 와이어는 트랜지스터의 채널로 사용되는 반도체 장치.
  17. 제13 항에 있어서,
    상기 제1 나노 와이어 및 상기 제2 나노 와이어는 각각 실리콘을 포함하는 반도체 장치.
  18. 제13 항에 있어서,
    상기 제1 및 제2 기능막 각각은 TiN을 포함하는 반도체 장치.
  19. 제1 항에 있어서,
    상기 제1 게이트-올-어라운드 구조체는 각각 Si의 제1 두께를 가지는 상기 제1 기능막 및 상기 제2 기능막을 포함하고,
    상기 제2 게이트-올-어라운드 구조체는 각각 상기 Si의 제1 두께와 다른 Si의 제2 두께를 가지는 상기 제3 기능막 및 상기 제4 기능막을 포함하는 반도체 장치.
  20. 제7 항에 있어서,
    상기 제1 게이트-올-어라운드 구조체는 각각 제1 Si 농도를 가지는 상기 제1 기능막 및 상기 제2 기능막을 포함하고,
    상기 제2 게이트-올-어라운드 구조체는 각각 상기 제1 Si 농도와 동일한 제2 Si 농도를 가지는 상기 제3 기능막 및 상기 제4 기능막을 포함하는 반도체 장치.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583486B1 (en) * 2015-11-19 2017-02-28 International Business Machines Corporation Stable work function for narrow-pitch devices
KR102574454B1 (ko) * 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10128347B2 (en) * 2017-01-04 2018-11-13 International Business Machines Corporation Gate-all-around field effect transistor having multiple threshold voltages
US11245020B2 (en) * 2017-01-04 2022-02-08 International Business Machines Corporation Gate-all-around field effect transistor having multiple threshold voltages
KR102316293B1 (ko) * 2017-09-18 2021-10-22 삼성전자주식회사 반도체 장치
KR102495082B1 (ko) * 2018-06-12 2023-02-01 삼성전자주식회사 반도체 장치
CN110707040B (zh) * 2018-07-10 2021-12-10 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
CN110970303A (zh) * 2018-09-28 2020-04-07 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11282938B2 (en) 2018-09-28 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Capping layers in metal gates of transistors
US11177259B2 (en) 2019-09-27 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-threshold gate structure with doped gate dielectric layer
CN110729248B (zh) * 2019-10-28 2021-09-14 中国科学院微电子研究所 一种堆叠纳米线或片cmos器件制备方法
US11495661B2 (en) * 2020-04-07 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including gate barrier layer
US11699736B2 (en) 2020-06-25 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method
US20210408239A1 (en) * 2020-06-26 2021-12-30 Intel Corporation Plasma nitridation for gate oxide scaling of ge and sige transistors
KR20220034347A (ko) * 2020-09-11 2022-03-18 삼성전자주식회사 반도체 장치
KR20220077741A (ko) * 2020-12-02 2022-06-09 삼성전자주식회사 반도체 메모리 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014131043A (ja) 2012-12-28 2014-07-10 Renesas Electronics Corp 漏れ電流を低減するように改良されたチャネルコアを有する電界効果トランジスタおよび製造方法
US20150061041A1 (en) 2013-09-03 2015-03-05 United Microelectronics Corp. Semiconductor structure and method of forming the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6537901B2 (en) 2000-12-29 2003-03-25 Hynix Semiconductor Inc. Method of manufacturing a transistor in a semiconductor device
KR100476482B1 (ko) 2002-12-14 2005-03-21 동부전자 주식회사 반도체 소자의 장벽 금속층 형성 방법
JP4143505B2 (ja) 2003-09-03 2008-09-03 株式会社半導体理工学研究センター Ｍｏｓ型半導体装置及びその製造方法
KR100719342B1 (ko) 2005-02-01 2007-05-17 삼성전자주식회사 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법
KR100868768B1 (ko) 2007-02-28 2008-11-13 삼성전자주식회사 Ｃｍｏｓ 반도체 소자 및 그 제조방법
US7833906B2 (en) 2008-12-11 2010-11-16 Asm International N.V. Titanium silicon nitride deposition
CN102349133A (zh) 2009-01-12 2012-02-08 台湾积体电路制造股份有限公司 半导体器件及半导体器件的制造方法
US9472637B2 (en) 2010-01-07 2016-10-18 Hitachi Kokusai Electric Inc. Semiconductor device having electrode made of high work function material and method of manufacturing the same
US8765603B2 (en) 2011-08-01 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a buffer layer
US8847333B2 (en) 2011-09-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques providing metal gate devices with multiple barrier layers
WO2013105389A1 (ja) 2012-01-13 2013-07-18 東京エレクトロン株式会社 ＴｉＳｉＮ膜の成膜方法および記憶媒体
JP2013147708A (ja) 2012-01-20 2013-08-01 Tokyo Electron Ltd ＴｉＳｉＮ膜の成膜方法および記憶媒体
KR101189642B1 (ko) 2012-04-09 2012-10-12 아익스트론 에스이 원자층 증착법을 이용한 ＴｉＳｉＮ 박막의 형성방법
US9196546B2 (en) * 2013-09-13 2015-11-24 United Microelectronics Corp. Metal gate transistor
KR20150127925A (ko) * 2014-05-07 2015-11-18 경북대학교 산학협력단 게이트 올 어라운드 구조를 이용한 질화물 반도체 및 그 제조방법
US9166025B1 (en) * 2014-06-13 2015-10-20 Globalfoundries Inc. Methods of forming a nanowire device with a gate-all-around-channel configuration and the resulting nanowire device
CN105514105B (zh) 2014-09-26 2019-08-06 联华电子股份有限公司 集成电路与其形成方法
KR102396085B1 (ko) * 2015-10-28 2022-05-12 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
US10622356B2 (en) 2016-01-19 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US20190214460A1 (en) * 2016-09-30 2019-07-11 Intel Corporation Fabricating nanowire transistors using directional selective etching

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014131043A (ja) 2012-12-28 2014-07-10 Renesas Electronics Corp 漏れ電流を低減するように改良されたチャネルコアを有する電界効果トランジスタおよび製造方法
US20150061041A1 (en) 2013-09-03 2015-03-05 United Microelectronics Corp. Semiconductor structure and method of forming the same

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