KR20220034347A - 반도체 장치 - Google Patents

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nanowires
gate electrode
nanowire
disposed
substrate
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노창우
강명길
김태영
배금종
조근휘
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Abstract

반도체 장치가 제공된다. 반도체 장치는 제1 내지 제3 영역이 정의되는 기판, 기판의 제1 영역 상에서 순차적으로 서로 이격되어 적층되고, 각각이 제1 방향으로 연장되는 제1 및 제2 나노와이어, 기판의 제2 영역 상에서 순차적으로 서로 이격되어 적층되고, 각각이 제1 방향으로 연장되는 제3 및 제4 나노와이어, 기판의 제3 영역 상에서 순차적으로 서로 이격되어 적층되고, 각각이 제1 방향으로 연장되는 제5 및 제6 나노와이어, 제1 및 제2 나노와이어를 둘러싸고, 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극, 제3 및 제4 나노와이어를 둘러싸고, 제2 방향으로 연장되는 제2 게이트 전극, 제5 및 제6 나노와이어를 둘러싸고, 제2 방향으로 연장되는 제3 게이트 전극, 제1 게이트 전극과 제2 나노와이어 사이에 배치되고, 제1 두께를 갖는 제1 계면막, 제3 게이트 전극과 제6 나노와이어 사이에 배치되고, 제1 두께보다 큰 제2 두께를 갖는 제2 계면막, 및 제1 내지 제3 게이트 전극 중 적어도 하나의 측벽 상에 배치되는 제1 내부 스페이서를 포함하되, 제1 나노와이어의 제1 방향의 제1 길이는 제3 나노와이어의 제1 방향의 제2 길이보다 작다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 과제는, 복수의 소자 각각에서 내부 스페이서의 유무를 조합함으로써 복수의 소자 각각의 커패시턴스를 효과적으로 제어하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 제1 내지 제3 영역이 정의되는 기판, 기판의 제1 영역 상에서 순차적으로 서로 이격되어 적층되고, 각각이 제1 방향으로 연장되는 제1 및 제2 나노와이어, 기판의 제2 영역 상에서 순차적으로 서로 이격되어 적층되고, 각각이 제1 방향으로 연장되는 제3 및 제4 나노와이어, 기판의 제3 영역 상에서 순차적으로 서로 이격되어 적층되고, 각각이 제1 방향으로 연장되는 제5 및 제6 나노와이어, 제1 및 제2 나노와이어를 둘러싸고, 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극, 제3 및 제4 나노와이어를 둘러싸고, 제2 방향으로 연장되는 제2 게이트 전극, 제5 및 제6 나노와이어를 둘러싸고, 제2 방향으로 연장되는 제3 게이트 전극, 제1 게이트 전극과 제2 나노와이어 사이에 배치되고, 제1 두께를 갖는 제1 계면막, 제3 게이트 전극과 제6 나노와이어 사이에 배치되고, 제1 두께보다 큰 제2 두께를 갖는 제2 계면막, 및 제1 내지 제3 게이트 전극 중 적어도 하나의 측벽 상에 배치되는 제1 내부 스페이서를 포함하되, 제1 나노와이어의 제1 방향의 제1 길이는 제3 나노와이어의 제1 방향의 제2 길이보다 작다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, NMOS 영역인 제1 내지 제3 영역이 정의되는 기판, 기판의 제1 영역 상에 배치되고, 각각이 제1 방향으로 연장되는 제1 복수의 나노와이어, 기판의 제2 영역 상에 배치되고, 각각이 제1 방향으로 연장되는 제2 복수의 나노와이어, 기판의 제3 영역 상에 배치되고, 각각이 제1 방향으로 연장되는 제3 복수의 나노와이어, 제1 복수의 나노와이어를 둘러싸고, 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극, 제2 복수의 나노와이어를 둘러싸고, 제2 방향으로 연장되는 제2 게이트 전극, 제3 복수의 나노와이어를 둘러싸고, 제2 방향으로 연장되는 제3 게이트 전극, 제1 게이트 전극과 제1 복수의 나노와이어 사이에 배치되고, 제1 두께를 갖는 제1 계면막, 제3 게이트 전극과 제3 복수의 나노와이어 사이에 배치되고, 제1 두께보다 큰 제2 두께를 갖는 제2 계면막, 제1 게이트 전극과 제1 계면막 사이에 배치되는 제1 게이트 절연막, 제3 게이트 전극과 제2 계면막 사이에 배치되는 제2 게이트 절연막, 및 제1 복수의 나노와이어 사이, 제2 복수의 나노와이어 사이 및 제3 복수의 나노와이어 사이 중 적어도 하나에 배치되는 제1 내부 스페이서를 포함하되, 제1 복수의 나노와이어의 제1 방향의 제1 길이는 제2 복수의 나노와이어의 제1 방향의 제2 길이보다 작다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, NMOS 영역인 제1 내지 제3 영역과, PMOS 영역인 제4 내지 제6 영역이 정의되는 기판, 기판의 제1 내지 제3 영역 상에 각각 배치되는 제1 내지 제3 복수의 나노와이어, 기판의 제4 내지 제6 영역 상에 각각 배치되는 제4 내지 제6 복수의 나노와이어, 제1 내지 제3 복수의 나노와이어 각각을 둘러싸는 제1 내지 제3 게이트 전극, 제4 내지 제6 복수의 나노와이어 각각을 둘러싸는 제4 내지 제6 게이트 전극, 제1 게이트 전극과 제1 복수의 나노와이어 사이에 배치되고, 제1 두께를 갖는 제1 계면막, 제3 게이트 전극과 제3 복수의 나노와이어 사이에 배치되고, 제1 두께보다 큰 제2 두께를 갖는 제2 계면막, 제4 게이트 전극과 제4 복수의 나노와이어 사이에 배치되고, 제3 두께를 갖는 제3 계면막, 제5 게이트 전극과 제5 복수의 나노와이어 사이에 배치되고, 제3 두께보다 큰 제4 두께를 갖는 제4 계면막, 제1 내지 제3 게이트 전극 중 적어도 하나의 측벽 상에 배치되는 제1 내부 스페이서, 및 제4 내지 제6 게이트 전극 중 적어도 하나의 측벽 상에 배치되는 제2 내부 스페이서를 포함하되, 제1 복수의 나노와이어의 제1 방향의 제1 길이는 제2 복수의 나노와이어의 제1 방향의 제2 길이보다 작고, 제4 복수의 나노와이어의 제1 방향의 제3 길이는 제5 복수의 나노와이어의 제1 방향의 제4 길이보다 작다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 A-A' 선, B-B' 선 및 C-C' 선을 따라 각각 절단한 단면도이다.
도 3은 도 2의 R1 영역 및 R2 영역을 각각 확대한 확대도이다.
도 4는 도 1의 D-D' 선, E-E' 선 및 F-F' 선을 따라 각각 절단한 단면도이다.
도 5는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 12는 도 11의 G-G' 선, H-H' 선 및 I-I' 선을 따라 각각 절단한 단면도이다.
도 13은 도 12의 R3 영역 및 R4 영역을 각각 확대한 확대도이다.
도 14는 도 11의 J-J' 선, K-K' 선 및 L-L' 선을 따라 각각 절단한 단면도이다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하에서, 도 1 내지 도 4를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 A-A' 선, B-B' 선 및 C-C' 선을 따라 각각 절단한 단면도이다. 도 3은 도 2의 R1 영역 및 R2 영역을 각각 확대한 확대도이다. 도 4는 도 1의 D-D' 선, E-E' 선 및 F-F' 선을 따라 각각 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(1100), 필드 절연막(1105), 제1 내지 제3 액티브 패턴(F1, F2, F3), 제1 내지 제9 나노와이어(NW1 내지 NW9), 제1 내지 제3 게이트 전극(G1, G2, G3), 제1 내지 제3 계면막(1111, 1112, 1113), 제1 내지 제3 게이트 절연막(1121, 1122, 1123), 제1 내지 제3 외부 스페이서(1131, 1132, 1133), 제1 내지 제3 캡핑 패턴(1141, 1142, 1143), 제1 내부 스페이서(1151), 제1 내지 제3 소오스/드레인 영역(1161, 1162, 1163) 및 층간 절연막(1170)을 포함한다.
기판(1100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(1100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
기판(1100)에는 제1 액티브 패턴(F1)이 형성되는 제1 영역(Ⅰ), 제2 액티브 패턴(F2)이 형성되는 제2 영역(Ⅱ) 및 제3 액티브 패턴(F3)이 형성되는 제3 영역(Ⅲ)이 정의될 수 있다. 예를 들어, 제1 내지 제3 영역(Ⅰ, Ⅱ, Ⅲ) 각각은 NMOS 영역일 수 있다. 기판(1100)의 제1 내지 제3 영역(Ⅰ, Ⅱ, Ⅲ) 상에는 NFET(N-type Fin Field Effect Transistor)이 형성될 수 있다.
기판(1100)의 제1 내지 제3 영역(Ⅰ, Ⅱ, Ⅲ) 각각 상에는 서로 다른 소자들이 형성될 수 있다. 기판(1100)의 제1 영역(Ⅰ) 상에는 예를 들어, SRAM 소자의 NMOS 영역 또는 Standard Gate Short Channel(SG SC) 소자의 NMOS 영역이 형성될 수 있다. 기판(1100)의 제2 영역(Ⅱ) 상에는 예를 들어, Standard Gate Long Channel(SG LC) 소자의 NMOS 영역이 형성될 수 있다. 기판(1100)의 제3 영역(Ⅲ) 상에는 예를 들어, Thick Oxide Gate(EG) 소자의 NMOS 영역이 형성될 수 있다.
제1 내지 제3 액티브 패턴(F1, F2, F3) 각각은 기판(1100)으로부터 돌출될 수 있다. 제1 내지 제3 액티브 패턴(F1, F2, F3) 각각은 제1 방향(DR1)으로 연장될 수 있다. 도 1에는 제1 내지 제3 액티브 패턴(F1, F2, F3)이 제1 방향(DR1)으로 정렬되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 내지 제3 액티브 패턴(F1, F2, F3) 각각은 기판(1100)의 일부를 식각하여 형성된 것일 수도 있고, 기판(1100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 내지 제3 액티브 패턴(F1, F2, F3) 각각은 예를 들어, 핀형 패턴 형상을 가질 수 있다. 제1 내지 제3 액티브 패턴(F1, F2, F3)은 소자 분리막에 의해 서로 분리될 수 있다.
필드 절연막(1105)은 기판(1100) 상에 배치될 수 있다. 필드 절연막(1105)은 기판(1100) 상에서 제1 내지 제3 액티브 패턴(F1, F2, F3) 각각의 측벽 상에 배치될 수 있다.
제1 복수의 나노와이어(NW1, NW2, NW3)는 기판(1100)의 제1 영역(Ⅰ) 상에 배치될 수 있다. 제1 복수의 나노와이어(NW1, NW2, NW3)는 제1 액티브 패턴(F1) 상에 배치될 수 있다. 제2 복수의 나노와이어(NW4, NW5, NW6)는 기판(1100)의 제2 영역(Ⅱ) 상에 배치될 수 있다. 제2 복수의 나노와이어(NW4, NW5, NW6)는 제2 액티브 패턴(F2) 상에 배치될 수 있다. 제3 복수의 나노와이어(NW7, NW8, NW9)는 기판(1100)의 제3 영역(Ⅲ) 상에 배치될 수 있다. 제3 복수의 나노와이어(NW7, NW8, NW9)는 제3 액티브 패턴(F3) 상에 배치될 수 있다.
도 2에는 제1 복수의 나노와이어(NW1, NW2, NW3), 제2 복수의 나노와이어(NW4, NW5, NW6) 및 제3 복수의 나노와이어(NW7, NW8, NW9) 각각이 3개의 나노와이어를 포함하는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 나노와이어의 개수는 제한되지 않는다. 이하에서는 제1 복수의 나노와이어(NW1, NW2, NW3), 제2 복수의 나노와이어(NW4, NW5, NW6) 및 제3 복수의 나노와이어(NW7, NW8, NW9) 각각이 3개의 나노와이어를 포함하는 것으로 예시적으로 설명한다.
제1 복수의 나노와이어(NW1, NW2, NW3)는 제1 액티브 패턴(F1) 상에서 수직 방향인 제3 방향(DR3)으로 순차적으로 서로 이격되어 적층되는 제1 나노와이어(NW1), 제2 나노와이어(NW2) 및 제3 나노와이어(NW3)를 포함할 수 있다. 제2 복수의 나노와이어(NW4, NW5, NW6)는 제2 액티브 패턴(F2) 상에서 제3 방향(DR3)으로 순차적으로 서로 이격되어 적층되는 제4 나노와이어(NW4), 제5 나노와이어(NW5) 및 제6 나노와이어(NW6)를 포함할 수 있다. 제3 복수의 나노와이어(NW7, NW8, NW9)는 제3 액티브 패턴(F3) 상에서 제3 방향(DR3)으로 순차적으로 서로 이격되어 적층되는 제7 나노와이어(NW7), 제8 나노와이어(NW8) 및 제9 나노와이어(NW9)를 포함할 수 있다. 제1 내지 제9 나노와이어(NW1 내지 NW9) 각각은 제1 방향(DR1)으로 연장될 수 있다.
제1 복수의 나노와이어(NW1, NW2, NW3) 각각은 제1 방향(DR1)의 제1 길이(L1)를 가질 수 있다. 제2 복수의 나노와이어(NW4, NW5, NW6) 각각은 제1 길이(L1)보다 큰 제1 방향(DR1)의 제2 길이(L2)를 가질 수 있다. 제3 복수의 나노와이어(NW7, NW8, NW9) 각각은 제2 길이(L2)보다 작은 제1 방향(DR1)의 제3 길이(L3)를 가질 수 있다. 예를 들어, 제3 길이(L3)는 제1 길이(L1)와 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 길이(L1) 및 제3 길이(L3) 각각은 예를 들어, 5nm 내지 20nm일 수 있다. 제2 길이(L2)는 예를 들어, 30nm 내지 300nm일 수 있다.
제1 게이트 전극(G1)은 기판(1100)의 제1 영역(Ⅰ) 상에 배치될 수 있다. 제2 게이트 전극(G2)은 기판(1100)의 제2 영역(Ⅱ) 상에 배치될 수 있다. 제3 게이트 전극(G3)은 기판(1100)의 제3 영역(Ⅲ) 상에 배치될 수 있다. 제1 내지 제3 게이트 전극(G1, G2, G3) 각각은 제1 방향(DR1)과 다른 제2 방향(DR2)으로 연장될 수 있다.
제1 게이트 전극(G1)은 제1 복수의 나노와이어(NW1, NW2, NW3) 각각을 둘러쌀 수 있다. 제2 게이트 전극(G2)은 제2 복수의 나노와이어(NW4, NW5, NW6) 각각을 둘러쌀 수 있다. 제3 게이트 전극(G3)은 제3 복수의 나노와이어(NW7, NW8, NW9) 각각을 둘러쌀 수 있다.
제2 게이트 전극(G2)의 제1 방향(DR1)의 폭은 제1 게이트 전극(G1)의 제1 방향(DR1)의 폭보다 클 수 있다. 또한, 제2 게이트 전극(G2)의 제1 방향(DR1)의 폭은 제3 게이트 전극(G3)의 제1 방향(DR1)의 폭보다 클 수 있다. 예를 들어, 제1 게이트 전극(G1)의 제1 방향(DR1)의 폭은 제3 게이트 전극(G3)의 제1 방향(DR1)의 폭과 동일할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 내지 제3 게이트 전극(G1, G2, G3) 각각은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 게이트 전극(G1, G2, G3) 각각은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 계면막(1111)은 제1 게이트 전극(G1)과 제1 복수의 나노와이어(NW1, NW2, NW3) 사이에 배치될 수 있다. 제1 계면막(1111)은 필드 절연막(1105)과 제1 게이트 전극(G1) 사이 및 제1 액티브 패턴(F1)과 제1 게이트 전극(G1) 사이에도 배치될 수 있다.
제2 계면막(1112)은 제2 게이트 전극(G2)과 제2 복수의 나노와이어(NW4, NW5, NW6) 사이에 배치될 수 있다. 제2 계면막(1112)은 필드 절연막(1105)과 제2 게이트 전극(G2) 사이 및 제2 액티브 패턴(F2)과 제2 게이트 전극(G2) 사이에도 배치될 수 있다.
제3 계면막(1113)은 제3 게이트 전극(G3)과 제3 복수의 나노와이어(NW7, NW8, NW9) 사이에 배치될 수 있다. 제3 계면막(1113)은 필드 절연막(1105)과 제3 게이트 전극(G3) 사이 및 제3 액티브 패턴(F3)과 제3 게이트 전극(G3) 사이에도 배치될 수 있다.
제3 계면막(1113)의 제2 두께(t2)는 제1 계면막(1111)의 제1 두께(t1)보다 클 수 있다. 또한, 제3 계면막(1113)의 제2 두께(t2)는 제2 계면막(1112)의 두께보다 클 수 있다. 예를 들어, 제1 계면막(1111)의 제1 두께(t1)는 제2 계면막(1112)의 두께와 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 계면막(1111)의 제1 두께(t1) 및 제2 계면막(1112)의 두께 각각은 예를 들어, 0.2nm 내지 2nm일 수 있다. 제3 계면막(1113)의 제2 두께(t2)는 예를 들어, 2.5nm 내지 4.5nm일 수 있다.
제1 내지 제3 계면막(1111, 1112, 1113) 각각은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 절연막(1121)은 제1 게이트 전극(G1)과 제1 계면막(1111) 사이에 배치될 수 있다. 제1 게이트 절연막(1121)은 제1 게이트 전극(G1)과 제1 외부 스페이서(1131) 사이 및 제1 게이트 전극(G1)과 제1 내부 스페이서(1151) 사이에도 배치될 수 있다.
제2 게이트 절연막(1122)은 제2 게이트 전극(G2)과 제2 계면막(1112) 사이에 배치될 수 있다. 제2 게이트 절연막(1122)은 제2 게이트 전극(G2)과 제2 외부 스페이서(1132) 사이 및 제2 게이트 전극(G2)과 제2 소오스/드레인 영역(1162) 사이에도 배치될 수 있다.
제3 게이트 절연막(1123)은 제3 게이트 전극(G3)과 제3 계면막(1113) 사이에 배치될 수 있다. 제3 게이트 절연막(1123)은 제3 게이트 전극(G3)과 제3 외부 스페이서(1133) 사이 및 제3 게이트 전극(G3)과 제3 소오스/드레인 영역(1163) 사이에도 배치될 수 있다.
제1 내지 제3 게이트 절연막(1121, 1122, 1123) 각각은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 캡핑 패턴(1141)은 제1 게이트 전극(G1)의 최상면 및 제1 게이트 절연막(1121)의 최상면 상에 배치될 수 있다. 제2 캡핑 패턴(1142)은 제2 게이트 전극(G2)의 최상면 및 제2 게이트 절연막(1122)의 최상면 상에 배치될 수 있다. 제3 캡핑 패턴(1143)은 제3 게이트 전극(G3)의 최상면 및 제3 게이트 절연막(1123)의 최상면 상에 배치될 수 있다.
도 2에는 제1 캡핑 패턴(1141)이 제1 외부 스페이서(1131)의 내측벽 사이에 배치되고, 제2 캡핑 패턴(1142)이 제2 외부 스페이서(1132)의 내측벽 사이에 배치되고, 제3 캡핑 패턴(1143)이 제3 외부 스페이서(1133)의 내측벽 사이에 배치되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 캡핑 패턴(1141)은 제1 외부 스페이서(1131)의 상면 상에 배치되고, 제2 캡핑 패턴(1142)은 제2 외부 스페이서(1132)의 상면 상에 배치되고, 제3 캡핑 패턴(1143)은 제3 외부 스페이서(1133)의 상면 상에 배치될 수 있다.
제1 내지 제3 캡핑 패턴(1141) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 외부 스페이서(1131)는 제3 나노와이어(NW3)의 상면 및 필드 절연막(1105)의 상면 상에서 제1 게이트 전극(G1)의 양 측벽을 따라 제2 방향(DR2)으로 연장될 수 있다. 제1 외부 스페이서(1131)는 제1 계면막(1111)의 측벽, 제1 게이트 절연막(1121)의 측벽 및 제1 캡핑 패턴(1141)의 측벽 각각과 접할 수 있다.
제2 외부 스페이서(1132)는 제6 나노와이어(NW6)의 상면 및 필드 절연막(1105)의 상면 상에서 제2 게이트 전극(G2)의 양 측벽을 따라 제2 방향(DR2)으로 연장될 수 있다. 제2 외부 스페이서(1132)는 제2 계면막(1112)의 측벽, 제2 게이트 절연막(1122)의 측벽 및 제2 캡핑 패턴(1142)의 측벽 각각과 접할 수 있다.
제3 외부 스페이서(1133)는 제9 나노와이어(NW9)의 상면 및 필드 절연막(1105)의 상면 상에서 제3 게이트 전극(G3)의 양 측벽을 따라 제2 방향(DR2)으로 연장될 수 있다. 제3 외부 스페이서(1133)는 제3 계면막(1113)의 측벽, 제3 게이트 절연막(1123)의 측벽 및 제3 캡핑 패턴(1143)의 측벽 각각과 접할 수 있다.
제1 내지 제3 외부 스페이서(1131, 1132, 1133) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 영역(1161)은 제1 복수의 나노와이어(NW1, NW2, NW3)의 제1 방향(DR1)의 적어도 일 측에 배치될 수 있다. 제1 소오스/드레인 영역(1161)은 제1 복수의 나노와이어(NW1, NW2, NW3)의 제1 방향(DR1)의 말단과 접할 수 있다.
도 2에는 제1 소오스/드레인 영역(1161)의 상면이 제3 나노와이어(NW3)의 상면과 동일 평면 상에 형성되고, 제2 소오스/드레인 영역(1162)의 상면이 제6 나노와이어(NW6)의 상면과 동일 평면 상에 형성되고, 제3 소오스/드레인 영역(1163)의 상면이 제9 나노와이어(NW9)의 상면과 동일 평면 상에 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 소오스/드레인 영역(1161)의 상면은 제3 나노와이어(NW3)의 상면보다 높게 형성되고, 제2 소오스/드레인 영역(1162)의 상면은 제6 나노와이어(NW6)의 상면보다 높게 형성되고, 제3 소오스/드레인 영역(1163)의 상면은 제9 나노와이어(NW9)의 상면보다 높게 형성될 수 있다. 제1 내지 제3 소오스/드레인 영역(1161, 1162, 1163) 각각은 예를 들어, 실리콘(Si) 또는 실리콘 탄화물(SiC)을 포함할 수 있다.
제1 내부 스페이서(1151)는 제1 액티브 패턴(F1)과 제1 나노와이어(NW1) 사이, 제1 나노와이어(NW1)와 제2 나노와이어(NW2) 사이, 제2 나노와이어(NW2)와 제3 나노와이어(NW3) 사이에 배치될 수 있다. 제1 내부 스페이서(1151)는 제1 게이트 전극(G1)의 측벽 상에 배치될 수 있다. 즉, 제1 내부 스페이서(1151)는 제1 게이트 전극(G1)과 제1 소오스/드레인 영역(1161) 사이에 배치될 수 있다.
제2 액티브 패턴(F2) 및 제3 액티브 패턴(F3) 상에는 내부 스페이서가 배치되지 않는다. 즉, 내부 스페이서는 제2 복수의 나노와이어(NW4, NW5, NW6) 사이 및 제3 복수의 나노와이어(NW7, NW8, NW9) 사이에 배치되지 않는다.
제1 내부 스페이서(1151)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(1170)은 제1 내지 제3 소오스/드레인 영역(1161, 1162, 1163) 각각의 상면, 제1 내지 제3 외부 스페이서(1131, 1132, 1133) 각각의 측벽, 필드 절연막(1105)의 상면을 덮도록 배치될 수 있다. 층간 절연막(1170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
이하에서, 도 5를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 5는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 제2 내부 스페이서(1252)가 제2 게이트 전극(G2)의 측벽 상에 배치될 수 있다.
제2 내부 스페이서(1252)는 제2 액티브 패턴(F2)과 제4 나노와이어(NW4) 사이, 제4 나노와이어(NW4)와 제5 나노와이어(NW5) 사이, 제5 나노와이어(NW5)와 제6 나노와이어(NW6) 사이에 배치될 수 있다. 제2 내부 스페이서(1252)는 제2 게이트 전극(G2)과 제2 소오스/드레인 영역(1162) 사이에 배치될 수 있다.
제1 액티브 패턴(F1) 및 제3 액티브 패턴(F3) 상에는 내부 스페이서가 배치되지 않는다. 즉, 내부 스페이서는 제1 복수의 나노와이어(NW1, NW2, NW3) 사이 및 제3 복수의 나노와이어(NW7, NW8, NW9) 사이에 배치되지 않는다.
이하에서, 도 6을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제3 내부 스페이서(1353)가 제3 게이트 전극(G3)의 측벽 상에 배치될 수 있다.
제3 내부 스페이서(1353)는 제3 액티브 패턴(F3)과 제7 나노와이어(NW7) 사이, 제7 나노와이어(NW7)와 제8 나노와이어(NW8) 사이, 제8 나노와이어(NW8)와 제9 나노와이어(NW9) 사이에 배치될 수 있다. 제3 내부 스페이서(1353)는 제3 게이트 전극(G3)과 제3 소오스/드레인 영역(1163) 사이에 배치될 수 있다.
제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 상에는 내부 스페이서가 배치되지 않는다. 즉, 내부 스페이서는 제1 복수의 나노와이어(NW1, NW2, NW3) 사이 및 제2 복수의 나노와이어(NW4, NW5, NW6) 사이에 배치되지 않는다.
이하에서, 도 7을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 내부 스페이서(1451)가 제1 게이트 전극(G1)의 측벽 상에 배치되고, 제2 내부 스페이서(1452)가 제2 게이트 전극(G2)의 측벽 상에 배치될 수 있다.
제1 내부 스페이서(1451)는 제1 액티브 패턴(F1)과 제1 나노와이어(NW1) 사이, 제1 나노와이어(NW1)와 제2 나노와이어(NW2) 사이, 제2 나노와이어(NW2)와 제3 나노와이어(NW3) 사이에 배치될 수 있다. 제1 내부 스페이서(1451)는 제1 게이트 전극(G1)과 제1 소오스/드레인 영역(1161) 사이에 배치될 수 있다.
제2 내부 스페이서(1452)는 제2 액티브 패턴(F2)과 제4 나노와이어(NW4) 사이, 제4 나노와이어(NW4)와 제5 나노와이어(NW5) 사이, 제5 나노와이어(NW5)와 제6 나노와이어(NW6) 사이에 배치될 수 있다. 제2 내부 스페이서(1452)는 제2 게이트 전극(G2)과 제2 소오스/드레인 영역(1162) 사이에 배치될 수 있다.
제3 액티브 패턴(F3) 상에는 내부 스페이서가 배치되지 않는다. 즉, 내부 스페이서는 제3 복수의 나노와이어(NW7, NW8, NW9) 사이에 배치되지 않는다.
이하에서, 도 8을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 내부 스페이서(1551)가 제1 게이트 전극(G1)의 측벽 상에 배치되고, 제3 내부 스페이서(1553)가 제3 게이트 전극(G3)의 측벽 상에 배치될 수 있다.
제1 내부 스페이서(1551)는 제1 액티브 패턴(F1)과 제1 나노와이어(NW1) 사이, 제1 나노와이어(NW1)와 제2 나노와이어(NW2) 사이, 제2 나노와이어(NW2)와 제3 나노와이어(NW3) 사이에 배치될 수 있다. 제1 내부 스페이서(1551)는 제1 게이트 전극(G1)과 제1 소오스/드레인 영역(1161) 사이에 배치될 수 있다.
제3 내부 스페이서(1553)는 제3 액티브 패턴(F3)과 제7 나노와이어(NW7) 사이, 제7 나노와이어(NW7)와 제8 나노와이어(NW8) 사이, 제8 나노와이어(NW8)와 제9 나노와이어(NW9) 사이에 배치될 수 있다. 제3 내부 스페이서(1553)는 제3 게이트 전극(G3)과 제3 소오스/드레인 영역(1163) 사이에 배치될 수 있다.
제2 액티브 패턴(F2) 상에는 내부 스페이서가 배치되지 않는다. 즉, 내부 스페이서는 제2 복수의 나노와이어(NW4, NW5, NW6) 사이에 배치되지 않는다.
이하에서, 도 9를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제2 내부 스페이서(1652)가 제2 게이트 전극(G2)의 측벽 상에 배치되고, 제3 내부 스페이서(1653)가 제3 게이트 전극(G3)의 측벽 상에 배치될 수 있다.
제2 내부 스페이서(1652)는 제2 액티브 패턴(F2)과 제4 나노와이어(NW4) 사이, 제4 나노와이어(NW4)와 제5 나노와이어(NW5) 사이, 제5 나노와이어(NW5)와 제6 나노와이어(NW6) 사이에 배치될 수 있다. 제2 내부 스페이서(1652)는 제2 게이트 전극(G2)과 제2 소오스/드레인 영역(1162) 사이에 배치될 수 있다.
제3 내부 스페이서(1653)는 제3 액티브 패턴(F3)과 제7 나노와이어(NW7) 사이, 제7 나노와이어(NW7)와 제8 나노와이어(NW8) 사이, 제8 나노와이어(NW8)와 제9 나노와이어(NW9) 사이에 배치될 수 있다. 제3 내부 스페이서(1653)는 제3 게이트 전극(G3)과 제3 소오스/드레인 영역(1163) 사이에 배치될 수 있다.
제1 액티브 패턴(F1) 상에는 내부 스페이서가 배치되지 않는다. 즉, 내부 스페이서는 제1 복수의 나노와이어(NW1, NW2, NW3) 사이에 배치되지 않는다.
이하에서, 도 10을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 내부 스페이서(1751)가 제1 게이트 전극(G1)의 측벽 상에 배치되고, 제2 내부 스페이서(1752)가 제2 게이트 전극(G2)의 측벽 상에 배치되고, 제3 내부 스페이서(1753)가 제3 게이트 전극(G3)의 측벽 상에 배치될 수 있다.
제1 내부 스페이서(1751)는 제1 액티브 패턴(F1)과 제1 나노와이어(NW1) 사이, 제1 나노와이어(NW1)와 제2 나노와이어(NW2) 사이, 제2 나노와이어(NW2)와 제3 나노와이어(NW3) 사이에 배치될 수 있다. 제1 내부 스페이서(1751)는 제1 게이트 전극(G1)과 제1 소오스/드레인 영역(1161) 사이에 배치될 수 있다.
제2 내부 스페이서(1752)는 제2 액티브 패턴(F2)과 제4 나노와이어(NW4) 사이, 제4 나노와이어(NW4)와 제5 나노와이어(NW5) 사이, 제5 나노와이어(NW5)와 제6 나노와이어(NW6) 사이에 배치될 수 있다. 제2 내부 스페이서(1752)는 제2 게이트 전극(G2)과 제2 소오스/드레인 영역(1162) 사이에 배치될 수 있다.
제3 내부 스페이서(1753)는 제3 액티브 패턴(F3)과 제7 나노와이어(NW7) 사이, 제7 나노와이어(NW7)와 제8 나노와이어(NW8) 사이, 제8 나노와이어(NW8)와 제9 나노와이어(NW9) 사이에 배치될 수 있다. 제3 내부 스페이서(1753)는 제3 게이트 전극(G3)과 제3 소오스/드레인 영역(1163) 사이에 배치될 수 있다.
이하에서, 도 11 내지 도 14를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 12는 도 11의 G-G' 선, H-H' 선 및 I-I' 선을 따라 각각 절단한 단면도이다. 도 13은 도 12의 R3 영역 및 R4 영역을 각각 확대한 확대도이다. 도 14는 도 11의 J-J' 선, K-K' 선 및 L-L' 선을 따라 각각 절단한 단면도이다.
도 11 내지 도 14를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 기판(1100)에 PMOS 영역인 제4 내지 제6 영역(Ⅳ, Ⅴ, Ⅵ)이 정의될 수 있다. 기판(1100)의 제4 내지 제6 영역(Ⅳ, Ⅴ, Ⅵ) 상에는 PFET(P-type Fin Field Effect Transistor)이 형성될 수 있다.
기판(1100)의 제4 내지 제6 영역(Ⅳ, Ⅴ, Ⅵ) 각각 상에는 서로 다른 소자들이 형성될 수 있다. 기판(1100)의 제4 영역(Ⅳ) 상에는 예를 들어, SRAM 소자의 PMOS 영역 또는 Standard Gate Short Channel(SG SC) 소자의 PMOS 영역이 형성될 수 있다. 기판(1100)의 제5 영역(Ⅴ) 상에는 예를 들어, Standard Gate Long Channel(SG LC) 소자의 PMOS 영역이 형성될 수 있다. 기판(1100)의 제6 영역(Ⅵ) 상에는 예를 들어, Thick Oxide Gate(EG) 소자의 PMOS 영역이 형성될 수 있다.
도 12에 도시된 제4 내지 제6 액티브 패턴(F4, F5, F6), 제10 내지 제18 나노와이어(NW10 내지 NW18), 제4 내지 제6 게이트 전극(G4, G5, G6), 제4 내지 제6 계면막(2111, 2112, 2113), 제4 내지 제6 게이트 절연막(2121, 2122, 2123), 제4 내지 제6 외부 스페이서(2131, 2132, 2133), 제4 내지 제6 캡핑 패턴(2141, 2142, 2143), 제4 내부 스페이서(2151), 제4 내지 제6 소오스/드레인 영역(2161, 2162, 2163) 각각은, 도 2에 도시된 제1 내지 제3 액티브 패턴(F1, F2, F3), 제1 내지 제9 나노와이어(NW1 내지 NW9), 제1 내지 제3 게이트 전극(G1, G2, G3), 제1 내지 제3 계면막(1111, 1112, 1113), 제1 내지 제3 게이트 절연막(1121, 1122, 1123), 제1 내지 제3 외부 스페이서(1131, 1132, 1133), 제1 내지 제3 캡핑 패턴(1141, 1142, 1143), 제1 내부 스페이서(1151), 제1 내지 제3 소오스/드레인 영역(1161, 1162, 1163) 각각과 유사한 구조를 가질 수 있다. 따라서 이에 대한 상세한 설명은 생략한다.
제4 복수의 나노와이어(NW10, NW11, NW12) 각각은 제1 방향(DR1)의 제4 길이(L4)를 가질 수 있다. 제5 복수의 나노와이어(NW13, NW14, NW15) 각각은 제4 길이(L4)보다 큰 제1 방향(DR1)의 제5 길이(L5)를 가질 수 있다. 제6 복수의 나노와이어(NW16, NW17, NW18) 각각은 제5 길이(L5)보다 작은 제1 방향(DR1)의 제6 길이(L6)를 가질 수 있다. 예를 들어, 제6 길이(L6)는 제4 길이(L4)와 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제4 길이(L4) 및 제6 길이(L6) 각각은 예를 들어, 5nm 내지 20nm일 수 있다. 제5 길이(L5)는 예를 들어, 30nm 내지 300nm일 수 있다.
제6 계면막(2113)의 제4 두께(t4)는 제4 계면막(2111)의 제3 두께(t3)보다 클 수 있다. 또한, 제6 계면막(2113)의 제4 두께(t4)는 제5 계면막(2112)의 두께보다 클 수 있다. 예를 들어, 제4 계면막(2111)의 제3 두께(t3)는 제5 계면막(2112)의 두께와 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제4 계면막(2111)의 제3 두께(t3) 및 제5 계면막(2112)의 두께 각각은 예를 들어, 0.2nm 내지 2nm일 수 있다. 제6 계면막(2113)의 제4 두께(t4)는 예를 들어, 2.5nm 내지 4.5nm일 수 있다.
제4 내부 스페이서(2151)는 제4 액티브 패턴(F4)과 제4 나노와이어(NW4) 사이, 제4 나노와이어(NW4)와 제5 나노와이어(NW5) 사이, 제5 나노와이어(NW5)와 제6 나노와이어(NW6) 사이에 배치될 수 있다. 제4 내부 스페이서(2151)는 제4 게이트 전극(G4)의 측벽 상에 배치될 수 있다. 즉, 제4 내부 스페이서(2151)는 제4 게이트 전극(G4)과 제4 소오스/드레인 영역(2161) 사이에 배치될 수 있다.
제5 액티브 패턴(F5) 및 제6 액티브 패턴(F6) 상에는 내부 스페이서가 배치되지 않는다. 즉, 내부 스페이서는 제5 복수의 나노와이어(NW13, NW14, NW15) 사이 및 제6 복수의 나노와이어(NW16, NW17, NW18) 사이에 배치되지 않는다.
제4 내지 제6 소오스/드레인 영역(2161, 2162, 2163) 각각은 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 실리콘(Si)에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 실리콘 게르마늄(SiGe)일 수 있다.
이하에서, 도 15를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 11 내지 도 14에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제5 내부 스페이서(2252)가 제5 게이트 전극(G5)의 측벽 상에 배치될 수 있다.
제5 내부 스페이서(2252)는 제5 액티브 패턴(F5)과 제13 나노와이어(NW13) 사이, 제13 나노와이어(NW13)와 제14 나노와이어(NW14) 사이, 제14 나노와이어(NW14)와 제15 나노와이어(NW15) 사이에 배치될 수 있다. 제5 내부 스페이서(2252)는 제5 게이트 전극(G5)과 제5 소오스/드레인 영역(2162) 사이에 배치될 수 있다.
제4 액티브 패턴(F4) 및 제6 액티브 패턴(F6) 상에는 내부 스페이서가 배치되지 않는다. 즉, 내부 스페이서는 제4 복수의 나노와이어(NW10, NW11, NW12) 사이 및 제6 복수의 나노와이어(NW16, NW17, NW18) 사이에 배치되지 않는다.
이하에서, 도 16을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 11 내지 도 14에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제6 내부 스페이서(2353)가 제6 게이트 전극(G6)의 측벽 상에 배치될 수 있다.
제6 내부 스페이서(2353)는 제6 액티브 패턴(F6)과 제16 나노와이어(NW16) 사이, 제16 나노와이어(NW16)와 제17 나노와이어(NW17) 사이, 제17 나노와이어(NW17)와 제18 나노와이어(NW18) 사이에 배치될 수 있다. 제6 내부 스페이서(2353)는 제6 게이트 전극(G6)과 제6 소오스/드레인 영역(2163) 사이에 배치될 수 있다.
제4 액티브 패턴(F4) 및 제5 액티브 패턴(F5) 상에는 내부 스페이서가 배치되지 않는다. 즉, 내부 스페이서는 제4 복수의 나노와이어(NW10, NW11, NW12) 사이 및 제5 복수의 나노와이어(NW13, NW14, NW15) 사이에 배치되지 않는다.
이하에서, 도 17을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 11 내지 도 14에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제4 내부 스페이서(2451)가 제4 게이트 전극(G4)의 측벽 상에 배치되고, 제5 내부 스페이서(2452)가 제5 게이트 전극(G5)의 측벽 상에 배치될 수 있다.
제4 내부 스페이서(2451)는 제4 액티브 패턴(F4)과 제10 나노와이어(NW10) 사이, 제10 나노와이어(NW10)와 제11 나노와이어(NW11) 사이, 제11 나노와이어(NW11)와 제12 나노와이어(NW12) 사이에 배치될 수 있다. 제4 내부 스페이서(2451)는 제4 게이트 전극(G4)과 제4 소오스/드레인 영역(2161) 사이에 배치될 수 있다.
제5 내부 스페이서(2452)는 제5 액티브 패턴(F5)과 제13 나노와이어(NW13) 사이, 제13 나노와이어(NW13)와 제14 나노와이어(NW14) 사이, 제14 나노와이어(NW14)와 제15 나노와이어(NW15) 사이에 배치될 수 있다. 제5 내부 스페이서(2452)는 제5 게이트 전극(G5)과 제5 소오스/드레인 영역(2162) 사이에 배치될 수 있다.
제6 액티브 패턴(F6) 상에는 내부 스페이서가 배치되지 않는다. 즉, 내부 스페이서는 제6 복수의 나노와이어(NW16, NW17, NW18) 사이에 배치되지 않는다.
이하에서, 도 18을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 11 내지 도 14에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 18을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제4 내부 스페이서(2551)가 제4 게이트 전극(G4)의 측벽 상에 배치되고, 제6 내부 스페이서(2553)가 제6 게이트 전극(G6)의 측벽 상에 배치될 수 있다.
제4 내부 스페이서(2551)는 제4 액티브 패턴(F4)과 제10 나노와이어(NW10) 사이, 제10 나노와이어(NW10)와 제11 나노와이어(NW11) 사이, 제11 나노와이어(NW11)와 제12 나노와이어(NW12) 사이에 배치될 수 있다. 제4 내부 스페이서(2551)는 제4 게이트 전극(G4)과 제4 소오스/드레인 영역(2161) 사이에 배치될 수 있다.
제6 내부 스페이서(2553)는 제6 액티브 패턴(F6)과 제16 나노와이어(NW16) 사이, 제16 나노와이어(NW16)와 제17 나노와이어(NW17) 사이, 제17 나노와이어(NW17)와 제18 나노와이어(NW18) 사이에 배치될 수 있다. 제6 내부 스페이서(2553)는 제6 게이트 전극(G6)과 제6 소오스/드레인 영역(2163) 사이에 배치될 수 있다.
제5 액티브 패턴(F5) 상에는 내부 스페이서가 배치되지 않는다. 즉, 내부 스페이서는 제5 복수의 나노와이어(NW13, NW14, NW15) 사이에 배치되지 않는다.
이하에서, 도 19를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 11 내지 도 14에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 19는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제2 내부 스페이서(1652)가 제2 게이트 전극(G2)의 측벽 상에 배치되고, 제3 내부 스페이서(1653)가 제3 게이트 전극(G3)의 측벽 상에 배치될 수 있다.
제5 내부 스페이서(2652)는 제5 액티브 패턴(F5)과 제13 나노와이어(NW13) 사이, 제13 나노와이어(NW13)와 제14 나노와이어(NW14) 사이, 제14 나노와이어(NW14)와 제15 나노와이어(NW15) 사이에 배치될 수 있다. 제5 내부 스페이서(2652)는 제5 게이트 전극(G5)과 제5 소오스/드레인 영역(2162) 사이에 배치될 수 있다.
제6 내부 스페이서(2653)는 제6 액티브 패턴(F6)과 제16 나노와이어(NW16) 사이, 제16 나노와이어(NW16)와 제17 나노와이어(NW17) 사이, 제17 나노와이어(NW17)와 제18 나노와이어(NW18) 사이에 배치될 수 있다. 제6 내부 스페이서(2653)는 제6 게이트 전극(G6)과 제6 소오스/드레인 영역(2163) 사이에 배치될 수 있다.
제4 액티브 패턴(F4) 상에는 내부 스페이서가 배치되지 않는다. 즉, 내부 스페이서는 제4 복수의 나노와이어(NW10, NW11, NW12) 사이에 배치되지 않는다.
이하에서, 도 20을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 11 내지 도 14에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 20은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제4 내부 스페이서(2751)가 제4 게이트 전극(G4)의 측벽 상에 배치되고, 제5 내부 스페이서(2752)가 제5 게이트 전극(G5)의 측벽 상에 배치되고, 제6 내부 스페이서(2753)가 제6 게이트 전극(G6)의 측벽 상에 배치될 수 있다.
제4 내부 스페이서(2751)는 제4 액티브 패턴(F4)과 제10 나노와이어(NW10) 사이, 제10 나노와이어(NW10)와 제11 나노와이어(NW11) 사이, 제11 나노와이어(NW11)와 제12 나노와이어(NW12) 사이에 배치될 수 있다. 제4 내부 스페이서(2751)는 제4 게이트 전극(G4)과 제4 소오스/드레인 영역(2161) 사이에 배치될 수 있다.
제5 내부 스페이서(2752)는 제5 액티브 패턴(F5)과 제13 나노와이어(NW13) 사이, 제13 나노와이어(NW13)와 제14 나노와이어(NW14) 사이, 제14 나노와이어(NW14)와 제15 나노와이어(NW15) 사이에 배치될 수 있다. 제5 내부 스페이서(2752)는 제5 게이트 전극(G5)과 제5 소오스/드레인 영역(2162) 사이에 배치될 수 있다.
제6 내부 스페이서(2753)는 제6 액티브 패턴(F6)과 제16 나노와이어(NW16) 사이, 제16 나노와이어(NW16)와 제17 나노와이어(NW17) 사이, 제17 나노와이어(NW17)와 제18 나노와이어(NW18) 사이에 배치될 수 있다. 제6 내부 스페이서(2753)는 제6 게이트 전극(G6)과 제6 소오스/드레인 영역(2163) 사이에 배치될 수 있다.
이하에서, 표 1을 참조하여, 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치들을 설명한다.
표 1은 NMOS 영역 및 PMOS 영역 각각에서, SRAM 소자(또는 Standard Gate Short Channel(SG SC) 소자), Standard Gate Long Channel(SG LC) 소자 및 Thick Oxide Gate(EG) 소자별로 내부 스페이서의 유무에 대하여 도시한 표이다. 표 1에서 O는 내부 스페이서가 형성되는 것을 의미하고, X는 내부 스페이서가 형성되지 않는 것을 의미한다.
예를 들어, 표 1에서 실시예 16에 해당하는 반도체 장치는 NMOS 영역에서는 SRAM 소자(또는 GS SC 소자)에만 내부 스페이서가 형성되고, PMOS 영역에서는 SG LC 소자에만 내부 스페이서가 형성된다.
NMOS PMOS
실시예 SRAM(or GS SC) SG LC EG SRAM(or GS SC) SG LC EG
15 O X X O X X
16 O X X X O X
17 O X X X X O
18 O X X O O X
19 O X X O X O
20 O X X X O O
21 O X X O O O
22 X O X O X X
23 X O X X O X
24 X O X X X O
25 X O X O O X
26 X O X O X O
27 X O X X O O
28 X O X O O O
29 X X O O X X
30 X X O X O X
31 X X O X X O
32 X X O O O X
33 X X O O X O
34 X X O X O O
35 X X O O O O
36 O O X O X X
37 O O X X O X
38 O O X X X O
39 O O X O O X
40 O O X O X O
41 O O X X O O
42 O O X O O O
43 O X O O X X
44 O X O X O X
45 O X O X X O
46 O X O O O X
47 O X O O X O
48 O X O X O O
49 O X O O O O
50 X O O O X X
51 X O O X O X
52 X O O X X O
53 X O O O O X
54 X O O O X O
55 X O O X O O
56 X O O O O O
57 O O O O X X
58 O O O X O X
59 O O O X X O
60 O O O O O X
61 O O O O X O
62 O O O X O O
63 O O O O O O
SRAM 소자(또는 Standard Gate Short Channel(SG SC) 소자), Standard Gate Long Channel(SG LC) 소자 및 Thick Oxide Gate(EG) 소자별로 NMOS 영역 및 PMOS 영역 각각에 내부 스페이서가 형성되는 것은 도 1 내지 도 20에서 상세히 설명하였으므로 이에 대한 설명은 생략한다.본 발명의 몇몇 실시예에 따른 반도체 장치는 복수의 소자 각각에서 내부 스페이서의 유무를 조합함으로써 복수의 소자 각각의 커패시턴스를 효과적으로 제어할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1100: 기판 1105: 필드 절연막
F1 내지 F3: 제1 내지 제3 액티브 패턴
NW1 내지 NW9: 제1 내지 제9 나노와이어
G1 내지 G3: 제1 내지 제3 게이트 전극
1111, 1112, 1113: 제1 내지 제3 계면막
1121, 1122, 1123: 제1 내지 제3 게이트 절연막
1131, 1132, 1133: 제1 내지 제3 외부 스페이서
1141, 1142, 1143: 제1 내지 제3 캡핑 패턴
1151: 제1 내부 스페이서
1161, 1162, 1163: 제1 내지 제3 소오스/드레인 영역
1170: 층간 절연막

Claims (20)

  1. 제1 내지 제3 영역이 정의되는 기판;
    상기 기판의 상기 제1 영역 상에서 순차적으로 서로 이격되어 적층되고, 각각이 제1 방향으로 연장되는 제1 및 제2 나노와이어;
    상기 기판의 상기 제2 영역 상에서 순차적으로 서로 이격되어 적층되고, 각각이 상기 제1 방향으로 연장되는 제3 및 제4 나노와이어;
    상기 기판의 상기 제3 영역 상에서 순차적으로 서로 이격되어 적층되고, 각각이 상기 제1 방향으로 연장되는 제5 및 제6 나노와이어;
    상기 제1 및 제2 나노와이어를 둘러싸고, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극;
    상기 제3 및 제4 나노와이어를 둘러싸고, 상기 제2 방향으로 연장되는 제2 게이트 전극;
    상기 제5 및 제6 나노와이어를 둘러싸고, 상기 제2 방향으로 연장되는 제3 게이트 전극;
    상기 제1 게이트 전극과 상기 제2 나노와이어 사이에 배치되고, 제1 두께를 갖는 제1 계면막;
    상기 제3 게이트 전극과 상기 제6 나노와이어 사이에 배치되고, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 계면막; 및
    상기 제1 내지 제3 게이트 전극 중 적어도 하나의 측벽 상에 배치되는 제1 내부 스페이서를 포함하되,
    상기 제1 나노와이어의 상기 제1 방향의 제1 길이는 상기 제3 나노와이어의 상기 제1 방향의 제2 길이보다 작은 반도체 장치.
  2. 제 1항에 있어서,
    상기 기판의 상기 제1 내지 제3 영역 각각은 NMOS 영역인 반도체 장치.
  3. 제 2항에 있어서,
    상기 기판은 PMOS 영역인 제4 내지 제6 영역이 더 정의되고,
    상기 기판의 상기 제4 영역 상에서 순차적으로 서로 이격되어 적층되고, 각각이 제1 방향으로 연장되는 제7 및 제8 나노와이어;
    상기 기판의 상기 제5 영역 상에서 순차적으로 서로 이격되어 적층되고, 각각이 상기 제1 방향으로 연장되는 제9 및 제10 나노와이어;
    상기 기판의 상기 제6 영역 상에서 순차적으로 서로 이격되어 적층되고, 각각이 상기 제1 방향으로 연장되는 제11 및 제12 나노와이어;
    상기 제7 및 제8 나노와이어를 둘러싸고, 상기 제1 방향과 다른 제2 방향으로 연장되는 제4 게이트 전극;
    상기 제9 및 제10 나노와이어를 둘러싸고, 상기 제2 방향으로 연장되는 제5 게이트 전극;
    상기 제11 및 제12 나노와이어를 둘러싸고, 상기 제2 방향으로 연장되는 제6 게이트 전극;
    상기 제4 게이트 전극과 상기 제8 나노와이어 사이에 배치되고, 제3 두께를 갖는 제3 계면막;
    상기 제6 게이트 전극과 상기 제12 나노와이어 사이에 배치되고, 상기 제3 두께보다 큰 제4 두께를 갖는 제4 계면막; 및
    상기 제4 내지 제6 게이트 전극 중 적어도 하나의 측벽 상에 배치되는 제2 내부 스페이서를 더 포함하되,
    상기 제7 나노와이어의 상기 제1 방향의 길이는 상기 제9 나노와이어의 상기 제1 방향의 길이보다 작은 반도체 장치.
  4. 제 1항에 있어서,
    상기 기판의 상기 제1 내지 제3 영역 각각은 PMOS 영역인 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 게이트 전극과 상기 제4 나노와이어 사이에 배치되고, 상기 제2 계면막의 상기 제2 두께보다 작은 두께를 갖는 제3 계면막을 더 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 계면막의 상기 제1 두께는 상기 제3 계면막의 두께와 동일한 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 게이트 전극과 상기 제1 계면막 사이에 배치되는 제1 게이트 절연막; 및
    상기 제3 게이트 전극과 상기 제2 계면막 사이에 배치되는 제2 게이트 절연막을 더 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제5 나노와이어의 상기 제1 방향의 제3 길이는 상기 제3 나노와이어의 상기 제1 방향의 상기 제2 길이보다 작은 반도체 장치.
  9. 제 8항에 있어서,
    상기 제5 나노와이어의 상기 제1 방향의 상기 제3 길이는 상기 제1 나노와이어의 상기 제1 방향의 상기 제1 길이와 동일한 반도체 장치.
  10. 제 1항에 있어서,
    상기 제1 내부 스페이서는 상기 제1 및 제2 나노와이어 사이, 상기 제3 및 제4 나노와이어 사이 및 상기 제5 및 제6 나노와이어 사이 중 적어도 하나에 배치되는 반도체 장치.
  11. 제 1항에 있어서,
    상기 제1 계면막의 상기 제1 두께는 0.2nm 내지 2nm이고,
    상기 제2 계면막의 상기 제2 두께는 2.5nm 내지 4.5nm인 반도체 장치.
  12. 제 1항에 있어서,
    상기 제1 나노와이어의 상기 제1 방향의 상기 제1 길이는 5nm 내지 20nm이고,
    상기 제3 나노와이어의 상기 제1 방향의 상기 제2 길이는 30nm 내지 300nm인 반도체 장치.
  13. NMOS 영역인 제1 내지 제3 영역이 정의되는 기판;
    상기 기판의 상기 제1 영역 상에 배치되고, 각각이 제1 방향으로 연장되는 제1 복수의 나노와이어;
    상기 기판의 상기 제2 영역 상에 배치되고, 각각이 상기 제1 방향으로 연장되는 제2 복수의 나노와이어;
    상기 기판의 상기 제3 영역 상에 배치되고, 각각이 상기 제1 방향으로 연장되는 제3 복수의 나노와이어;
    상기 제1 복수의 나노와이어를 둘러싸고, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극;
    상기 제2 복수의 나노와이어를 둘러싸고, 상기 제2 방향으로 연장되는 제2 게이트 전극;
    상기 제3 복수의 나노와이어를 둘러싸고, 상기 제2 방향으로 연장되는 제3 게이트 전극;
    상기 제1 게이트 전극과 상기 제1 복수의 나노와이어 사이에 배치되고, 제1 두께를 갖는 제1 계면막;
    상기 제3 게이트 전극과 상기 제3 복수의 나노와이어 사이에 배치되고, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 계면막;
    상기 제1 게이트 전극과 상기 제1 계면막 사이에 배치되는 제1 게이트 절연막;
    상기 제3 게이트 전극과 상기 제2 계면막 사이에 배치되는 제2 게이트 절연막; 및
    상기 제1 복수의 나노와이어 사이, 상기 제2 복수의 나노와이어 사이 및 상기 제3 복수의 나노와이어 사이 중 적어도 하나에 배치되는 제1 내부 스페이서를 포함하되,
    상기 제1 복수의 나노와이어의 상기 제1 방향의 제1 길이는 상기 제2 복수의 나노와이어의 상기 제1 방향의 제2 길이보다 작은 반도체 장치.
  14. 제 13항에 있어서,
    상기 기판은 PMOS 영역인 제4 내지 제6 영역이 더 정의되고,
    상기 기판의 상기 제4 영역 상에 배치되고, 각각이 제1 방향으로 연장되는 제4 복수의 나노와이어;
    상기 기판의 상기 제5 영역 상에 배치되고, 각각이 상기 제1 방향으로 연장되는 제5 복수의 나노와이어;
    상기 기판의 상기 제6 영역 상에 배치되고, 각각이 상기 제1 방향으로 연장되는 제6 복수의 나노와이어;
    상기 제4 복수의 나노와이어를 둘러싸고, 상기 제1 방향과 다른 제2 방향으로 연장되는 제4 게이트 전극;
    상기 제5 복수의 나노와이어를 둘러싸고, 상기 제2 방향으로 연장되는 제5 게이트 전극;
    상기 제6 복수의 나노와이어를 둘러싸고, 상기 제2 방향으로 연장되는 제6 게이트 전극;
    상기 제4 게이트 전극과 상기 제4 복수의 나노와이어 사이에 배치되고, 제3 두께를 갖는 제3 계면막;
    상기 제6 게이트 전극과 상기 제6 복수의 나노와이어 사이에 배치되고, 상기 제3 두께보다 큰 제4 두께를 갖는 제4 계면막;
    상기 제4 게이트 전극과 상기 제3 계면막 사이에 배치되는 제3 게이트 절연막;
    상기 제6 게이트 전극과 상기 제4 계면막 사이에 배치되는 제4 게이트 절연막; 및
    상기 제4 복수의 나노와이어 사이, 상기 제5 복수의 나노와이어 사이 및 상기 제6 복수의 나노와이어 사이 중 적어도 하나에 배치되는 제2 내부 스페이서를 더 포함하되,
    상기 제4 복수의 나노와이어의 상기 제1 방향의 길이는 상기 제5 복수의 나노와이어의 상기 제1 방향의 길이보다 작은 반도체 장치.
  15. 제 13항에 있어서,
    상기 제2 게이트 전극과 상기 제2 복수의 나노와이어 사이에 배치되고, 상기 제2 계면막의 상기 제2 두께보다 작은 두께를 갖는 제3 계면막을 더 포함하는 반도체 장치.
  16. 제 13항에 있어서,
    상기 제3 복수의 나노와이어의 상기 제1 방향의 제3 길이는 상기 제2 복수의 나노와이어의 상기 제1 방향의 상기 제2 길이보다 작은 반도체 장치.
  17. 제 13항에 있어서,
    상기 제1 게이트 전극의 상기 제1 방향의 폭은 상기 제2 게이트 전극의 상기 제1 방향의 폭보다 작은 반도체 장치.
  18. NMOS 영역인 제1 내지 제3 영역과, PMOS 영역인 제4 내지 제6 영역이 정의되는 기판;
    상기 기판의 상기 제1 내지 제3 영역 상에 각각 배치되는 제1 내지 제3 복수의 나노와이어;
    상기 기판의 상기 제4 내지 제6 영역 상에 각각 배치되는 제4 내지 제6 복수의 나노와이어;
    상기 제1 내지 제3 복수의 나노와이어 각각을 둘러싸는 제1 내지 제3 게이트 전극;
    상기 제4 내지 제6 복수의 나노와이어 각각을 둘러싸는 제4 내지 제6 게이트 전극;
    상기 제1 게이트 전극과 상기 제1 복수의 나노와이어 사이에 배치되고, 제1 두께를 갖는 제1 계면막;
    상기 제3 게이트 전극과 상기 제3 복수의 나노와이어 사이에 배치되고, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 계면막;
    상기 제4 게이트 전극과 상기 제4 복수의 나노와이어 사이에 배치되고, 제3 두께를 갖는 제3 계면막;
    상기 제5 게이트 전극과 상기 제5 복수의 나노와이어 사이에 배치되고, 상기 제3 두께보다 큰 제4 두께를 갖는 제4 계면막;
    상기 제1 내지 제3 게이트 전극 중 적어도 하나의 측벽 상에 배치되는 제1 내부 스페이서; 및
    상기 제4 내지 제6 게이트 전극 중 적어도 하나의 측벽 상에 배치되는 제2 내부 스페이서를 포함하되,
    상기 제1 복수의 나노와이어의 제1 방향의 제1 길이는 상기 제2 복수의 나노와이어의 상기 제1 방향의 제2 길이보다 작고,
    상기 제4 복수의 나노와이어의 상기 제1 방향의 제3 길이는 상기 제5 복수의 나노와이어의 상기 제1 방향의 제4 길이보다 작은 반도체 장치.
  19. 제 18항에 있어서,
    상기 제1 내부 스페이서는 상기 제1 복수의 나노와이어 사이, 상기 제2 복수의 나노와이어 사이 및 상기 제3 복수의 나노와이어 사이 중 적어도 하나에 배치되고,
    상기 제2 내부 스페이서는 상기 제4 복수의 나노와이어 사이, 상기 제5 복수의 나노와이어 사이 및 상기 제6 복수의 나노와이어 사이 중 적어도 하나에 배치되는 반도체 장치.
  20. 제 18항에 있어서,
    상기 제1 게이트 전극의 상기 제1 방향의 폭은 상기 제2 게이트 전극의 상기 제1 방향의 폭보다 작고,
    상기 제4 게이트 전극의 상기 제1 방향의 폭은 상기 제5 게이트 전극의 상기 제1 방향의 폭보다 작은 반도체 장치.
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