KR102366953B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 반도체 장치는 기판의 제1 영역 상에, 교대로 적층되는 산화물 패턴과 반도체 패턴을 포함하고, 제1 방향으로 연장되는 핀형 구조체; 및 핀형 구조체 상에, 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극을 포함하고, 산화물 패턴은 제1 원소를 포함하는 산화된 화합물 반도체 패턴이다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다. 더욱, 상세하게는 본 발명은 화합물 반도체를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편, 트랜지스터가 포함하는 채널 영역에서의 모빌리티(mobility)를 향상시키기 위하여, 새로운 반도체 물질을 도입하려는 시도가 제안되고 있다.
본 발명이 해결하고자 하는 과제는, 채널 영역에서 모빌리티(mobility)가 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 기판 상의 다른 영역에서, 서로 다른 물질을 가지는 와이어 채널들을 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 기판 상의 다른 영역에서, 서로 다른 구조를 가지는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 상술한 반도체 장치를 제조할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판의 제1 영역 상에, 교대로 적층되는 산화물 패턴과 반도체 패턴을 포함하고, 제1 방향으로 연장되는 핀형 구조체; 및 상기 핀형 구조체 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극을 포함하고, 상기 산화물 패턴은 제1 원소를 포함하는 산화된 화합물 반도체 패턴일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 기판과 상기 핀형 구조체 사이에 버퍼층을 더 포함하고, 상기 버퍼층은 화합물 반도체 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에 있어서, 상기 버퍼층의 격자 상수는 상기 기판에서 상기 핀형 구조체로 갈수록 커질 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 산화물 패턴과 상기 반도체 패턴은 3-5족 화합물 반도체 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 원소는 알루미늄일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 기판은 실리콘일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 기판의 제1 영역과 다른 제2 영역에, 제3 방향으로 연장되는 제1 와이어 패턴 및 상기 제1 와이어 패턴을 감싸고, 상기 제3 방향과 다른 제4 방향으로 연장되는 제2 게이트 전극을 더 포함하고, 상기 제1 와이어 패턴은 화합물 반도체 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 핀형 구조체와 상기 제1 게이트 전극이 중첩되는 폭인 제1 폭은, 상기 제1 와이어 패턴과 상기 제2 게이트 전극이 중첩되는 폭인 제2 폭보다 클 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 반도체 패턴과 상기 제1 와이어 패턴은 상기 기판으로부터 동일 높이 상에 배치될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 반도체 패턴과 상기 제1 와이어 패턴은 동일한 계열의 3-5족 화합물 반도체를 포함할 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역, 제2 영역 및 제3 영역을 포함하는 기판; 상기 기판의 제1 영역에, 제1 방향으로 연장되는 핀형 구조체; 상기 핀형 구조체 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극; 상기 기판의 제2 영역에, 제3 방향으로 연장되는 제1 와이어 패턴; 상기 제1 와이어 패턴을 감싸고, 상기 제3 방향과 다른 제4 방향으로 연장되는 제2 게이트 전극; 상기 기판의 제3 영역에, 제5 방향으로 연장되는 제2 와이어 패턴; 및 상기 제2 와이어 패턴을 감싸고, 상기 제5 방향과 다른 제6 방향으로 연장되는 제3 게이트 전극을 포함하고, 상기 제1 와이어 패턴은 안티몬(Sb) 계열의 3-5족 화합물 반도체 물질을 포함하고, 제2 와이어 패턴은 아세닉(As) 계열의 3-5족 화합물 반도체 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 핀형 구조체는 교대로 적층되는 산화물 패턴과 반도체 패턴을 포함하고, 상기 산화물 패턴은 산화된 알루미늄 계열의 3-5족 화합물 반도체 패턴일 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 기판과 상기 핀형 구조체 사이, 상기 기판과 제 제2 게이트 전극 및 상기 기판과 제3 게이트 전극 사이에 배치된 버퍼층을 더 포함하고, 상기 버퍼층은 3-5족 화합물 반도체 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 버퍼층의 격자 상수는 상기 기판에서 상기 핀형 구조체로 갈수록 커질 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 기판은 실리콘을 포함할 수 있다. 본 발명의 몇몇 실시예에 있어서, 상기 제1 핀형 구조체와 상기 제1 게이트 전극이 중첩되는 폭인 제1 폭은, 상기 제1 와이어 패턴과 상기 제2 게이트 전극이 중첩되는 폭인 제2 폭보다 클 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 반도체 패턴, 상기 제1 와이어 패턴, 상기 제2 와이퍼 패턴은 상기 기판으로부터 동일 높이 상에 배치될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 영역은 P형 트랜지스터 영역이고, 상기 제3 영역은 N형 트랜지스터 영역일 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 실리콘 기판 상에, 3-5족 화합물 반도체 물질을 포함하는 버퍼층을 형성하고, 상기 버퍼층 상에 제1 방향으로 연장되고, 예비 반도체 패턴과 반도체 패턴이 교대로 적층된 핀형 구조체를 형성하고, 상기 예비 반도체 패턴을 산화시켜, 산화물 패턴을 형성하는 산화 공정을 수행하고, 상기 핀형 구조체 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극을 형성하는 것을 포함하고, 상기 예비 반도체 패턴은 알루미늄 계열의 3-5족 화합물 반도체 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 버퍼층은, 상기 예비 반도체 패턴의 격자 상수와 상기 실리콘 기판의 격자 상수 사이의 격자 상수를 가지는 3-5족 화합물 반도체 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 버퍼층의 격자 상수는 상기 실리콘 기판에서 상기 핀형 구조체로 갈수록 커질 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 반도체 패턴은 알루미늄을 미포함하는 3-5족 화합물 반도체 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 산화 공정을 수행하는 것은, 상기 예비 반도체 패턴과 상기 반도체 패턴을 함께 산화 공정에 노출시키는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 반도체 패턴은 비-산화될 수 있다
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 A-A를 따라 절단한 단면도이다.
도 3은 도 1의 B-B를 따라 절단한 단면도이다.
도 4 내지 도 13는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 15는 도 14의 A1-A1를 따라 절단한 단면도이다.
도 16은 도 14의 B1-B1를 따라 절단한 단면도이다.
도 17 내지 도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도들이다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 21은 도 20의 C-C를 따라 절단한 단면도이다.
도 22는 도 20의 D-D를 따라 절단한 단면도이다.
도 23 및 도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 26은 도 25의 C-C와 E-E를 따라 각각 절단한 단면도들이다.
도 27은 도 25의 D-D와 F-F를 따라 각각 절단한 단면도들이다.
도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 29는 도 28의 A-A와 C-C를 따라 각각 절단한 단면도들이다.
도 30은 도 28의 B-B와 D-D를 따라 각각 절단한 단면도들이다.
도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 32는 도 31의 A-A, C-C 및 E-E을 따라 각각 절단한 단면도들이다.
도 33은 도 31은 B-B, D-D 및 F-F를 따라 각각 절단한 단면도들이다.
도 34은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 35는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이어서, 도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2는 도 1의 A-A를 따라 절단한 단면도이다. 도 3은 도 1의 B-B를 따라 절단한 단면도이다. 한편, 설명의 편의상, 도 1에서 층간 절연막(190)은 도시하지 않았다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(101), 제1 핀형 구조체(150), 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 소오스/드레인(160)을 포함한다. 또한, 기판(101) 상에 버퍼층(102)를 더 포함할 수 있으며, 제1 핀형 구조체(150)은 산화물 패턴(151a)과 반도체 패턴(152)를 포함할 수 있다.
기판(101)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(101)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(101)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 기판(101)은 실리콘 기판인 것으로 설명한다. 다만, 이는 예시적인 것이며 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
버퍼층(102)는 기판(101) 상에 형성될 수 있다. 버퍼층(102)는 기판(101)과 핀형 구조체(150) 사이에 배치되어, 기판(101)과 핀형 구조체(150)의 격자 상수 차이를 감소시킬 수 있다. 즉, 버퍼층(102)를 통해, 기판(101)과 핀형 구조체(150) 간의 격자 상수 차이에 따른 결함을 감소시킬 수 있다.
따라서, 버퍼층(102)은, 기판(101)의 격자 상수와 산화물 패턴(151a)의 산화되기 전의 격자 상수 사이에 위치하는 격자 상수를 가지는 물질로 형성될 수 있다. 버퍼층(102)은 3-5족 화합물 반도체 물질을 포함할 수 있다. 예를 들어, 버퍼층(102)은 GaAs, GaP, InP 및 InP 중 적어도 하나를 포함할 수 있다. 버퍼층(102)은 다층 구조일 수 있으며, 이 경우, 기판(101)과 가까운 층은 기판(101)과 유사한 격자 상수를, 핀형 구조체(150)와 가까운 층의 격자 상수는 산화물 패턴(151a)이 산화되기 전의격자 상수와 유사한 격자 상수를 가지도록, 버퍼층(102)의 격자 상수는 단속적 또는 연속적으로 변화할 수 있다. 보다 구체적으로, 버퍼층(102)은 기판(101)에서 핀형 구조체(150)에 가까울수록 격자 상수가 커질 수 있다.
예를 들어, 기판(101)이 실리콘 기판인 경우, 격자 상수는 대략 5.43Å이고, 산화되기 전의 산화물 패턴(151a)이 산화되기 전에 3-5족 화합물 반도체 물질 중 InSb 물질을 포함하는 경우, 격자 상수는 대략 5.9Å일 수 있다. 이 경우, 버퍼층(102)는 실리콘과 InSb 물질 사이의 격자 상수를 가지는 물질을 포함할 수 있다. 예를 들어, 버퍼층(102)는 5.65Å의 격자 상수를 가지는 GaAs 물질을 포함할 수 있다.
또한, 이 경우, 버퍼층(102)의 격자 상수가 변화하는 경우, GaxAsy (여기서, x+y=1)에서 Ga의 함량(x)과 As(y)의 함량을 조절하여 버퍼층(102) 내의 격자 상수를 연속적 또는 단속적으로 변화시킬 수 있다.
다만, 본 설명은 예시적인 것이며, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 버퍼층(102)이 이와 다른 화합물 반도체를 포함하는 경우에도, 상술한 격자 상수에 관한 기술적 사상은 동일하게 적용될 수 있다.
핀형 구조체(150)은 기판(101) 상에 형성된다. 핀형 구조체(150)은 제1 방향(X1)으로 연장되어 형성된다. 핀형 구조체(150)은 산화물 패턴(151a)과 반도체 패턴(152)이 교차 적층된 구조를 가지며, 버퍼층(102) 상에 형성된다. 본 실시예에서, 핀형 구조체(150)이 3개의 산화물 패턴(151a)과 2개의 반도체 패턴(152)을 포함하는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
핀형 구조체(150)이 포함하는 산화물 패턴(151a)은 버퍼층(102) 또는 기판(101)과 직접 접촉할 수 있다. 산화물 패턴(151a)은 3-5족 화합물 반도체 물질이 산화된 산화물일 수 있다. 산화물 패턴(151a)은 제1 원소를 포함하는 3-5족 화합물 반도체 물질이 산화된 산화물일 수 있다. 본 실시예에 있어서, 상기 제1 원소는 Al일 수 있다. 산화물 패턴(151a)은 비정질(Amorphous) 물질일 수 있다.
상기 3-5족 화합물 반도체는 예로 들어, 3족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 5족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
예를 들어, 상기 3-5족 화합물 반도체는 AlAs, InAlP, InAlP 및 AlSb 중 적어도 하나일 수 있으나, 이에 제한되는 것은 아니다.
본 발명에 있어서, 산화물 패턴(151a)이 제1 원소를 포함하는 것은, 제1 원소의 상대적인 산화력을 이용하려는 것이다. 즉, 산화되기 전의 산화물 패턴(151a)이 포함하는 제1 원소는 반도체 패턴(152)이 포함하는 원소들과 비교하여, 상대적으로 높은 산화력을 가진 원소일 수 있다. 예를 들어, 알루미늄은 다른 3-5족 원소들과 비교하여, 상대적으로 높은 산화력을 가지고 있다. 이 경우, 산화 공정에서 다른 화합물 반도체와 비교하여, 알루미늄을 포함하는 화합물 반도체는 보다 빠르게 산화될 수 있다. 보다 상세한 설명은 본 실시예의 제조 방법에서 서술한다.
한편, 본 발명에 있어서, 산화되기 전의 산화물 패턴(151a)은 상술한 버퍼층(101)의 역할을 수행할 수 있다. 이 경우, 버퍼층(101)은 제외될 수 있으며, 산화되기 전의 산화물 패턴(151a)은 기판(101) 상에 직접 형성될 수 있다. 이 경우, 상술한 버퍼층(101)의 격자 상수에 대한 설명은 산화되기 전의 산화물 패턴(151a)에 동일하게 적용될 수 있으며, 구체적으로, 산화되기 전의 산화물 패턴(151a)은 기판(101)의 격자 상수와 반도체 패턴(152)의 격자 상수 사이의 격자 상수를 가지는 물질을 포함할 수 있다.
핀형 구조체(150)이 포함하는 반도체 패턴(152)은 산화물 패턴(151a) 상에 배치되어, 본 실시예에 따른 반도체 장치의 채널 역할을 수행할 수 있다.
반도체 패턴(152)은 3-5족 화합물 반도체 중 하나를 포함할 수 있다. 상기 3-5족 화합물 반도체는 예로 들어, 3족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 5족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. 예를 들어, 반도체 패턴(152)은 InGaAs, InAs, GaSb 또는 InSb 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 3에서, 핀형 구조체(150)가 포함하는 산화물 패턴(151a)와 반도체 패턴(152)의 단면은 사각형인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 트리밍(trimming) 공정 등을 통해, 포함하는 산화물 패턴(151a)와 반도체 패턴(152)의 모서리 부분이 둥그렇게 될 수 있음은 물론이다.
제1 게이트 전극(120)은 버퍼층(102) 상에 형성된다. 제1 게이트 전극(120)은 제2 방향(Y1)으로 길게 연장되어 형성된다. 제1 게이트 전극(120)은 기판(101)과 이격되어 형성되는 핀형 구조체(150)의 상면과 측벽 상에 형성된다. 제1 게이트 전극(120)은 도전성 물질을 포함할 수 있다. 제1 게이트 전극(120)이 단일층으로 도시되었지만, 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다. 즉, 제1 게이트 전극(120)은 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
제1 게이트 전극(120)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또는, 제1 게이트 전극(120)은 각각 금속이 아닌 반도체 물질로 이루어질 수도 있다. 이러한 제1 게이트 전극(120)은 각각 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 스페이서(140)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(120)의 양 측벽 상에 형성된다. 제1 게이트 스페이서(140)는 핀형 구조체(150)의 양측에 서로 마주보며 형성된다.
제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(140)는 각각 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.
제1 게이트 절연막(130)은 핀형 구조체(150)과 제1 게이트 전극(120) 사이에 형성될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 전극(120)과 제1 게이트 스페이서(140) 사이에 형성될 수 있다. 또한, 제1 게이트 절연막(130)은 기판(101)과 제1 게이트 전극(120) 사이에 형성될 수 있다.
제1 게이트 절연막(130)은 핀형 구조체(150)의 상면 및 측벽과 제1 게이트 전극(120)의 측벽을 따라서 컨포말하게 형성될 수 있다. 제1 게이트 절연막(130)은 버퍼층(10)의 상면을 따라서 형성될 수 있다.
제1 게이트 절연막(130)은 제1 게이트 전극(120)의 측벽과 제1 게이트 스페이서(140)의 측벽 사이에 형성되므로, 제1 게이트 절연막(130)의 일측면은 제1 게이트 전극(120)의 측벽을 따라서 형성되고, 제1 게이트 절연막(130)의 다른 측면은 제1 게이트 스페이서(140)의 측벽을 따라서 형성된다.
제1 게이트 절연막(130)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)과 제2 게이트 절연막(230)은 각각 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 소오스/드레인(150)은 제1 게이트 전극(120)의 양측에 배치된다. 제1 소오스/드레인(150)은 기판(101) 또는 버퍼층(102) 상에 형성되고, 핀형 구조체(150)과 연결된다.
제1 소오스/드레인(150)과 버퍼층(102) 사이에 에피 성장을 위한 에피 씨드층을 더 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 소오스/드레인(150)의 외주면은 각각 다양한 형상일 수 있다. 예를 들어, 제1 소오스/드레인(150)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 1에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였으나. 이에 제한되는 것은 아니다.
한편, 제1 소오스/드레인(150)은 PMOS의 채널 영역으로 사용되는 핀형 구조체(150)에 압축 스트레스를 인가할 수 있는 물질을 포함할 수 있다. 제1 에피층(155)은 핀형 구조체(150)보다 격자 상수가 큰 물질을 포함할 수 있다.
또한, 제1 소오스/드레인(150)은 NMOS의 채널 영역으로 사용되는 핀형 구조체(150)에 인장 스트레스를 인가할 수 있는 물질을 포함할 수 있다. 제1 에피층(155)은 핀형 구조체(150)보다 격자 상수가 작은 물질을 포함할 수 있다.
도 1 내지 도 3에서, 제1 게이트 절연막(130)은 제1 게이트 전극(120)의 측벽을 따라 전체적으로 형성될 수 있다.
본 실시예에 있어서, 핀형 구조체(150)이 포함하는 반도체 패턴(152)은 3-5족 화합물 반도체 중 하나를 포함할 수 있으며, 이를 통해 반도체 장치가 포함하는 채널의 모빌리티를 향상시킬 수 있다.
이어서, 도 4 내지 도 13를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 4 내지 도 13는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다. 참고로, 도 4 내지 도 9은 사시도이고, 도 10는 도 9의 A-A를 따라 절단한 단면도이고, 도 11은 도 10의 B-B를 따라 절단한 단면도이다. 도 12 및 도 13는 각각 도10 및 도 11의 후속 단계를 나타내는 단면도이다.
본 실시예에 따른 반도체 장치 제조 방법은 도 1 내지 도 3을 참조하여 설명한 반도체 장치의 제조 방법일 수 있다. 따라서, 동일한 참조 번호는 동일한 구성요 소를 지칭하며, 반복되는 설명은 생략할 수 있다.
도 4를 참고하면, 기판(101) 상에 버퍼층(102)를 형성하고, 버퍼층(102) 상에, 제1 화합물 반도체층(301) 및 제2 화합물 반도체층(302)이 교대로 적층된 적층 구조체(300)를 형성한다.
버퍼층(102)은 도 1 내지 도 3을 통해 설명한 바와 같이, 화합물 반도체 물질을 포함할 수 있다. 또한, 버퍼층(102)은 기판(101)의 격자 상수와 제1 화합물 반도체층(301) 또는 제2 화합물 반도체층(302)의 격자 상수 사이의 크기을 가지는 격자 상수를 가지는 물질을 포함할 수 있다. 본 실시예에 있어서, 버퍼층(102)는 기판(101)의 격자 상수와 제1 화합물 반도체층(301) 격자 상수 사이의 격자 상수를 가지는 물질을 포함할 수 있다.
또한, 본 실시예에 있어서, 버퍼층(102)는 미형성될 수도 있으며, 이 경우, 제1 화합물 반도체층(301)은 기판(101) 상에 직접 형성될 수 있고, 기판(101)의 격자 상수와 제2 화합물 반도체층(302) 격자 상수 사이의 격자 상수를 가지는 물질을 포함할 수 있다.
다만, 후속되는 단계에서, 설명의 편의상 버퍼층(102)을 포함하여 도시하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
버퍼층(102)과 접하는 제1 화합물 반도체층(301) 상에 제2 화합물 반도체층(302)과 제1 화합물 반도체층(301)을 교대로 형성할 수 있다. 제1 화합물 반도체층(301)과 제2 화합물 반도체층(302)은 예를 들어, 에피택셜 성장(epitaxial growth) 방법을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다. 적층 구조체(300)의 최상층은 예를 들어, 제1 화합물 반도체층(301)일 수 있지만, 이에 제한되는 것은 아니다.
제1 화합물 반도체층(301)과 제2 화합물 반도체층(302)은 서로 다른 물질을 포함할 수 있다. 제1 화합물 반도체층(301)과 제2 화합물 반도체층(302)은 3-5족 화합물 반도체 물질을 포함할 수 있고, 상기 3-5족 화합물 반도체는 예로 들어, 3족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 5족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
다만, 제1 화합물 반도체층(301)은 알루미늄을 포함하는 3-5족 화합물 반도체 물질을 포함할 수 있고, 예를 들어, 제1 화합물 반도체층(301)은 AlAs, InAlAs, AlP, InAlP 또는 AlSb를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 적층 구조체(300) 상에, 제1 방향(X1)으로 연장되는 제1 마스크 패턴(3001)을 형성한다. 제1 마스크 패턴(3001)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 5를 참조하면, 제1 마스크 패턴(3001)을 마스크로 각각 이용하여, 적층 구조체(300)를 식각하여, 제1 핀형 구조체(150)을 형성한다. 예를 들어, 적층 구조체(300)를 버퍼층(102)의 상면이 노출될 때까지 식각함으로써, 제1 핀형 구조체(150)가 형성될 수 있다.
제1 핀형 구조체(150)는 제1 방향으로 길게 연장될 수 있다. 제1 핀형 구조체(150)는 버퍼층(102) 상에 교대로 적층된 예비 반도체 패턴(151) 및 반도체 패턴(152)을 포함할 수 있다. 이어서, 제1 핀형 구조체(150) 상에 위치하는 제1 마스크 패턴(3001)을 제거할 수 있다.
도 6을 참조하면, 선택적 산화 공정(O)를 수행한다. 선택적 산화 공정(O)을 수행하여, 예비 반도체 패턴(151)은 산화물 패턴(151a)으로 형성될 수 있다.
본 실시예에 있어서, 예비 반도체 패턴(151)은 알루미늄을 포함하는 화합물 반도체 물질을 포함한다. 알루미늄은 3족과 5족 원소들 중에서, 상대적으로 산화가 잘될 수 있다. 따라서, 알루미늄을 포함하는 3-5족 화합물 반도체 물질은, 다른 종류의 3-5족 화합물 반도체 물질과 비교하여, 상대적으로 산화가 잘될 수 있다. 따라서, 선택적 산화 공정(O)에서, 예비 반도체 패턴(151)은 알루미늄을 포함하지 않는 반도체 패턴(152)과 비교하여, 상대적으로 빠르게 산화될 수 있다.
이에 따라, 반도체 패턴(152)의 산화 없이, 예비 반도체 패턴(151)은 산화물 패턴(151a)으로 산화될 수 있다. 여기서, 반도체 패턴(152)의 산화가 없다는 것은, 산화가 전혀 없다는 것을 의미하는 것은 아니며, 트랜지스터의 채널으로의 반도체 패턴(152)의 역할에 영향을 주지 않거나, 경미한 영향을 주는 정도의 산화는 이루어질 수 있다. 물론, 반도체 패턴(152)은 공정 조건에 따라 전혀 산화되지 않을 수도 있다.
선택적 산화 공정(O)은 산소 주입 공정 및/또는 가열 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 7을 참조하면, 제3 마스크 패턴(3003)을 이용하여, 식각 공정을 진행하여, 제1 핀형 구조체(150)와 교차하여 제2 방향(Y1)으로 연장되는 제1 더미 게이트 절연막(131) 및 제1 더미 게이트 전극(121)을 형성할 수 있다. 이를 통해, 제1 더미 게이트 전극(121)은 제1 핀형 구조체(150) 상에 형성될 수 있다.
제1 더미 게이트 절연막(131)은 실리콘 산화막일 수 있고, 제1 더미 게이트 전극(121)은 폴리 실리콘 또는 비정질 실리콘 중 하나일 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제1 더미 게이트 전극(121)의 측벽 상에 제1 게이트 스페이서(140)를 형성한다. 구체적으로, 제1 더미 게이트 전극(121)와 제1 핀형 구조체(150)를 덮는 스페이서막을 버퍼층(102) 상에 형성한다. 이 후, 스페이서막을 에치백(etch-back)하여, 제1 더미 게이트 전극(121)의 측벽에 제1 게이트 스페이서(140)를 형성할 수 있다.
도 8을 참고하면, 제1 더미 게이트 전극(121)의 양측에 노출되는 제1 핀형 구조체(150)를 제거하여, 제1 핀형 구조체(150) 내에 제1 리세스(315r)을 형성한다.
제1 리세스(315r)의 측면을 통해, 버퍼층(102) 상에 교대로 적층된 산화물 패턴(151a) 및 반도체 패턴(152)이 노출된다.
도 9 내지 도 11을 참고하면, 제1 핀형 구조체(150) 상에 제1 리세스(315r)를 채우는 제1 소오스/드레인(160)을 형성한다. 즉, 제1 더미 게이트 전극(121)의 양측에, 제1 소오스/드레인(160)을 형성한다. 제1 소오스/드레인(160)은 에피택셜 성장 방식을 이용하여 형성될 수 있다. 한편, 제1 소오스/드레인(160)과 버퍼층(102) 사이에는 에피택셜 성장을 위한 에피 씨드층을 더 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 10에서, 제1 소오스/드레인(160)은 제1 더미 게이트 전극(121) 및 제1 게이트 스페이서(140)의 하부에 위치하는 산화물 패턴(151a) 및 반도체 패턴(152)과 접촉한다.
이 후의 설명은 도 10 및 도 11을 기준으로 하여 설명한다.
도 12 및 도 13을 참고하면, 제1 소오스/드레인(150), 제1 더미 게이트 전극(121) 및 제1 게이트 스페이서(140)을 덮는 층간 절연막(190)을 버퍼층(102) 상에 형성한다.
층간 절연막(190)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
이어서, 제1 더미 게이트 전극(121)이 노출될 때까지, 층간 절연막(190)을 평탄화한다. 그 결과, 제3 마스크 패턴(3003)이 제거되고, 제1 더미 게이트 전극(121)의 상면이 노출될 수 있다.
이어서, 제1 더미 게이트 전극(121)과 제1 더미 게이트 절연막(131)을 순차적으로 제거한다. 이어서, 노출된 핀형 구조체(150)의 상면 및 측벽을 따라서 제1 게이트 절연막(130)을 형성한다. 이어서, 제1 게이트 절연막(130) 상에, 핀형 구조체(150)의 상면 및 측벽을 감싸는 제1 게이트 전극(220)을 형성한다.
이를 통해, 도 1 내지 도 3에 도시된 반도체 장치와 같은 반도체 장치를 형성할 수 있다.
본 실시예에 있어서, 예비 반도체 패턴(151)은 알루미늄을 포함하는 3-5족 화합물 반도체 물질을 포함하므로, 알루미늄을 미포함하는 3-5족 화합물 반도체 물질을 포함하는 반도체 패턴(152)와 동일한 산화 공정에서 선택적 산화가 가능하다. 이에 따라, 예비 반도체 패턴(151)은 선택적으로 산화물 패턴(151a)로 산화될 수 있다. 따라서, 반도체 패턴(152)가 본 실시예에 따라 제조된 반도체 장치의 채널 역할을 수행할 수 있다.
이어서, 도 14 내지 도 16을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 15는 도 14의 A1-A1를 따라 절단한 단면도이다. 도 16은 도 14의 B1-B1를 따라 절단한 단면도이다.
본 실시예에 다른 반도체 장치는 도 1 내지 도 3을 참조하여 설명한 반도체 장치와 비교하여, 버퍼층의 위치를 제외하고 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하여, 반복되는 설명은 생략할 수 있다.
도 14 내지 도 16을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(105)는 기판(101), 제1 핀형 구조체(150), 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 소오스/드레인(160)을 포함한다. 또한, 기판(101) 상에 버퍼층(102)과 절연층(310)을 더 포함할 수 있으며, 제1 핀형 구조체(150)은 산화물 패턴(151a)과 반도체 패턴(152)를 포함할 수 있다.
본 실시예에 있어서, 버퍼층(102)는 기판(101)과 제1 핀형 구조체(150)와 제1 소오스/드레인(160)이 서로 중첩되는 영역에 배치될 수 있다. 따라서, 기판(101)과 제1 핀형 구조체(150)와 제1 소오스/드레인(160)이 서로 중첩되지 않는 영역에는 절연층(310)이 형성될 수 있다.
이이서, 도 17 내지 도 19를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 17 내지 도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 사시도들이다.
본 실시예에 다른 반도체 장치 제조 방법은, 도 4 내지 도 13을 참조하여 설명한 반도체 장치 제조 방법과 비교하여, 버퍼층을 기판과 제1 핀형 구조체와 제1 소오스/드레인이 서로 중첩되는 영역에 형성하는 것을 제외하고 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일하 구성 요소를 지칭하며, 반복되는 설명은 생략할 수 있다.
본 실시예에 따른 반도체 장치 제조 방법은 도 14 내지 도 16을 참조하여 설명한 반도체 장치를 제조하는 방법일 수 있으나, 이에 제한되는 것은 아니다.
도 17을 참조하면, 기판(101) 상에 절연막(310)을 형성하고, 절연막(310)의 일부 영역에, 기판(101)의 상면이 노출되도록 절연막(310)을 제거하여 리세스를 형성한 후, 상기 리세스된 일부 영역에 버퍼층(102)을 형성한다.
상기 절연막(310)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
이어서, 도 18을 참조하면, 버퍼층(102)의 일부를 제거하여 리세스를 형성한 후, 상기 리세스된 영역에 예비 반도체 패턴(151)과 반도체 패턴(152)를 순차적으로 적층하여, 핀형 구조체(150)을 형성한다.
이어서, 도 19를 참조하면, 절연막(310)의 일부를 제거하여, 핀형 구조체(150)를 노출시킨다. 핀형 구조체(150)를 노출 시킨 후 도 6 내지 도 13의 중간 단계를 통해, 도 14 내지 도 16의 반도체 장치를 형성할 수 있다.
이어서, 도 20 내지 도 22를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 21은 도 20의 C-C를 따라 절단한 단면도이다. 도 22는 도 20의 D-D를 따라 절단한 단면도이다.
본 실시예에 따른 반도체 장치는 도 1 내지 도 4를 참조하여 설명한 실시예와 비교하여, 핀형 구조체 대신 와이어 패턴을 포함하는 것을 제외하고 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성을 지칭하며, 반복되는 설명은 생략할 수 있다.
도 20 내지 도 22를 참조하면, 본 실시예에 따른 반도체 장치는 기판(101), 제1 와이어 패턴(110), 제3 와이어 패턴(115), 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 소오스/드레인(160)을 포함한다. 또한, 기판(101) 상에 버퍼층(102)를 더 포함할 수 있다.
제1 와이어 패턴(110) 및 제3 와이어 패턴(115)은 버퍼층(102)상에 형성된다. 제1 와이어 패턴(110) 및 제3 와이어 패턴(115)은 제3 방향(X2)으로 연장되어 형성된다. 제1 와이어 패턴(110)은 버퍼층(102) 상에, 버퍼층(102)과 이격되어 형성된다.
한편, 본 실시예에 있어서, 제1 와이어 패턴(110)과 제3 와이어 패턴(115)은 와이어 패턴으로 통칭될 수 있다, 또한, 본 실시예에 있어서, 반도체 장치가 두 개의 와이어 패턴 즉, 제1 와이어 패턴(110)과 제3 와이어 패턴(115)을 포함하고 있는 것으로 도시하여 설명하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 와이어 패턴의 개수는 필요에 따라 증가 또는 감소될 수 있다.
제1 와이어 패턴(110)과 제3 와이어 패턴(115) 각각은 도 1 내지 도 3을 통해 설명한 반도체 패턴(152)와 실질적으로 동일한 반도체 물질을 포함할 수 있다. 즉, 제1 와이어 패턴(110)과 제3 와이어 패턴(115) 각각은 3-5족 화합물 반도체 중 하나를 포함할 수 있으며, 상기 3-5족 화합물 반도체는 예로 들어, 3족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 5족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. 예를 들어, 제1 와이어 패턴(110)과 제3 와이어 패턴(115) 각각은 InGaAs, InAs, GaSb 또는 InSb 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 22에서, 제1 와이어 패턴(110) 및 제3 와이어 패턴(115)의 각각의 단면은 사각형인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 트리밍(trimming) 공정 등을 통해, 제1 와이어 패턴(110) 및 제3 와이어 패턴(115)의 모서리 부분이 둥그렇게 될 수 있음은 물론이다.
제1 게이트 전극(120)은 버퍼층(102)상에 형성된다. 제1 게이트 전극(120)은 제4 방향(Y2)으로 길게 연장되어 형성된다. 제1 게이트 전극(120)은 제1 와이어 패턴(110)과 제3 와이어 패턴(115)의 둘레를 전체적으로 감싸도록 형성된다. 제1 게이트 절연막(130)은 제1 게이트 전극(120)과 제1 게이트 스페이서(140) 사이에 형성될 수 있다. 또한, 제1 게이트 절연막(130)은 버퍼층(102)과 제1 게이트 전극(120) 사이에 형성될 수 있다.
제1 게이트 절연막(130)은 제1 와이어 패턴(110)의 둘레 및 제3 와이어 패턴(115)의 둘레와, 제1 게이트 전극(120)의 측벽을 따라서 컨포말하게 형성될 수 있다. 또는, 제1 게이트 절연막(130)은 제1 와이어 패턴(110)의 둘레 및 제3 와이어 패턴(115)의 둘레와 제1 게이트 스페이서(140)의 측벽을 따라서 컨포말하게 형성될 수 있다. 제1 게이트 절연막(130)은 버퍼층(102)의 상면을 따라서 형성될 수 있다. 덧붙여, 제1 게이트 절연막(130)은 제1 소오스/드레인(160)의 일부 면을 따라서 형성될 수 있다.
제1 게이트 절연막(130)은 제1 게이트 전극(120)의 측벽과 제1 게이트 스페이서(140)의 측벽 사이에 형성되므로, 제1 게이트 절연막(130)의 일측면은 제1 게이트 전극(120)의 측벽을 따라서 형성되고, 제1 게이트 절연막(130)의 다른 측면은 제1 게이트 스페이서(140)의 측벽을 따라서 형성된다.
제1 소오스/드레인(160)은 제1 게이트 전극(120)의 양측에 배치된다. 제1 소오스/드레인(160)은 버퍼층(102)상에 형성되고, 채널 영역인 제1 와이어 패턴(110)과 제3 와이어 패턴(115)과 연결된다.
한편, 제1 게이트 절연막(130)은 제1 게이트 전극(120)의 측벽과 제1 게이트 스페이서(140) 사이에 개재되지만, 제1 게이트 절연막(130)의 일부는 제1 게이트 스페이서(140)와 접촉하지 않고, 제1 소오스/드레인(160)과 접촉할 수 있다.
따라서, 제1 게이트 절연막(130)는 제1 소오스/드레인(150)과 접촉하는 부분과, 제1 게이트 스페이서(140)와 접촉하는 부분을 포함한다.
본 실시예에 있어서, 제1 와이어 패턴(110)과 제3 와이어 패턴(115)은 화합물 반도체 물질을 포함할 수 있다. 따라서, 본 실시예에 따른 반도체 장치의 채널 영역의 모빌리티가 향상될 수 있다.
이어서, 도 23 및 도 24를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 23 및 도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
본 실시예에 따른 반도체 장치 제조 방법은 도 4 내지 도 13을 참조하여 설명한 실시예와 비교하여, 도 12 및 도 13에 이어지는 중간 단계일 수 있다. 따라서, 본 실시예에 따른 반도체 장치 제조 방법의 중간 단계보다 앞선 단계는 도 4 내지 도 13으로 대체하여 설명할 수 있으므로, 생략한다.
한편, 본 실시예에 따른 반도체 장치 제조 방법은 도 20 내지 도 22를 참조하여 설명한 반도체 장치를 제조하는 방법일 수 있으나, 이에 제한되는 것은 아니다.
도 23 및 도 24를 참조하면, 도 12 및 도 13의 산화물 패턴(151a)을 제거하여, 제1 와이어 패턴(110)과 제3 와이어 패턴(115)를 형성한다.
산화물 패턴(151a)은 반도체 패턴(152)에 대한 식각율(etching rate)보다 산화물 패턴(151a)에 대한 식각률이 높은 에천트를 사용하여 제거될 수 있다.
3-5족 화합물 반도체에 있어서, 알루미늄을 포함하는 3-5족 화합물 반도체가 산화되는 경우, 산화되지 않은 3-5족 화합물 반도체와 비교하여 동일한 에천트에 대하여 식각률이 높을 수 있으며, 이를 통해 본 실시예에 따른 제1 와이어 패턴(110)과 제3 와이어 패턴(115)를 형성할 수 있다.
이어서, 제1 게이트 절연막(130)과 제1 게이트 전극(120)을 도 20 내지 도 22에 도시된 바와 같이 형성하여, 도 20 내지 도 22에 도시된 반도체 장치와 같은 반도체 장치를 형성할 수 있다.
이어서, 도 25 내지 도 27을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 26은 도 25의 C-C와 E-E를 따라 각각 절단한 단면도들이다. 도 27은 도 25의 D-D와 F-F를 따라 각각 절단한 단면도들이다.
본 실시예에 따른 반도체 장치는 도 20 내지 도 22를 참조하여 설명한 반도체 장치와 비교하여, 서로 다른 영역에 배치된 트랜지스터는 서로 다른 물질을 포함하는 와이어 패턴을 포함하는 것을 제외하고는 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 반복되는 설명은 생략될 수 있다.
도 25 내지 도 27을 참조하면, 도 20 내지 도 22를 참조하면, 본 실시예에 따른 반도체 장치는 제1 트랜지스터(105)와 제2 트랜지스터(205)를 포함한다.
제1 트랜지스터(105)와 제2 트랜지스터(205)는 버퍼층(102) 상에 형성될 수 있으며, 제1 트랜지스터(105)는 제1 와이어 패턴(110), 제3 와이어 패턴(115), 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 소오스/드레인(160)을 포함할 수 있고, 제2 트랜지스터(205)는 제3 와이어 패턴(210), 제4 와이어 패턴(215), 제2 게이트 전극(220), 제2 게이트 절연막(230), 제2 게이트 스페이서(240) 및 제2 소오스/드레인(260)을 포함할 수 있다.
제2 트랜지스터(205)에 있어서, 제2 게이트 전극(220), 제2 게이트 절연막(230), 제2 게이트 스페이서(240) 및 제2 소오스/드레인(260) 각각은, 제1 트랜지스터(105)가 포함하는 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 소오스/드레인(160)과 실질적으로 동일할 수 있다.
본 실시예에 있어서, 기판(101)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 제2 영역(II)은 로직 영역 또는 SRAM 형성 영역일 수 있고, 제1 영역(I)은 로직 영역과 다른 메모리가 형성되는 영역(DRAM, MRAM, RRAM, PRAM 등)일 수 있으나, 이에 제한되는 것은 아니다
또한, 예를 들어, 제1 영역(I)은 P형 트랜지스터 영역을 포함할 수 있고, 제2 영역(II)은 N형 트랜지스터 영역을 포함할 수 있다. 제1 트랜지스터(105)는 P형 트랜지스터일 수 있고, 제2 트랜지스터(205)는 N형 트랜지스터일 수 있다. 따라서, 제1 트랜지스터(105)는 제1 영역(I)에 형성되고, 제2 트랜지스터(205)는 제2 영역(II)에 형성된다. 상술한 예를 통해 본 발명의 기술적 사상이 제한되는 것은 아니며, 상술한 예와 반대의 경우, 예컨대 제1 영역(I)이 N형 트랜지스터 영역을 포함하고, 제2 영역(II)은 P형 트랜지스터 영역을 포함하는 것도 가능하다.
이어서, 제1 트랜지스터(105)는 P형 트랜지스터이고, 제2 트랜지스터(205)는 N형 트랜지스터인 것으로 가정하여 설명한다. 이는 발명의 설명을 위한 예시적인 것으로 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
상술한 바와 같이, 제1 트랜지스터(105)는 제1 및 제3 와이어 패턴(110, 115)를 포함하고, 제2 트랜지스터(205)는 제2 및 제4 와이어 패턴(210, 215)를 포함한다. 제1 내지 제4 와이어 패턴(110, 115, 210, 215)는 모두 화합물 반도체 물질을 포함할 수 있고, 예를 들어, 3-5족 화합물 반도체 물질을 포함할 수 있다.
다만, 제1 및 제3 와이어 패턴(110, 115)은 Sb 계열의 3-5족 화합물 반도체 물질을 포함할 수 있고, 제2 및 제4 와이어 패턴(210, 215)은 As 계열의 3-5족 화합물 반도체 물질을 포함할 수 있다.
제1 트랜지스터(105)는 P형 트랜지스터이고, 제2 트랜지스터(205)는 N형 트랜지스터인 경우, 제1 및 제3 와이어 패턴(110, 115)이 Sb 계열의 3-5족 화합물 반도체 물질을 포함하고, 제2 및 제4 와이어 패턴(210, 215)이 As 계열의 3-5족 화합물 반도체 물질을 포함하는 경우에, 각 트랜지스터가 포함하는 채널의 모빌리티를 향상시킬 수 있다.
이어서, 도 28 내지 도 30을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 29는 도 28의 A-A와 C-C를 따라 각각 절단한 단면도들이다. 도 30은 도 28의 B-B와 D-D를 따라 각각 절단한 단면도들이다.
본 실시예에 따른 반도체 장치는 서로 다른 영역에 배치된 복수 개의 트랜지스터를 포함할 수 있다. 보다 구체적으로는, 본 실시예에 따른 반도체 장치를 도 1 내지 도 3을 참조하여 설명한 반도체 장치와, 도 20 내지 도 22를 통해 설명한 반도체 장치를 포함할 수 있다. 따라서, 중복되는 설명은 생략하고, 차이점을 위주로 설명한다.
도 28 내지 도 30을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(101)과 버퍼층(102) 상에 배치된 제1 트랜지스터(105)와 제2 트랜지스터(205)를 포함할 수 있다.
제1 트랜지스터(105)는 제1 핀형 구조체(150), 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 소오스/드레인(160)을 포함한다. 제1 핀형 구조체(150)은 산화물 패턴(151a)과 반도체 패턴(152)를 포함할 수 있다. 제1 트랜지스터(105)는 도 1 내지 도 3을 참조하여 설명한 반도체 장치와 실질적으로 동일할 수 있다.
제2 트랜지스터(205)는 제1 와이어 패턴(210), 제3 와이어 패턴(215), 제1 게이트 전극(220), 제1 게이트 절연막(230), 제1 게이트 스페이서(240) 및 제1 소오스/드레인(260)을 포함한다.
제2 트랜지스터(205)가 포함하는 제1 와이어 패턴(210), 제3 와이어 패턴(215), 제1 게이트 전극(220), 제1 게이트 절연막(230), 제1 게이트 스페이서(240) 및 제1 소오스/드레인(160) 각각은 도 20 내지 도 22를 참조하여 설명한 반도체 장치가 포함하는 제1 와이어 패턴(110), 제3 와이어 패턴(115), 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 소오스/드레인(160)와 실질적으로 동일할 수 있다.
본 실시예에 있어서, 기판(101)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 제2 영역(II)은 로직 영역 또는 SRAM 형성 영역일 수 있고, 제1 영역(I)은 로직 영역과 다른 메모리가 형성되는 영역(DRAM, MRAM, RRAM, PRAM 등)일 수 있으나, 이에 제한되는 것은 아니다. 따라서, 제1 영역(I) 및 제2 영역(II) 적어도 하나의 영역이 로직 영역 또는 SRAM 형성 영역일 수 있다.
본 실시예에서, 반도체 패턴(152)는 제1 및 제2 와이어 패턴(210, 215)와 기판(101)으로부터 동일한 높이 상에 배치될 수 있다. 즉, 두 개의 반도체 패턴(152) 각각의 측면은 제1 및 제2 와이어 패턴(210, 215)의 측면과 서로 마주볼 수 있다.
한편, 본 실시예에서, 제1 방향(X1)으로 연장되는 핀형 구조체(150)의 제1 길이(L1)은 제2 방향(X2)으로 연장되는 제1 와이어 패턴(210)의 제2 길이(L2)보다 길 수 있다.
또한, 본 실시예에서, 제1 폭(L1)은 제1 게이트 전극(120)과 핀형 구조체(150)가 중첩되는 폭일 수 있다. 또한, 제1 폭(L1)은 제1 소오스/드레인(160) 간의 이격 거리일 수 있다. 한편, 제2 폭(L2)는 제1 와이어 패턴(210)과 제2 게이트 전극(220)이 중첩되는 폭일 수 있다. 또한, 제2 폭(L2)는 제2 소오스/드레인(250)의 이격 거리일 수 있다.
제1 영역(Ⅰ)에 배치된 제1 트랜지스터(105)는 제2 영역(Ⅱ)에 배치된 제2 트랜지스터(205)와 비교하여, 상대적으로 긴 채널길이를 가진다. 따라서, 본 발명에 따른 반도체 장치는 상대적으로 짧은 채널길이를 가지는 트랜지스터에서는 나노 와이어 채널을 포함하므로, SCE(short channel effect)를 효과적으로 억제할 수 있고, 상대적으로 긴 채널길이를 가지는 트랜지스터에서는 핀 구조의 채널을 포함하므로, 반도체 장치의 안정성을 향상시킬 수 있다.
한편, 본 발명에 있어서, 상대적으로 짧은 채널길이를 가지는 트랜지스터는 로직 영역 및 SRAM 형성 영역에 형성된 트랜지스터일 수 있다.
이이서, 도 31 내지 도 33을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 32는 도 31의 A-A, C-C 및 E-E을 따라 각각 절단한 단면도들이다. 도 33은 도 31은 B-B, D-D 및 F-F를 따라 각각 절단한 단면도들이다.
본 실시예에 따른 반도체 장치는 도 1 내지 도 3을 참조하여 설명한 반도체 장치와, 도 26 내지 도 27을 참조하여 설명한 반도체 장치를 포함한다. 따라서, 중복되는 설명은 생략하고, 차이점을 위주로 설명한다.
도 31 내지 도 33을 참조하면, 제1 영역(Ⅰ)에는 제1 트랜지스터(105)가, 제2 영역(Ⅱ)에는 제2 트랜지스터(205)가, 제3 영역(Ⅲ)에는 제3 트랜지스터(305)가 형성된다.
본 실시예에 따른 제1 트랜지스터(105)는 도 1 내지 도 3을 참조하여 설명한 반도체 장치와 실질적으로 동일하고, 제2 트랜지스터(205)와 제3 트랜지스터(305)는 각각 도 26 내지 도 27를 참조하여 설명한, 제1 트랜지스터(105)와 제2 트랜지스터(205)와 실질적으로 동일하다. 즉, 본 실시예의 제2 트랜지스터(205)는 도 26의 제1 트랜지스터(105)와, 본 실시예의 제3 트랜지스터(305)는 도 26의 제2 트랜지스터(205)와 실질적으로 동일할 수 있다.
본 실시예에 있어서, 제2 영역(Ⅱ) 및 제3 영역(Ⅲ)은 로직 영역 또는 SRAM 형성 영역일 수 있다. 또한, 제2 영역(Ⅱ)은 로직 P형 트랜지스터 영역일 수 있고, 제3 영역(Ⅲ)은 로직 N형 트랜지스터 영역일 수 있으나, 이에 제한된 것은 아니다.
제2 트랜지스터(205)은 P형 트랜지스터일 수 있으므로, 제2 트랜지스터(205)에 포함되는 제1 와이어 패턴(210) 및 제3 와이어 패턴(215)은 예를 들어, 정공의 이동도(hole mobility)가 높은 물질을 포함할 수 있다. 따라서, 제1 와이어 패턴(210) 및 제3 와이어 패턴(215)은 Sb 계열의 3-5족 화합물 반도체를 포함할 수 있으나. 이에 제한되는 것은 아니다.
제3 트랜지스터(305)는 N형 트랜지스터일 수 있으므로, 제3 트랜지스터(305)에 포함되는 제2 와이어 패턴(310) 및 제4 와이어 패턴(315)은 예를 들어, 전자의 이동도(electron mobility 높은 물질을 포함할 수 있다. 따라서, 제2 와이어 패턴(310) 및 제4 와이어 패턴(315)은 As 계열의 3-5족 화합물 반도체를 포함할 수 있으나. 이에 제한되는 것은 아니다.
본 실시예에 있어서, 제1 트랜지스터(105)의 핀형 구조체(150)은 제1 방향으로 연장되고, 제1 게이트 전극(120)은 상기 제1 방향과 다른 제2 방향으로 연장될 수 있다. 핀형 구조체(150)은 제1 방향에서, 제1 폭(L1)을 가질 수 있다.
제2 트랜지스터(205)의 제1 와이어 패턴(210)과 제3 와이어 패턴(215)는 제3 방향으로 연장되고, 제2 게이트 전극(220)은 상기 제3 방향과 다른 제4 방향으로 연장될 수 있다. 제1 와이어 패턴(210)과 제3 와이어 패턴(215)는 제3 방향에서, 제2 폭(L2)를 가질 수 있다.
또한, 제3 트랜지스터(305)의 제2 와이어 패턴(310) 및 제4 와이어 패턴(315)은 제5 방향으로 연장되며, 제3 게이트 전극(320)은 상기 제5 방향과 다른 제6 방향으로 연장될 수 있다. 제2 와이어 패턴(310) 및 제4 와이어 패턴(315)은 제5 방향에서 제3 길이(L3)를 가질 수 있다.
제3 폭(L3)는 제1 트랜지스터(105)의 제1 폭(L1)보다는 짧을 수 있다. 제3 폭(L3)은 제2 트랜지스터(205)의 제2 폭(L2)와 동일할 수 있으나, 이에 제한되는 것은 아니다. 따라서, 제3 폭(L3)는 제1 폭(L1)보다는 짧지만, 제2 폭(L2)보다는 길거나 짧을 수 있다.
본 실시예에 있어서, 제2 트랜지스터(205)와 제3 트랜지스터(305)는 나노 와이어 채널을 포함한다. 따라서, 제1 트랜지스터(105)보다 짧은 채널 길이를 가지는 경우에 장치의 신뢰성이 향상될 수 있다.
도 34은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 34을 참조하면, 본 발명의 실시예에 따른 전자 시스템(11000)은 컨트롤러(11100), 입출력 장치(11200, I/O), 기억 장치(11300, memory device), 인터페이스(11400) 및 버스(11500, bus)를 포함할 수 있다. 컨트롤러(11100), 입출력 장치(11200), 기억 장치(11300) 및/또는 인터페이스(11400)는 버스(11500)를 통하여 서로 결합 될 수 있다. 버스(11500)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(11100)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(11200)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(11300)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(11400)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(11400)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(11400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(11000)은 컨트롤러(11100)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치(1~11)는 기억 장치(11300) 내에 제공되거나, 컨트롤러(11100), 입출력 장치(11200, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(11000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 스마트 폰(smart phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 35는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 35는 태블릿 PC를 도시한 것이다. 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 기판 102: 버퍼층
120, 220: 게이트 전극 130, 230: 게이트 절연막
140, 240: 게이트 스페이서 150: 핀형 구조체
160, 260: 소오스/드레인 110, 115, 210, 215: 와이어 패턴

Claims (10)

  1. 기판의 제1 영역 상에, 교대로 적층되는 산화물 패턴과 반도체 패턴을 포함하고, 제1 방향으로 연장되는 핀형 구조체;
    상기 기판과 상기 핀형 구조체 사이에 개재되는 버퍼층; 및
    상기 핀형 구조체 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극을 포함하고,
    상기 반도체 패턴은 제1 3-5족 화합물 반도체 물질을 포함하고,
    상기 산화물 패턴은 상기 제1 3-5족 화합물 반도체 물질보다 빠르게 산화되는 제2 3-5족 화합물 반도체 물질을 포함하고,
    상기 핀형 구조체의 최하부에 배치되는 상기 산화물 패턴은 상기 버퍼층과 직접 접촉하고,
    상기 버퍼층은 상기 기판의 격자 상수와 상기 제2 3-5족 화합물 반도체 물질의 격자 상수 사이의 격자 상수를 갖는 제3 3-5족 화합물 반도체 물질을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 기판은 실리콘을 포함하고,
    상기 제2 3-5족 화합물 반도체 물질은 AlAs, InAlP, InAlP 및 AlSb 중 적어도 하나를 포함하고,
    상기 제2 3-5족 화합물 반도체 물질은 GaAs, GaP, InP 및 InP 중 적어도 하나를 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 버퍼층의 격자 상수는 상기 기판에서 상기 핀형 구조체에 가까울수록 증가하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 3-5족 화합물 반도체 물질은 알루미늄을 비포함하고,
    상기 제2 3-5족 화합물 반도체 물질은 알루미늄을 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 3-5족 화합물 반도체 물질은 InGaAs, InAs, GaSb 및 InSb 중 적어도 하나를 포함하고,
    상기 제2 3-5족 화합물 반도체 물질은 AlAs, InAlP, InAlP 및 AlSb 중 적어도 하나를 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 기판의 제1 영역과 다른 제2 영역에, 제3 방향으로 연장되는 제1 와이어 패턴 및 상기 제1 와이어 패턴을 감싸고, 상기 제3 방향과 다른 제4 방향으로 연장되는 제2 게이트 전극을 더 포함하고,
    상기 제1 와이어 패턴은 화합물 반도체 물질을 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 핀형 구조체와 상기 제1 게이트 전극이 중첩되는 폭인 제1 폭은, 상기 제1 와이어 패턴과 상기 제2 게이트 전극이 중첩되는 폭인 제2 폭보다 큰 반도체 장치.
  8. 제1 영역, 제2 영역 및 제3 영역을 포함하는 기판;
    상기 기판의 제1 영역에, 제1 방향으로 연장되는 핀형 구조체;
    상기 핀형 구조체 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극;
    상기 기판의 제2 영역에, 제3 방향으로 연장되는 제1 와이어 패턴;
    상기 제1 와이어 패턴을 감싸고, 상기 제3 방향과 다른 제4 방향으로 연장되는 제2 게이트 전극;
    상기 기판의 제3 영역에, 제5 방향으로 연장되는 제2 와이어 패턴; 및
    상기 제2 와이어 패턴을 감싸고, 상기 제5 방향과 다른 제6 방향으로 연장되는 제3 게이트 전극을 포함하고,
    상기 제1 와이어 패턴은 안티몬(Sb) 계열의 3-5족 화합물 반도체 물질을 포함하고, 제2 와이어 패턴은 아세닉(As) 계열의 3-5족 화합물 반도체 물질을 포함하고,
    상기 핀형 구조체 및 상기 제1 게이트 전극에 의해 형성되는 제1 트랜지스터의 제1 채널 길이는, 상기 제2 와이어 패턴 및 상기 제2 게이트 전극에 의해 형성되는 제2 트랜지스터의 제2 채널 길이보다 큰 반도체 장치.
  9. 제 8항에 있어서,
    상기 핀형 구조체는 교대로 적층되는 산화물 패턴과 반도체 패턴을 포함하고,
    상기 반도체 패턴은 제1 3-5족 화합물 반도체 물질을 포함하고,
    상기 산화물 패턴은 상기 제1 3-5족 화합물 반도체 물질보다 빠르게 산화되는 제2 3-5족 화합물 반도체 물질을 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 기판과 상기 핀형 구조체 사이, 상기 기판과 제 제2 게이트 전극 및 상기 기판과 제3 게이트 전극 사이에 배치된 버퍼층을 더 포함하고,
    상기 버퍼층은 상기 버퍼층은 상기 기판의 격자 상수와 상기 제2 3-5족 화합물 반도체 물질의 격자 상수 사이의 격자 상수를 갖는 제3 3-5족 화합물 반도체 물질을 포함하는 반도체 장치.
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