KR100719342B1 - 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법 - Google Patents

듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법 Download PDF

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Abstract

듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 제1 영역 및 제2 영역을 갖는 기판을 포함한다. 제1 금속실리사이드로 형성된 제1 게이트 전극이 제1 영역의 기판 상에 배치된다. 제1 금속실리사이드와 동일한 금속을 포함하는 제2 금속실리사이드로 형성된 제2 게이트 전극이 제2 영역의 기판 상에 배치된다. 기판과 제1 게이트 전극 사이, 및 기판과 제2 게이트 전극 사이에 게이트 절연막이 개재된다. 게이트 절연막은 제1 및 제2 금속실리사이드들의 고유한 일함수들을 증가 또는 감소시키는 페르미 피닝 효과(fermi pinning effect)를 발생시킨다. 이때, 제1 금속실리사이드는 제2 금속실리사이드에 비하여 낮은 실리콘 농도를 가져 제1 게이트 전극에 제공되는 페르미 피닝 효과가 제2 게이트 전극에 제공되는 페르미 피닝 효과에 비하여 약하다.

Description

듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICES HAVING A DUAL GATE ELECTRODE AND METHODS OF FORMING THE SAME}
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 변형예를 나타내는 단면도이다.
도 3 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 형성 방법의 변형예를 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
일반적으로, 씨모스(CMOS; Complementary Metal Oxide Silicon) 반도체 소자는 엔모스 트랜지스터(NMOS; N-channel Metal Oxide Silicon transistor) 및 피모스 트랜지스터(PMOS; P-channel Metal Oxide Silicon transistor)를 동시에 포함한 다. 엔모스 트랜지스터의 채널(channel)에는 전자들이 축적되며, 피모스 트랜지스터의 채널에는 정공들이 축적된다.
종래, 엔모스 및 피모스 트랜지스터들의 게이트 전극들을 모두 n형 불순물들로 도핑된 폴리실리콘으로 형성하는 방법이 공지된 바 있다. 이 방법은 제조 공정을 단순화하여 생산성을 향상시킬 수 있다. 하지만, 이 방법에 따르면, n형 불순물들로 도핑된 폴리실리콘의 일함수(work funcion)가 실리콘의 전도대 가장자리 에너지 준위(silicon conduction-band edge energy level)에 근접하여 피모스 트랜지스터의 채널은 매몰 채널(buried channel)로 형성될 수 있다. 이에 따라, 피모스 트랜지스터의 동작 속도가 저하될 수 있다.
반도체 소자가 점점 고속화됨에 따라, 고속으로 동작하는 엔모스 트랜지스터 뿐만 아니라 고속으로 동작하는 피모스 트랜지스터도 요구되고 있다. 엔모스 및 피모스 트랜지스터들이 모두 고속으로 동작하며 최적화된 특성을 갖기 위해서는, 엔모스 트랜지스터의 게이트 전극(이하, 엔모스 게이트 전극이라 함) 및 피모스 트랜지스터의 게이트 전극(이하, 피모스 게이트 전극이라 함)이 각각 최적화된 일함수를 갖는 것이 바람직하다. 즉, 엔모스 게이트 전극의 일함수가 실리콘의 전도대 가장자리 에너지 준위에 근접하고, 피모스 게이트 전극의 일함수가 실리콘의 가전자대 가장자리 에너지 준위(silicon valence-band edge energy level)에 근접하는 것이 바람직하다. 이 경우, 엔모스 및 피모스 트랜지스터들의 채널이 모두 표면 채널(surface channel)로 형성될 수 있다. 따라서, 엔모스 및 피모스 트랜지스터들이 모두 고속으로 동작할 수 있다.
종래에 엔모스 게이트 전극을 n형 불순물들로 도핑된 폴리실리콘으로 형성하고, 피모스 게이트 전극을 p형 불순물들로 도핑된 폴리실리콘으로 형성하는 방법이 제안된 바 있다. 이 경우, 엔모스 및 피모스 게이트 전극들의 일함수들은 각각 실리콘의 전도대 가장자리 에너지 준위 및 가전자대 가장자리 에너지 준위에 근접하게 되어 엔모스 및 피모스 트랜지스터들은 모두 고속으로 동작할 수 있다. 하지만, 엔모스 및 피모스 게이트 전극들이 각각 n형 및 p형 불순물들로 도핑된 폴리실리콘들로 형성된 경우, 엔모스 및 피모스 게이트 전극들내에 공핍 영역(depletion region)이 형성되어 엔모스 및 피모스 트랜지스터들의 동작 속도를 저하시킬 수 있다.
따라서, 엔모스 및 피모스 트랜지스터들의 특성(ex, 고속화 또는/및 저소비전력화등)을 최적화시키기 위한 새로운 듀얼 게이트 전극을 갖는 반도체 소자에 대한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 엔모스 및 피모스 트랜지스터들의 특성들을 모두 최적화시킬 수 있는 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 엔모스 및 피모스 트랜지스터들의 게이트 전극들이 각각 최적화된 일함수를 갖는 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 이 소자는 제1 영역 및 제2 영역을 갖는 기판을 포함한다. 제1 금속실리사이드로 형성된 제1 게이트 전극이 상기 제1 영역의 기판 상에 배치된다. 상기 제1 금속실리사이드와 동일한 금속을 포함하는 제2 금속실리사이드로 형성된 제2 게이트 전극이 상기 제2 영역의 기판 상에 배치된다. 상기 기판과 상기 제1 게이트 전극 사이, 및 상기 기판과 상기 제2 게이트 전극 사이에 게이트 절연막이 개재된다. 상기 게이트 절연막은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수들을 증가 또는 감소시키는 페르미 피닝 효과(fermi pinning effect)를 발생시킨다. 이때, 상기 제1 금속실리사이드는 상기 제2 금속실리사이드에 비하여 낮은 실리콘 농도를 가져 상기 제1 게이트 전극에 제공되는 상기 페르미 피닝 효과가 상기 제2 게이트 전극에 제공되는 상기 페르미 피닝 효과에 비하여 약하다.
일 실시예에 있어서, 상기 제1 영역은 피모스 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 엔모스 트랜지스터가 형성되는 영역일 수 있다. 이 경우에, 상기 게이트 절연막은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수들을 감소시키는 페르미 피닝 효과를 발생시키는 것이 바람직하다. 이 경우에, 상기 제1 및 제2 금속실리사이드들에 포함된 금속의 고유한 일함수는 상기 제1 및 제2 금속실리사이드의 고유한 일함수에 비하여 큰 것이 바람직하다. 이 경우에, 상기 제1 및 제2 금속실리사이드들에 포함된 금속은 니켈(nickel), 코발트(cobalt) 및 백금(platinum) 중에 어느 하나인 것이 바람직하다. 상기 일함수를 감소시키는 페르미 피닝 효과를 발생시키는 상기 게이트 절연막은 하프늄 산화막(hafnium oxide), 하 프늄 실리케이트막(hafnium silicate), 지르코늄 산화막(zirconium oxide) 및 지르코늄 실리케이트막(zirconium oxide) 중에 선택된 적어도 하나를 포함하는 것이 바람직하다.
일 실시예에 있어서, 상기 제1 영역은 엔모스 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 피모스 트랜지스터가 형성되는 영역일 수 있다. 이 경우에, 상기 게이트 절연막은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수들을 증가시키는 페르미 피닝 효과를 발생시키는 것이 바람직하다. 이 경우에, 상기 제1 및 제2 금속실리사이드들에 포함된 금속의 고유한 일함수는 상기 제1 및 제2 금속실리사이드의 고유한 일함수에 비하여 작은 것이 바람직하다. 이 경우에 상기 제1 및 제2 금속실리사이드들에 포함된 금속은 탄탈늄(tantalum) 및 몰리브덴(molybdenum) 중에 어느 하나인 것이 바람직하다. 상기 일함수를 증가시키는 페르미 피닝 효과를 발생시키는 상기 게이트 절연막은 알루미늄 산화막(aluminum oxide) 및 알루미늄 실리케이트막(aluminum silicate) 중에 선택된 적어도 하나를 포함하는 것이 바람직하다.
일 실시예에 있어서, 상기 제1 게이트 전극의 상부면은 상기 제2 게이트 전극의 상부면에 비하여 낮을 수 있다. 상기 소자는 상기 제1 및 제2 게이트 전극들의 측벽을 둘러싸는 몰드 절연층을 더 포함할 수 있다. 상기 제1 게이트 전극의 상부면은 상기 몰드 절연층의 상부면에 비하여 낮고, 상기 제2 게이트 전극의 상부면은 상기 몰드 절연층에 비하여 높을 수 있다. 이와는 달리, 상기 제1 및 제2 게이트 전극들의 상부면들은 상기 몰드 절연층에 비하여 높을 수도 있다. 상기 소자는 상기 제1 게이트 전극 양측의 상기 제1 영역의 기판에 형성된 제1 소오스/드레인 영역, 및 상기 제2 게이트 전극 양측의 상기 제2 영역의 기판에 형성된 제2 소오스/드레인 영역을 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 제1 영역 및 제2 영역을 갖는 기판을 준비하고, 상기 기판 전면 상에 게이트 절연막을 형성한다. 상기 제1 영역의 상기 게이트 절연막 상에 제1 금속실리사이드로 이루어진 제1 게이트 전극을 형성한다. 상기 제2 영역의 상기 게이트 절연막 상에 상기 제1 금속실리사이드와 동일한 금속을 포함하는 제2 금속실리사이드로 이루어진 제2 게이트 전극을 형성한다. 상기 게이트 절연막은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수를 증가 또는 감소시키는 페르미 피닝 효과를 발생시키는 절연 물질로 형성한다. 상기 제1 금속실리사이드가 상기 제2 금속실리사이드에 비하여 낮은 실리콘 농도를 가져 상기 제1 게이트 전극에 제공되는 상기 페르미 피닝 효과는 상기 제2 게이트 전극에 제공되는 상기 페르미 피닝 효과에 비하여 약하다.
일 실시예에 있어서, 상기 제1 영역은 피모스 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 엔모스 트랜지스터가 형성되는 영역일 수 있다. 이 경우, 상기 게이트 절연막은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수들을 감소시키는 페르미 피닝 효과를 발생시키는 절연 물질로 형성하는 것이 바람직하다. 이 경우, 상기 제1 및 제2 금속실리사이드들에 포함된 금속의 고유한 일함수는 상기 제1 및 제2 금속실리사이드들의 고유한 일함수에 비하여 큰 것이 바람직하다.
일 실시예에 있어서, 상기 제1 영역은 엔모스 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 피모스 트랜지스터가 형성되는 영역일 수 있다. 이 경우, 상기 게이트 절연막은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수들을 증가시키는 페르미 피닝 효과를 발생시키는 절연 물질로 형성하는 것이 바람직하다. 이 경우, 상기 제1 및 제2 금속실리사이드들에 포함된 금속의 고유한 일함수는 상기 제1 및 제2 금속실리사이드들의 고유한 일함수에 비하여 작은 것이 바람직하다.
일 실시예에 있어서, 상기 제1 및 제2 게이트 전극들을 형성하는 단계는 다음의 단계들을 포함할 수 있다. 상기 제1 영역의 게이트 절연막 상의 제1 실리콘 패턴, 및 상기 제2 영역의 게이트 절연막 상의 제2 실리콘 패턴을 형성한다. 상기 기판 상에 상기 제1 및 제2 실리콘 패턴들을 둘러싸는 몰드 절연층을 형성한다. 이때, 상기 제1 및 제2 실리콘 패턴들의 상부면을 노출시킨다. 상기 노출된 제1 실리콘 패턴을 선택적으로 리세스하고, 상기 기판 전면에 금속막을 증착한다. 완전 실리사이드화 공정을 수행하여 상기 리세스된 제1 실리콘 패턴의 전부와 상기 금속막을 서로 반응시켜 상기 제1 게이트 전극을 형성하고, 상기 제2 실리콘 패턴의 전부와 상기 금속막을 서로 반응시켜 상기 제2 게이트 전극을 형성한다. 미반응된 상기 금속막을 제거한다.
일 실시예에 있어서, 상기 제1 및 제2 게이트 전극들을 형성하는 단계는 다음의 단계들을 포함할 수 있다. 상기 제1 영역의 게이트 절연막 상의 제1 실리콘 패턴, 및 상기 제2 영역의 게이트 절연막 상의 제2 실리콘 패턴을 형성한다. 상기 기판 상에 상기 제1 및 제2 실리콘 패턴들을 둘러싸는 몰드 절연층을 형성하되, 상 기 제1 및 제2 실리콘 패턴들의 상부면을 노출시킨다. 상기 기판 전면 상에 금속막 및 보조 실리콘층을 차례로 증착한다. 상기 제1 영역의 상기 보조 실리콘층을 제거하되, 상기 제2 영역의 상기 금속막 상의 상기 보조 실리콘층은 잔존시킨다. 완전 실리사이드화 공정을 수행하여 상기 제1 실리콘 패턴의 전부와 상기 금속막을 서로 반응시켜 상기 제1 게이트 전극을 형성하고, 상기 제2 실리콘 패턴의 전부, 상기 금속막 및 상기 보조 실리콘층을 반응시켜 상기 제2 게이트 전극을 형성한다. 상기 제1 영역의 미반응된 상기 금속막과 상기 제2 영역의 상기 몰드 절연층 상에 배치된 상기 금속막과 상기 보조 실리콘층이 반응하여 형성된 잔여물을 제거한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타내는 단면도이고, 도 2는 본 발명의 실시예에 따른 반도체 소자의 변형예를 나타내는 단면도이다.
도 1을 참조하면, 기판(100)은 제1 영역(a) 및 제2 영역(b)을 갖는다. 상기 제1 및 제2 영역들(a,b) 중에 어느 하나는 엔모스 트랜지스터가 형성되는 엔모스 영역이며, 다른 하나는 피모스 트랜지스터가 형성되는 피모스 영역에 해당한다.
상기 제1 영역(a)의 기판(100) 상에 제1 게이트 전극(120a)이 배치되고, 상기 제2 영역(b)의 기판(100) 상에 제2 게이트 전극(120b)이 배치된다. 게이트 절연막(103)이 상기 제1 게이트 전극(120a)과 상기 기판(100) 사이, 및 상기 제2 게이트 전극(120b)과 상기 기판(100) 사이에 개재된다.
상기 제1 게이트 전극(120a)은 제1 금속실리사이드로 이루어지고, 상기 제2 게이트 전극(120b)은 제2 금속실리사이드로 이루어진다. 상기 제1 및 제2 금속실리사이드들은 서로 동일한 금속 원소들을 포함한다. 또한, 상기 제1 및 제2 금속실리사이드들은 실리콘 원소들을 포함한다. 이때, 상기 제1 금속실리사이드 및 상기 제2 금속실리사이드는 서로 다른 실리콘 농도를 갖는다. 특히, 상기 제1 금속실리사이드의 실리콘 농도는 상기 제2 금속실리사이드의 실리콘 농도에 비하여 낮다. 다시 말해서, 상기 제1 금속실리사이드의 금속 농도는 상기 제2 금속실리사이드의 금속 농도에 비하여 높다.
상기 게이트 절연막(103)은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수를 증가 또는 감소시키는 페르미 피닝 효과를 발생시킨다. 상기 페르미 피닝 효과는 상기 게이트 절연막(103)과 상기 게이트 전극들(120a,120b)간의 계면에 생성된 계면 상태들에 기인한다. 상기 계면 상태들은 상기 게이트 절연막(103)내 특정 원소들과 상기 게이트 전극들(120a,120b)내 실리콘 원소들간 결합에 의해 생성 된다. 상기 계면 상태들의 밀도가 증가할수록 상기 페르미 피닝 효과가 강해지고, 이와는 반대로, 상기 계면 상태들의 밀도가 감소할수록 상기 페르미 피닝 효과가 약해진다. 상기 계면 상태들의 밀도는 상기 게이트 전극들(120a,120b)내 실리콘 농도와 비례한다. 즉. 상기 게이트 전극들(120a,120b)내 실리콘 농도가 증가할수록 상기 계면 상태들의 밀도가 증가하고, 이와는 반대로, 상기 게이트 전극들(120a,120b)내 실리콘 농도가 감소할수록 상기 계면 상태들의 밀도가 감소된다. 상기 제1 금속실리사이드의 실리콘 농도가 상기 제2 금속실리사이드의 실리콘 농도에 비하여 낮기 때문에, 상기 게이트 절연막(103)에 의해 상기 제1 게이트 전극(120a)에 제공되는 페르미 피닝 효과가 상기 게이트 절연막(103)에 의해 상기 제2 게이트 전극(120b)에 제공되는 페르미 피닝 효과에 비하여 약하다. 결과적으로, 상기 페르미 피닝 효과에 의한 상기 제1 금속실리사이드의 고유한 일함수의 변화량은 상기 제2 금속실리사이드의 고유한 일함수의 변화량에 비하여 작다.
상기 제1 및 제2 금속실리사이드들의 고유한 일함수는 실리콘의 전도대 가장자리 에너지 준위(약 4.01 eV)와 실리콘의 가전자대 가장자리 에너지 준위(약 5.13 eV) 사이의 값인 것이 바람직하다.
본 발명의 일 실시예인 상기 제1 영역(a)이 상기 피모스 영역이고, 상기 제2 영역(b)이 상기 엔모스 영역인 경우에 대해 설명한다. 이 경우, 상기 제1 게이트 전극(120a)의 일함수는 상기 제2 게이트 전극(120b)의 일함수에 비하여 실리콘의 가전자대 가장자리 에너지 준위에 근접하고, 상기 제2 게이트 전극(120b)의 일함수는 상기 제1 게이트 전극(120a)의 일함수에 비하여 실리콘의 전도대 가장자리 에너 지 준위에 근접한다. 즉, 상기 제1 게이트 전극(120a)의 일함수는 상기 제2 게이트 전극(120b)의 일함수에 비하여 크다.
상기 제1 및 제2 영역들(a,b)이 각각 상기 피모스 및 엔모스 영역들인 경우, 상기 게이트 절연막(103)은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수를 감소시키는 페르미 피닝 효과를 발생시키는 것이 바람직하다. 이에 따라, 상대적으로 약한 상기 페르미 피닝 효과가 제공된 상기 제1 게이트 전극(120a)의 일함수는 상대적으로 강한 상기 페르미 피닝 효과가 제공된 상기 제2 게이트 전극(120b)의 일함수에 비하여 크다. 즉, 상기 제1 게이트 전극(120a)은 상기 제2 게이트 전극(120b)에 비하여 실리콘의 가전자대 가장자리 에너지 준위에 근접한 일함수를 갖고, 상기 제2 게이트 전극(120b)은 상기 제1 게이트 전극(120a)에 비하여 실리콘의 전도대 가장자리 에너지 준위에 근접한 일함수를 갖는다. 그 결과, 상기 제1 영역(a)에 형성된 피모스 트랜지스터 및 상기 제2 영역(b)에 형성된 엔모스 트랜지스터는 모두 최적화된 문턱전압을 가질 수 있다. 따라서, 고속으로 동작하는 엔모스 및 피모스 트랜지스터들을 구현할 수 있다.
상기 일함수를 감소시키는 페르미 피닝 효과를 발생시키는 상기 게이트 절연막(103)은 하프늄산화막, 하프늄실리케이트막, 지르코늄산화막 및 지르코늄실리케이트막 중에 선택된 적어도 하나를 포함하는 것이 바람직하다. 하프늄 또는/및 지르코늄 원소들과 상기 제1 및 제2 금속실리사이드들내 실리콘 원소들이 결합하여 생성된 상기 계면 상태들은 상기 일함수를 감소시키는 페르미 피닝 효과를 갖는다. 또한, 상술한 하프늄 또는 지르코늄을 포함하는 절연막들은 높은 유전상수를 가지 기 때문에, 상기 게이트 절연막(103)은 높은 유전상수를 갖는다. 따라서, 피모스 및 엔모스 트랜지스터들의 누설전류 특성을 강화할 수 있으며, 또한, 상기 피모스 및 엔모스 트랜지스터들의 동작 속도를 더욱 향상시킬 수 있다.
상기 제1 및 제2 영역들(a,b)이 각각 상기 피모스 및 엔모스 영역들일 경우, 상기 제1 및 제2 금속실리사이드들에 포함된 금속의 고유한 일함수는 상기 제1 및 제2 금속실리사이드들의 고유한 일함수에 비하여 큰 것이 바람직하다. 다시 말해서, 상기 제1 및 제2 금속실리사이드들에 포함된 금속은 순수 금속상태의 고유한 일함수가 금속실리사이드 상태의 고유한 일함수에 비하여 큰 금속인 것이 바람직하다. 특히, 상기 제1 및 제2 금속실리사이드내에 포함된 금속의 고유한 일함수는 실리콘의 가전자대 가장자리 에너지 준위에 근접하는 것이 바람직하다. 이에 따라, 높은 금속 농도의 상기 제1 금속실리사이드의 고유한 일함수는 상기 제2 금속실리사이드의 고유한 일함수에 비하여 높다. 그 결과, 상기 제1 게이트 전극(120a)의 일함수는 실리콘의 가전자대 가장자리 에너지 준위에 더욱 근접할 수 있다. 예를 들면, 상기 제1 및 제2 금속실리사이드들내에 포함된 금속은 니켈(nickel), 코발트(cobalt) 및 백금(platinum) 중에 어느 하나인 것이 바람직하다.
니켈의 고유한 일함수는 약 5.22eV(electronvolt)이고, 니켈실리사이드(nickel silicide, NiSi)의 고유한 일함수는 약 4.6eV이다. 코발트의 고유한 일함수는 약 5.0eV이고, 코발트실리사이드(cobalt silicide, CoSi2)의 고유한 일함수는 약 4.52eV이다. 백금의 고유한 일함수는 약 5.34eV이고, 백금실리사이드(PtSi2)의 고유한 일함수는 약 4.62eV이다.
예컨대, 상기 게이트 절연막(103)이 상기 일함수를 감소시키는 페르미 피닝 효과를 발생시키는 하프늄실리케이트막으로 이루어지고, 상기 제1 및 제2 금속실리사이드들이 니켈을 포함한 경우에 대해 설명한다. 낮은 실리콘 농도로 인하여 상기 제1 게이트 전극(120a)에 제공된 상기 일함수를 감소시키는 페르미 피닝 효과가 상기 제2 게이트 전극(120b)의 그것에 비하여 약하다. 이로써, 상기 제1 게이트 전극(120a)은 상기 제2 게이트 전극(120b)에 비하여 실리콘의 가전자대 가장자리 에너지 준위에 근접하고, 상기 제2 게이트 전극(120b)은 상기 제1 게이트 전극(120a)에 비하여 실리콘의 전도대 가장자리 에너지 준위에 근접한다. 또한, 상대적으로 높은 니켈 농도를 갖는 상기 제1 금속실리사이드의 고유한 일함수가 상기 제2 금속실리사이드의 고유한 일함수 보다 높기 때문에, 상기 제1 게이트 전극(120a)은 상기 실리콘의 가전자대 가장자리 에너지 준위에 더욱 근접한다.
다음으로, 본 발명의 다른 실시예인 상기 제1 영역(a)이 상기 엔모스 영역이고, 상기 제2 영역(b)이 상기 피모스 영역인 경우에 대해 설명한다. 이 경우, 상기 제1 게이트 전극(120a)은 상기 제2 게이트 전극(120b)에 비하여 실리콘의 전도대 가장자리 에너지 준위에 근접하고, 상기 제2 게이트 전극(120b)은 상기 제1 게이트 전극(120a)에 비하여 실리콘의 가전자대 가장자리 에너지 준위에 근접한다. 즉, 상기 제1 게이트 전극(120a)의 일함수가 상기 제2 게이트 전극(120b)의 일함수에 비하여 작다.
상기 제1 및 제2 영역들(a,b)이 각각 상기 엔모스 및 피모스 영역들인 경우, 상기 게이트 절연막(103)은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수를 증가시키는 페르미 피닝 효과를 발생시키는 것이 바람직하다. 예컨대, 상기 게이트 절연막(103)은 알루미늄산화막 및 알루미늄실리케이트막 중에 선택된 적어도 하나를 포함하는 것이 바람직하다. 알루미늄 원소들과 상기 제1 및 제2 금속실리사이드들내 실리콘 원소들과 결합하여 생성된 상기 계면 상태들은 상기 일함수를 증가시키는 페르미 피닝 효과를 갖는다. 상기 제1 금속실리사이드는 상기 제2 금속실리사이드에 비하여 낮은 실리콘 농도를 가짐으로써, 상기 제1 게이트 전극(120a)에 제공되는 상기 일함수를 증가시키는 페르미 피닝 효과는 상기 제2 게이트 전극(120b)에 제공되는 상기 일함수를 증가시키는 페르미 피닝 효과에 비하여 약하다. 그 결과, 상기 제1 게이트 전극(120a)은 상기 제2 게이트 전극(120b)에 비하여 실리콘의 전도대 가장자리 에너지 준위에 근접하고, 상기 제2 게이트 전극(120b)은 상기 제1 게이트 전극(120a)에 비하여 실리콘의 가전자대 가장자리 에너지 준위에 근접한다. 즉, 상기 제1 게이트 전극(120a)의 일함수는 상기 제2 게이트 전극(120b)의 일함수에 비하여 작다. 따라서, 상기 제1 영역(a)에 형성된 엔모스 트랜지스터 및 상기 제2 영역(b)에 형성된 피모스 트랜지스터는 모두 최적화된 문턱전압을 가지게 되어 고속으로 동작할 수 있다. 또한, 상술한 알루미늄산화막 및 알루미늄실리케이트막은 높은 유전상수를 갖는 물질로서, 상기 게이트 절연막(103)의 유전상수를 증가시켜 엔모스 및 피모스 트랜지스터들의 누설전류 특성을 강화할 수 있으며, 또한, 엔모스 및 피모스 트랜지스터들의 동작 속도를 더욱 향상시킬 수 있다.
상기 제1 및 제2 영역들(a,b)이 각각 상기 엔모스 및 피모스 영역들인 경우, 상기 제1 및 제2 금속실리사이드들에 포함된 금속의 고유한 일함수는 상기 제1 및 제2 금속실리사이드들의 고유한 일함수에 비하여 작은 것이 바람직하다. 특히, 상기 제1 및 제2 금속실리사이드들에 포함된 금속의 고유한 일함수는 실리콘의 전도대 가장자리 에너지 준위에 근접하는 것이 바람직하다. 따라서, 상대적으로 높은 금속 농도의 상기 제1 금속실리사이드는 상기 제2 금속실리사이드에 비하여 작은 고유한 일함수를 갖는다. 그 결과, 상기 제1 게이트 전극(120a)의 일함수는 실리콘의 전도대 가장자리 에너지 준위에 더욱 근접할 수 있다. 예컨대, 상기 제1 및 제2 금속실리사이드들내에 포함된 금속은 탄탈늄 및 몰리브덴 중에 어느 하나인 것이 바람직하다.
탄탈늄의 고유한 일함수는 약 4.15eV이고, 탄탈늄실리사이드(TaSi2)의 고유한 일함수는 약 4.35이다. 몰리브덴의 고유한 일함수는 약 4.2eV이고, 몰리브덴실리사이드(MoSi2)의 고유한 일함수는 약 4.0eV이다.
예컨대, 상기 게이트 절연막(103)이 상기 일함수를 증가시키는 페르미 피닝 효과를 발생시키는 알루미늄실리케이트막으로 이루어지고, 상기 제1 및 제2 금속실리사이드들이 몰리브덴을 포함한 경우에 대해 설명한다. 낮은 실리콘 농도로 인하여 상기 제1 게이트 전극(120a)에 제공된 상기 일함수를 증가시키는 페르미 피닝 효과가 상기 제2 게이트 전극(120b)의 그것에 비하여 약하다. 이로 인하여, 상기 제1 게이트 전극(120a)은 상기 제2 게이트 전극(120b)에 비하여 실리콘의 전도대 가장자리 에너지 준위에 근접하고, 상기 제2 게이트 전극(120b)은 상기 제1 게이트 전극(120a)에 비하여 실리콘의 가전자대 가장자리 에너지 준위에 근접한다. 또한, 상대적으로 높은 몰리브덴 농도를 갖는 상기 제1 금속실리사이드의 고유한 일함수가 상기 제2 금속실리사이드의 고유한 일함수 보다 낮기 때문에, 상기 제1 게이트 전극(120a)은 상기 실리콘의 전도대 가장자리 에너지 준위에 더욱 근접한다.
계속해서, 도 1을 참조하면, 상기 제1 게이트 전극(120a) 양측의 상기 제1 영역(a)의 기판(100)내에 제1 소오스/드레인 영역(113a)이 배치된다. 상기 제1 영역(a)이 상기 피모스 영역인 경우, 상기 제1 소오스/드레인 영역(113a)은 p형 불순물들로 도핑되고, 상기 제1 영역(a)이 상기 엔모스 영역인 경우, 상기 제1 소오스/드레인 영역(113a)은 n형 불순물들로 도핑된다. 상기 제1 소오스/드레인 영역(113a)은 제1 얕은 불순물 도핑층(107a) 및 제1 깊은 불순물 도핑층(111a)으로 구성될 수 있다. 상기 제1 게이트 전극(120a)에 정의된 제1 채널영역과 상기 제1 깊은 불순물 도핑층(111a) 사이에 상기 제1 얕은 불순물 도핑층(107a)이 배치된다. 상기 제1 소오스/드레인 영역(113a)은 상기 제1 얕은 불순물 도핑층(107a) 및 제1 깊은 불순물 도핑층(111a)으로 구성된 엘디디 구조 또는 연장된 소오스/드레인 구조일 수 있다.
상기 제2 게이트 전극(120b) 양측의 상기 제2 영역(b)의 기판(100)내에 제2 소오스/드레인 영역(113b)이 배치된다. 상기 제2 영역(b)이 상기 엔모스 영역인 경우, 상기 제2 소오스/드레인 영역(113b)은 n형 불순물들로 도핑되고, 상기 제2 영역(b)이 상기 피모스 영역인 경우, 상기 제2 소오스/드레인 영역(113b)은 p형 불순물들로 도핑된다. 상기 제2 소오스/드레인 영역(113b)은 제2 얕은 불순물 도핑층(107b) 및 제2 깊은 불순물 도핑층(111b)으로 구성되어 엘디디 구조 또는 연장된 소오스/드레인 구조일 수 있다. 상기 제2 얕은 불순물 도핑층(107b)은 상기 제2 게이트 전극(120b) 아래에 정의된 제2 채널 영역과, 상기 제2 깊은 불순물 도핑층(111b) 사이에 배치된다.
상기 제1 및 제2 소오스/드레인 영역들(113a,113b)은 서로 다른 타입의 불순물들로 각각 도핑된다.
상기 제1 및 제2 게이트 전극들(120a,120b) 양측벽에 각각 제1 및 제2 스페이서들(109a,109b)이 배치된다. 상기 제1 및 제2 스페이서들(109a,109b)은 서로 동일한 물질로 이루어질 수 있다. 예컨대, 상기 제1 및 제2 스페이서들(109a,109b)은 절연막인 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에 선택된 적어도 하나를 포함할 수 있다.
상기 기판(100) 상에 상기 제1 및 제2 게이트 전극들(120a,120b)의 측벽을 둘러싸는 몰드 절연층(115a)이 배치된다. 이때, 상기 게이트 전극들(120a,120b)과 상기 몰드 절연층(115a) 사이에 상기 스페이서들(109a,109b)이 배치된다. 상기 몰드 절연층(115a)은 상기 스페이서들(109a,109b)의 최상부와 동일한 높이의 상부면을 갖는다. 상기 몰드 절연층(115a)은 실리콘 산화막으로 이루어질 수 있다.
상기 제1 게이트 전극(120a)의 상부면은 상기 제2 게이트 전극(120b)의 상부면에 비하여 낮을 수 있다. 이때, 도 1에 도시된 바와 같이, 상기 제1 게이트 전극(120a)의 상부면은 상기 몰드 절연층(115a)의 상부면에 비하여 낮고, 상기 제2 게이트 전극(120b)의 상부면은 상기 몰드 절연층(115b)의 상부면에 비하여 높을 수 있다.
한편, 본 발명의 실시예에 따른 반도체 소자의 변형예를 도 2에 도시하였다.
도 2를 참조하면, 변형예의 특징적인 부분은 제1 및 제2 게이트 전극들(120a',120b')의 형태에 있다. 구체적으로, 상기 제1 및 제2 게이트 전극들(120a,120b')의 상부면들은 모두 몰드 절연층(115a)의 상부면에 비하여 높을 수 있다. 즉, 상기 게이트 전극들(120a',120b')의 윗부분(upper portion)은 상기 몰드 절연층(115a) 위로 돌출될 수 있다. 이때, 도 2에 도시된 바와 같이, 상기 제1 게이트 전극(120a')의 상부면은 상기 제2 게이트 전극(120b')의 상부면에 비하여 여전히 낮다.
상술한 형태적 특징을 제외한 상기 제1 및 제2 게이트 전극들(120a',120b')의 다른 특징들은 각각 도 1의 제1 및 제2 게이트 전극들(120a,120b)과 동일하다. 즉, 상기 제1 및 제2 게이트 전극들(120a',120b')은 각각 도 1의 제1 및 제2 게이트 전극들(120a,120b)과 동일한 물질로 이루어진다.
도 3 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 제1 영역(a) 및 제2 영역(b)을 갖는 기판(100)을 준비한다. 상기 제1 및 제2 영역들(a,b) 중에 어느 하나는 엔모스 트랜지스터가 형성되는 엔모스 영역이고, 다른 하나는 피모스 트랜지스터가 형성되는 피모스 영역이다.
상기 기판(100) 전면에 게이트 절연막(103) 및 실리콘층(105)을 차례로 형성한다. 상기 실리콘층(105)은 폴리실리콘 또는 비정질실리콘으로 형성할 수 있다.
도 4를 참조하면, 상기 실리콘층(105)을 패터닝하여 상기 제1 영역(a)의 상 기 게이트 절연막(103) 상에 제1 실리콘 패턴(105a)을 형성하고, 상기 제2 영역(b)의 상기 게이트 절연막(103) 상에 제2 실리콘 패턴(105b)을 형성한다.
상기 제1 및 제2 실리콘 패턴들(105a,105b) 양측의 상기 기판(100) 상에 형성된 상기 게이트 절연막(103)은 후속 공정등에 의해 제거될 수 있다.
상기 제1 실리콘 패턴(105a)을 마스크로 사용하여 상기 제1 영역(a)의 기판(100)에 선택적으로 제1 불순물 이온들을 주입하여 제1 얕은 불순물 도핑층(107a)을 형성한다. 상기 제2 실리콘 패턴(105b)을 마스크로 사용하여 상기 제2 영역(b)의 기판(100)에 선택적으로 제2 불순물 이온들을 주입하여 제2 얕은 불순물 도핑층(107b)을 형성한다. 상기 제1 및 제2 불순물들은 서로 다른 타입이다.
상기 기판(100) 전면에 스페이서 절연막을 콘포말하게 형성하고, 상기 스페이서 절연막을 전면 이방성 식각하여 상기 제1 및 제2 실리콘 패턴들(105a,105b) 양측벽에 각각 제1 및 제2 스페이서들(109a,109b)을 형성한다. 상기 스페이서 절연막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에 선택된 적어도 하나를 포함할 수 있다.
이어서, 상기 제1 실리콘 패턴(105a) 및 상기 제1 스페이서(109a)를 마스크로 사용하여 상기 제1 영역(a)의 기판(100)에 선택적으로 제1 도전형의 불순물 이온들을 주입하여 제1 깊은 불순물 도핑층(111a)을 형성한다. 상기 제2 실리콘 패턴(105b) 및 상기 제2 스페이서(109b)를 마스크로 사용하여 상기 제2 영역(b)의 기판(100)에 선택적으로 제2 도전형의 불순물 이온들을 주입하여 제2 깊은 불순물 도핑층(111b)을 형성한다.
상기 제1 얕은 불순물 도핑층(107a)과 상기 제1 깊은 불순물 도핑층(111a)은 제1 소오스/드레인 영역(113a)을 구성하고, 상기 제2 얕은 불순물 도핑층(107b) 및 상기 제2 깊은 불순물 도핑층(111b)은 제2 소오스/드레인 영역(113b)을 구성한다.
상기 기판(100) 전면 상에 몰드 절연층(115)을 형성한다. 상기 몰드 절연층(115)은 실리콘 산화막으로 형성할 수 있다.
도 5를 참조하면, 상기 몰드 절연층(115)을 상기 제1 및 제2 실리콘 패턴들(105a,105b)이 노출될때까지 평탄화시킨다. 이로써, 상기 평탄화된 몰드 절연층(115a)의 상부면은 상기 스페이서들(109a,109b)의 최상부와 동일한 높이를 가질 수 있다.
도 6 및 도 7을 참조하면, 상기 제2 실리콘 패턴(105b)을 덮는 마스크 패턴(미도시함)을 사용하여 상기 제1 실리콘 패턴(105a)을 선택적으로 리세스한다. 상기 리세스된 제1 실리콘 패턴(105a')의 상부면은 상기 평탄화된 몰드 절연층(115a)의 상부면에 비하여 낮다.
상기 리세스된 제1 실리콘 패턴(105a') 및 제2 실리콘 패턴(105b)을 갖는 상기 기판(100) 전면에 금속막(117)을 증착한다.
이어서, 완전 실리사이드화 공정을 수행한다. 상기 완전 실리사이드화 공정은 어닐링 공정일 수 있다. 상기 완전 실리사이드화 공정은 상기 리세스된 제1 실리콘 패턴(105a')의 전부와 상기 금속막(117)을 서로 반응시켜 상기 제1 영역(a)의 상기 제1 게이트 절연막(103) 상에 제1 금속실리사이드를 형성한다. 상기 제1 금속실리사이드는 제1 게이트 전극(120a)을 이룬다. 또한, 상기 완전 실리사이드화 공 정은 상기 제2 실리콘 패턴(105b)의 전부와 상기 금속막(117)을 서로 반응시켜 상기 제2 영역(b)의 상기 제1 게이트 절연막(103) 상에 제2 금속실리사이드를 형성한다. 상기 제2 금속실리사이드는 제2 게이트 전극(120b)을 이룬다.
상술한 완전 실리사이드화 공정시, 상기 리세스된 제1 실리콘 패턴(105a')은 상기 제2 실리콘 패턴(105b')에 비하여 작은 부피를 갖는다. 이에 따라, 상기 제1 금속실리사이드에 공급된 실리콘 원소들의 량은 상기 제2 금속실리사이드에 공급된 실리콘들의 량에 비하여 작다. 그 결과, 상기 제1 금속실리사이드는 상기 제2 금속실리사이드에 비하여 낮은 실리콘 농도를 갖는다. 다시 말해서, 상기 제1 금속실리사이드는 상기 제2 금속실리사이드에 비하여 높은 금속 농도를 갖는다. 상기 리세스된 제1 실리콘 패턴(105a') 및 상기 제2 실리콘 패턴(105b)의 높이들에 의해 상기 제1 게이트 전극(120a)의 상부면은 상기 제2 게이트 전극(120b)의 상부면에 비하여 낮을 수 있다. 특히, 상기 리세스된 제1 실리콘 패턴(105a')으로 인하여 상기 제1 게이트 전극(120a)의 상부면은 상기 몰드 절연층(115a)의 상부면 보다 낮을 수 있다.
상기 게이트 절연막(103)은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수를 증가 또는 감소시키는 페르미 피닝 효과를 발생시키는 절연 물질로 형성한다.
상기 제1 영역(a)이 상기 피모스 영역이고, 상기 제2 영역(b)이 상기 엔모스 영역일때, 상기 게이트 절연막(103)은 상기 제1 및 제2 금속실리사이드의 고유한 일함수를 감소시키는 페르미 피닝 효과를 발생시키는 절연 물질로 형성하는 것이 바람직하다. 예컨대, 상기 게이트 절연막(103)은 하프늄산화막, 하프늄실리케이트막, 지르코늄산화막 및 지르코늄실리케이트막 중에 선택된 적어도 하나를 포함하는 것이 바람직하다. 이 경우에, 상기 제1 및 제2 금속실리사이드들에 포함된 금속의 고유한 일함수는 상기 제1 및 제2 금속실리사이드들의 고유한 일함수에 비하여 큰 것이 바람직하다. 다시 말해서, 상기 금속막(117)은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수에 비하여 큰 일함수를 갖는 금속으로 형성하는 것이 바람직하다. 예컨대, 상기 금속막(117)은 니켈, 코발트 및 백금 중에 어느 하나로 형성하는 것이 바람직하다. 이로써, 상기 제1 및 제2 금속실리사이드들은 니켈, 코발트 및 백금 중에 어느 하나를 포함한다.
상기 제1 영역(a)이 상기 엔모스 영역이고, 상기 제2 영역(b)이 상기 피모스 영역일때, 상기 게이트 절연막(103)은 상기 제1 및 제2 금속실리사이드의 고유한 일함수를 증가시키는 페르미 피닝 효과를 발생시키는 절연 물질로 형성한다. 예컨대, 상기 게이트 절연막(103)은 알루미늄산화막 및 알루미늄실리케이트막 중에 선택된 적어도 하나로 형성하는 것이 바람직하다. 이 경우, 상기 제1 및 제2 금속실리사이드에 포함된 금속의 고유한 일함수는 상기 제1 및 제2 금속실리사이드들의 고유한 일함수에 비하여 작은 것이 바람직하다. 즉, 상기 금속막(117)은 상기 제1 및 제2 금속실리사이들의 고유한 일함수에 비하여 작은 일함수를 갖는 금속으로 형성하는 것이 바람직하다. 예컨대, 상기 금속막(117)은 탄탈늄 및 몰리브덴 중에 어느 하나로 형성하는 것이 바람직하다. 이로써, 상기 제1 및 제2 금속실리사이드들은 탄탈늄 및 몰리브덴 중에 어느 하나를 포함한다.
상기 제1 및 제2 게이트 전극(120a,120b)을 형성한 후에, 상기 평탄화된 몰드 절연층(115a)의 상부면 위에 잔존하는 미반응된 금속막(117)을 제거하여 도 1에 도시된 반도체 소자를 구현할 수 있다.
상기 금속막(117)을 증착하는 공정과 상기 완전 실리사이드화 공정은 순차적으로 수행할 수 있다. 이와는 달리, 상기 금속막(117) 및 상기 완전 실리사이드화 공정은 인시츄 방식으로 수행할 수도 있다.
다음으로, 본 발명의 실시예에 따른 반도체 소자의 형성 방법의 변형예를 설명한다.
도 8 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 형성 방법의 변형예를 설명하기 위한 단면도들이다.
도 5 및 도 8을 참조하면, 이 방법은 도 3 내지 도 5를 참조하여 설명한 반도체 소자의 형성 방법들을 포함할 수 있다.
노출된 제1 및 제2 실리콘 패턴들(105a,105b)을 갖는 기판(100) 전면 상에 금속막(117') 및 보조 실리콘층(122)을 차례로 형성한다. 상기 금속막(117')은 도 6의 금속막(117)에 비하여 두꺼운 두께로 형성할 수 있다. 상기 금속막(117')은 도 6의 금속막(117)과 동일한 물질로 형성한다. 상기 보조 실리콘층(122)은 폴리실리콘 또는 비정질실리콘으로 형성할 수 있다.
도 9를 참조하면, 상기 제1 영역(a)의 상기 보조 실리콘층(122)을 선택적으로 제거한다. 이때, 상기 제2 영역(b)의 상기 보조 실리콘층(122)은 그대로 잔존한다.
도 10을 참조하면, 상기 기판(100) 전면에 완전 실리사이드화 공정을 수행한다. 상기 완전 실리사이드화 공정은 상술한 바와 같이, 어닐링 공정일 수 있다. 상기 완전 실라사이드화 공정은 상기 제1 실리콘 패턴(105a)의 전부와 상기 금속막(117')을 서로 반응시켜 상기 제1 영역(a)의 상기 제1 게이트 절연막(103) 상에 제1 금속실리사이드를 형성한다. 상기 제1 금속실리사이드는 제1 게이트 전극(120a')을 이룬다. 또한, 상기 완전 실리사이드화 공정은 상기 제2 실리콘 패턴(105b)의 전부, 상기 금속막(117') 및 상기 보조 실리콘층(122)을 서로 반응시켜 상기 제2 영역(b)의 상기 게이트 절연막(103) 상에 제2 금속실리사이드를 형성한다. 상기 제2 금속실리사이드는 제2 게이트 전극(120b')을 이룬다.
상술한 방법에 있어서, 상기 제1 금속실리사이드에는 상기 제1 실리콘 패턴(105a)이 실리콘 소스로 공급된다. 이와는 달리, 상기 제2 금속실리사이드에는 상기 제2 실리콘 패턴(105b) 뿐만 아니라 상기 보조 실리콘층(122)의 일부도 실리콘 소스로 공급된다. 이로써, 상기 제1 금속실리사이드의 실리콘 농도는 상기 제2 금속실리사이드의 실리콘 농도에 비하여 낮다. 즉, 상기 제1 금속실리사이드의 금속 농도는 상기 제2 금속실리사이드의 금속 농도에 비하여 높다.
상기 제1 및 제2 게이트 전극들(120a',120b')의 상부면은 상기 평탄화된 몰드 절연층(115a) 위로 돌출될 수 있다. 이때, 상기 제1 게이트 전극(120a')의 상부면은 상기 제2 게이트 전극(120b')의 상부면에 비하여 낮게 형성될 수 있다.
한편, 상기 제1 영역(a)의 평탄화된 몰드 절연층(115a)의 상부면 위에는 미반응된 상기 금속막(117')이 잔존한다. 이와는 달리, 상기 제2 영역(b)의 평탄화된 몰드 절연층(115a)의 상부면 위에는 상기 보조 실리콘층(122)과 상기 금속막(117')이 서로 반응하여 형성된 잔여물(117a)이 잔존한다. 상기 잔여물(117a)은 제3 금속실리사이드로 형성된다. 이때, 상기 잔여물(117a)의 금속 농도는 매우 높다. 특히, 상기 잔여물(117a)의 금속 농도는 상기 제1 게이트 전극(120a')의 금속 농도에 비하여 높다. 이에 따라, 상기 잔여물(117a)은 상기 제1 및 제2 게이트 전극들(120a',120b')과 식각선택비를 갖는다. 상기 잔여물(117a)은 매우 높은 금속 농도로 인하여 상기 제1 영역(a)의 미반응된 금속막(117')과 유사한 식각율을 가질수 있다.
따라서, 상기 제1 영역(a)의 미반응된 금속막(117') 및 상기 제2 영역(b)의 상기 잔여물(117a)을 제거하여 도 2의 반도체 소자를 구현할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 게이트 절연막은 제1 및 제2 게이트 전극들을 각각 이루는 제1 및 제2 금속실리사이드들의 고유한 일함수를 증가 또는 감소시키는 페르미 피닝 효과를 발생시킨다. 상기 제1 및 제2 금속실리사이들은 서로 동일한 금속을 포함하며, 상기 제1 금속실리사이드는 상기 제2 금속실리사이드에 비하여 낮은 실리콘 농도를 갖는다. 이에 따라, 상기 게이트 절연막에 의해 상기 제1 게이트 전극에 제공된 상기 페르미 피닝 효과는 상기 게이트 절연막에 의해 상기 제2 게이트 전극에 제공된 상기 페르미 피닝 효과에 비하여 약하다. 그 결과, 상기 제1 및 제2 게이트 전극들 중 어느 하나는 실리콘의 가전자대 가장자리 에너지 준위에 근접되고, 다른 하나는 실리콘의 전도대 가장자리 에너지 준위에 근접시 킬 수 있다. 따라서, 엔모스 및 피모스 트랜지스터들은 각각 최적화된 문턱전압들을 가질 수 있다.
또한, 상기 제1 및 제2 금속실리사이드들내에 포함된 금속의 고유한 일함수는 상기 제1 및 제2 금속실리사이드들의 고유한 일함수에 비하여 크거나 작다. 이로 인하여, 상기 제1 및 제2 게이트 전극들 중 어느 하나는 실리콘의 가전자대 가장자리 에너지 준위 또는 실리콘의 전도대 가장자리 에너지 준위에 더욱 근접시킬 수 있다. 그 결과, 엔모스 및 피모스 트랜지스터들은 더욱 최적화된 문턱전압들을 가질 수 있다.
결과적으로, 엔모스 및 피모스 트랜지스터들은 모두 고속으로 동작하는 최적화된 특성을 가질 수 있다.

Claims (21)

  1. 제1 영역 및 제2 영역을 갖는 기판;
    상기 제1 영역의 기판 상에 배치되되, 제1 금속실리사이드로 형성된 제1 게이트 전극;
    상기 제2 영역의 기판 상에 배치되되, 상기 제1 금속실리사이드와 동일한 금속을 포함하는 제2 금속실리사이드로 형성된 제2 게이트 전극; 및
    상기 기판과 상기 제1 게이트 전극 사이, 및 상기 기판과 상기 제2 게이트 전극 사이에 개재된 게이트 절연막을 포함하되, 상기 게이트 절연막은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수를 증가 또는 감소시키는 페르미 피닝 효과를 발생시키고, 상기 제1 금속실리사이드는 상기 제2 금속실리사이드에 비하여 낮은 실리콘 농도를 가져 상기 제1 게이트 전극에 제공되는 상기 페르미 피닝 효과가 상기 제2 게이트 전극에 제공되는 상기 페르미 피닝 효과에 비하여 약한 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 영역은 피모스 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 엔모스 트랜지스터가 형성되는 영역이되,
    상기 게이트 절연막은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수들을 감소시키는 페르미 피닝 효과를 발생시키는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 금속실리사이드들에 포함된 금속의 고유한 일함수는 상기 제1 및 제2 금속실리사이드의 고유한 일함수에 비하여 큰 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 금속실리사이드들에 포함된 금속은 니켈(nickel), 코발트(cobalt) 및 백금(platinum) 중에 어느 하나인 것을 특징으로 하는 반도체 소자.
  5. 제 2 항에 있어서,
    상기 게이트 절연막은 하프늄 산화막(hafnium oxide), 하프늄 실리케이트막(hafnium silicate), 지르코늄 산화막(zirconium oxide) 및 지르코늄 실리케이트막(zirconium silicate) 중에 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 영역은 엔모스 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 피모스 트랜지스터가 형성되는 영역이되,
    상기 게이트 절연막은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수들 을 증가시키는 페르미 피닝 효과를 발생시키는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 금속실리사이드들에 포함된 금속의 고유한 일함수는 상기 제1 및 제2 금속실리사이드의 고유한 일함수에 비하여 작은 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1 및 제2 금속실리사이드들에 포함된 금속은 탄탈늄(tantalum) 및 몰리브덴(molybdenum) 중에 어느 하나인 것을 특징으로 하는 반도체 소자.
  9. 제 6 항에 있어서,
    상기 게이트 절연막은 알루미늄 산화막(aluminum oxide) 및 알루미늄 실리케이트막(aluminum silicate) 중에 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제 1 항 내지 제 9 항 중에 어느 한 항에 있어서,
    상기 제1 게이트 전극의 상부면은 상기 제2 게이트 전극의 상부면에 비하여 낮은 것을 특징으로 하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 기판 상에 배치되되, 상기 제1 및 제2 게이트 전극들의 측벽을 둘러싸는 몰드 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 제1 게이트 전극의 상부면은 상기 몰드 절연층의 상부면에 비하여 낮고, 상기 제2 게이트 전극의 상부면은 상기 몰드 절연층에 비하여 높은 것을 특징으로 하는 반도체 소자.
  13. 제 11 항에 있어서,
    상기 제1 및 제2 게이트 전극들의 상부면들은 상기 몰드 절연층에 비하여 높은 것을 특징으로 하는 반도체 소자.
  14. 제 1 항 내지 제 9 항 중에 어느 한 항에 있어서,
    상기 제1 게이트 전극 양측의 상기 제1 영역의 기판에 형성된 제1 소오스/드레인 영역; 및
    상기 제2 게이트 전극 양측의 상기 제2 영역의 기판에 형성된 제2 소오스/드레인 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제1 영역 및 제2 영역을 갖는 기판을 준비하는 단계;
    상기 기판 전면 상에 게이트 절연막을 형성하는 단계;
    상기 제1 영역의 상기 게이트 절연막 상에 제1 금속실리사이드로 이루어진 제1 게이트 전극을 형성하는 단계; 및
    상기 제2 영역의 상기 게이트 절연막 상에 상기 제1 금속실리사이드와 동일한 금속을 포함하는 제2 금속실리사이드로 이루어진 제2 게이트 전극을 형성하는 단계를 포함하되,
    상기 게이트 절연막은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수들을 증가 또는 감소시키는 페르미 피닝 효과를 발생시키는 절연 물질로 형성하고, 상기 제1 금속실리사이드가 상기 제2 금속실리사이드에 비하여 낮은 실리콘 농도를 가져 상기 제1 게이트 전극에 제공되는 상기 페르미 피닝 효과는 상기 제2 게이트 전극에 제공되는 상기 페르미 피닝 효과에 비하여 약한 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 제1 영역은 피모스 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 엔모스 트랜지스터가 형성되는 영역이되,
    상기 게이트 절연막은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수들을 감소시키는 페르미 피닝 효과를 발생시키는 절연 물질로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법이
  17. 제 16 항에 있어서,
    상기 제1 및 제2 금속실리사이드들에 포함된 금속의 고유한 일함수는 상기 제1 및 제2 금속실리사이드들의 고유한 일함수에 비하여 큰 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 제 15 항에 있어서,
    상기 제1 영역은 엔모스 트랜지스터가 형성되는 영역이고, 상기 제2 영역은 피모스 트랜지스터가 형성되는 영역이되,
    상기 게이트 절연막은 상기 제1 및 제2 금속실리사이드들의 고유한 일함수들을 증가시키는 페르미 피닝 효과를 발생시키는 절연 물질로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 제 18 항에 있어서,
    상기 제1 및 제2 금속실리사이드들에 포함된 금속의 고유한 일함수는 상기 제1 및 제2 금속실리사이드들의 고유한 일함수에 비하여 작은 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 제 15 항 내지 제 19 항 중에 어느 한 항에 있어서,
    상기 제1 및 제2 게이트 전극들을 형성하는 단계는,
    상기 제1 영역의 게이트 절연막 상의 제1 실리콘 패턴, 및 상기 제2 영역의 게이트 절연막 상의 제2 실리콘 패턴을 형성하는 단계;
    상기 기판 상에 상기 제1 및 제2 실리콘 패턴들을 둘러싸는 몰드 절연층을 형성하되, 상기 제1 및 제2 실리콘 패턴들의 상부면을 노출시키는 단계;
    상기 노출된 제1 실리콘 패턴을 선택적으로 리세스하는 단계;
    상기 기판 전면에 금속막을 증착하는 단계;
    완전 실리사이드화 공정을 수행하여 상기 리세스된 제1 실리콘 패턴의 전부와 상기 금속막을 서로 반응시켜 상기 제1 게이트 전극을 형성하고, 상기 제2 실리콘 패턴의 전부와 상기 금속막을 서로 반응시켜 상기 제2 게이트 전극을 형성하는 단계; 및
    미반응된 상기 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 제 15 항 내지 제 19 항 중에 어느 한 항에 있어서,
    상기 제1 및 제2 게이트 전극들을 형성하는 단계는,
    상기 제1 영역의 게이트 절연막 상의 제1 실리콘 패턴, 및 상기 제2 영역의 게이트 절연막 상의 제2 실리콘 패턴을 형성하는 단계;
    상기 기판 상에 상기 제1 및 제2 실리콘 패턴들을 둘러싸는 몰드 절연층을 형성하되, 상기 제1 및 제2 실리콘 패턴들의 상부면을 노출시키는 단계;
    상기 기판 전면 상에 금속막 및 보조 실리콘층을 차례로 증착하는 단계;
    상기 제1 영역의 상기 보조 실리콘층을 제거하되, 상기 제2 영역의 상기 금 속막 상의 상기 보조 실리콘층은 잔존시키는 단계;
    완전 실리사이드화 공정을 수행하여 상기 제1 실리콘 패턴의 전부와 상기 금속막을 서로 반응시켜 상기 제1 게이트 전극을 형성하고, 상기 제2 실리콘 패턴의 전부, 상기 금속막 및 상기 보조 실리콘층을 반응시켜 상기 제2 게이트 전극을 형성하는 단계; 및
    상기 제1 영역의 미반응된 상기 금속막과 상기 제2 영역의 상기 몰드 절연층 상에 배치된 상기 금속막과 상기 보조 실리콘층이 반응하여 형성된 잔여물을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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