KR20100026821A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 전극과 소스/드레인 영역 사이의 접촉 저항을 줄이기 위해 실시하는 실리사이드 공정을 배제하고 게이트 전극과 소스/드레인 영역 사이에서 터널링 효과(Tunneling Effect)를 이용하여 접촉 저항을 줄이고자 한 것이다.
터널링 효과, 게이트 전극, 소스/드레인 영역, 접촉 저항

Description

반도체 소자 제조 방법 {Manufacturing method of seimicondoctor element}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 실시사이드 형성 공정을 배제하고도 게이트 전극과 소스/드레인 영역 사이의 접촉 저항을 줄일 수 있도록 한 반도체 소자 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화로 인한 디자인 룰(design rule)이 미세화됨에 따라 트랜지스터 게이트 전극(gate electrode)의 폭과 컨택(contact)의 크기가 축소되므로 이에 따른 게이트 저항 및 컨택 저항의 증가를 극복하기 위하여 살리사이드(salicide) 공정이 개발되었다.
살리사이드 공정이란 self aligned silicide의 약자로서 MOS 트랜지스터 형성시 게이트 전극, 소오스/드레인 및 LDD 스페이서(spacer)를 형성 후, 상기 트랜지스터 소자의 소오스/드레인 접합 영역과 게이트 배선의 저항을 낮추기 위하여 8족의 금속(Ni, Co, Pt 등) 또는 Ti를 증착한 후에 어닐링(annealing) 공정을 진행하여 실리콘과 상기 금속 물질을 반응시키고 반응을 진행하지 않는 금속, 즉 소오스/드레인 및 게이트 상부를 제외한 영역의 금속 물질을 습식 식각 등으로 제거하는 일련의 공정을 말한다.
즉, 소오스 영역과 드레인 영역이 금속과 접촉시 일함수(work-function)의 차이로 접촉 저항이 커지므로 이러한 현상을 예방하기 위하여 소오스 영역과 드레인 영역에 금속을 스퍼터하여 금속 간의 접촉 현상에 의해 접촉 저항을 줄여주는 것이다.
그러나 실리사이드를 형성하기 위한 공정은 기판 상에서 산화막 증착 공정, 패턴 형성공정, 산화막 에칭 공정, 에칭된 부산물 세정 공정을 거친 후에 실리사이드를 형성하게 되므로 전체 5단계의 공정을 거쳐야 실리사이드막을 형성하게 되므로 공정 시간이 많이 소요되는 문제가 있다.
이와 같은 문제점을 해소하기 위한 본 발명의 목적은 게이트 전극과 소스/드레인 영역 사이에 접촉 저항을 감소시키기 위한 실리사이드 형성 공정을 배제함으로써 전제 제조 공정이 단순화되어 생산성 향상과 제조 비용을 절감하도록 한 반도체 소자 제조 방법을 제공함에 있다.
본 발명은 게이트 전극과 소스/드레인 영역 사이의 접촉 저항을 줄이기 위해 실시하는 실리사이드 공정을 배제하고 Metal과 Semiconductor 사이에서 터널링 효과(Tunneling Effect)를 이용하여 접촉 저항을 줄이고자 하는 것이다.
즉, Metal과 Semiconductor는 전자 1개의 이동시 필요한 에너지인 일함수의 차이가 있고, 따라서 게이트 전극과 소스, 드레인 사이에는 접촉 저항이 발생될 수 밖에 없다. 이때, 게이트 전극과 소스, 드레인 사이에 접촉 장벽(Contact Barrier)이 생성되고 이러한 차이가 접촉 저항의 차이라고 할 수 있다. 이러한 접촉 저항의 차이를 메탈 컨택 부분에 N+ 불순물 또는 P+ 불순물 이온을 주입하여 고농도 불순물 영역을 형성하면 터널링 효과에 의해서 실리사이드가 형성된 것과 동일하게 접촉 저항의 차이를 줄일 수 있게 된다.
따라서 본 발명은 반도체 기판 상에 게이트 구조물을 형성하는 단계; 상기 게이트 구조물의 측벽에 스페이서를 형성하는 단계; 상기 게이트 구조물 및 스페이스와 인접하는 영역에 소스/드레인 영역을 형성하는 단계; 및 상기 소스/드레인 영역 위 에 선택적으로 고농도 불순물 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 고농도 불순물 영역은 N+ 불순물 주입에 의해 형성될 수 있다.
또한, 상기 고농도 불순물 영역은 P+ 불순물 주입에 의해 형성될 수 있다.
이상과 같은 본 발명에 의한 실리사이드 형성 공정을 배제하여 반도체 소자를 제조함으로써 전체 공정이 간소화되어 제조 생산성이 향상되고, 제조 비용을 절감하는 등의 효과가 있다.
첨부도면 도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명에 따른 반도체 소자 형성 방법은 P형 또는 N형의 반도체 기판(10) 상에 소자 분리막(15)을 형성하여 반도체 기판(10)을 필드 영역 및 액티브 영역으로 구분한다.
상기 반도체 기판(10)은 실리콘 웨이퍼, 벌크(bulk) 실리콘 기판 또는 SOI(Silicon-On-Insulator)기판을 포함한다.
상기 소자 분리막(15)은 셀로우 트렌치 아이솔레이션(STI: shallow trench isolation) 공정을 이용하여 반도체 기판(10) 상에 형성된다.
상기 소자 분리막(15)에 의해 정의되는 상기 액티브 영역 상에 게이트 절연막(20)을 형성한다. 상기 게이트 절연막(20)은 산화물 또는 금속 산화물을 사용하 여 형성한다. 예를 들면, 상기 게이트 절연막(20)은 실리콘 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 사용하여 형성한다. 또한 상기 게이트 절연막(20)은 산화막 및 질화막을 포함하는 다층 구조로 형성될 수 있다.
상기 게이트 절연막(20) 상에는 게이트 전극층(25)을 형성한다.
상기 게이트 전극층(25)은 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성된다. 예를 들어 게이트 전극층(25)은 텅스텐, 티타늄, 알루미늄, 탄탈늄, 텅스텐 질화물, 티타늄 질화물, 티타늄-알루미늄 질화물 등을 사용하여 형성된다.
도 2를 참조하면, 상기 게이트 전극층(25) 및 게이트 절연막(20)을 순차적으로 패터닝하여 반도체 기판(10)의 액티브 영역 상에 게이트 절연막 패턴(30) 및 게이트 전극(35)을 구비하는 게이트 구조물(40)을 형성한다.
계속해서 상기 게이트 구조물(40)을 덮으면서 반도체 기판(10) 상에 절연막을 형성한 후에 상기 절연막을 이방성 식각하여 게이트 구조물(40)의 측벽 상에 스페이서(45)를 형성한다.
상기 스페이서(45)는 산화물 또는 질화물을 사용하여 형성된다. 예를 들면 스페이서(45)는 실리콘 산화물 또는 실리콘 질화물을 사용한다.
또한, 도 3을 참조하면, 상기 게이트 구조물(40) 및 스페이서(45)와 인접하는 부분들의 액티브 영역에 이온 주입 공정으로 불순물을 주입한다. 즉, 게이트 구조물(40)이 형성된 반도체 기판(10)에 대하여 불순물을 주입하여 상기 액티브 영역에 소스/드레인 영역(50)을 형성한다.
상기 액티브 영역에 주입되는 불순물은 비소(As)와 같은 N형의 불순물이 주입된다. 이는 반도체 기판(10)이 NMOS 타입의 트랜지스터를 제조하는 경우이다. 반대로 반도체 기판(10)이 PMOS타입의 트랜지스터의 제조시에는 보론(B)과 같은 P형 불순물을 주입하게 된다.
다음에는 도 4와 같이, 상기 게이트 구조물(40) 및 스페이서(45)와 인접하는 부분들의 액티브 영역에 고농도 불순물을 주입한다. 이때, 고농도 불순물은 N+형 이온이 주입된다.
이와 같이 주입되는 고농도 불순물에 의하여 게이트 구조물(40) 및 스페이서(45)와 인접하는 액티브 영역의 컨택 폭(Contact Width)이 감소하면서 터너링 효과를 발휘할 수 있는 고농도 불순물 영역(60)이 형성된다.
이처럼 컨택 폭이 감소된 고농도 불순물 영역(60)이 형성됨으로써 이후 공정에서 액티브 영역 위에 실리사이드막을 형성할 필요가 없고, 이러한 고농도 불순물 영역(60)에 의해 게이트 구조물(40) 및 스페이서(45)와 소스/드레인 영역(50) 사이의 접촉 저항을 줄이는 효과가 있다.
본 발명에서는 상기 액티브 영역에 주입되는 불순물의 도핑 농도를 증대시켜 컨택 폭을 줄임으로써 접촉 저항을 감소시키는 것이다.
도면에 별도로 도시하지는 않았으나, 상기 반도체 기판(10)이 PMOS 타입인 경우에는 액티브 영역에 주입되는 불순물은 고농도인 P+형 불순물을 주입하여 고농도 불순물 영역을 형성하게 된다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 ; 반도체 기판
30 ; 게이트 절연막 패턴
35 ; 게이트 전극
40 ; 게이트 구조물
45 ; 스페이서
50 ; 소스/드레인 영역
60 ; 고농도 불순물 영역

Claims (3)

  1. 반도체 기판 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물의 측벽에 스페이서를 형성하는 단계;
    상기 게이트 구조물 및 스페이스와 인접하는 영역에 소스/드레인 영역을 형성하는 단계; 및
    상기 소스/드레인 영역 위에 선택적으로 고농도 불순물 영역을 형성하는 단계;를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 고농도 불순물 영역은 N+ 불순물 주입에 의해 형성된 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 고농도 불순물 영역은 P+ 불순물 주입에 의해 형성된 것을 특징으로 하는 반도체 소자 제조 방법.
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